KR100840663B1 - 알에프 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명에 따른 RF 반도체 소자 제조 방법은 실리콘 기판의 상면을 선택적으로 식각하여 상기 실리콘 기판에 웰을 형성한 후, 상기 웰에 불순물을 주입하여 드레인 영역을 형성하는 단계; 상기 드레인 영역이 연결되도록 상기 실리콘 기판의 상면에 곡선 라인 형태로 게이트를 형성한 후, 상기 게이트의 곡선이 변하는 연결 영역인 프린지 영역을 식각하여 제거하는 단계; 상기 드레인 영역 및 게이트가 형성되어 있는 실리콘 기판의 상면에 절연층을 형성한 후, 상기 절연층을 선택적으로 식각하여 콘텍홀을 형성하고 상기 콘텍홀에 콘텍 플러그를 형성하는 단계; 및 상기 콘텍 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하고, 인덕터, 커패시터 또는 저항의 본 발명에 따른 알에프 반도체 소자는, 드레인 영역이 형성된 웰을 갖는 실리콘 기판과, 실리콘 기판상에 드레인 영역을 상호 연결하도록 일직선으로 형성되고, 드레인 영역과 접촉되는 양측 단부의 프린지 영역이 제거된 게이트와, 드레인 영역과 게이트를 포함하여 실리콘 기판의 상면에 형성된 절연층과, 절연층의 콘텍홀에 형성된 다수 개의 콘텍 플러그 및 콘텍 플러그에 전기적으로 연결되는 금속 배선을 포함하는 것을 특징으로 한다.

RF, 게이트, 드레인, 프린지 영역, 기생 커패시턴스

Description

알에프 반도체 소자 및 그 제조 방법{RF Semiconductor Device and Method for Fabricating the Same}

도 1은 종래의 RF 반도체 소자의 평면도이고,

도 2는 도 1의 A-A선 단면도이고,

도 3은 도 1의 B-B선 단면도이고,

도 4는 본 발명의 실시예에 따른 RF 반도체 소자의 평면도이고,

도 5는 도 4의 A-A선 단면도이고,

도 6은 도 4의 B-B선 단면도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

S : 실리콘 기판 10 : 드레인 영역

30 : 게이트 31 : 프린지 영역

50 : 절연층 51 : 콘텍홀

53 : 콘텍 플러그 90 : 금속 배선

본 발명은 알에프(RF) 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상 세하게는 반도체소자가 동작할 때 게이트와 드레인 영역 사이에서 발생하는 기생 커패시턴스를 감소시킴과 동시에 게이트 저항을 줄일 수 있는 알에프 반도체 소자 및 그 제조 방법에 관한 것이다.

알에프(Radio Frequency"이하 RF라 칭함") 회로에 주로 사용되는 소자로는 트랜지스터, 인턱터, 캐패시터 및 저항 등이 있으며, RF 회로에는 이러한 트랜지스터, 인턱터, 캐패시터 및 저항의 소자들이 다량으로 사용된다. 최근에는 RF 회로를 작게 만들기 위하여 이에 사용되는 RF 소자들이 점차 소형화, 집적화되고 있는 추세이다.

그래서 최근에는 트랜지스터, 인턱터, 캐패시터 및 저항 등과 같은 RF 회로용 소자들을 실리콘 기판에 집적하여 제작하는 반도체 소자가 대부분을 차지하고 있다. 그리고 현재의 RF 반도체 소자들은 그 집적도가 증가함에 따라 게이트(GATE)의 선폭은 감소되어 배선되어 저항은 증가되는 반면, 보다 높은 동작속도(FALL TIME)가 요구되고 있다. 동작속도는 주지된 바와 같이 저항(R)과 커패시턴스(C)의 곱으로 나타내어지며, 이미 저항은 감소시킬 수 있는 한계치에 도달되어 있다. 따라서 RF 반도체 소자의 동작속도를 향상시키기 위해서는 RF 반도체 소자의 기생 커패시턴스(Cgb)를 감소시키는 것이 관건인 것이다.

한편, RF 반도체 소자를 제조하는데 있어서 구조적으로 큰 전류, 따라서 큰 gm을 요구하게 된다. 이는 필수적으로 게이트의 넓이를 넓게 할 수 밖에 없다. 그런데, 게이트의 넓이를 크게 할 경우에는 게이트가 드레인과 접촉되는 부분이 넓어지게 되어 기생커패시턴스가 증가하게 된다. 이처럼 게이트와 드레인의 접촉 면적 이 넓게 형성되는 것은 마스크 패턴을 제작할 때 식각에 의한 오차를 감안하여 실제로 형성되는 게이트보다 마스크 패턴을 더 길게 제작하기 때문이다. 즉, 드레인 위에 형성되는 게이트의 길이보다 마스크 패턴의 길이를 더 길게 형성하는 오버랩(Overlap)부위로 인하여 드레인 위에 게이트를 형성할 때 접촉 면적이 커지는 것이다.

도 1 내지 도 3은 종래의 RF 반도체 소자를 나타낸 것으로, 도 1은 종래의 RF 반도체 소자의 평면도이고, 도 2는 도 1의 A-A선 단면도이고, 도 3은 도 1의 B-B선 단면도이다.

도 1 내지 도 3을 참조하면, 실리콘기판(S)에는 일정간격을 가지도록 드레인 영역(1)이 형성되어 있으며, 드레인 영역(1)은 게이트(3)에 의하여 전기적으로 연결되어 있다. 이때, 게이트(3)는 오버랩(3a)에 의하여 드레인 영역(1)과의 접촉 면적이 넓어진다.

게이트(3)가 형성된 실리콘기판(S)의 상면에는 절연층(5)이 형성되고 절연층(5)의 상측에는 드레인 영역(1) 및 게이트(3)에 전류가 인가되도록 메탈(7)이 형성되어 있다. 영역(1) 및 게이트(3)는 메탈(7)에 의하여 선택적으로 패터닝된다.

상기와 같이 형성되어 있는 종래의 RF 반도체 소자는 게이트(3)가 오버랩(3a)에 의하여 그 폭이 넓게 형성되어 드레인 영역(1)과의 접촉 면적이 넓어지게 된다. 이로 인하여, 기생 커패시턴스가 증가하게 되므로, RF 반도체 소자의 동작속도가 현저하게 저하되는 문제가 발생하고 있는 실정이다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 게이트와 드레인 영역의 접촉면적을 줄임으로써, 게이트와 드레인 영역 사이에서 발생하는 기생 커패시턴스를 감소시킴과 동시에 게이트 저항을 줄여 RF 반도체 소자의 동작속도를 향상시킬 수 있는 RF 반도체 소자 제조 방법을 제공하는 데 있다.

본 발명의 다른 목적은 게이트와 드레인 영역 사이에서 발생하는 기생 커패시턴스를 감소시킴과 동시에 게이트 저항을 줄여 RF 반도체 소자의 동작속도를 향상시킬 수 있는 RF 반도체 소자를 제공하는 데 있다.

상기한 목적을 달성하기 위하여 본 발명에 따른 RF 반도체 소자 제조 방법은 실리콘 기판의 상면을 선택적으로 식각하여 상기 실리콘 기판에 웰을 형성한 후, 상기 웰에 불순물을 주입하여 드레인 영역을 형성하는 단계; 상기 드레인 영역이 연결되도록 상기 실리콘 기판의 상면에 곡선 라인 형태로 게이트를 형성한 후, 상기 게이트의 곡선이 변하는 연결 영역인 프린지 영역을 식각하여 제거하는 단계; 상기 드레인 영역 및 게이트가 형성되어 있는 실리콘 기판의 상면에 절연층을 형성한 후, 상기 절연층을 선택적으로 식각하여 콘텍홀을 형성하고 상기 콘텍홀에 콘텍 플러그를 형성하는 단계; 및 상기 콘텍 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 인덕터, 커패시터 또는 저항의 본 발명에 의한 알에프 반도체 소자는, 드레인 영역이 형성된 웰을 갖는 실리콘 기판과, 상기 실리콘 기판상에 상기 드레인 영역을 상호 연결하도록 일직선으로 형성되고, 상기 드레인 영역과 접촉되는 양측 단부의 프린지 영역이 제거된 게이트와, 상기 드레인 영역과 상기 게이트를 포함하여 상기 실리콘 기판의 상면에 형성된 절연층과, 상기 절연층의 콘텍홀에 형성된 다수 개의 콘텍 플러그 및 상기 콘텍 플러그에 전기적으로 연결되는 금속 배선으로 구성되는 것이 바람직하다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

이하, 본 발명의 실시예에 따른 RF 반도체소자 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 4는 본 발명의 실시예에 따른 RF 반도체 소자의 평면도이고, 도 5는 도 4의 A-A선 단면도이며, 도 6은 도 4의 B-B선 단면도이다.

도 4 내지 도 6에 도시되어 있는 바와 같이, 실리콘 기판(S)에는 일정 간격을 가지도록 선택적으로 식각되어 웰(W)이 형성되어 있고, 웰(W)에는 불순물이 주입되어 드레인 영역(10)이 형성되어 있다. 또한, 도 6에 도시된 바와 같이 드레인 영역(10)은 실리콘 기판(S)의 상면에 형성되는 게이트(30)에 의하여 전기적으로 연결되어 있다.

이때, 곡선 라인 형태로 형성된 게이트(30)의 양측 단부에서 게이트의 연결 영역인, 프린지(fringe) 영역(31)이 식각에 의하여 각각 제거된다. 따라서, 게이트(30)의 프린지 영역(31)이 제거됨으로 인하여 게이트(30)와 드레인 영역(10)의 접촉 면적이 작아지게 되어 RF 반도체 소자의 구동시 게이트(30)와 드레인 영 역(10) 사이에서 생성되는 기생 커패시턴스가 저하된다.

그리고, 드레인 영역(10) 및 게이트(30)가 형성된 실리콘 기판(S)의 상면에는 절연층(50)이 형성되고, 절연층(50)에는 선택적으로 식각되어 형성된 콘텍홀(51)이 구비되며, 콘텍홀(51)에는 콘텍 플러그(53)가 형성된다.

절연층(50)의 상면에는 드레인 영역(10) 및 게이트(30)에 전류가 인가되도록 선택적으로 패터닝된 금속 배선(90)이 형성된다.

다음으로 상기와 같이 구성되어 있는 본 실시예에 따른 RF 반도체 소자의 제조방법을 상세하게 설명한다.

먼저, 불순물이 도핑되어 있는 실리콘기판(S)의 상면을 선택적으로 식각하여 실리콘기판(S)에 웰(W)을 형성한 후, 웰(W)에 불순물을 주입하여 드레인 영역(10)을 형성한다.

그리고 드레인 영역(10)이 서로 연결되도록 실리콘 기판(S)의 상면에 일정간격으로 게이트(30)를 형성한 후, 게이트(30)의 프린지 영역(31)을 식각하여 드레인 영역(10)을 상호 연결하는 일직선의 각각의 게이트(30)를 형성한다.

드레인 영역(10) 및 게이트(30)가 형성되어 있는 실리콘 기판(S)의 상면에 절연층(50)을 형성한 후, 절연층(50)을 선택적으로 식각하여 다수의 콘텍홀(51)을 형성하고 이와 같은 콘텍홀(51)에 콘텍 플러그(53)를 형성한다.

이후, 콘텍 플러그(53)와 전기적으로 연결되는 금속 배선(90)을 절연층(50)의 상면에 형성한다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.

또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명의 실시예에 따른 RF 반도체 소자의 제조방법에 의하면, 실리콘기판의 상면에 게이트를 형성할 때 게이트의 프린지 영역이 제거되어 게이트와 드레인 영역의 접촉 면적이 작아지므로, RF 반도체 소자의 구동시 게이트와 드레인 영역 사이에서 발생하는 기생 커패시턴스가 감소되고 동시에 게이트 저항이 낮아지므로, RF 반도체 소자의 동작 속도를 향상시킬 수 있는 효과가 있다.

Claims (6)

1. 실리콘 기판의 상면을 선택적으로 식각하여 상기 실리콘 기판에 웰을 형성한 후, 상기 웰에 불순물을 주입하여 드레인 영역을 형성하는 단계;

   상기 드레인 영역이 연결되도록 상기 실리콘 기판의 상면에 곡선 라인 형태로 게이트를 형성한 후, 상기 게이트의 곡선이 변하는 연결 영역인 프린지 영역을 식각하여 제거하는 단계;

   상기 드레인 영역 및 게이트가 형성되어 있는 실리콘 기판의 상면에 절연층을 형성한 후, 상기 절연층을 선택적으로 식각하여 콘텍홀을 형성하고 상기 콘텍홀에 콘텍 플러그를 형성하는 단계; 및

   상기 콘텍 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 알에프 반도체 소자 제조방법.
2. 제 1 항에 있어서,

   상기 콘텍 플러그는 상기 각각의 게이트 상에 다수 형성되는 것을 특징으로 하는 알에프 반도체 소자 제조방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 게이트는 일직선의 형태로 각각 구비되는 것을 특징으로 하는 알에프 반도체 소자 제조방법.
4. 인덕터, 커패시터 또는 저항의 알에프 반도체 소자에 있어서,

   드레인 영역이 형성된 웰을 갖는 실리콘 기판;

   상기 실리콘 기판상에 상기 드레인 영역을 상호 연결하도록 일직선으로 형성되고, 상기 드레인 영역과 접촉되는 양측 단부의 프린지 영역이 제거된 게이트;

   상기 드레인 영역과 상기 게이트를 포함하여 상기 실리콘 기판의 상면에 형성된 절연층;

   상기 절연층의 콘텍홀에 형성된 다수 개의 콘텍 플러그; 및

   상기 콘텍 플러그에 전기적으로 연결되는 금속 배선을 포함하는 알에프 반도체소자.
5. 제 4 항에 있어서,

   상기 콘텍 플러그는 게이트 상에 다수 형성되는 것을 특징으로 하는 알에프 반도체소자.
6. 삭제

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