KR19990036305A - 비휘발성 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 셀을 제조하기 위한 방법에 관한 것이다. 바람직한 폴리실리콘 구조물은 산화 방지층, 바람직하게 질화물 층에 의해 마스킹된다. 소오스/드레인 영역과 필드 영역 상부의 폴리 실리콘은 이산화 실리콘으로 변화된다. 동시에, 인접한 폴리실리콘 경로들 사이에서 이산화 실리콘을 사용한 충진이 이루어진다. 또 필드 산화막의 두께는 상기 필드 영역내의 폴리실리콘의 변화에 의해 증가된다. 제공된 산화 방지막을 포함한 채로 필드 영역 상부에 제 2 폴리실리콘 층이 제공된다. 캐패시터의 제 1 전극이 마스킹 및 에칭에 의해 상기 영역에서부터 형성되며, 산화 방지층 아래에 위치된 제 1 폴리실리콘은 제 2 전극을 형성하고 상기 산화 방지층은 유전체층을 형성한다. 본 발명의 장점은 복잡하지 않은 마스킹 및 에칭 기술과 또 부품의 향상된 신뢰성이다.
Description
EEPROM 및 플래시 EEPROM이 비휘발성 메모리 셀이다. 실리콘 층은 단결정 실리콘, 폴리실리콘 또는 비정질 실리콘일 수 있다. 예를 들어 게이트 산화막으로 사용되는 일반적으로 사용되는 유전체는 이산화실리콘 또는 질화 실리콘이다.
이러한 타입의 메모리 셀을 제조하는 데 있어서, 방법의 제 1 단계 동안에 유전체 상부에 이어지는 구조화를 위해 일반적으로 제조된 폴리 실리콘 층이 존재한다. 특히 트랜지스터 게이트에 있어서, 바람직한 구조화는 포토리소그래피에 의해 수행된다. 상기 경우에 사용되는 에칭 처리는 포토레지스터에 대한 매우 높은 요구를 생성하며; 특히, 습식 화확적 에칭 처리는 원칙적으로 공학적 처리 및 평탄화 형성의 관점에서 어렵게 취급될 수 있는 오목한 폴리실리콘을 야기하고, 상대적으로 크고, 매우 다양한 언더컷을 생성한다.
폴리실리콘 에칭 처리에 있어서, 폴리실리콘 하부에 위치한 게이트 산화물이 손상될 수 있는 위험이 존재한다. 게다가, 에칭 동안 폴리실리콘과 실리곤 산화물 사이의 선택성은 충분하지 못하기 때문에, 시스템에 의해 지시된 방식으로 상기 게이트 산화물은 뒤에 형성되는 소오스/드레인 영역내의 상기 게이트 영역의 외부에 재생산 할 수 없는 방식으로 얇게 형성되며, 이의 결과로서 한정된 소오스/드레인 이온 주입을 위해 상기 게이트 산화물은 제거된 후 새롭게 형성되어야 하는 산화물로 대체되어야 한다. 이러한 것은 추가의 습식 화학적 에칭 처리를 필요로 한다.
상기 마지막에 언급된 에칭 처리는 폴리 실리콘 게이트 에지 아래의 게이트 산화물 내에 오목한 홈을 형성하며, 이것은 해당 수율로 게이트에서 소오스/드레인 영역까지의 불균일하고 제어하기에 어려운 변화 및 트랜지스터에 대한 신뢰성 위험을 생성한다. 세척과 산화 동작에 관련하여, 이같은 오목한 홈은 단지 공학적 처리에 대해 어렵게 제어될 수 있다. 특히 예를 들어 EEPROM제조에 있어서, 제 2 폴리 실리콘 층에 관하여 상부에 형성되는 절연 산화물의 절연 강도는 이러한 사실에 의해 불리하게 영향을 받는다.
게다가, DE 27 39 662 A1에는 MOS 트랜지스터를 제조하기 위해 산화 방지층으로 작용하는 층을 사용하여 실리콘 층을 덮고, 상기 산화 방지층을 에칭하고 마스킹되지 않은 영역내의 폴리실리콘을 덮히지 않게 하여 마스크를 생성하기 위해 포토리소그래피로 상기 산화 방지층을 구조화하고, 국부적 산화에 의해 상기 덮혀 있지 않은 영역내의 폴리실리콘을 이산화 실리콘으로 변화시키는 것이 개시되었다.
본 발명은 비유동성 메모리 셀을 제조하기 위한 간단한 방법을 제공하는 것을 목적으로 한다.
상기 목적은 우선 트랜지스터를 제조하기 위한 전술한 방법의 단계들이 수행되고, 이어 남아있는 산화 방지층을 포함한 채로 추가의 폴리실리콘 층이 제공되며; 필드 영역의 상부에 위치되어 캐패시터의 제 2 전극을 형성하기 위한 상기 추가의 폴리실리콘 영역을 덮는 방식으로 포토레지스트 마스크가 제공 및 구조화되며; 상기 캐패시터의 제 2 전극은 상기 마스킹되지 않은 영역의 제 2 폴리실리콘 층을 에칭하므로써 형성되며; 필요하다면 나머지 제조 공정을 위해 요구되는 영역내의 상기 산화 방지막이 제거된다.
본 발명의 기본 개념은 폴리실리콘의 형성, 즉 불필요한 폴리실리콘 영역의 제거가 종래의 에칭에 의해 달성되는 것이 아니라 이산화 실리콘으로 변환시키므로써 달성된다는 것이다. 본 발명의 장점은, 폴리실리콘 에지 아래에 어떠한 게이트 산화물의 오버에칭 및 관련된 어떠한 오목한 홈 형성도 발생하지 않으며, 이의 결과로서 MOS 트랜지스터의 경우에 게이트 영역에서 소오스/드레인 영역까지의 게이트 산화물의 균일한 변화가 제공된다는 것이다. 게다가, 폴리실리콘 측면의 에지는 적어도 대략 폴리실리콘의 두께에 해당하는 두께를 갖는 균일하게 성장된 산화물내에 완전하게 내장된다. 이에 의해 예를 들어 EEPROM의 경우에서와 같이, 폴리실리콘 에지의 제한된 작용이 더 이상 존재하지 않기 때문에, 선택적인 상부 제 2 폴리 실리콘 층에 대한 절연 강도는 단지 평면에 의해 결정되고, 이에 따라 처음에 제 1 폴리실리콘 층에 대한 구조화 마스크로 동작하는 질화물층 또는 적절하다면, 상이한 유전체층의 두께 제어에 대해 용이하다.
더욱이, 본 발명은 MOS 트랜지스터의 경우에서 종래의 방법을 사용하여 존재하던 문제점을 피하고, 이에 의해 게이트에서 소오스/드레인 영역까지 게이트 에지의 게이트 산화물 두께의 처리 지시된 급격한 변화는 게이트 에지와 상기 소오스/드레인 영역 사이에서 국부적으로 높은 필드 강도를 야기한다. 오히려, 게이트 영역에서 소오스/드레인 영역까지의 변화에서 게이트 산화물 두께의 안정적인 증가는 산화 처리에 의해 생성된다. 이것은 국부적 필도 강도 피크는 이러한 임계 영역에서 트랜지스터 파라미터의 증폭된 저하의 결과로서 방지된다. 트랜지스터 신뢰성는 이러한 방식, 특히, 예를 들어 EEPROM 응용에서 이러한 일반적인 높은 구동 전력에서 증가된다.
본 발명에 따른 산화에 의해 생성된 폴리실리콘 에지는 볼록한 형상을 가지므로, 이러한 볼록한 게이트 에지는 또한 국부 필드 강도 피크를 피하는 데 기여하고 이에 따라 더 나은 트랜지스터 신뢰성에 기여한다.
더욱, 본 발명은 충분하게 높은 소오스/드레인 영역의 항복 전압을 달성하며, 이것은 예를 들어 EEPROM 응용에서 매우 유용하다. 이에 따라, 예를 들어 소위 내장된 메모리의 제조와 같은 연합 공정에서, 일반적으로 시간상 뒤에 형성되는 낮은 전압 논리 트랜지스터의 소오스/드레인 영역이 독립적으로 생성되어 유전 강도에 대한 상당히 낮은 요구로 최적화되는 것이 가능하다. MOS 트랜지스터를 제조하는 데 있어서, 포토리소그래피도중에 사용되는 포토레지스터 마스크의 제거 이전에, 소오스/드레인 이온 주입은 덮혀 있지 않은 실리콘을 통해 이루어진다. 높은 항복 전압의 원인인 예를 들어, EEPROM 응용을 위한 소오스/드레인 확산의 작은 도핑 경사도는, 전체 제조 과정의 시작 및 이산화 실리콘을 활성화시켜 그것을 실리콘 기판으로 이동시키는 폴리시킬리콘의 산화 이전에서 이온 주입이 상대적으로 발생한다는 점에 의존한다.
본 발명은 또한 폴리실리콘 경로 사이의 시스템 지시된 갭이 연속된 평면에서 평탄화 문제를 야기시키는 종래의 에칭 처리에서의 문제점을 피한다. 상기 문제들은 단지 증착과 에치 백 및 또한 화학-기계적 연마에 의해 많은 경비로 해결될 수 있다. 반면에, 본 발명은 어떠한 경우에서도 사용되지 않고 제거되어져야하는 위치의 폴리실리콘에서 형성되는 실리콘 산화물을 사용한 충진이 폴리실리콘 경로에 인접하여 존재하는 장점을 갖는다. 따라서 평탄화를 위한 방법 단계가 제거될 수 있다.
본 발명은 또한 종래의 에칭 처리의 문제점, 즉 폴리실리콘이 제거된 영역내의 필드 산화물상에서 필드 산화물의 두께를 얇게 하여 필드 산화물내의 절연 특성의 감소에 해당하는 문제점을 극복한다. 이어 이러한 손실은 필드 도핑의 증가에 의해 보장되어야 하지만, Locos 에지에서의 도핑 경사도의 증가를 야기시키는 것에 기인하여, 이러한 것은 교호적으로 예를 들어 항복 특성 및 협소한 폭 특성과 같은 어떠한 트랜지스터 특성에 불리한 영향을 미칠 수 있다. 이와 반대로, 본 발명은, 필드 영역에서 조차, 요구되지 않은 폴리실리콘은 산화물로 변화되며, 이의 결과로서 필드 산화물의 두께가 해당 양만큼 증가된다는 장점을 갖는다. 이러한 두께의 증가는 본질적으로 원래 폴리실리콘 두께에 해당한다. 적절하다면, 예를 들어 금속화 층, 또는 가능한 제 2 폴리실리콘 평면과 같은 상부 평면에 대한 기생 필드 산화물 트랜지스터의 항복 전압을 증가시킨다.
바람직한 설계는 적어도 하나의 질화물 층을 갖는 산화 방지막을 포함한다. 산화물-질화물(ON) 샌드위치 또는 산화물-질화물-산화물 샌드위치 층(ONO층) 또는 질화 산화물 층과 같은 질화물 층을 형성함으로써 특히 양호한 결과가 획득된다. 이러한 모든 마스크 층이 매우 얇게 형성되기 때문에, 간단한 습식-화학 약품을 사용하여 허용가능한 크기 손실로 그들을 에칭하는 것이 가능하다.
본 발명은 도면에 도시된 실시예를 사용하여 아래에서 상세히 설명된다.
본 발명은 유전체 상부의 실리콘 층 전체 영역에서 시작하여, 집적 회로내에 비휘발성 메모리 셀을 제조하기 위한 방법에 관한 것이다.
도 1 내지 도 5는 각각 EEPROM 메모리 셀과 같은 트랜지스터 및 캐패시터의 제조에 있어서의 방법적 단계를 도식적으로 도시한 도면.
실리콘 기판(1) 상에, 필드 산화물 사이와 소오스/드레인 영역에 실리콘 산화물층(2)이 위치된다.
도 1에 따라, 폴리 실리콘층(poly1, 3)은 실리콘 산화물 층(2)상에 형성된다. 상기 폴리실리콘 층에 산화물-질화물층(4)과 그에 이어 포토레지스터 마스크(5)가 제공된다. 포토레지스트 마스크(5)는 바람직한 폴리실리콘 구조에 대응하며, 소오스/드레인 영역을 개방상태로 남겨둔다. 이어 상기 산화물-질화물 층(4)이 레지스트-개방 위치에서 에칭 처리에 의해 제거되며, 이의 결과로서, 폴리실리콘 층(3)이 이러한 위치에서는 덮히지 않게 된다.
에칭에 이어 즉시 그리고 포토레지스트 마스크(5)가 유지된 채, 도 2에 따라, 예를 들어 도시된 인을 사용하여 덮혀 있지 않은 폴리실리콘 층(3)을 통해 소오스/드레인 영역의 이온주입이 수행된다.
연속적으로, 포토레지스트 마스크(5)의 제거 이후에, 도 3에 따라, 덮혀 있지 않은 폴리실리콘은 대응적으로 선택된 온도/가스 조건의 열적 산화에 의해 이산화 실리콘으로 변화되며, 마스크로서 동작하는 도 1에 따라 제조된 상기 구조의 산화물-질화물 층(4)은 마스크로서 동작한다. 산화의 종료시, 결과물인 폴리실리콘 에지는 볼록한 형상을 갖는다. 게다가, 산화 동안, 주입된 엘리먼트(6)가 활성화되어 상기 실리콘 기판(1)으로 이동한다. 산화의 종료 이후, 폴리실리콘 구조물 사이의 사이 간격은 열적 이산화 실리콘으로 충진되며, 상기 원래 제공된 폴리실리콘은 이때 완전히 산화된다.
필드 영역(8)의 상부에서 조차, 사용되지 않은 폴리실리콘은 이산화 실리콘(7)으로 변하며, 이의 결과로서, 필드 산화물의 두께는 그 위치에서 원래 폴리실리콘 두께에 해당하는 양 보다 다소 많게 증가한다. 더욱, 산화물-질화물-산화물 샌드위치(9)는 질화물층의 표면 산화에 의해 산화물-질화물 층(4)으로부터 생성된다.
도 4에 따르면, 제 1 및 제 2 폴리실리콘 층(3,10) 사이에 캐패시턴스를 제조하기 위해 제 2 폴리실리콘(10)을 제공하므로써 제조 공정은 계속된다. 추가의 포토레지스터 마스크(11)가 이러한 캐패시터 영역의 상부에 제공되어 형성된다. 상기 포토레지스트 마스크(11)는 바람직한 캐패시턴스의 상부 전극으로서 제 2 폴리실리콘 층(10)을 제조하는 데 사용된다. 이러한 접속에 있어서, 도 4는 항복 필드 강도는 단지 평면의 ONO 층(9)의 특성에 의해 결정된다는 것을 도시한다. 더욱이, 활성 영역의 외부에서는, 유효한 필드 산화물의 두께가 이러한 필드 산화물의 두께만큼 증가된다.
본 발명은 바람직한 실시예를 참조하여 도시되고 기술되고, 다양한 형태의 변화 및 변형이 첨부된 청구범위에 의해 한정된 바와같은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어진다는 것이 당업자에게 이해된다.
Claims (6)
- 실리콘 층 전체 영역에서 시작하여, 집적 회로내에 트랜지스터와 캐패시터를 구비한 비휘발성 메모리 셀을 제조하기 위한 방법에 있어서,상기 실리콘 층은 산화 방지층으로 덮히며;상기 산화 방지층을 에칭하고 마스킹되지 않은 영역의 폴리실리콘을 덮히지 않도록 하여 트랜지스터의 게이트 영역과 필드 영역을 덮는 마스크를 형성하기 위해, 상기 산화 방지층은 포토리소그래피에 의해 형성되고, 상기 방식으로 상기 필드 영역 상부에 남아있는 상기 산화 방지층이 유전체층을 형성하고 하부 폴리 실리콘이 상기 캐패시터의 제 1 전극을 형성하며;산화 방지층으로 덮혀 있지 않은 영역의 폴리실리콘은 국부적 산화에 의해 이산화 실리콘으로 변화되며;상기 남아있는 산화 방지층을 포함하여 추가의 폴리실리콘이 제공되며;필드 영역의 상부에 위치되어 상기 캐패시터의 제 2 전극을 형성하기 위한 추가의 폴리실리콘의 영역을 덮는 방식으로 포토레지스트 마스크가 제공 및 구조화되며;상기 캐패시터의 제 2 전극은 마스킹되지 않은 영역의 제 2 폴리실리콘 층을 에칭하므로써 형성되며;필요하다면 나머지 제조 공정에서 요구되지 않는 영역에서의 상기 산화 방지층은 제거되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 폴리실리콘의 변화는 열적 산화에 의해 이루어지는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 산화 방지층은 적어도 하나의 질화물층을 포함하는 것을 특징으로 하는 방법.
- 제 3 항에 있어서, 상기 질화물층은 옥시질화물 또는 산화물-질화물 샌드위치 또는 산화물-질화물-산화물로 이루어지는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 4 항중 어느 한 항에 있어서, MOS 트랜지스터의 제조의 경우에는 포토리소그래피 동안 사용되는 포토마스크를 제거하기 이전에, 상기 소오스/드레인 이온 주입이 덮혀있지 않은 실리콘을 통해 이루어지는 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 폴리실리콘의 이산화 실리콘으로의 변화는 상기 소오스/드레인 영역과 또한 필드 산화물 영역에서 이루어지는 것을 특징으로 하는 방법.
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