KR19990023081A

KR19990023081A - 회로 면적의 증대를 억제하면서 복수의 전위를 출력할 수 있는 내부 전위 발생 회로

Info

Publication number: KR19990023081A
Application number: KR1019980007042A
Authority: KR
Inventors: 도모시 후타츠야; 아츠시 오바
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-08-27
Filing date: 1998-03-04
Publication date: 1999-03-25
Also published as: US5999475A; KR100271840B1

Abstract

본 발명의 내부 전위 발생 회로(200)는, 그 동작의 초기 단계에서는 고전압 스위치 회로(218)가 도통 상태로 됨으로써, 제 1 승압 회로(202)의 출력 노드(N_H1)의 전위 레벨과 제 2 승압 회로(204)의 출력 노드(N_H2)의 전위 레벨이 공통으로 유지되어 동작한다. 제 2 승압 회로(204)로부터의 출력 전위 레벨이 소정의 전위 레벨에 도달한 후에는, 고전압 스위치 회로(218)는 차단 상태로 되고, 제 1 승압 회로(202) 및 제 2 승압 회로(204)는 각각 독립적으로 대응하는 출력 노드의 전위 레벨을 구동한다.

Description

회로 면적의 증대를 억제하면서 복수의 전위를 출력할 수 있는 내부 전위 발생 회로

본 발명은 반도체 집적 회로 장치에 탑재되고, 외부로부터의 전원 전위를 수신하여 내부 전위를 발생시키는 내부 전위 발생 회로에 관한 것이다. 보다 특정적으로는, 비휘발성 반도체 기억 장치 등에 있어서 외부 전원 전위를 수신하여, 비휘발성 메모리 소자로의 데이터 기입, 소거 동작 등에 필요한 내부 전위를 발생시키는 내부 전위 발생 회로에 관한 것이다.

반도체 집적 회로 장치, 특히 플래쉬 메모리 등의 비휘발성 반도체 기억 장치에 있어서는, 플로팅 게이트를 갖는 메모리 셀 트랜지스터에 대하여 터널 전류 등에 의해 기억 데이터의 기입을 실행한다. 이 때문에, 일반적으로는 외부 전원 전압(예를 들면, Vcc=3.3V)보다 높은 전압을 칩상에서 생성해 주는 것이 필요하게 된다.

또한, 비휘발성 반도체 기억 장치에 한정되는 것이 아니라, 예를 들면 다이나믹형 반도체 기억 장치(이하, DRAM라고 함) 등에 있어서도, 센스 앰프를 좌우의 비트선쌍에서 공유하는 구성으로 한 경우, 이 센스 앰프와 좌우의 비트선쌍과의 접속을 개폐하는 비트선 분리용 트랜지스터의 게이트 전압으로는 충분히 승압된 전위를 인가해야 한다. 즉, 승압된 전압이 인가되지 않은 경우, 메모리 셀로의 데이터 기입이나 리프레쉬 동작시의 데이터의 재기입 동작에 있어서, 이 비트선 분리용 트랜지스터를 도통 상태로 하더라도 메모리 셀에 기입되는 H 레벨의 데이터의 전위 레벨이 데이터선 분리용 트랜지스터의 임계값 전압량만큼 저하해 버리게 된다.

또한, 예를 들면 데이터 출력 회로에 있어서, 출력용 트랜지스터에는 큰 전류가 흐르기 때문에, 일반적으로는 CMOS 래치 업(latch up)을 방지하기 위하여 N 채널 MOS 트랜지스터가 사용된다. 이 경우, 출력 트랜지스터의 임계값 전압량의 전위 저하에 따른 부하에 대한 충전 속도 저하를 막을 필요가 있다. 이 때문에, 이 N 채널 MOS 출력 트랜지스터의 게이트 전위도 승압된 전위로 구동될 필요가 있다.

또한, 플래쉬 메모리 등의 비휘발성 반도체 기억 장치에 있어서는, 이후에서 설명하는 바와 같이, 그 기입 동작이나 소거 동작에 있어서 제어 게이트 소스선 및 기판에 대하여 동작 모드에 따라 네가티브 전위가 인가될 필요가 있다.

또한, 일반적으로 DRAM 등에 있어서도, CMOS 회로의 래치 업 내성을 향상시키거나, MOS 트랜지스터의 임계값 변동을 억제하기 위하여 기판측에 네가티브 전위가 인가되는 것이 일반적이다.

이 경우, 외부로부터 공급되는 단일 전원 전위(예를 들면, Vcc=3.3V)로부터 네가티브 전위를 생성해야 한다.

이상 설명한 바와 같이, 외부 전원 전위보다 높은 내부 전위를 생성하거나, 혹은 네가티브 내부 전위를 생성하는 경우, 일반적으로 차지 펌프 회로가 이용된다.

도 19는 종래의 포지티브 내부 고전위를 발생시키기 위한 차지 펌프 회로(2000)의 주요부를 도시하는 회로도이다.

차지 펌프 회로(2000)는, 포지티브 내부 고전위가 출력되어야 하는 출력 노드 N_H와 전원 전위 Vcc의 사이에 상호 직렬로 접속되는, 각각이 다이오드 접속된 N 채널 MOS 트랜지스터 Q1∼Q7과, 트랜지스터 Q2∼Q7의 게이트에 각각 한쪽 단부가 접속되는 캐패시터 C1∼C6을 구비한다. 캐패시터 C1, C3, C5의 다른쪽 단부에는 클럭 신호 PH가 인가되고, 캐패시터 C2, C4, C6의 다른쪽 단부에는 클럭 신호 PH의 상보(논오버랩(non-overlap)) 클럭 신호인 신호 /PH가 인가되는 구성으로 되어 있다.

도 20은 도 19에 도시한 트랜지스터 Q1∼Q7의 단면 구조를 도시하는 모식도이다. 게이트 전극과 소스가 공통으로 접속되어 있기 때문에, 소스측으로부터 드레인쪽을 순방향으로 하는 다이오드와 등가의 구성으로 되어 있다.

도 21은 도 19에 도시한 회로와 등가 회로를 도시한 도면이다.

또한, 도 22는 클럭 신호 PH 및 /PH의 시간 변화를 도시하는 타이밍차트이다.

도 21 및 도 22를 참조하여 차지 펌프 회로(2000)의 동작을 간단히 설명한다.

신호 PH, 신호 /PH가 용량을 거쳐 결합되는 노드의 전위는 신호 PH, 신호 /PH에 동기하여 오르내린다.

따라서, 도 22를 참조하면, 시각 t1에 있어서 신호 PH가 H 레벨(Vcc 레벨)로 되고, 신호 /PH가 L 레벨(GND 레벨)로 변화하면, 노드 N1, N3, N5의 전위 레벨은 상승하고, 노드 N2, N4, N6의 전위는 신호 /PH에 응답하여 저하하려고 한다.

그러나, 노드 N1 및 노드 N2 사이, 노드 N3 및 노드 N4 사이, 노드 N5 및 노드 N6 사이에는 각각 다이오드가 접속되어 있기 때문에, 노드 N1로부터 노드 N2로는 다이오드 Q2를 거쳐 순방향 전류가 흐른다. 마찬가지로, 노드 N3으로부터 노드 N4로는 다이오드 Q4를 거쳐, 노드 N5로부터 노드 N6으로는 다이오드 Q6을 거쳐 각각 순방향 전류가 흐른다. 이 때문에, 시각 t1∼시각 t2의 기간에 있어서, 노드 N2, N4, N6의 전위 레벨이 크게 저하하지는 않는다.

다음에, 시각 t2에 있어서, 신호 PH가 L 레벨로, 신호 /PH가 H 레벨로 변화한다. 시각 t1∼시각 t2의 경우와 마찬가지로 하여, 노드 N1의 전위 레벨은 전원 전위 Vcc로부터 다이오드 Q1을 거쳐 흘러 들어 오는 전류로 인하여 신호 PH의 저하량만큼은 저하하지 않는다. 마찬가지로 하여, 노드 N3 및 노드 N5도 각각 다이오드 Q3 및 Q5를 거쳐 노드 N2 및 노드 N4로부터 흘러 들어 오는 전류로 인하여 신호 PH의 저하량만큼은 저하하지 않는다.

이러한 동작이 반복됨으로써, 내부 전원 전위 Vcc보다 충분히 큰 전위 레벨이 출력 노드 Nh에 출력되게 된다.

도 19에 도시한 차지 펌프 회로(2000)의 다이오드는 MOS 트랜지스터의 소스와 게이트를 접속함으로써 구성되어 있다. 이 경우, 승압을 할 수 있는 전위차는 이하의 수학식 1로 나타낼 수 있다.

한편, 정상 상태에서 차지 펌프 회로(2000)로부터 출력되는 공급 전류 I_OUT은 이하의 수학식 2로 나타낼 수 있다.

여기서, f는 차지 펌프 회로에 공급되는 클럭 신호의 주파수, C는 커플링 캐패시터 C1∼C6의 용량값의 합, Cs는 기생 용량, V_L은 커플링 캐패시터가 충전 및 방전될 때의 전압 진폭을 각각 나타내고 있다.

수학식 2에 의하면, 커플링 캐패시터 C1∼C6의 용량의 합 C가 클수록 출력 전류가 큰 것을 알 수 있다.

또한, 과도의 상태에 있어서는, 출력 전류가 큰 쪽이 부하 용량의 충전을 고속으로 실행할 수 있게 된다.

다음에, 이상과 같은 내부 전위 발생 회로를 이용하여 동작하는 비휘발성 반도체 기억 장치, 예를 들면 플래쉬 메모리의 동작에 대하여 설명한다.

도 23은 종래의 비휘발성 반도체 기억 장치의 메모리 셀을 구성하는 플로팅 게이트형 트랜지스터의 구성과, 그것에 대한 기입 및 소거 동작에 있어서의 각 부분의 전위를 설명하기 위한 모식 단면도로서, 도 23a는 기입 동작의 경우를, 도 23b는 소거 동작의 경우를 각각 도시하고 있다.

도 23을 참조하면, 메모리 셀 트랜지스터는, 예를 들면 p형 반도체 기판(1500) 표면에 형성되는 n형 드레인 영역(1502) 및 n형 소스 영역(1504)과, 상기 드레인 영역(1502) 및 소스 영역(1504) 사이의 채널 영역상에 얇은 터널 산화막(예를 들면, 막두께=10㎚)을 거쳐 형성되는 플로팅 게이트(1506)와, 플로팅 게이트(1506)상에 절연막을 거쳐 적층되는 제어 게이트(1508)를 포함한다.

드레인 영역(1502)에는 비트선 BL이 접속되고, 소스 영역(1504)에는 소스선 SL(도시하지 않음)을 거쳐, 선택적으로 소정의 전위가 공급되거나, 혹은 플로팅 상태로 되는 구성으로 되어 있다.

소스 드레인간의 전도도(컨덕턴스)는, 제어 게이트에 인가되는 전위에 따라 주어진다. 상기한 바와 같은 구성에 있어서는, 제어 게이트에 인가되는 전위가 증가할수록 채널 컨덕턴스가 증가한다. 즉, 드레인 소스 사이에 소정의 전압이 인가된 상태에서 제어 게이트의 전위를 증가시키면, 소스 드레인 사이에 흐르는 전류 Ids도 증가하게 된다.

여기서, 제어 게이트의 전위를 증가시킴에 따라 소스 드레인 사이에 전류 Ids가 흐르기 시작하는 제어 게이트 전위를 셀 임계값이라고 부른다.

이 셀 임계값은 플로팅 게이트(1506)가 전기적으로 중성인 상태로부터 플로팅 게이트(1506)에 전자가 축적됨에 따라 증가한다.

바꿔 말하면, 플로팅 게이트(1506)에 전자가 축적될수록 보다 높은 전압을 제어 게이트에 인가하지 않으면, 소스 드레인 사이에 전류가 흐르지 않게 된다.

플로팅 게이트는 문자 그대로 외부로부터 절연막에 의해 전기적으로 차단되어 있기 때문에, 이 축적된 전자에 의해 정보가 비휘발성적으로 기억되는 구성으로 되어 있다. 따라서, 메모리 셀에 데이터가 기입되어 있는 상태에서, 소스 드레인 사이에 소정의 전위차, 예를 들면 1V를 인가하고, 제어 게이트(1508)에는 일정한 전위, 예를 들면 3V를 인가했을 때, 소스 드레인 사이에 전류가 흐르는지 여부에 따라 이 메모리 셀에 기입되어 있는 데이터를 판별하게 된다.

도 24는 상기 메모리 셀에 데이터를 기입하는 경우, 데이터를 소거하는 경우, 데이터의 판독을 실행하는 경우의 각각에 있어서, 비트선 BL, 제어 게이트(1508), 소스선 SL, 기판(1500)에 각각 인가하는 전위의 일례를 도시한 도면이다.

[기입 동작]

도 23a 및 도 13을 참조하면서, 이하에서는 우선 기입 동작에 대하여 간단히 설명한다.

메모리 셀로의 데이터 기입은 플로팅 게이트(1506)로부터 축적되어 있는 전자를 인출함으로써 실행한다.

즉, 데이터의 판독시에 있어서, 제어 게이트(1508)에 전원 전압 Vcc가 인가되는 것으로 하면, 기입 상태의 셀 임계값은 0V 이상 전원 전압 Vcc 이하로 되도록 설정한다.

일반적으로, 비선택 상태의 메모리 셀의 제어 게이트(1508)의 전위 레벨은 0V로 유지되고, 선택 상태의 메모리 셀의 제어 게이트(1508)는 전원 전위 Vcc로 유지된다. 따라서, 상기한 바와 같이 셀 임계값을 설정하면, 선택 상태로 된 메모리 셀에 데이터가 기입되어 있는 경우, 그 메모리 셀을 구성하는 플로팅 게이트형 트랜지스터에는 소스 드레인 사이에 전류가 흐르게 된다.

데이터의 기입에 있어서는, 일례로서 비트선에 5V의 전위를, 제어 게이트에 -8V의 전위를, 기판에 0V의 전위를 인가하고, 소스선 SL은 플로팅 상태로 한다.

이와 같이 전위를 설정하면, 플로팅 게이트(1506)로부터 드레인 영역(1502)으로 전자의 인출이 행해진다. 즉, 셀 임계값이 저하되어 가게 된다.

[소거 동작]

다음에, 도 23b와 도 13을 참조하면서, 소거 동작에 대하여 설명한다.

소거 동작에 있어서는, 일례로서 비트선 BL은 플로팅 상태로 설정되고, 제어 게이트(1508)의 전위는 10V로 설정되며, 소스선 SL의 전위는 -8V로 설정되고, 기판(1500)의 전위는 -8V로 설정된다.

이 경우에는, 포지티브쪽으로 바이어스되어 있는 제어 게이트(1508)를 향하여, 기판(1500)측, 즉 채널 영역으로부터 플로팅 게이트(1506)에 대하여 전자의 주입이 행해진다.

즉, 플로팅 게이트(1506)에 전자가 축적되게 되어 셀 임계값이 상승한다.

따라서, 상술한 바와 같이, 판독 동작에 있어서, 비트선 BL의 전위를 1V로 하고, 제어 게이트(1508)의 전위를 3V로 하며, 소스선 SL 및 기판(1500)의 전위 레벨을 0V로 하면, 소거된 메모리 셀이 선택된 경우, 소스 드레인 사이에는 전류가 흐르지 않게 된다.

이상 설명한 바와 같이, 플로팅 게이트(1506)로의 전자 주입 또는 인출에 의해 셀 임계값을 변화시키는 것이 가능하고, 판독 동작에 있어서는 선택된 메모리 셀에 전류가 흐르는지 여부를 검지함으로써 기억되어 있는 데이터를 판독하는 것이 가능해진다.

이상 설명한 바와 같은 플래쉬 메모리의 메모리 셀로의 데이터 기입, 소거, 판독 동작에 있어서는, 복수의 서로 다른 레벨의 고전압이 필요하다. 즉 외부 전원 전위 3V에 대하여, 기입시의 비트선에는 5V가 인가되고, 소거시의 제어 게이트에는 10V가 인가되는 구성으로 되어 있다.

이들의 전압을 발생시키기 위하여, 각각에 대응한 차지 펌프 회로를 비휘발성 반도체 기억 장치의 칩상에 탑재하는 것으로 하면, 회로 면적이 증대되고, 나아가 칩면적의 증대를 초래하게 된다.

네가티브 전위를 발생시키는 경우도 마찬가지이다. 즉, 도 24에 도시한 예에 있어서는, 네가티브 전위로는 -8V의 1종류의 전위 레벨이 필요할 뿐이지만, 회로 동작의 최적화 등을 위하여 이 네가티브 전위 레벨도 복수개 발생시킬 필요가 있을 수 있다.

이 경우에 있어서도, 각각의 네가티브 전위를 발생시키기 위해 차지 펌프 회로를 각각에 대응하여 칩내에 탑재하는 구성으로 하면, 칩면적이 증대되게 된다.

또한, 일본국 특허 공개 평성 제 5-182481 호 공보에 개시되어 있는 바와 같이, 예를 들면, 소거 동작 모드에 있어서의 메모리 셀의 임계값 분포 범위를 좁게 함과 동시에 메모리 셀 데이터의 리라이트를 용이하고 단시간에 실행하기 위하여, 소거 펄스 인가후에 소정의 임계값 이하의 메모리 셀에 대해 그 임계값 변화량이 작아지는 소거 동작을 실행하는 경우가 있다. 즉, 소거후 기입시에 메모리 셀 트랜지스터의 제어 게이트에 인가하는 전압(예를 들면, 10V)을 통상 기입시에 인가하는 전압(예를 들면, 12V)보다 작게 설정함으로써, 메모리 셀의 임계값 전압을 서서히 변화시켜 임계값 전압의 제어성을 향상시킬 수 있다.

이러한 경우에도, 외부 전원 전압 이상의 적어도 2 종류의 고전압이 필요하게 된다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 회로 면적의 증대를 억제하면서, 필요한 복수의 내부 전위를 발생할 수 있는 내부 전위 발생 회로를 제공하는 것이다.

본 발명의 다른 목적은 복수의 내부 전위가 각각 대응하는 부하 용량을 고속으로 충전할 수 있는 내부 전위 발생 회로를 제공하는 것이다.

본 발명을 요약하면, 외부 전원 전위를 수신하여 소정의 제 1 내부 전위 및 소정의 제 1 내부 전위보다 절대값이 작은 소정의 제 2 내부 전위를 발생시키는 내부전위 발생 회로로서, 클럭 발생 회로와 제 1 차지 펌프 회로와 제 2 차지 펌프 회로와 스위치 회로 및 제어 회로를 구비한다.

클럭 발생 회로는 서로 상보인 클럭 신호를 출력한다. 제 1 차지 펌프 회로는 소정의 제 1 내부 전위가 출력되어야 하는 제 1 출력 노드를 구비하며, 상보 클럭 신호에 따라 제 1 전류 공급량으로 제 1 출력 노드의 전위를 구동한다. 제 2 차지 펌프 회로는 소정의 제 2 내부 전위가 출력되어야 하는 제 2 출력 노드를 구비하며, 상보 클럭 신호에 따라 제 1 전류 공급량보다 작은 제 2 전류 공급량으로 제 2 출력 노드의 전위를 구동한다. 스위치 회로는 제 1 출력 노드와 제 2 출력 노드의 접속을 도통 상태와 차단 상태 중 어느 하나로 한다.

제어 회로는 제 1 출력 노드의 전위 레벨 및 제 2 출력 노드의 전위 레벨에 따라서 제 1 차지 펌프 회로 및 제 2 차지 펌프 회로 각각으로의 상보 클럭 신호의 공급을 제어한다. 제어 회로는 제 1 및 제 2 출력 노드의 전위가 소정의 제 2 전위로 되는 것에 응답하여 스위치 회로를 도통 상태에서 차단 상태로 한다.

따라서, 본 발명의 주된 효과는 제 1 및 제 2 출력 노드의 전위가 제 2 소정전위로 될 때까지는 제 1 및 제 2 차지 펌프 회로의 출력 노드의 전위 레벨이 공통으로 유지된다.

이 때문에, 제 1 차지 펌프 회로 및 제 2 차지 펌프 회로의 전류 공급량이 다른 경우에도 제 1 출력 노드와 제 2 출력 노드의 전위 레벨이 상승하는 속도를 공통으로 하여, 부하를 고속으로 충전할 수 있는 것이다.

이 때문에, 내부 전위 발생 회로가 소정의 제 1 내부 전위 및 소정의 제 2 내부 전위를 발생시켜야 하는 경우에도 회로 면적의 증대를 억제하는 것이 가능하다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면, 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

도 1은 본 발명의 실시예 1의 비휘발성 반도체 기억 장치(1000)의 구성을 도시하는 개략 블럭도,

도 2는 실시예 1의 고전압 발생 회로(200)의 구성을 도시하는 개략 블럭도,

도 3은 고전압 레벨 검출 회로(206)의 구성을 도시하는 회로도,

도 4는 고전압 스위치 회로(218)의 구성을 도시하는 개략 블럭도,

도 5는 CLK 게이트 회로(210)의 구성을 도시하는 개략 블럭도,

도 6은 제 2 차지 펌프 회로(216)의 구성을 도시하는 회로도,

도 7은 실시예 1의 고전압 발생 회로(200)의 동작을 설명하는 타이밍차트,

도 8은 실시예 2의 CLK 게이트 회로(312)의 구성을 도시하는 개략 블럭도,

도 9는 실시예 2의 고전압 발생 회로(300)의 구성을 도시하는 개략 블럭도,

도 10은 실시예 2의 고전압 발생 회로(300)의 동작을 설명하기 위한 타이밍차트,

도 11은 실시예 3의 네가티브 전압 발생 회로(400)의 구성을 도시하는 개략 블럭도,

도 12는 네가티브 고전압 레벨 검출 회로(406)의 구성을 도시하는 회로도,

도 13은 네가티브 고전압 스위치(418)의 구성을 도시하는 회로도,

도 14는 제 1 차지 펌프 회로(414)의 구성을 도시하는 회로도,

도 15는 제 2 차지 펌프 회로(416)의 구성을 도시하는 회로도,

도 16은 실시예 3의 네가티브 전압 발생 회로(400)의 동작을 설명하기 위한 타이밍차트,

도 17은 실시예 4의 네가티브 전압 발생 회로(500)의 구성을 도시하는 개략 블럭도,

도 18은 네가티브 전압 발생 회로(500)의 동작을 설명하기 위한 타이밍차트,

도 19는 종래의 차지 펌프 회로(2000)의 구성을 도시하는 회로도,

도 20은 종래의 차지 펌프 회로(2000)내의 트랜지스터의 구조를 도시하는 모식 단면도,

도 21은 종래의 차지 펌프 회로(2000)의 등가 회로를 도시하는 회로도,

도 22는 구동 클럭 신호 PH 및 /PH의 시간 변화를 도시하는 타이밍차트,

도 23a 및 도 23b는 종래의 비휘발성 반도체 기억 장치의 메모리 셀 트랜지스터의 구성 및 동작을 설명하기 위한 모식 단면도로서, 도 23a는 기입 동작에 있어서의 각 부분의 전위를 도시하는 도면이고, 도 23b는 소거 동작에 있어서의 각 부분의 전위를 도시하는 도면,

도 24는 종래의 비휘발성 반도체 기억 장치에 대한 기입 동작, 소거 동작, 판독 동작에 있어서의 각 전위 레벨을 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

100 : 검증 전압 발생 회로 102 : 어드레스 버퍼

104 : 메모리 셀 어레이 106 : X 디코더

108 : Y 디코더 114 : 선택 게이트 디코더

116, 118 : 소스 디코더 120 : 웰 전위 구동 회로

122 : 제어 회로 124 : 데이터 입출력 버퍼

126 : 데이터 드라이버 128 : 센스 앰프

130 : 기입 회로 200, 300 : 고전압 발생 회로

400, 500 : 네가티브 전압 발생 회로 1000 : 비휘발성 반도체 기억 장치

발명의 실시예

(실시예 1)

도 1은 본 발명의 실시예 1의 비휘발성 반도체 기억 장치(1000)의 구성을 도시하는 개략 블럭도이다.

도 1을 참조하면, 비휘발성 반도체 기억 장치(1000)는 외부로부터의 어드레스 신호 A0∼Ai를 수신하여, 대응하는 내부 행 어드레스 신호 Ax와, 대응하는 내부열 어드레스 신호 Ay와, 소스 어드레스 Asl 신호와, 선택 게이트 어드레스 신호 Asg를 출력하는 어드레스 버퍼(102)와, 메모리 셀이 행렬 형상으로 배치된 메모리 셀 어레이(104)와, 어드레스 버퍼(102)로부터 내부 행 어드레스 신호 Ax를 수신하여 대응하는 메모리 셀 어레이(104)의 행(워드선)을 선택하는 X 디코더(106)와, 어드레스 버퍼(102)로부터 내부열 어드레스 신호 Ay를 수신하여 메모리 셀 어레이(104)의 대응하는 열을 선택하는 Y 디코더(108)를 포함한다.

여기서, 메모리 셀 어레이(104)는 2개의 메모리 셀 어레이 블럭 BLK0 및 BLK1을 포함한다. 도 1에 도시한 예에서는, 간단히 하기 위하여 1 개의 메모리 셀 어레이 블럭 BLK0 또는 BLK1은 각각 4개의 메모리 셀 트랜지스터를 포함하고, 메모리 셀 어레이 블럭 BLK0은 부(副) 비트선 SBL1에 각각 드레인이 접속하는 메모리 셀 트랜지스터 MC1a 및 MC1b와, 부 비트선 SBL2에 각각 드레인이 접속하는 메모리 셀 트랜지스터 MC2a 및 MC2b와, 주(主) 비트선 BL1과 부 비트선 SBL1의 접속을 개폐하는 선택 게이트 SG1과, 주 비트선 BL2와 부 비트선 SBL2의 접속을 개폐하는 선택 게이트 SG2를 포함한다.

메모리 셀 트랜지스터 MC1a 및 MC2a의 제어 게이트는 모두 워드선 WL1에 접속하고, 메모리 셀 트랜지스터 MC1b 및 MC2b의 제어 게이트는 워드선 WL2에 접속하고 있다.

메모리 셀 어레이 블럭 BLK1도 마찬가지로서, 부 비트선 SBL3과 각각 드레인이 접속하는 메모리 셀 트랜지스터 MC3a 및 MC3b와, 부 비트선 SBL4와 각각 드레인이 접속하는 메모리 셀 트랜지스터 MC4a 및 MC4b를 포함한다.

메모리 셀 어레이 블럭 BLK1은 또한, 주 비트선 BL1과 부 비트선 SBL3의 접속을 개폐하는 선택 게이트 SG3과, 주 비트선 BL2와 부 비트선 SBL4의 접속을 개폐하는 선택 게이트 SG4를 포함한다.

메모리 셀 트랜지스터 MC3a와 MC4a의 제어 게이트는 워드선 WL3에 접속하고, 메모리 셀 트랜지스터 MC3b와 MC4b의 제어 게이트는 워드선 WL4에 접속하고 있는 것으로 한다.

X 디코더(106)는 어드레스 버퍼(102)로부터 인가되는 내부 행 어드레스 신호 Ax에 응답하여, 대응하는 워드선 WL1∼WL4 중 어느 하나를 선택한다.

비휘발성 반도체 기억 장치(1000)는 또한, 외부 전원 전압을 수신하여, 메모리 셀로의 데이터 기입 혹은 소거 동작에 필요한 고전압을 발생시키는 고전압 발생 회로(200)와, 외부 전원 전압 Vcc을 수신하여 메모리 셀 어레이로의 기입 혹은 소거 동작에 필요한 네가티브 전압을 발생시키는 네가티브 전압 발생 회로(400)와, 고전압 발생 회로(200) 및 네가티브 전압 발생 회로(400)의 출력을 수신하여 신호 Asg에 따라 대응하는 선택 게이트 SG1∼SG4의 게이트 전위를 제어해서 선택적으로 부 비트선과 주 비트선을 접속하는 선택 게이트 디코더(114)와, 네가티브 전압 발생 회로(400)의 출력을 수신하여 신호 Asl에 따라 메모리 셀 트랜지스터의 소스에 선택적으로 소정의 소스 전위를 공급하는 소스 디코더(116)와, 네가티브 전압 발생 회로(400)의 출력을 수신하여 메모리 셀 트랜지스터가 형성되는 반도체 기판 표면의 웰 전위를 제어하는 웰 전위 구동 회로(120)를 포함한다.

X 디코더(106)는 고전압 발생 회로(200) 및 네가티브 전압 발생 회로(400)의 출력을 수신하여, 기입 동작에 있어서는 선택된 워드선에 소정의 네가티브 전압을, 소거 동작에 있어서는 선택된 워드선에 고전압을 공급한다.

비휘발성 반도체 기억 장치(1000)는 또한, 메모리 셀로의 기입 동작 및 소거 동작을 제어하는 기입/소거 제어 회로(122)와, 내부로부터 데이터를 수신하여 내부 회로로 출력하거나, 혹은 메모리 셀로부터 판독된 데이터를 수신하여 외부로 출력하는 데이터 입출력 버퍼(124)와, 데이터 입출력 버퍼(124)에 입력된 기입 데이터를 수신하여 대응하는 비트선 전위를 구동하는 데이터 드라이버(126)와, 데이터 판독시에 있어서 비트선 BL1 또는 BL2를 거쳐 선택된 메모리 셀의 기억 정보에 따라서 대응하는 판독 데이터를 출력하는 센스 앰프(128)와, 데이터 드라이버(126)로부터의 기입 데이터를 수신하여 유지하고 고전압 발생 회로(200)로부터의 고전압을 대응하는 비트선에 공급하는 기입 회로(130)와, 검증(verify) 동작시에 X 디코더(106)에 검증 전위 VPVRF를 공급하는 검증 전압 발생 회로(100)를 포함한다.

여기서 검증 동작이란, 메모리 셀에 대하여 기입을 실행했을 때, 메모리 셀 임계값이 소정의 전위 레벨로 되어있는지 여부를 확인하기 위한 동작을 의미한다.

데이터 드라이버(126) 및 센스 앰프(128)는 비트선 BL1에 대해서는 열 선택 게이트 SLG1을 거쳐, 비트선 BL2에 대해서는 열 선택 게이트 SLG2를 거쳐 접속되며, 선택 게이트 SLG1 및 SLG2의 게이트 전위는 Y 디코더(108)에 의해 제어된다. 따라서, 어드레스 버퍼(102)로부터의 내부열 어드레스 신호 Ay에 응답하여 선택된 비트선과 센스 앰프(128) 또는 데이터 드라이버(126)가 접속된다.

상기한 구성에 있어서, 비트선을 주 비트선 및 부 비트선으로 이루어진 계층 구조로 하고 있는 것은 다음과 같은 이유에서이다.

즉, 1 개의 비트선 BL1에 메모리 셀 어레이 블럭 BLK0내의 메모리 셀 트랜지스터 MC1a, MC1b와 메모리 셀 어레이 블럭 BLK1의 메모리 셀 트랜지스터 MC3a, MC3b가 동시에 접속하는 구성으로 되어 있는 경우, 예를 들면 메모리 셀 어레이 블럭 BLK0내의 메모리 셀에 대해서만 데이터의 기입을 행하는 경우에도, 메모리 셀 어레이 블럭 BLK1내의 메모리 셀 트랜지스터의 드레인에도 고전압이 인가되어 버린다. 이 때문에, 이웃하는 메모리 셀 어레이 블럭 BLK0으로의 데이터 기입중에, 메모리 셀 어레이 블럭 BLK1내의 메모리 셀 트랜지스터의 플로팅 게이트에서의 전하량이 변화하여, 최악의 경우 기입되고 있는 데이터가 변화해 버린다고 하는 문제가 있다.

상기한 문제의 대책으로서는, 데이터의 기입을 실행하는 메모리 셀 어레이 블럭마다 비트선을 별도로 마련하면 된다. 즉, 주 비트선 BL1, BL2와 부 비트선 SBL1∼SBL4의 2 층 구조로 하여, 주 비트선은 모든 메모리 셀 어레이 블럭을 연결하고, 부 비트선 SBL1∼SBL4에 의해 각 메모리 셀 어레이 블럭내에서의 메모리 셀 트랜지스터를 접속한다.

주 비트선 BL1, BL2와 부 비트선 SBL1∼SBL4의 사이에는 선택 게이트 SG1∼SG4가 존재하며, 기입 동작에 있어서는 선택되지 않은 메모리 셀 어레이 블럭을 이 선택 게이트에 의해 주 비트선으로부터 전기적으로 분리해 버린다.

이와 같이 함으로써, 1 개의 메모리 셀 어레이 블럭의 리라이트 동안에 다른 메모리 셀 어레이 블럭의 메모리 셀 트랜지스터에 영향을 미치는 것을 방지할 수 있다.

이하에서는, 도 1에 도시한 비휘발성 반도체 기억 장치(1000)의 구성 중 고전압 발생 회로(200) 또는 네가티브 전압 발생 회로(400)의 구성에 대하여, 더욱 자세히 설명한다.

도 2는 도 1에 도시한 고전압 발생 회로(200)의 구성을 보다 자세히 도시하는 개략 블럭도이다.

고전압 발생 회로(200)는 도 1에 도시한 제어 회로(122)에 의해 제어되어 출력 노드 N_H1에 승압 전위 Vpp1을 출력하는 제 1 승압 회로(202)와, 제어 회로(122)에 의해 제어되어 제 2 출력 노드 N_H2에 제 2 승압 전압 Vpp2를 출력하는 제 2 승압 회로(204)와, 제어 회로(122) 및 제 2 승압 회로(204)에 의해 제어되어 제 1 출력 노드 N_H1및 제 2 출력 노드 N_H2사이의 접속을 도통 상태 또는 차단 상태로 하는 고전압 스위치 회로(218)와, 고전압 발생 회로(200)의 동작의 개시에 응답하여 서로 상보인 클럭 신호 CLK 및 클럭 신호 /CLK를 출력하는 클럭 발생 회로(220)를 포함한다.

제 1 승압 회로(202)에는, 제어 회로(122)로부터의 제 1 검출 회로 활성화 신호 DE1에 응답하여 동작을 개시하고, 제 1 출력 노드 N_H1에 출력되는 전위 레벨 Vpp1에 따라서 제 1 클럭 활성화 신호 PE1을 활성 상태 또는 불활성 상태 중 어느 하나로 하는 고전압 레벨 검출 회로(206)와, 클럭 신호 CLK 및 /CLK를 수신하고 신호 PE1에 의해 제어되어 서로 상보인 제 1 구동 클럭 신호 PH1 및 /PH1을 출력하는 클럭 게이트 회로(210)와, 신호 PH1 및 /PH1에 의해 구동되어 전위 Vpp1을 출력 노드 N_H1에 출력하는 제 1 차지 펌프 회로(214)를 포함한다.

제 2 승압 회로(204)는 제어 회로(122)로부터 출력되는 제 2 검출 회로 활성화 신호 DE2에 의해 제어되어 동작을 개시하고, 출력 노드 N_H2에 출력되는 전위 Vpp2에 따라서 서로 상보인 제 2 클럭 활성화 신호 PE2 및 신호 /PE2를 출력하는 고전압 레벨 검출 회로(208)와, 클럭 신호 CLK 및 /CLK를 수신하고 신호 PE2에 의해 제어되어 서로 상보인 제 2 구동 클럭 신호 PH2 및 /PH2를 출력하는 클럭 게이트 회로(212)와, 신호 PH2 및 /PH2에 의해 구동되어 출력 노드 N_H2에 전위 Vpp2를 출력하는 제 2 차지 펌프 회로(216)를 포함한다.

고전압 스위치 회로(218)는 신호 DE2의 상보 신호인 신호 /DE2와, 고전압 레벨 검출 회로(208)로부터 출력되는 신호 /PE2에 의해 제어되며, 고전압 발생 회로(200)가 동작을 개시하는 시점에서는 출력 노드 N_H1및 출력 노드 N_H2의 접속을 도통 상태로 해서 제 2 출력 노드 N_H2의 전위 레벨이 소정의 전위 레벨로 되는 데 응답하여 제 1 출력 노드 N_H1및 제 2 출력 노드 N_H2사이의 접속을 차단 상태로 한다.

여기서 제 1 차지 펌프 회로(214)는, 도 19에 도시한 종래의 차지 펌프 회로(2000)와 마찬가지의 구성을 갖는 것으로 하며, 이후에 설명하는 바와 같이, 제 2 차지 펌프(216)는 제 1 차지 펌프 회로(214)에 비해 직렬로 접속되는 다이오드 접속된 트랜지스터의 단수가 적은 것으로 한다.

즉, 제 2 차지 펌프 회로(216)의 전류 공급량은 수학식 2에 따라서 제 1 차지 펌프 회로(214)의 공급 전류량보다 작은 값으로 되는 것으로 한다.

또한, 클럭 발생 회로(220)는 신호 DE1 또는 신호 DE2 중 어느 하나의 활성화에 응답해 동작을 개시하여 클럭 신호 CLK 및 클럭 신호 /CLK를 출력하는 것으로 한다.

도 3은 도 2에 도시한 고전압 레벨 검출 회로(206)의 구성을 도시하는 개략 블럭도이다.

고전압 레벨 검출 회로(208)의 구성도, 입력되는 신호가 서로 다른 점을 제외하고는 기본적으로 고전압 레벨 검출 회로(206)의 구성과 마찬가지인 것으로 한다. 따라서, 이하에서는 고전압 검출 회로(206)의 구성에 대해서만 자세히 설명하기로 한다.

고전압 레벨 검출 회로(206)는 전위 Vpp1과 접지 전위 사이에서 서로 직렬로 접속되는 저항 R1 및 R2를 포함한다. 저항 R1 및 R2의 접속 노드 n1에서는 전위 Vpp1이 이들의 저항비로 분할된 전위 레벨인 Vmon이 출력되게 된다.

고전압 레벨 검출 회로(206)는 또한, 신호 DE1의 활성화(H 레벨로의 변화)에 따라 활성화되고, 소정의 기준 전위 Vref와 전위 Vmon을 수신하여 그 전위차를 증폭하는 전류 미러형 차동 증폭 회로(2062)와, 전류 미러형 차동 증폭기의 출력 노드 n2와 전원 전위 Vcc 사이에 접속되어 있으면서, 신호 DE1의 불활성화(L 레벨로의 변화)에 따라 도통 상태로 되는 p 채널 MOS 트랜지스터 Q16과, 전원 전위 Vcc와 접지 전위 사이에 직렬로 접속되어 있는 p 채널 MOS 트랜지스터 Q17, n 채널 MOS 트랜지스터 Q18, n 채널 MOS 트랜지스터 Q19를 포함한다.

트랜지스터 Q17 및 Q18의 게이트는 모두 노드 n2에 접속해 있고, 트랜지스터 Q19의 게이트는 전위 Vref를 수신하는 것으로 한다.

고전압 레벨 검출 회로(206)는 또한, 트랜지스터 Q17과 트랜지스터 Q18의 접속 노드 n3과 접지 전위 사이에 접속되어 있으면서, 신호 /DE1의 불활성화(H 레벨로의 변화)에 따라 도통 상태로 되는 n 채널 MOS 트랜지스터 Q20과, 노드 n3에 입력 노드가 접속해 있으면서 신호 PE1을 출력하는 인버터(2064)를 포함한다.

노드 N3의 전위 레벨이 신호 /PE1로서 출력된다.

다음에, 고전압 레벨 검출 회로(206)의 동작에 대하여 간단히 설명한다.

신호 DE1이 불활성 상태(L 레벨)인 기간 동안에는 차동 증폭 회로(2062)내의 트랜지스터 Q15가 차단 상태로서 이 차동 증폭기(2062)는 불활성 상태이다. 한편, 트랜지스터 Q20이 신호 /DE1이 불활성 상태(H 레벨)인 것에 응답하여 도통 상태로 되어, 노드 n3은 L 레벨로 된다. 이에 따라, 인버터(2064)로부터 출력되는 신호 PE1은 H 레벨로 되고, 신호 /PE1은 L 레벨로 된다.

다음에 신호 DE1이 활성 상태(H 레벨)로 되면, 차동 증폭 회로(2062)는 활성 상태로 된다. 이에 따라, 기준 전위 Vref와 전위 Vmon의 비교 결과에 따라서, 고전압 레벨 검출 회로(206)로부터 출력되는 신호 PE1 및 /PE1의 전위 레벨은 이하와 같이 변화한다.

i) 기준 전위 Vref보다 전위 Vmon이 큰 경우

신호 DE1이 활성 상태(H 레벨)이기 때문에, 트랜지스터 Q16은 차단 상태이다. 이 때문에, 차동 증폭 회로(2062)의 출력 노드 n2의 전위 레벨은 L 레벨로 변화한다. 이에 따라, 트랜지스터 Q17이 도통 상태로 되고, 트랜지스터 Q18은 차단 상태로 되기 때문에, 노드 n3의 전위 레벨은 H 레벨로 된다. 이에 따라, 인버터(2064)로부터 출력되는 신호 PE1의 레벨은 L 레벨로 되고, 신호 /PE1은 H 레벨로 된다.

ii) 기준 전위 Vref보다 전위 Vmon이 낮은 경우

이 경우에는 차동 증폭기(2062)의 출력 노드 n2의 전위 레벨은 H 레벨로 된다. 이에 따라, 트랜지스터 Q17은 차단 상태로 되고, 트랜지스터 Q18은 도통 상태로 된다. 트랜지스터 Q19의 게이트로 기준 전위 Vref를 수신하고 있기 때문에, 도통 상태로 되어 있으며, 이에 따라 노드 n3의 전위 레벨은 L 레벨로 변화한다.

따라서, 인버터(2064)의 출력 신호인 신호 PE1은 H 레벨로, 신호 /PE1은 L 레벨로 변화한다.

즉, 고전압 레벨 검출 회로(206)로부터는, 승압 회로(202)의 출력 노드 N_H1로부터 출력되는 전위 레벨 Vpp1의 전위 레벨이 소정값 이하로 된 경우에는, 활성인 CLK 활성 신호 PE1이 출력되게 된다.

도 4는 도 2에 도시한 고전압 스위치 회로(218)의 구성을 도시하는 개략 블럭도이다.

고전압 스위치 회로(218)는 신호 /PE2를 셋 신호로서 수신하고, 신호 /DE2를 리셋 신호로서 수신하는 플립플롭 회로(2182)와, 플립플롭 회로(2182)의 출력 신호 /TGX를 수신하여 반전 신호 TGX를 출력하는 인버터(2184)와, 제 1 승압 회로(202)의 출력 노드 N_H1와 제 2 승압 회로(204)의 출력 노드 N_H2의 접속을 도통 상태 또는 차단 상태로 하는 p 채널 MOS 트랜지스터(2188)와, 신호 TGX 및 신호 /TGX에 의해 제어되어, p 채널 MOS 트랜지스터(2188)의 게이트 전위 레벨을 제어하는 레벨 변환 회로(2186)를 포함한다.

p 채널 MOS 트랜지스터(2188)의 백게이트는 출력 노드 N_H1과 접속되어 있다.

한편, 레벨 변환 회로(2186)는 신호 TGX가 L 레벨이고, 신호 /TGX가 H 레벨인 경우에는 p 채널 MOS 트랜지스터(2188)의 게이트에 L 레벨(접지 전위)의 전위 레벨을 인가하고, 신호 TGX가 H 레벨(신호 /TGX는 L 레벨)인 기간 동안에는 p 채널 MOS 트랜지스터(2188)의 게이트에 노드 N_H1의 전위 레벨을 공급한다.

이하, 고전압 스위치 회로(218)의 동작에 대하여 간단히 설명한다.

i) 신호 DE2가 L 레벨이고, 신호 PE2가 H 레벨인 경우

도 3에서 설명한 바와 같이, 고전압 레벨 검출 회로(208)에 있어서는 신호 DE2의 레벨이 불활성 상태(L 레벨)인 기간 동안에는 신호 PE2의 레벨이 H 레벨로 되어 있다.

이 경우에는 플립플롭 회로(2182)가 수신하는 신호 /PE2는 L 레벨이고, 신호 /DE2는 H 레벨이다. 따라서, 플립플롭 회로(2182)로부터 출력되는 신호 /TGX는 H 레벨이고, 레벨 시프트 회로(2186)에 의해 제어되는 p 채널 MOS 트랜지스터(2188)는 도통 상태이다.

즉, 제 1 승압 회로(202)의 출력 노드 N_H1과 제 2 승압 회로(204)의 출력 노드 N_H2는 도통 상태로 유지된다.

ii) 신호 DE2가 H 레벨로 된 경우

이 경우, 도 3에서 도시한 고전압 레벨 검출 회로(206)에 있어서 전위 Vmon의 레벨은 기준 전위 Vref보다 처음에는 낮은 것이다. 이 때문에, 신호 DE2가 H 레벨로 되며, 고전압 레벨 검출 회로(208)가 활성 상태로 된 시점에서는 신호 PE2가 H 레벨이다.

따라서, 플립플롭 회로(2182)는 그 상태를 변경하는 일 없이 신호 /TGX는 H 레벨을 유지한다.

즉, 트랜지스터(2188)는 도통 상태인채로 있다.

또한, 신호 PE2가 L 레벨로 변화하고, 신호 /PE2가 H 레벨로 되면, 레벨 변환 회로(2186)로부터 p 채널 MOS 트랜지스터(2188)의 게이트에 인가되는 전위 레벨이 노드 N_H1의 전위 레벨과 동일하게 되어 트랜지스터 p 채널 MOS 트랜지스터(2188)는 차단 상태로 된다.

이후에는, 신호 DE2가 H 레벨을 유지하는 한, 신호 PE2의 전위 레벨에 관계없이 플립플롭 회로(2182)가 출력하는 전위 레벨은 변화하지 않고, p 채널 MOS 트랜지스터(2188)는 차단 상태를 유지한다.

도 5는 도 2에 도시한 CLK 게이트 회로(210)의 구성을 도시하는 개략 블럭도이다.

CLK 게이트 회로(212)도, 수신하는 신호 및 출력하는 신호가 다를 뿐, 그 구성은 기본적으로 CLK 게이트 회로(210)의 구성과 마찬가지이다.

CLK 게이트 회로(210)는, 신호 CLK 및 신호 PE1을 수신하여 구동 클럭 신호 PH1을 출력하는 제 1 AND 회로(2102)와, 신호 /CLK와 신호 PE1을 수신하여 구동 클럭 신호 /PH1을 출력하는 제 2 AND 회로(2104)를 포함한다.

따라서, CLK 게이트 회로(210)는, 신호 PE1이 활성 상태(H 레벨)인 기간 동안만, 입력된 클럭 신호 CLK 및 /CLK를 각각 구동 클럭 신호 PH1 및 /PH1로서 출력한다.

신호 PE1이 불활성 상태인 기간 동안에는, 구동 클럭 신호 PH1 및 /PH1은 L 레벨을 유지한다.

도 6은 도 2에 도시한 차지 펌프 회로(216)의 구성을 도시하는 개략 블럭도이다.

도 2에 있어서 설명한 바와 같이, 제 1 차지 펌프 회로(214)는 종래의 차지 펌프 회로(2000)에서와 마찬가지의 구성을 가지고 있다.

제 1 차지 펌프 회로(214)가, 커플링 캐패시터 C1∼C6를 거쳐 구동 클럭 신호 PH1 및 /PH1에 의해 구동되는 다이오드 접속된 트랜지스터가 7단으로 접속된 구성으로 되어 있는 데 반하여, 제 2 차지 펌프 회로(216)에 있어서는 다이오드 접속된 트랜지스터가 3단으로 접속되는 구성으로 되어 있다.

따라서, 수학식 2에 따르면, 제 2 차지 펌프 회로(216)의 공급 전류량은 제 1 차지 펌프 회로(214)의 공급 전류량에 비해 작은 값을 갖게 된다.

도 7은 도 2에 도시한 고전압 발생 회로(200)의 동작을 설명하기 위한 타이밍차트이다.

우선 시각 t0에 있어서, 제어 회로(122)로부터 출력되는 검출 회로 활성화 신호 DE1 및 DE2는 모두 L 레벨인 것으로 한다. 이 경우, 고전압 레벨 검출 회로(206) 및 (208)로부터 각각 출력되는 CLK 활성화 신호 PE1 및 PE2는 모두 H 레벨이다.

도 4에 있어서 설명한 바와 같이, 이러한 신호 레벨에 있어서는 고전압 스위치 회로(218)에서의 p 채널 MOS 트랜지스터(2188)가 도통 상태로 되어 있다.

계속해서, 시각 t1에 있어서 신호 DE1 및 신호 DE2가 모두 활성 상태(H 레벨)로 변화한다.

이에 따라, 클럭 발생 회로(220)는 클럭 신호 CLK 및 클럭 신호 /CLK의 출력을 개시한다.

제 1 차지 펌프 회로(214) 및 제 2 차지 펌프 회로(216)는 CLK 게이트 회로(210) 및 (212)로부터 각각 인가되는 구동 클럭 신호 PH1, /PH1 및 PH2, /PH2에 응답하여, 대응하는 출력 노드 N_H1및 N_H2의 전위 레벨을 상승시킨다. 단, 고전압 스위치 회로(218)는 도통 상태로 되어 있기 때문에, 출력 노드 N_H1및 출력 노드 N_H2의 전위 레벨은 동등하게 유지되게 된다.

바꿔 말하면, 이 단계에서는 공급 전류량이 보다 큰 제 1 차지 펌프 회로(214)가 보다 지배적으로 출력 노드 N_H1및 출력 노드 N_H2의 전위 레벨을 구동하고 있는 것으로 된다.

시각 t3에 있어서, 출력 노드 N_H1의 전위 레벨(즉, 출력 노드 N_H2의 전위 레벨)이 소정의 전위 레벨에 도달한 것을 고전압 레벨 검출 회로(208)가 검출하면, 신호 /PE2가 H 레벨로 변화한다.

이에 따라, 고전압 스위치 회로(218)내의 플립플롭 회로(2182)로부터 출력되는 신호 /TGX는 L 레벨로 변화하고, 인버터(2184)의 출력 신호인 신호 TGX는 H 레벨로 변화한다.

이들 신호 TGX 및 /TGX에 의해 제어되어 고전압 스위치 회로(281)이 차단 상태로 된다.

따라서, 시각 t3 이후에는, 출력 노드 N_H1의 전위 레벨과 출력 노드 N_H2의 전위 레벨은 각각 제 1 승압 회로(202) 및 제 2 승압 회로(204)로부터 독립적으로 제어되게 된다.

즉, 제 2 승압 회로(204)의 출력 노드 N_H2로부터 출력되는 전위 Vpp2의 전위 레벨은, 이미 시각 t3에 있어서 소정의 전위 레벨에 도달해 있기 때문에, 이후에는 고전압 레벨 검출 회로(208)가 이 전위 레벨 Vpp2가 소정의 전위 레벨 이상인지 여부에 따라 CLK 게이트 회로(212)를 제어하게 된다.

즉, 예를 들면 시각 t4에 있어서, 전위 Vpp2가 소정의 전위 레벨보다 낮다고 고전압 레벨 검출 회로(208)가 검지한 경우, 고전압 레벨 검출 회로(208)는 CLK 활성화 신호 PE2를 활성 상태로 하여 CLK 게이트 회로(212)로부터 제 2 차지 펌프 회로(216)에 대하여 구동 클럭 신호 PH2 및 /PH2를 출력시킨다.

이에 따라, 다시 전위 Vpp2는 상승하기 시작하며, 시각 t5에 있어서 소정의 전위 레벨 이상으로 상승한 것을 고전압 레벨 검출 회로(208)가 검지한 경우, 신호 PE2가 불활성 상태로 되어 제 2 차지 펌프 회로(216)에 대한 구동 클럭 신호의 공급이 정지된다.

이후 마찬가지로 하여, 전위 Vpp2가 소정의 전위 레벨을 유지하도록 제 2 승압 회로(204)가 제어되게 된다.

한편, 제 1 승압 회로(202)의 출력 노드 N_H1의 전위 레벨 Vpp1은 시각 t3의 단계에서는 소정의 전위 레벨에 도달되어 있지 않기 때문에, 고전압 레벨 검출 회로(206)로부터 출력되는 CLK 활성화 신호 PE1은 시각 t3 이후에도 활성 상태를 유지한다.

시각 t6에 있어서, 전위 Vpp1이 소정의 전위 레벨에 도달하였다고 고전압 레벨 검출 회로(206)가 검지하면, CLK 활성화 신호 PE1을 불활성화한다.

이에 따라, 제 1 차지 펌프 회로(214)의 동작이 정지한다. 전위 Vpp1의 레벨은 제 1 차지 펌프 회로(214)가 정지함으로 인해 서서히 저하하기 시작하며, 시각 t7에 있어서 고전압 레벨 검출 회로(206)가 전위 Vpp1이 소정의 레벨 이하로 되었다고 검지하면, CLK 활성화 신호 PE1이 활성 상태로 된다.

이에 따라, 다시 제 1 차지 펌프 회로(214)가 동작하여 전위 Vpp1이 소정의 전위 레벨 이상으로 될 때까지 상승한다. 이후에는 마찬가지로, 고전압 레벨 검출 회로(206)에 의해 제어되어, 제 1 승압 회로(202)로부터 출력되는 전위 Vpp1의 레벨이 소정값으로 유지된다.

실시예 1의 고전압 발생 회로에 있어서는, 이상과 같은 동작을 실행하기 때문에, 제 2 차지 펌프 회로(216)의 공급 전류량이 작은 경우, 즉 바꿔 말하면 제 2 차지 펌프 회로(216)의 회로 면적이 작은 경우에도, 제 2 승압 회로(204)로부터 출력되는 전위 레벨 Vpp2의 상승을 제 1 승압 회로(202)의 상승 속도와 동일하게 할 수 있다.

제 2 차지 펌프 회로(216)는, 전위 Vpp2의 레벨을 소정의 전위 레벨로 유지하는 만큼의 전류 공급량을 갖고 있으면 좋기 때문에, 고전압 발생 회로(200)가 제 1 고전압 출력 Vpp1 및 제 2 고전압 출력 Vpp2를 출력하는 경우에도 각각의 전위 Vpp1 및 Vpp2를 완전히 독립된 승압 회로에 의해 생성하는 경우에 비해 회로 면적의 증대를 억제하는 것이 가능하다.

이상의 설명에서는, 고전압 발생 회로(200)로부터 출력되는 고전압이 2종류인 경우에 대하여 설명하였는데, 본 발명은 이러한 경우에 한정되지 않고, 보다 많은 고전압을 출력하는 경우에 적용하는 것도 또한 가능하다.

(실시예 2)

도 9는 본 발명의 실시예 2의 고전압 발생 회로(300)의 구성을 도시하는 개략 블럭도이다.

실시예 1의 고전압 발생 회로(200)의 구성과 다른 점은, 고전압 스위치(218)내에서 생성되는 신호 TGX와, CLK 활성화 신호 PE2 양쪽에 의해 제어되어, 제 2 승압 회로(204)내의 CLK 게이트 회로(312)가 동작하는 구성으로 되어 있는 점이다.

그 밖의 점은 도 2에 도시한 실시예 1의 고전압 발생 회로(200)의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.

도 8은 도 9에 도시한 CLK 게이트 회로(312)의 구성을 도시하는 회로도이다.

CLK 게이트 회로(312)는 클럭 신호 CLK, 신호 TGX, 신호 PE2를 수신하여 제 1 구동 클럭 신호 PH2를 출력하는 AND 회로(3122)와, 클럭 신호 /CLK, 신호 TGX, 신호 PE2를 수신하여 제 2 구동 클럭 신호 /PH2를 출력하는 AND 회로(3124)를 포함한다.

따라서, CLK 게이트 회로(312)로부터는 신호 TGX 및 PE2가 모두 활성 수단(H 레벨)인 기간 동안만 클럭 신호 CLK 및 /CLK에 따라 제 1 및 제 2 구동 클럭 신호 PH2 및 /PH2가 출력되게 된다.

도 10은 도 9에 도시한 고전압 발생 회로(300)의 동작을 설명하기 위한 타이밍차트이다.

시각 t0에 있어서, 제어 회로(122)로부터 출력되는 검출 회로 활성화 신호 DE1 및 DE2는 모두 불활성 상태이며, 시각 t1에 있어서 신호 DE1 및 DE2가 활성 상태(H 레벨)로 변화한다. 한편, 시각 t0의 시점에서 신호 PE2는 활성 상태이고, 신호 /PE2는 L 레벨이다. 한편, 신호 /DE2는 H 레벨이기 때문에, 도 9에 도시한 고전압 스위치(218)는 도통 상태이다.

시각 t1에 있어서, 신호 DE2가 H 레벨로 된 경우, 즉 신호 /DE2가 L 레벨로 된 경우에도 고전압 스위치(218)는 도통 상태를 유지한다.

즉, 고전압 스위치(218)로부터 출력되는 신호 TGX는 L 레벨이다. 이 때문에, CLK 게이트 회로(312)로부터는 활성인 구동 클럭 신호 PH2 및 /PH2는 출력되지 않는다. 이 때문에, 제 2 차지 펌프 회로(216)는 동작을 정지한 상태 그대로이다.

따라서, 시각 t1∼t3의 기간에는 제 1 차지 펌프 회로(214)만이 동작하여, 제 1 승압 회로(202)의 출력 노드 N_H1및 제 2 승압 회로(204)의 출력 노드 N_H2의 전위 레벨은 제 1 차지 펌프 회로(214)에 의해서만 구동된다.

시각 t3에 있어서, 노드 N_H2의 전위 레벨이 소정의 전위 레벨로 되면, 고전압 레벨 검출 회로(208)는 신호 PE2의 전위 레벨을 L 레벨로 변화시킨다. 이에 따라, 고전압 스위치 회로(218)에 입력하는 신호 /PE2는 H 레벨로 변화하고, 고전압 스위치 회로(218)는 차단 상태로 된다. 또한, 신호 /PE2의 H 레벨로의 변화에 응답하여, 신호 TGX도 H 레벨로 변화한다.

즉, CLK 게이트 회로(312)에 있어서, 신호 TGX는 H 레벨이지만, 신호 PE2가 L 레벨이기 때문에, 여전히 제 2 차지 펌프 회로(216)에는 구동 클럭 신호 PH2 및 /PH2는 공급되지 않는다.

시각 t4에 있어서, 고전압 레벨 검출 회로(208)가 노드 N_H2의 전위 레벨, 즉 전위 Vpp2의 전위 레벨이 소정의 전위 레벨 이하인 것을 검지하면, 고전압 레벨 검출 회로(208)는 신호 PE2를 활성 상태로 변화시킨다. 이 시점에서, 신호 PE2 및 신호 TGX가 모두 H 레벨로 되기 때문에, CLK 게이트 회로(312)로부터 제 2 차지 펌프 회로(216)에 대하여 활성인 구동 클럭 신호 PH2 및 /PH2가 공급된다.

이에 따라, 전위 Vpp2는 제 2 차지 펌프 회로(216)에 의해 독립적으로 구동되어, 다시 소정의 전위 레벨에 도달할 때까지 승압된다. 시각 t5에 있어서, 고전압 레벨 검출 회로(208)가 전위 Vpp2가 소정의 전위 레벨 이상으로 된 것을 검지하면, 신호 PE2는 불활성화하고, 이에 따라 제 2 차지 펌프 회로(216)로의 구동 클럭 신호의 공급도 정지된다.

이후에는, 마찬가지로 하여 제 2 승압 회로(204)에 의해 독립적으로 전위 Vpp2가 제어된다.

한편, 시각 t3에 있어서 고전압 스위치 회로(218)가 차단 상태로 된 시점에서는, 제 1 승압 회로(202)로부터 출력되는 전위 Vpp1은 전위 Vpp1에 대하여 미리 정해진 소정의 전위 레벨에까지는 도달하지 않는다. 따라서, 고전압 레벨 검출 회로(206)는 신호 PE1을 활성 상태(H 레벨)로 유지한다. 이 때문에, 제 1 차지 펌프 회로(214)가 전위 Vpp1을 독립적으로 제어하여 승압 동작을 계속한다.

시각 t6에 있어서, 전위 Vpp1이 소정의 전위 레벨에 도달한 것을 고전압 레벨 검출 회로(206)가 검지하면, 신호 PE1은 불활성 상태로 변화한다.

이에 따라, 제 1 차지 펌프 회로(214)로의 구동 클럭 신호 PH1 및 /PH1의 공급이 정지된다. 시각 t7에 있어서, 다시 전위 Vpp1의 전위 레벨이 소정의 제 1 전위 레벨보다 저하된 것을 고전압 레벨 검출 회로(206)가 검지하면, 다시 신호 PE1이 활성 상태로 되고, 제 1 차지 펌프 회로(214)에 의해 전위 Vpp1의 승압 동작이 행해진다.

이상 설명한 바와 같이, 실시예 2의 승압 회로(300)에 있어서는, 전위 Vpp1이 공급되는 출력 노드 N_H1및 전위 Vpp2가 공급되는 출력 노드 N_H2의 전위 레벨은 승압 동작의 초기 단계에서는 모두 제 1 차지 펌프 회로(214)에 의해 구동된다.

제 2 차지 펌프 회로(216)는 소정의 제 2 전위 레벨까지 승압된 전위 Vpp2를 이 소정의 제 2 전위 레벨로 유지하는 동작만을 실행하면 된다. 이 때문에, 제 2 차지 펌프 회로의 공급 전류량을 제 1 차지 펌프 회로의 공급 전류량에 비해 작게 억제한 경우에도, 바꿔말하면 제 2 차지 펌프 회로(216)의 회로 면적을 제 1 차지 펌프 회로(214)의 회로 면적에 비해 작게 억제한 경우에도, 승압 동작의 초기 단계에 있어서 노드 N_H2의 전위 레벨은 노드 N_H1의 전위 레벨과 마찬가지로 상승시킬 수 있게 된다.

(실시예 3)

도 11은 도 1에 도시한 네가티브 전압 발생 회로(400)의 구성을 도시하는 개략 블럭도이다.

도 2에 도시한 실시예 1의 고전압 발생 회로(200)의 구성과 다른 점은 이하와 같다.

즉, 네가티브 전압 발생 회로(400)에 있어서는, 우선 제 1 네가티브 전위 구동 회로(402), 제 2 네가티브 전위 구동 회로(404), 네가티브 고전압 스위치(418), 클럭 발생 회로(220)를 포함한다.

여기서, 제 1 네가티브 전위 구동 회로(402)는 제어 회로(122)에 의해 제어되어 그 출력 노드 Nn1의 전위 레벨을 네가티브 고전압(예를 들면, -10V)으로 구동한다. 제 2 네가티브 전위 구동 회로(404)는 그 출력 노드 Nn1의 전위 레벨을 네가티브 고전위로 구동한다. 여기서, 제 2 네가티브 전위 구동 회로(404)의 공급 전류량은 제 1 네가티브 전위 구동 회로(402)의 공급 전류량보다 작은 것으로 한다. 고전압 스위치(418)는, 이후에 설명하는 바와 같이, 제어 회로(122) 및 출력 노드 Nn1의 전위 레벨에 따라 제어되어, 노드 Nn1과 노드 Nn2의 접속을 개폐한다.

즉, 제 1 네가티브 전위 구동 회로(402) 및 제 2 네가티브 전위 구동 회로(404)가 모두 그 출력 노드의 전위 레벨을 네가티브로 구동하는 점과, 고전압 스위치 회로(418)가 네가티브 전위 레벨에 있는 2 개의 출력 노드 Nn1 및 Nn2의 접속을 개폐하는 점에서, 네가티브 전압 발생 회로(400)와 고전압 발생 회로(200)의 구성이 다르다.

제 1 네가티브 전위 구동 회로(402)는, 제어 회로(122)부터의 검출 회로 활성화 신호 DE1에 따라 활성화되며 출력 노드 Nn1의 전위 레벨이 소정의 전위 레벨 이상인 것을 검지했을 때 CLK 활성화 신호 PE1을 활성 상태로 하는 고전압 레벨 검출 회로(406)와, 신호 PE1에 따라 활성화되며 클럭 신호 CLK 및 /CLK를 수신하여 구동 클럭 신호 PH1 및 /PH1을 출력하는 CLK 게이트 회로(410)와, 구동 클럭 신호 PH1 및 /PH1에 따라서 제 1 전류 공급량으로 출력 노드 Nn1의 전위 레벨을 네가티브 전위로 구동하는 차지 펌프 회로(414)를 포함한다.

제 2 네가티브 전위 구동 회로(404)도, 제어 회로(122)부터의 검출 회로 활성화 신호 DE2에 따라 활성화되며 출력 노드 Nn2의 전위 레벨이 소정의 제 2 전위 레벨보다도 높은 경우에는 CLK 활성화 신호 PE2를 활성 상태로 하는 고전압 레벨 검출 회로(408)와, 신호 PE2에 따라 활성화되며 클럭 신호 CLK 및 /CLK를 수신하여 구동 클럭 신호 PH2 및 /PH2를 출력하는 CLK 게이트 회로(412)와, 신호 PH2 및 /PH2에 따라 구동되어 소정의 제 2 공급 전류량으로 출력 노드 Nn2의 전위 레벨을 구동하는 제 2 차지 펌프 회로(416)를 포함한다.

네가티브 고전압 레벨 검출 회로로부터는, 신호 PE2의 반전 신호인 /PE2가 출력되고, 고전압 스위치 회로(418)는 검출 회로 활성화 신호 DE2의 반전 신호인 신호 /DE2와 신호 /PE2에 의해 제어되어 도통 상태 또는 차단 상태로 전환된다.

도 12는 도 11에 도시한 네가티브 고전압 레벨 검출 회로(406)의 구성을 도시하는 회로도로서, 도 3과 대비되는 도면이다.

고전압 레벨 검출 회로(408)의 구성도 입력 신호, 출력 신호, 기준 전위의 레벨값이 다를 뿐, 그 기본적인 구성은 도 12에 도시한 고전압 레벨 검출 회로(406)의 구성과 마찬가지이다.

또한, 도 12에 도시한 고전압 레벨 검출 회로(406)의 구성과 도 3에 도시한 고전압 레벨 검출 회로(206)의 구성의 상이점은 이하의 2가지이다.

즉, 우선 첫번째로, 차동 증폭 회로(4062)의 입력 신호인 Vmon을 출력하는 노드 n1은 전원 전위 Vcc와 전위 Vnn1 사이에 직렬로 접속되는 저항 R1 및 R2의 접속 노드에 대응하고 있다.

두번째로, 차동 증폭 회로(4062)에 입력하는 전위 Vmon과 제 1 기준 전위 Vref1에 대하여, 차동 증폭 회로(4062)의 출력 노드 N2의 전위 레벨이 이하와 같이 구동된다.

즉, 전위 레벨 Vmon이 전위 Vref1보다 높은 경우, 노드 N1의 전위 레벨은 H 레벨로 구동된다. 한편, 전위 Vmon의 전위 레벨이 전위 Vref1보다 낮은 경우, 노드 N2의 전위 레벨은 L 레벨로 구동된다.

따라서, 전위 Vmon이 전위 Vref1보다 높을 경우에는, 신호 PE1이 H 레벨로, 신호 /PE1이 L 레벨로 된다.

한편, 전위 Vmon의 전위 레벨이 전위 Vref1보다 낮은 경우에는, 신호 PE1은 L 레벨로 되고, 신호 /PE1은 H 레벨로 된다.

그 밖의 점은 도 3에 도시한 고전압 레벨 검출 회로(206)의 구성과 동일하므로, 동일 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.

도 13은 도 11에 도시한 고전압 스위치 회로(418)의 구성을 도시하는 회로도로서, 도 4와 대비되는 도면이다.

도 13에 도시한 고전압 스위치 회로(418)의 구성과 도 4의 고전압 스위치 회로(218)의 구성의 상이한 점은 이하와 같다.

우선 첫번째는, 고전압 스위치 회로(418)는 플립플롭 회로(2182)로부터 출력되는 신호를 수신해서 반전시켜 출력하는 인버터(2184)의 출력 노드와 레벨 시프트 회로(4186) 사이에, 인버터(2184)의 출력측에 접지 전위 이하의 전위 레벨이 전달되는 것을 방지하기 위한 p 채널 MOS 트랜지스터(4190)를 포함하는 구성으로 되어 있다는 점이다.

p 채널 MOS 트랜지스터(4190)는 레벨 시프트 회로(4186)의 입력 노드와 인버터(2184)의 출력 노드 사이에 접속되어 있으면서, 게이트로는 접지 전위를 수신하고, 백게이트로는 인버터(2184)의 출력 레벨을 수신하는 구성으로 되어 있다.

두번째는, 레벨 시프트 회로(4186)가 인버터(2184)로부터 출력되는 신호에 따라서, 전원 전위 Vcc를 출력하는 상태와 노드 N_H2의 전위 레벨을 출력하는 상태로 전환된다는 점이다.

세 번째는, 노드 N_H1과 노드 N_H2의 접속을 개폐하는 것이 n 채널 MOS 트랜지스터(4188)로 되어 있다는 점이다.

n 채널 MOS 트랜지스터(4188)는 노드 N_H1과 노드 N_H2사이에 접속되어 있으면서, 게이트로는 레벨 시프트 회로(4186)의 출력을 수신하고, 백 게이트로는 노드 N_H2의 전위 레벨을 수신하는 구성으로 되어 있다.

즉, 고전압 스위치 회로(418)는, 신호 DE2가 L 레벨이고, 신호 /DE2가 H 레벨, 신호 /PE2가 L 레벨인 경우에는, 노드 N_H1과 노드 N_H2의 접속을 도통 상태로 한다.

이 상태는 신호 /PE2가 L 레벨인 상태 그대로이고, 신호 /DE2가 L 레벨(신호 DE2는 H 레벨)로 된 후에도 유지된다.

신호 /DE2가 L 레벨(신호 DE2는 H 레벨)이고, 신호 /PE2가 H 레벨로 됨에 따라, 트랜지스터(4188)는 차단 상태로 된다.

도 14는, 도 11에 도시한 네가티브 전압 발생 회로(400)의 구성 요소 중, 제 1 차지 펌프 회로(414)의 구성을 도시한 도면으로서, 도 19와 대비되는 도면이다.

도 19의 구성과 다른 점은 트랜지스터 Q1의 게이트 및 소스가 모두 접지 전위를 수신하는 구성으로 되어 있다는 점이다.

그 밖의 점은 도 19에 도시한 차지 펌프 회로(2000)의 구성과 마찬가지이다.

도 15는 도 11에 도시한 네가티브 전압 발생 회로(400)의 구성 요소 중, 제 2 차지 펌프 회로(416)의 구성을 도시하는 회로도이다.

도 14에 도시한 제 1 차지 펌프 회로(414)의 구성과 다른 점은 다이오드 접속된, 서로 직렬로 접속하는 트랜지스터의 단수가 제 1 차지 펌프 회로(414)에서는 7단 구성인 데 반하여, 제 2 차지 펌프 회로(416)에서는 3단 구성으로 되어 있다는 점이다.

이 때문에, 도 14에 도시한 차지 펌프 회로에 있어서는 커플링 캐패시터가 C1∼C6의 6개 존재하는 데 반하여, 도 15에 도시한 제 2 차지 펌프 회로(416)에 있어서는, C1' 및 C2'의 2개가 존재할 뿐이다. 이 때문에, 수학식 2에 따르면, 제 1 차지 펌프 회로(414)에 비해 제 2 차지 펌프 회로(416)의 공급 전류량이 작은 값을 갖게 된다.

도 16은 도 11에 도시한 네가티브 전압 발생 회로(400)의 동작을 설명하기 위한 타이밍차트이다.

우선 시각 t0에 있어서, 제어 회로(122)로부터 출력되는 검출 회로 활성화 신호 DE1 및 DE2는 모두 L 레벨인 것으로 한다. 이 경우, 고전압 레벨 검출 회로(406) 및 (408)로부터 각각 출력되는 CLK 활성화 신호 PE1 및 PE2는 모두 H 레벨이다.

도 13에 있어서 설명한 바와 같이, 이러한 신호 레벨에 있어서는 고전압 스위치 회로(418)에 있어서의 n 채널 MOS 트랜지스터(4188)가 도통 상태로 되어 있다.

제 1 차지 펌프 회로(414) 및 제 2 차지 펌프 회로(416)는 CLK 게이트 회로(410) 및 (412)로부터 각각 인가되는 구동 클럭 신호 PH1, /PH1 및 PH2, /PH2에 따라서, 대응하는 출력 노드 Nn1 및 Nn2의 전위 레벨을 상승시킨다. 단, 고전압 스위치 회로(418)는 도통 상태로 되어 있기 때문에, 출력 노드 Nn1 및 출력 노드 Nn2의 전위 레벨은 동등하게 유지되게 된다.

바꿔 말하면, 이 단계에서는 공급 전류량이 보다 큰 제 1 차지 펌프 회로(414)가 보다 지배적으로 출력 노드 Nn1 및 출력 노드 Nn2의 전위 레벨을 구동하게 된다.

시각 t3에 있어서, 출력 노드 Nn1의 전위 레벨(즉, 출력 노드 Nn2의 전위 레벨)이 소정의 전위 레벨에 도달한 것을 고전압 레벨 검출 회로(408)가 검출하면, 신호 /PE2가 H 레벨로 변화한다.

이에 따라, 고전압 스위치 회로(418) 중 플립플롭 회로(2182)로부터 출력되는 신호를 수신하는 인버터(2184)의 출력 신호의 신호 TGX는 H 레벨로 변화한다.

신호 TGX에 의해 제어되어 고전압 스위치 회로(418)가 차단 상태로 된다.

따라서, 시각 t3 이후에는 출력 노드 Nn1의 전위 레벨과 출력 노드 Nn2의 전위 레벨이 각각 제 1 네가티브 전위 구동 회로(402) 및 제 2 네가티브 전위 구동 회로(404)에 의해 독립적으로 제어되게 된다.

즉, 제 2 네가티브 전위 구동 회로(404)의 출력 노드 Nn2로부터 출력되는 전위 Vnn2의 전위 레벨은, 이미 시각 t3에 있어서 소정의 전위 레벨에까지 도달되어 있기 때문에, 이후에는 고전압 레벨 검출 회로(408)가 이 전위 레벨 Vnn2가 소정의 전위 레벨 이하인지 여부에 따라 CLK 게이트 회로(412)를 제어하게 된다.

즉, 예를 들면 시각 t4에 있어서, 전위 Vnn2가 소정의 전위 레벨보다 상승했다고 고전압 레벨 검출 회로(408)가 검지한 경우, 고전압 레벨 검출 회로(408)는 CLK 활성화 신호 PE2를 활성 상태로 하여, CLK 게이트 회로(412)로부터 제 2 차지 펌프 회로(416)에 대해 구동 클럭 신호 PH2 및 /PH2를 출력시킨다.

이에 따라, 다시 전위 Vnn2가 하강하기 시작하며, 시각 t5에 있어서 소정의 전위 레벨 이하로 하강한 것을 고전압 레벨 검출 회로(408)가 검지한 경우, 신호 PE2는 불활성 상태로 되어, 제 2 차지 펌프 회로(416)에 대한 구동 클럭 신호의 공급이 정지된다.

이후 마찬가지로 하여, 전위 Vnn2가 소정의 전위 레벨을 유지하도록 제 2 네가티브 전위 구동 회로(204)가 제어되게 된다.

한편, 제 1 네가티브 전위 구동 회로(202)의 출력 노드 Nn1의 전위 레벨 Vnn1은, 시각 t3의 단계에서는 소정의 전위 레벨에 도달되어 있지 않기 때문에, 고전압 레벨 검출 회로(406)로부터 출력되는 CLK 활성화 신호 PE1은 시각 t3 이후에도 활성 상태를 유지한다. 시각 t6에 있어서, 전위 Vnn1이 소정의 전위 레벨에 도달하였다고 고전압 레벨 검출 회로(406)가 검지하면, CLK 활성화 신호 PE1을 불활성화시킨다.

이에 따라, 제 1 차지 펌프 회로(414)의 동작이 정지된다. 전위 Vnn1의 레벨은 제 1 차지 펌프 회로(414)가 정지함으로 인해 서서히 저하하기 시작하며, 시각 t7에 있어서 고전압 레벨 검출 회로(406)가 전위 Vnn1이 소정의 레벨 이하로 되었다고 검지했을 때 CLK 활성화 신호 PE1이 활성 상태로 된다.

이에 따라, 다시 제 1 차지 펌프 회로(414)가 동작하여, 전위 Vnn1이 소정의 전위 레벨 이상으로 될 때까지 상승한다. 이후에는 마찬가지로 하여, 고전압 레벨 검출 회로(406)에 의해 제어되어, 제 1 네가티브 전위 구동 회로(402)로부터 출력되는 전위 Vnn1의 레벨이 소정값으로 유지된다.

실시예 3의 고전압 발생 회로에 있어서는 이상과 같은 동작을 실행하기 때문에, 제 2 차지 펌프 회로(416)의 공급 전류량이 작은 경우, 즉 바꿔 말하면 제 2 차지 펌프 회로(416)의 회로 면적이 작은 경우에도 제 2 네가티브 전위 구동 회로(404)로부터 출력되는 전위 레벨 Vnn2의 하강을 제 1 네가티브 전위 구동 회로(402)의 하강 속도와 동일하게 할 수 있다.

제 2 차지 펌프 회로(416)는 전위 Vnn2의 레벨을 소정의 전위 레벨로 유지할 수 있는 만큼의 전류 공급량을 갖고 있으면 되기 때문에, 네가티브 전압 발생 회로(400)가 제 1 고전압 출력 Vnn1 및 제 2 고전압 출력 Vnn2를 출력하는 경우에도, 각각의 전위 Vnn1 및 Vnn2를 완전히 독립된 네가티브 전위 구동 회로에 의해 생성하는 경우에 비해 회로 면적의 증대를 억제하는 것이 가능하다.

이상의 설명에서는, 네가티브 전압 발생 회로(400)로부터 출력되는 고전압이 2 종류인 경우에 대하여 설명하였는데, 본 발명은 이러한 경우에 한정되는 것이 아니라 보다 많은 고전압을 출력하는 경우에 적용하는 것도 또한 가능하다.

(실시예 4)

도 17은 본 발명의 실시예 4의 네가티브 전압 발생 회로(500)의 구성을 도시하는 개략 블럭도이다.

도 11에 도시한 실시예 3의 네가티브 전압 발생 회로의 구성과 다른 점은 이하와 같다.

즉, 실시예 4의 네가티브 전압 발생 회로에 있어서는, 제 2 네가티브 전위 구동 회로(404)내의 CLK 게이트 회로(512)가 고전압 레벨 검출 회로(408)로부터의 CLK 활성화 신호 PE2 및 고전압 스위치(418)로부터의 신호 TGX 쌍방에 의해 제어되어 동작하는 구성으로 되어 있다는 점이다.

즉, 도 8에 도시한 실시예 2의 CLK 게이트 회로(312)의 구성과 마찬가지로 하여, CLK 게이트 회로(512)는 신호 TGX 및 신호 PE2가 모두 활성 상태(H 레벨)인 기간내에만 클럭 발생 회로(220)로부터 수신한 클럭 CLK 및 /CLK를 구동 클럭 신호 PH2 및 /PH2로 출력한다.

따라서, 네가티브 전압 발생 회로(500)의 동작의 초기 단계에서는, 고전압 스위치(418)는 도통 상태로 되어 있으며, 또한 CLK 게이트 회로(512)는 활성인 구동 클럭 신호 PH2 및 /PH2를 출력하지 않는 상태로 되어 있다.

따라서, 출력 노드 Nn2의 전위 레벨이 소망하는 전압으로 될 때까지는 제 2 차지 펌프 회로(416)가 동작하지 않는 구성으로 되어 있다.

그 밖의 점은 도 11에 도시한 실시예 3의 네가티브 전압 발생 회로(400)의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.

도 18은 도 17에 도시한 네가티브 전압 발생 회로(500)의 동작을 설명하기 위한 타이밍차트이다.

시각 t0에 있어서, 제어 회로(122)로부터 출력되는 검출 회로 활성화 신호 DE1 및 DE2는 모두 불활성 상태이며, 시각 t1에 있어서 신호 DE1 및 DE2가 활성 상태(H 레벨)로 변화한다. 한편, 시각 t0의 시점에서 신호 PE2는 활성 상태이고, 신호 /PE2는 L 레벨이다. 신호 /DE2는 H 레벨이기 때문에, 도 17에 도시한 고전압 스위치(418)는 도통 상태이다.

시각 t1에 있어서, 신호 DE2가 H 레벨로 된 경우, 즉 신호 /DE2가 L 레벨로 된 경우에도, 고전압 스위치(418)는 도통 상태를 유지한다.

즉, 고전압 스위치(418)로부터 출력되는 신호 TGX는 L 레벨이다. 이 때문에, CLK 게이트 회로(412)로부터는 활성인 구동 클럭 신호 PH2 및 /PH2는 출력되지 않는다. 이 때문에, 제 2 차지 펌프 회로(416)는 동작을 정지한 상태 그대로이다.

따라서, 시각 t1∼t3의 기간에 있어서는, 제 1 차지 펌프 회로(414)만이 동작하여, 제 1 네가티브 전위 구동 회로(402)의 출력 노드 Nn1 및 제 2 네가티브 전위 구동 회로(404)의 출력 노드 Nn2의 전위 레벨은 제 1 차지 펌프 회로(414)에 의해서만 구동된다.

시각 t3에 있어서, 노드 Nn2의 전위 레벨이 소정의 전위 레벨로 되면, 고전압 레벨 검출 회로(408)는 신호 PE2의 전위 레벨을 L 레벨로 변화시킨다. 이에 따라, 고전압 스위치 회로(418)에 입력하는 신호 /PE2는 H 레벨로 변화하여, 고전압 스위치 회로(418)는 차단 상태로 된다. 또한, 신호 /PE2의 H 레벨로의 변화에 따라 신호 TGX도 H 레벨로 변화한다.

즉, CLK 게이트 회로(512)에 있어서는, 신호 TGX는 H 레벨이지만, 신호 PE2가 L 레벨이기 때문에, 여전히 제 2 차지 펌프 회로(416)에는 구동 클럭 신호 PH2 및 /PH2가 공급되지 않는다.

시각 t4에 있어서, 고전압 레벨 검출 회로(408)가 노드 Nn2의 전위 레벨, 즉 전위 Vnn2의 전위 레벨이 소정의 전위 레벨 이상인 것을 검지하면, 고전압 레벨 검출 회로(408)는 신호 PE2를 활성 상태로 변화시킨다. 이 시점에서, 신호 PE2 및 신호 TGX가 모두 H 레벨로 되기 때문에, CLK 게이트 회로(512)로부터 제 2 차지 펌프 회로(416)에 대하여 활성인 구동 클럭 신호 PH2 및 /PH2가 공급된다.

이에 따라, 전위 Vnn2는 제 2 차지 펌프 회로(416)에 의해 독립적으로 구동되어, 다시 소정의 전위 레벨에 도달할 때까지 강압된다. 시각 t5에 있어서, 고전압 레벨 검출 회로(408)가 전위 Vnn2가 소정의 전위 레벨 이하로 된 것을 검지하면, 신호 PE2는 불활성화되고, 이에 따라 제 2 차지 펌프 회로(416)로의 구동 클럭 신호의 공급도 정지된다.

이후에는 마찬가지로 하여, 제 2 네가티브 전위 구동 회로(404)에 의해 독립적으로 전위 Vnn2가 제어된다.

한편, 시각 t3에 있어서 고전압 스위치 회로(418)가 차단 상태로 된 시점에서는, 제 1 네가티브 전위 구동 회로(402)로부터 출력되는 전위 Vnn1은 전위 Vnn1에 대하여 미리 정해진 소정의 전위 레벨에는 도달하지 않는다. 따라서, 고전압 레벨 검출 회로(406)는 신호 PE1을 활성 상태(H 레벨)로 유지한다. 이 때문에, 제 1 차지 펌프 회로(414)가 전위 Vnn1을 독립적으로 제어하고, 또한 강압 동작을 계속한다.

시각 t6에 있어서, 전위 Vnn1이 소정의 전위 레벨에 도달한 것을 고전압 레벨 검출 회로(406)가 검지하면, 신호 PE1은 불활성 상태로 변화한다.

이에 따라, 제 1 차지 펌프 회로(414)로의 구동 클럭 신호 PH1 및 /PH1의 공급이 정지된다. 시각 t7에 있어서, 다시 전위 Vnn1의 전위 레벨이 소정의 제 1 전위 레벨보다 상승한 것을 고전압 레벨 검출 회로(406)가 검지하면, 다시 신호 PE1이 활성 상태로 되어 제 1 차지 펌프 회로(414)에 의해 전위 Vnn1의 강압 동작이 행해진다.

이상 설명한 바와 같이, 실시예 4의 네가티브 전위 구동 회로(500)에 있어서, 전위 Vnn1이 공급되는 출력 노드 Nn1 및 전위 Vnn2가 공급되는 출력 노드 Nn2의 전위 레벨은 강압 동작의 초기 단계에서는 모두 제 1 차지 펌프 회로(414)에 의해 구동된다.

제 2 차지 펌프 회로(416)는 소정의 제 2 전위 레벨까지 강압된 전위 Vnn2를 이 소정의 제 2 전위 레벨로 유지하는 동작만을 실행하면 된다. 이 때문에, 제 2 차지 펌프 회로의 공급 전류량을 제 1 차지 펌프 회로의 공급 전류량에 비해 작게 억제한 경우에도, 바꿔 말하면 제 2 차지 펌프 회로(416)의 회로 면적을 제 1 차지 펌프 회로(414)의 회로 면적에 비해 작게 억제한 경우에도, 강압 동작의 초기 단계에서는 노드 Nn2의 전위 레벨이 노드 Nn1의 전위 레벨과 마찬가지로 상승하는 것이 가능하게 된다.

이상 설명한 바와 같이, 본 발명의 내부 전위 발생 회로는, 제 1 및 제 2 출력 노드의 전위가 제 2 소정전위로 될 때까지는 제 1 및 제 2 차지 펌프 회로의 출력 노드의 전위 레벨이 공통으로 유지되는 구성으로 하였기 때문에, 제 1 차지 펌프 회로 및 제 2 차지 펌프 회로의 전류 공급량이 다른 경우에도 제 1 출력 노드와 제 2 출력 노드의 전위 레벨이 상승하는 속도를 공통으로 하여, 부하를 고속으로 충전할 수 있는 효과를 얻을 수 있다.

이에 따라, 내부 전위 발생 회로가 소정의 제 1 내부 전위 및 소정의 제 2 내부 전위를 발생시켜야 하는 경우에도 회로 면적의 증대를 억제하는 것이 가능하다.

또한, 본 발명의 특징 및 변경은 해당 기술 분야의 당업자에게 있어서는 착상될 수 있는 것으로, 본 발명은 보다 넓은 관점에서 성립하는 것이며, 특정의 상세한 설명 및 금번 개시된 대표적인 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구항에 정의된 넓은 발명 개념 및 그 균등물의 해석과 범위내에서의 여러가지 모든 변경이 가능하다.

Claims

외부 전원 전위를 수신하여 소정의 제 1 내부 전위 및 상기 소정의 제 1 내부 전위보다 절대값이 작은 소정의 제 2 내부 전위를 발생시키는 내부 전위 발생 회로에 있어서,

서로 상보인 클럭 신호를 출력하는 클럭 발생 수단과,

상기 소정의 제 1 내부 전위가 출력되어야 하는 제 1 출력 노드를 가지며, 상기 상보 클럭 신호에 응답하여 제 1 전류 공급량으로 상기 제 1 출력 노드의 전위를 구동하는 제 1 차지 펌프 수단과,

상기 소정의 제 2 내부 전위가 출력되어야 하는 제 2 출력 노드를 가지며, 상기 상보 클럭 신호에 응답하여, 상기 제 1 전류 공급량보다 작은 제 2 전류 공급량으로 상기 제 2 출력 노드의 전위를 구동하는 제 2 차지 펌프 수단과,

상기 제 1 출력 노드와 상기 제 2 출력 노드의 접속을 도통 상태와 차단 상태 중 어느 하나로 하는 스위치 수단과,

상기 제 1 출력 노드의 전위 레벨 및 상기 제 2 출력 노드의 전위 레벨에 응답하여, 상기 제 1 차지 펌프 수단 및 상기 제 2 차지 펌프 수단 각각으로의 상기 상보 클럭 신호의 공급을 제어하는 제어 수단을 포함하며,

상기 제어 수단은,

상기 제 1 및 상기 제 2 출력 노드의 전위가 상기 소정의 제 2 전위로 되는 것에 응답하여 상기 스위치 수단을 도통 상태에서 차단 상태로 하는, 내부 전위 발생 회로.
제 1 항에 있어서,

상기 소정의 제 1 내부 전위 및 상기 소정의 제 2 내부 전위는 모두 포지티브 전위이며,

상기 제어 수단은,

상기 스위치 수단을 차단 상태로 한 후에는 상기 제 1 출력 노드의 전위 레벨이 상기 소정의 제 1 내부 전위로 되도록 상기 제 1 차지 펌프 수단으로의 상기 상보 클럭 신호의 공급을 제어하는 제 1 내부 제어 수단과,

상기 스위치 수단을 차단 상태로 한 후에는 상기 제 2 출력 노드의 전위 레벨이 상기 소정의 제 2 내부 전위로 되도록 상기 제 2 차지 펌프 수단으로의 상기 상보 클럭 신호의 공급을 제어하는 제 2 내부 제어 수단을 포함하는 내부 전위 발생 회로.
제 1 항에 있어서,

상기 소정의 제 1 내부 전위 및 상기 소정의 제 2 내부 전위는 모두 네가티브 전위이며,

상기 제어 수단은,

상기 스위치 수단을 차단 상태로 한 후에는 상기 제 1 출력 노드의 전위 레벨이 상기 소정의 제 1 내부 전위로 되도록 상기 제 1 차지 펌프 수단으로의 상기 상보 클럭 신호의 공급을 제어하고, 또한 상기 제 2 출력 노드의 전위 레벨이 상기 소정의 제 2 내부 전위로 되도록 상기 제 2 차지 펌프 수단으로의 상기 상보의 클럭 신호의 공급을 제어하는 내부 전위 발생 회로.