JPH04229655A - 不揮発性半導体記憶装置における消去方式 - Google Patents
不揮発性半導体記憶装置における消去方式Info
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- JPH04229655A JPH04229655A JP3131863A JP13186391A JPH04229655A JP H04229655 A JPH04229655 A JP H04229655A JP 3131863 A JP3131863 A JP 3131863A JP 13186391 A JP13186391 A JP 13186391A JP H04229655 A JPH04229655 A JP H04229655A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は電気的に書き込み消去
可能な不揮発性半導体記憶装置における消去方式に関す
るものである。
可能な不揮発性半導体記憶装置における消去方式に関す
るものである。
【０００２】
【従来の技術】図１１は従来の不揮発性半導体記憶装置
としてのフラッシュＥＥＰＲＯＭのメモリセル構造を示
す図、図１２は従来のフラッシュＥＥＰＲＯＭのブロッ
ク図である。図１３は従来のメモリトランジスタの等価
回路図である。図１０，１１において、１はコントロー
ルゲート、２はフローティングゲート、３はドレイン、
４はソース、５はメモリアレイ、６はビット線、７はワ
ード線、８はＹゲート、９はロウデコーダ、１０はコラ
ムデコーダ、１１はソース線スイッチ、１２は書き込み
回路、１３はセンスアンプ、１４は制御回路、１５はア
ドレスバッファ、１６は入出力バッファ、１７はソース
線、１８はメモリセルである。メモリセル１８はコント
ロールゲート１とフローティングゲート２の２層のゲー
トからなるメモリトランジスタから構成されている。
としてのフラッシュＥＥＰＲＯＭのメモリセル構造を示
す図、図１２は従来のフラッシュＥＥＰＲＯＭのブロッ
ク図である。図１３は従来のメモリトランジスタの等価
回路図である。図１０，１１において、１はコントロー
ルゲート、２はフローティングゲート、３はドレイン、
４はソース、５はメモリアレイ、６はビット線、７はワ
ード線、８はＹゲート、９はロウデコーダ、１０はコラ
ムデコーダ、１１はソース線スイッチ、１２は書き込み
回路、１３はセンスアンプ、１４は制御回路、１５はア
ドレスバッファ、１６は入出力バッファ、１７はソース
線、１８はメモリセルである。メモリセル１８はコント
ロールゲート１とフローティングゲート２の２層のゲー
トからなるメモリトランジスタから構成されている。
【０００３】メモリアレイ５は図１１に示したメモリセ
ルが行方向，列方向に配列されたものであり、メモリセ
ル１８のドレイン３がビット線６に、コントロールゲー
ト１がワード線７に、ソース４がソース線１７に接続さ
れている。ワード線７はロウデコーダ９の出力である。 ビット線６はＹゲート８に接続される。ソース線１７は
ソース線スイッチ１１に接続される。Ｙゲート８はコラ
ムデコーダ１０により制御され、ビット線６とセンスア
ンプ１３と書き込み回路１２の接続を制御する。ロウデ
コーダ９及びコラムデコーダ１０はアドレスバッファ１
５の出力を受け、１本のワード線１組のＹゲート８を選
択する。メモリアレイ５への書き込みデータや、メモリ
アレイ５からの読み出しデータは入出力バッファ１６を
介して入出力される。制御回路１４は外部から印加され
た制御信号に応じて、各回路ブロックの動作の制御を行
う。
ルが行方向，列方向に配列されたものであり、メモリセ
ル１８のドレイン３がビット線６に、コントロールゲー
ト１がワード線７に、ソース４がソース線１７に接続さ
れている。ワード線７はロウデコーダ９の出力である。 ビット線６はＹゲート８に接続される。ソース線１７は
ソース線スイッチ１１に接続される。Ｙゲート８はコラ
ムデコーダ１０により制御され、ビット線６とセンスア
ンプ１３と書き込み回路１２の接続を制御する。ロウデ
コーダ９及びコラムデコーダ１０はアドレスバッファ１
５の出力を受け、１本のワード線１組のＹゲート８を選
択する。メモリアレイ５への書き込みデータや、メモリ
アレイ５からの読み出しデータは入出力バッファ１６を
介して入出力される。制御回路１４は外部から印加され
た制御信号に応じて、各回路ブロックの動作の制御を行
う。
【０００４】次に、動作について説明する。メモリアレ
イ５に記憶されたデータの消去は一括して行われる。全
てのメモリセル１８のソース４にソース線スイッチ１１
により高電圧が印加され、コントロールゲート１は接地
される。フローティングゲート２とソース４間の酸化膜
に高電界が印加されるのでトンネル電流が流れ、フロー
ティングゲート２に蓄積された電子が除去される。これ
により、コントロールゲート１からみたメモリトランジ
スタのしきい値は低くなる。すなわち、ＥＰＲＯＭにお
いて、紫外線消去した状態と同じになる。書き込みは、
ＥＰＲＯＭと同様に行われ、メモリトランジスタのドレ
イン３，コントロールゲート１に高電圧パルスが印加さ
れ、ソース４が接地される。ドレイン３の近傍でアパラ
ンシェ崩壊により発生した電子がフローティングゲート
２に注入されコントロールゲート１からみたメモリトラ
ンジスタのしきい値は高くなる。消去，書き込みに必要
な高電圧は外部から供給される。これは、書き込み時に
ビット線６に流れる電流が１ｍＡ〜５ｍＡになるためチ
ャージポンプ等の高電圧発生回路では電流の供給能力が
不足だからである。
イ５に記憶されたデータの消去は一括して行われる。全
てのメモリセル１８のソース４にソース線スイッチ１１
により高電圧が印加され、コントロールゲート１は接地
される。フローティングゲート２とソース４間の酸化膜
に高電界が印加されるのでトンネル電流が流れ、フロー
ティングゲート２に蓄積された電子が除去される。これ
により、コントロールゲート１からみたメモリトランジ
スタのしきい値は低くなる。すなわち、ＥＰＲＯＭにお
いて、紫外線消去した状態と同じになる。書き込みは、
ＥＰＲＯＭと同様に行われ、メモリトランジスタのドレ
イン３，コントロールゲート１に高電圧パルスが印加さ
れ、ソース４が接地される。ドレイン３の近傍でアパラ
ンシェ崩壊により発生した電子がフローティングゲート
２に注入されコントロールゲート１からみたメモリトラ
ンジスタのしきい値は高くなる。消去，書き込みに必要
な高電圧は外部から供給される。これは、書き込み時に
ビット線６に流れる電流が１ｍＡ〜５ｍＡになるためチ
ャージポンプ等の高電圧発生回路では電流の供給能力が
不足だからである。
【０００５】読み出しは、選択されたメモリセルを介し
て電流が流れるか否かをセンスすることにより行われる
。この時、ビット線６に高い電位を与えるとフローティ
ングゲート２とドレイン３間の酸化膜に高い電界がかか
りフローティングゲート２に蓄積されていた電子が抜け
てしまうという問題点が生ずる。そのため、ドレイン３
の電位は１〜２Ｖに抑えなければならない。ドレイン３
の電位を抑えつつメモリセル１８に流れる電流をセンス
するのに、センスアンプ１３が用いられている。
て電流が流れるか否かをセンスすることにより行われる
。この時、ビット線６に高い電位を与えるとフローティ
ングゲート２とドレイン３間の酸化膜に高い電界がかか
りフローティングゲート２に蓄積されていた電子が抜け
てしまうという問題点が生ずる。そのため、ドレイン３
の電位は１〜２Ｖに抑えなければならない。ドレイン３
の電位を抑えつつメモリセル１８に流れる電流をセンス
するのに、センスアンプ１３が用いられている。
【０００６】消去，書き込み，読み出し等の選択された
メモリセルの電圧印加条件を図１４に示す。ここで、書
き込み電圧は６〜８Ｖ、読み出し電圧は１〜２Ｖである
。メモリアレイは図１４に示すようにＰ基板上に形成さ
れる。さて、読み出し及び書き込み時に１本のワード線
を選択するロウデコーダの具体的な回路図を図１６に示
す。アドレス信号Ｘｉ等が入力されるＮＡＮＤゲート２
４、アドレス信号Ａ１，／Ａ１（／はバーを示す）がゲ
ートに入力されるＮチャネルＭＯＳトランジスタ１８，
１９、ソースに高圧ＶＰＰもしくは電源電圧ＶＣＣが入
力されるＰチャネルＭＯＳトランジスタ２１，２２なら
びにＮチャネルトランジスタ２３から構成される。即ち
トランジスタ２１〜２３でラッチ回路を形成している。 次に動作について説明する。ＮＡＮＤゲート２４に入力
されるアドレス信号がすべて“Ｈ”になるとＮＡＮＤゲ
ート２４が選択された状態となり出力が“Ｌ”となる。 Ａ１〜Ａ４のアドレス信号のうち１本が“Ｈ”になり他
のアドレス信号は“Ｌ”に保たれる。この時相補アドレ
ス信号／Ａ１〜／Ａ４のうち対応する１本のアドレス信
号のみ“Ｌ”になり他のアドレス信号は“Ｈ”になる。 例えばアドレス信号Ａ２が“Ｈ”になったとするとアド
レス信号Ａ１，Ａ３，Ａ４は“Ｌ”、またアドレス信号
／Ａ２は“Ｌ”、アドレス信号／Ａ１，／Ａ３，／Ａ４
は“Ｈ”となる。これによりノードＮ２のみ“Ｌ”にな
り、ノードＮ１，Ｎ３，Ｎ４は“Ｈ”となる。よって、
ＰチャネルＭＯＳトランジスタ２１，２２のソースに高
電圧が印加されたときワード線ＷＬ２のみ昇圧され、他
のワード線は接地される。ＰチャネルＭＯＳトランジス
タ２１，２２のソースに電源電圧の５Ｖが印加されてい
るときはワード線ＷＬ２のみ５Ｖとなる。
メモリセルの電圧印加条件を図１４に示す。ここで、書
き込み電圧は６〜８Ｖ、読み出し電圧は１〜２Ｖである
。メモリアレイは図１４に示すようにＰ基板上に形成さ
れる。さて、読み出し及び書き込み時に１本のワード線
を選択するロウデコーダの具体的な回路図を図１６に示
す。アドレス信号Ｘｉ等が入力されるＮＡＮＤゲート２
４、アドレス信号Ａ１，／Ａ１（／はバーを示す）がゲ
ートに入力されるＮチャネルＭＯＳトランジスタ１８，
１９、ソースに高圧ＶＰＰもしくは電源電圧ＶＣＣが入
力されるＰチャネルＭＯＳトランジスタ２１，２２なら
びにＮチャネルトランジスタ２３から構成される。即ち
トランジスタ２１〜２３でラッチ回路を形成している。 次に動作について説明する。ＮＡＮＤゲート２４に入力
されるアドレス信号がすべて“Ｈ”になるとＮＡＮＤゲ
ート２４が選択された状態となり出力が“Ｌ”となる。 Ａ１〜Ａ４のアドレス信号のうち１本が“Ｈ”になり他
のアドレス信号は“Ｌ”に保たれる。この時相補アドレ
ス信号／Ａ１〜／Ａ４のうち対応する１本のアドレス信
号のみ“Ｌ”になり他のアドレス信号は“Ｈ”になる。 例えばアドレス信号Ａ２が“Ｈ”になったとするとアド
レス信号Ａ１，Ａ３，Ａ４は“Ｌ”、またアドレス信号
／Ａ２は“Ｌ”、アドレス信号／Ａ１，／Ａ３，／Ａ４
は“Ｈ”となる。これによりノードＮ２のみ“Ｌ”にな
り、ノードＮ１，Ｎ３，Ｎ４は“Ｈ”となる。よって、
ＰチャネルＭＯＳトランジスタ２１，２２のソースに高
電圧が印加されたときワード線ＷＬ２のみ昇圧され、他
のワード線は接地される。ＰチャネルＭＯＳトランジス
タ２１，２２のソースに電源電圧の５Ｖが印加されてい
るときはワード線ＷＬ２のみ５Ｖとなる。
【０００７】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、外部入力
ピンに印加された高電圧がそのまま消去時にメモリトラ
ンジスタのソースに印加され、したがってソースにおよ
そ１２Ｖが印加されていた。また、消去を行う前にはメ
モリトランジスタは書き込み状態でありフローティング
ゲートには電子が注入されているので、ソースに印加さ
れる電圧が例えば１２Ｖであってもフローティングゲー
トとソース間の酸化膜には大きな電界が誘起される。こ
のため１０ｍｓ程度の短いパルスでも電子が過剰に引き
抜かれフローティングゲートが正に帯電しメモリトラン
ジスタのしきい値が負となる過消去が起きるという問題
点があった。以下この事をもう少し具体的に説明する。
記憶装置は以上のように構成されているので、外部入力
ピンに印加された高電圧がそのまま消去時にメモリトラ
ンジスタのソースに印加され、したがってソースにおよ
そ１２Ｖが印加されていた。また、消去を行う前にはメ
モリトランジスタは書き込み状態でありフローティング
ゲートには電子が注入されているので、ソースに印加さ
れる電圧が例えば１２Ｖであってもフローティングゲー
トとソース間の酸化膜には大きな電界が誘起される。こ
のため１０ｍｓ程度の短いパルスでも電子が過剰に引き
抜かれフローティングゲートが正に帯電しメモリトラン
ジスタのしきい値が負となる過消去が起きるという問題
点があった。以下この事をもう少し具体的に説明する。
【０００８】図１３にメモリトランジスタの等価回路を
示す。コントロールゲート１とフローティングゲート２
間の容量をＣＣＦ、フローティングゲート２とドレイン
３間の容量をＣＤ 、フローティングゲート２と基板１
１１間の容量をＣＣ 、フローティングゲート２とソー
ス４間の容量をＣｓ 、フローティングゲート２に蓄積
されている電荷量をＱＦＧとし、コントロールゲート１
に印加される電位をＶＧ 、ドレイン，チャネル，ソー
スの電位を各々ＶＤ ，ＶＣ ，Ｖｓとすると、フロー
ティングゲート電位ＶＦＧは ＶＦＧ＝（ＶＧ ＶＣＦ＋ＶＤ ＣＤ ＋ＶＣ ＣＣ
＋Ｖｓ Ｃｓ ＋ＱＦＧ）／ＣＴＯＴＡＬ で表される。ただし、ＣＴＯＴＡＬ ＝ＣＣＦ＋ＣＤ
＋ＣＣ ＋Ｃｓ である。 カップリングレシオをＫＣ で表し ＫＣ ＝ＣＣＦ／ＣＴＯＴＡＬ とする。また、コントロールゲート１からみたしきい値
シフト量は ΔＶＴＨ＝−ＱＦＧ／ＣＣＦ となる。 消去時はＶＧ ＝ＶＣ ＝ＶＤ ＝０Ｖ，Ｖｐｐである
のでフローティングゲート・ソース間の電位差は（１−
Ｃｓ ／ＣＴＯＴＡＬ ）Ｖｓ ＋ＫＣΔＶＴＨとなる
。フローティングゲート２と基板１１１間の酸化膜膜厚
Ａを１００オングストローム、書き込み時のしきい値シ
フト量ΔＶＴＨを５Ｖ、カップリングレシオＫＣ を０
．６、Ｃｓ ／ＣＴＯＴＡＬ を０．１とすると、ソー
ス電位Ｖｓ が１２Ｖならば酸化膜には１３．８ＭＶ／
ｃｍの電界が誘起される。
示す。コントロールゲート１とフローティングゲート２
間の容量をＣＣＦ、フローティングゲート２とドレイン
３間の容量をＣＤ 、フローティングゲート２と基板１
１１間の容量をＣＣ 、フローティングゲート２とソー
ス４間の容量をＣｓ 、フローティングゲート２に蓄積
されている電荷量をＱＦＧとし、コントロールゲート１
に印加される電位をＶＧ 、ドレイン，チャネル，ソー
スの電位を各々ＶＤ ，ＶＣ ，Ｖｓとすると、フロー
ティングゲート電位ＶＦＧは ＶＦＧ＝（ＶＧ ＶＣＦ＋ＶＤ ＣＤ ＋ＶＣ ＣＣ
＋Ｖｓ Ｃｓ ＋ＱＦＧ）／ＣＴＯＴＡＬ で表される。ただし、ＣＴＯＴＡＬ ＝ＣＣＦ＋ＣＤ
＋ＣＣ ＋Ｃｓ である。 カップリングレシオをＫＣ で表し ＫＣ ＝ＣＣＦ／ＣＴＯＴＡＬ とする。また、コントロールゲート１からみたしきい値
シフト量は ΔＶＴＨ＝−ＱＦＧ／ＣＣＦ となる。 消去時はＶＧ ＝ＶＣ ＝ＶＤ ＝０Ｖ，Ｖｐｐである
のでフローティングゲート・ソース間の電位差は（１−
Ｃｓ ／ＣＴＯＴＡＬ ）Ｖｓ ＋ＫＣΔＶＴＨとなる
。フローティングゲート２と基板１１１間の酸化膜膜厚
Ａを１００オングストローム、書き込み時のしきい値シ
フト量ΔＶＴＨを５Ｖ、カップリングレシオＫＣ を０
．６、Ｃｓ ／ＣＴＯＴＡＬ を０．１とすると、ソー
ス電位Ｖｓ が１２Ｖならば酸化膜には１３．８ＭＶ／
ｃｍの電界が誘起される。
【０００９】また、前述したように、従来の不揮発性半
導体記憶装置はソースに高圧を印加し、ゲートを接地し
消去するよう構成されていたので、一括消去型であった
。
導体記憶装置はソースに高圧を印加し、ゲートを接地し
消去するよう構成されていたので、一括消去型であった
。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、過消去が発生せず安定な消去が
可能な不揮発性半導体記憶装置における消去方式を得る
ことを目的とする。また、この発明はワード線単位で消
去可能な不揮発性半導体記憶装置における消去方式を得
ることを目的とする。
ためになされたもので、過消去が発生せず安定な消去が
可能な不揮発性半導体記憶装置における消去方式を得る
ことを目的とする。また、この発明はワード線単位で消
去可能な不揮発性半導体記憶装置における消去方式を得
ることを目的とする。
【００１１】
【課題を解決するための手段】請求項１，２の発明に係
る不揮発性半導体記憶装置における消去方式は、メモリ
アレイを周辺回路とは別のＰウェル内に形成し、消去時
にメモリトランジスタのドレイン３並びにソース４をフ
ローティングに保ち、メモリアレイが形成されているＰ
ウェル１１２に高電圧を印加しコントロールゲート１を
接地するようにしたものである。請求項６の発明に係る
不揮発性半導体記憶装置における消去方式は、メモリト
ランジスタをＰウェル１１２上に形成し、消去はＰウェ
ル１１２に高電圧を印加し、選択ワード線を接地し、非
選択ワード線に高電圧を印加するようにしたものである
。
る不揮発性半導体記憶装置における消去方式は、メモリ
アレイを周辺回路とは別のＰウェル内に形成し、消去時
にメモリトランジスタのドレイン３並びにソース４をフ
ローティングに保ち、メモリアレイが形成されているＰ
ウェル１１２に高電圧を印加しコントロールゲート１を
接地するようにしたものである。請求項６の発明に係る
不揮発性半導体記憶装置における消去方式は、メモリト
ランジスタをＰウェル１１２上に形成し、消去はＰウェ
ル１１２に高電圧を印加し、選択ワード線を接地し、非
選択ワード線に高電圧を印加するようにしたものである
。
【００１２】
【作用】請求項１，２の発明においては、周辺回路とは
別のＰウェル１１２内にメモリアレイを形成し、消去時
にメモリトランジスタのドレイン３並びにソース４をフ
ローティングに保ち、上記Ｐウェル１１２に高電圧を印
加し、コントロールゲート１を接地することにより消去
する。請求項６の発明においては、選択されたメモリセ
ルのコントロールゲート１が接地され、ワード線単位の
消去が行われる。
別のＰウェル１１２内にメモリアレイを形成し、消去時
にメモリトランジスタのドレイン３並びにソース４をフ
ローティングに保ち、上記Ｐウェル１１２に高電圧を印
加し、コントロールゲート１を接地することにより消去
する。請求項６の発明においては、選択されたメモリセ
ルのコントロールゲート１が接地され、ワード線単位の
消去が行われる。
【００１３】
【実施例】以下、この発明に係る不揮発性半導体記憶装
置の一実施例を図について説明する。まず、請求項１の
発明に係る一実施例について説明する。図１はこの実施
例のメモリアレイのブロック図である。なお、メモリセ
ル構造は図１１に示したものと同じである。図１におい
て６，７，９，１０，１２，１３，１７は図１２の従来
例に示したものと同等であるので説明を省略する。メモ
リアレイを周辺回路が形成されているＰウェルとは別の
Ｐウェル１１２内に形成する。Ｐウェル１１２の電位は
ウェル電圧印加回路２１により供給する。ソース線１７
は信号ＣＬＫがゲートに入力されるＭＯＳトランジスタ
２２を介して接地される。
置の一実施例を図について説明する。まず、請求項１の
発明に係る一実施例について説明する。図１はこの実施
例のメモリアレイのブロック図である。なお、メモリセ
ル構造は図１１に示したものと同じである。図１におい
て６，７，９，１０，１２，１３，１７は図１２の従来
例に示したものと同等であるので説明を省略する。メモ
リアレイを周辺回路が形成されているＰウェルとは別の
Ｐウェル１１２内に形成する。Ｐウェル１１２の電位は
ウェル電圧印加回路２１により供給する。ソース線１７
は信号ＣＬＫがゲートに入力されるＭＯＳトランジスタ
２２を介して接地される。
【００１４】次に動作について説明する。書き込み及び
読み出し時にはＰウェル１１２はウェル電圧発生回路２
１により接地される。また信号ＣＬＫは“Ｈ”となり、
ソース線１７は接地される。これにより、動作は従来例
と同等となる。消去時には、外部から印加された高電圧
がウェル電圧印加回路２１によりＰウェル１１２に印加
される。ロウデコーダ９，コラムデコーダ１０の出力並
びに信号ＣＬＫは“Ｌ”とされる。すなわち、メモリト
ランジスタのドレイン３及びソース４はフローティング
に保たれ、コントロールゲート１は接地され、チャネル
に高電圧が印加される。フローティングゲート２とチャ
ネル間容量は、フローティングゲート２とソース４間容
量に比べて大きいのでフローティングゲート２と基板（
Ｐウェル１１２）間の酸化膜に印加される電界は１０Ｍ
Ｖ／ｃｍ程度に緩和され過消去が起こらない。
読み出し時にはＰウェル１１２はウェル電圧発生回路２
１により接地される。また信号ＣＬＫは“Ｈ”となり、
ソース線１７は接地される。これにより、動作は従来例
と同等となる。消去時には、外部から印加された高電圧
がウェル電圧印加回路２１によりＰウェル１１２に印加
される。ロウデコーダ９，コラムデコーダ１０の出力並
びに信号ＣＬＫは“Ｌ”とされる。すなわち、メモリト
ランジスタのドレイン３及びソース４はフローティング
に保たれ、コントロールゲート１は接地され、チャネル
に高電圧が印加される。フローティングゲート２とチャ
ネル間容量は、フローティングゲート２とソース４間容
量に比べて大きいのでフローティングゲート２と基板（
Ｐウェル１１２）間の酸化膜に印加される電界は１０Ｍ
Ｖ／ｃｍ程度に緩和され過消去が起こらない。
【００１５】図２は請求項２の発明に係る一実施例のメ
モリセル構造を示す図である。このメモリセルはソース
４側に延在したコントロールゲート１を有する。その他
は図１１に示すメモリセル構造と同じである。この実施
例の場合、コントロールゲート１が選択トランジスタの
役目をするので過消去が起こらない。
モリセル構造を示す図である。このメモリセルはソース
４側に延在したコントロールゲート１を有する。その他
は図１１に示すメモリセル構造と同じである。この実施
例の場合、コントロールゲート１が選択トランジスタの
役目をするので過消去が起こらない。
【００１６】図３は請求項３の発明に係る一実施例のメ
モリセル構造を示す図である。この実施例においては、
Ｐ基板１１１を用い、メモリアレイをＮウェル１１３中
に設けられたＰウェル１１２内に形成し、消去はＰ，Ｎ
ウェル１１２，１１３に高電圧を印加してコントロール
ゲート１を接地することにより行う。
モリセル構造を示す図である。この実施例においては、
Ｐ基板１１１を用い、メモリアレイをＮウェル１１３中
に設けられたＰウェル１１２内に形成し、消去はＰ，Ｎ
ウェル１１２，１１３に高電圧を印加してコントロール
ゲート１を接地することにより行う。
【００１７】図４は請求項４の発明に係る一実施例のメ
モリセル構造を示す図である。この実施例は、コントロ
ールゲート１に負の高電圧を印加するものである。
モリセル構造を示す図である。この実施例は、コントロ
ールゲート１に負の高電圧を印加するものである。
【００１８】図５は請求項５の発明に係る一実施例のメ
モリセル構造を示す図である。この実施例は、Ｐ，Ｎウ
ェル１１２，１１３に正の電圧ＶＣＣを、コントロール
ゲート１に負の電圧を印加するものである。
モリセル構造を示す図である。この実施例は、Ｐ，Ｎウ
ェル１１２，１１３に正の電圧ＶＣＣを、コントロール
ゲート１に負の電圧を印加するものである。
【００１９】なお、図３，図４及び図５の実施例は、図
２に示すメモリ構造にも適用できることは言うまでもな
い。
２に示すメモリ構造にも適用できることは言うまでもな
い。
【００２０】図６は請求項６の発明に係る一実施例で、
消去時の電圧印加条件を示す。メモリアレイは図７に示
すようにＮウェル１１３内に設けられたＰウェル１１２
内に形成されている。消去時、Ｐウェル１１２ならびに
Ｎウェル１１３に高電圧を印加する。そして選択された
ワード線を接地する。非選択ワード線にはウェルに印加
する高電圧と同じ高電圧を印加する。選択ワード線に接
続されたメモリセルではコントロールゲート１とＰウェ
ル１１２間の電位差がＶＰＰとなるのでトンネル電流が
フローティングゲート２とＰウェル１１２間の酸化膜中
を流れ、フローティングゲート２に蓄積されていた電子
が引き抜かれる。これによりしきい値は低くなる。非選
択ワード線ではコントロールゲート１とＰウェル１１２
間に電位差は生じないのでトンネル電流は流れず、フロ
ーティングゲート２に蓄積された電荷量に変化はない。 すなわち、メモリトランジスタのしきい値に変化はなく
、そのしきい値が高いレベル状態に保たれる。
消去時の電圧印加条件を示す。メモリアレイは図７に示
すようにＮウェル１１３内に設けられたＰウェル１１２
内に形成されている。消去時、Ｐウェル１１２ならびに
Ｎウェル１１３に高電圧を印加する。そして選択された
ワード線を接地する。非選択ワード線にはウェルに印加
する高電圧と同じ高電圧を印加する。選択ワード線に接
続されたメモリセルではコントロールゲート１とＰウェ
ル１１２間の電位差がＶＰＰとなるのでトンネル電流が
フローティングゲート２とＰウェル１１２間の酸化膜中
を流れ、フローティングゲート２に蓄積されていた電子
が引き抜かれる。これによりしきい値は低くなる。非選
択ワード線ではコントロールゲート１とＰウェル１１２
間に電位差は生じないのでトンネル電流は流れず、フロ
ーティングゲート２に蓄積された電荷量に変化はない。 すなわち、メモリトランジスタのしきい値に変化はなく
、そのしきい値が高いレベル状態に保たれる。
【００２１】次に、以上延べたようにワード線電圧をス
イッチするロウデコーダの回路図を図８に示す。従来の
ロウデコーダと較べるとインバータ３１とトランスファ
ゲート３２が追加されている。電圧印加条件を図９に示
す。ロウデコーダの他の実施例を図１０に示す。Ｎチャ
ネルＭＯＳトランジスタ３３，３４のソースがワード線
に接続されている。ＮチャネルＭＯＳトランジスタ３５
，３６並びに容量３７で昇圧回路が形成されている。 トランジスタ３３，３４のドレインの電圧は読み出し／
書き込みと消去時で図で示すように異なる。書き込み時
は選択されたワード線がほぼＶＣＣ（電源電圧）に、非
選択ワード線が接地（ＧＮＤ）される。その後、信号φ
が入力され選択されたワード線が昇圧される。トランジ
スタ３５のドレインには書き込み／消去時はチャージポ
ンプ（昇圧回路）もしくは、外部から印加された高電圧
が、読み出し時はＶＣＣが印加される。なお、信号φは
発信器の出力である。
イッチするロウデコーダの回路図を図８に示す。従来の
ロウデコーダと較べるとインバータ３１とトランスファ
ゲート３２が追加されている。電圧印加条件を図９に示
す。ロウデコーダの他の実施例を図１０に示す。Ｎチャ
ネルＭＯＳトランジスタ３３，３４のソースがワード線
に接続されている。ＮチャネルＭＯＳトランジスタ３５
，３６並びに容量３７で昇圧回路が形成されている。 トランジスタ３３，３４のドレインの電圧は読み出し／
書き込みと消去時で図で示すように異なる。書き込み時
は選択されたワード線がほぼＶＣＣ（電源電圧）に、非
選択ワード線が接地（ＧＮＤ）される。その後、信号φ
が入力され選択されたワード線が昇圧される。トランジ
スタ３５のドレインには書き込み／消去時はチャージポ
ンプ（昇圧回路）もしくは、外部から印加された高電圧
が、読み出し時はＶＣＣが印加される。なお、信号φは
発信器の出力である。
【００２２】
【発明の効果】以上のように請求項１，２の発明によれ
ば、メモリアレイは周辺回路とは別のＰウェル内に形成
し、消去時にメモリアレイが形成されているＰウェルに
高電圧を印加するようにしたので、過消去の問題が起こ
らず安定な消去が可能となるという効果が得られる。ま
た、請求項６の発明によれば、フローティングゲートに
注入された電子の除去はＰウェルに高電圧を印加すると
ともに、選択されたワード線を接地し、非選択のワード
線にも高電圧を印加し、選択されたワード線に接続され
たメモリトランジスタのみを選択的に消去するようにし
たので、ワード線単位の消去が可能になるという効果が
得られる。
ば、メモリアレイは周辺回路とは別のＰウェル内に形成
し、消去時にメモリアレイが形成されているＰウェルに
高電圧を印加するようにしたので、過消去の問題が起こ
らず安定な消去が可能となるという効果が得られる。ま
た、請求項６の発明によれば、フローティングゲートに
注入された電子の除去はＰウェルに高電圧を印加すると
ともに、選択されたワード線を接地し、非選択のワード
線にも高電圧を印加し、選択されたワード線に接続され
たメモリトランジスタのみを選択的に消去するようにし
たので、ワード線単位の消去が可能になるという効果が
得られる。
【図１】請求項１の発明に係る不揮発性半導体記憶装置
の一実施例のメモリアレイのブロック図である。
の一実施例のメモリアレイのブロック図である。
【図２】請求項２の発明に係る不揮発性半導体記憶装置
の一実施例のメモリセル構造を示す図である。
の一実施例のメモリセル構造を示す図である。
【図３】請求項３の発明に係る不揮発性半導体記憶装置
の一実施例のメモリセル構造を示す図である。
の一実施例のメモリセル構造を示す図である。
【図４】請求項４の発明に係る不揮発性半導体記憶装置
の一実施例のメモリセル構造を示す図である。
の一実施例のメモリセル構造を示す図である。
【図５】請求項５の発明に係る不揮発性半導体記憶装置
の一実施例のメモリセル構造を示す図である。
の一実施例のメモリセル構造を示す図である。
【図６】請求項６の発明に係る不揮発性半導体記憶装置
の一実施例のメモリセル構造を示す図である。
の一実施例のメモリセル構造を示す図である。
【図７】図６の実施例によるメモリアレイの構造を示す
図である。
図である。
【図８】図７の実施例によるロウデコーダの回路図であ
る。
る。
【図９】図８の回路における電圧印加条件を示す図であ
る。
る。
【図１０】上記ロウデコーダの他の実施例の回路図であ
る。
る。
【図１１】従来の不揮発性半導体記憶装置のメモリセル
構造を示す図である。
構造を示す図である。
【図１２】従来の不揮発性半導体記憶装置のブロック図
である。
である。
【図１３】従来のメモリトランジスタの等価回路図であ
る。
る。
【図１４】従来例において消去，書き込み，読み出し時
の選択されたメモリセルの電圧印加条件を説明するため
の図である。
の選択されたメモリセルの電圧印加条件を説明するため
の図である。
【図１５】従来のメモリアレイの構造を示す図である。
【図１６】従来のロウデコーダの回路図である。
１ コントロールゲート
２ フローティングゲート
３ ドレイン
４ ソース
１１１ Ｐ基板
１１２ Ｐウェル
１１３ Ｎウェル
Claims (6)
- 【請求項１】 フローティングゲートとコントロール
ゲートとを有するメモリトランジスタが行方向列方向に
アレイ配置され、メモリセルのドレインがビット線に、
ゲート線がワード線に接続され、ソースがソース線に接
続された構成であって、メモリアレイは周辺回路とは別
のＰウェル内に形成し、消去時にメモリアレイが形成さ
れているＰウェルに高電圧を印加するようにしたことを
特徴とする不揮発性半導体記憶装置における消去方式。 - 【請求項２】 フローティングゲートと、ソース側に
延在したコントロールゲートとを有するメモリトランジ
スタが行方向列方向にアレイ配置され、メモリセルのド
レインがビット線に、ゲート線がワード線に接続され、
ソースがソース線に接続された構成であって、メモリア
レイは周辺回路とは別のＰウェル内に形成し、消去時に
メモリアレイが形成されているＰウェルに高電圧を印加
するようにしたことを特徴とする不揮発性半導体記憶装
置における消去方式。 - 【請求項３】 Ｐ基板を用い、メモリアレイをＮウェ
ル中に設けられたＰウェル内に形成し、消去はＰ，Ｎウ
ェルに高電圧を印加してコントロールゲートを接地する
ことにより行うことを特徴とする請求項１又は請求項２
の不揮発性半導体記憶装置における消去方式。 - 【請求項４】 コントロールゲートに負の高電圧を印
加することを特徴とする請求項１又は請求項２の不揮発
性半導体記憶装置における消去方式。 - 【請求項５】 Ｐ，Ｎウェルに正の電圧を、コントロ
ールゲートに負の電圧を印加することを特徴とする請求
項１又は請求項２の不揮発性半導体記憶装置における消
去方式。 - 【請求項６】 メモリトランジスタが行方向，列方向
にアレイ配置され、各メモリトランジスタはフローティ
ングゲートとコントロールゲートを有し、各々のメモリ
トランジスタは同一のもしくは分割されたＰウェル上に
形成された構成であって、フローティングゲートに注入
された電子の除去はＰウェルに高電圧を印加するととも
に、選択されたワード線を接地し、非選択のワード線に
も高電圧を印加し、選択されたワード線に接続されたメ
モリトランジスタのみを選択的に消去することを特徴と
する不揮発性半導体記憶装置における消去方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131863A JPH04229655A (ja) | 1990-06-26 | 1991-05-07 | 不揮発性半導体記憶装置における消去方式 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17090390 | 1990-06-26 | ||
| JP2-170903 | 1990-06-26 | ||
| JP3131863A JPH04229655A (ja) | 1990-06-26 | 1991-05-07 | 不揮発性半導体記憶装置における消去方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04229655A true JPH04229655A (ja) | 1992-08-19 |
Family
ID=26466586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3131863A Pending JPH04229655A (ja) | 1990-06-26 | 1991-05-07 | 不揮発性半導体記憶装置における消去方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04229655A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161845A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体不揮発性記憶装置 |
| US5592003A (en) * | 1992-12-28 | 1997-01-07 | Nippon Steel Corporation | Nonvolatile semiconductor memory and method of rewriting data thereto |
| WO1998044567A1 (fr) * | 1997-03-28 | 1998-10-08 | Hitachi, Ltd. | Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci |
| JPH10335583A (ja) * | 1997-05-21 | 1998-12-18 | Motorola Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| US6169692B1 (en) | 1997-05-29 | 2001-01-02 | Nec Corporation | Non-volatile semiconductor memory |
-
1991
- 1991-05-07 JP JP3131863A patent/JPH04229655A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592003A (en) * | 1992-12-28 | 1997-01-07 | Nippon Steel Corporation | Nonvolatile semiconductor memory and method of rewriting data thereto |
| JPH07161845A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体不揮発性記憶装置 |
| WO1998044567A1 (fr) * | 1997-03-28 | 1998-10-08 | Hitachi, Ltd. | Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci |
| US6444554B1 (en) | 1997-03-28 | 2002-09-03 | Hitachi, Ltd. | Method of making a non-volatile memory and semiconductor device |
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7179711B2 (en) | 1997-03-28 | 2007-02-20 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7195976B2 (en) | 1997-03-28 | 2007-03-27 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7304345B2 (en) | 1997-03-28 | 2007-12-04 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7692234B2 (en) | 1997-03-28 | 2010-04-06 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| JPH10335583A (ja) * | 1997-05-21 | 1998-12-18 | Motorola Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| JP2010113797A (ja) * | 1997-05-21 | 2010-05-20 | Freescale Semiconductor Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| US6169692B1 (en) | 1997-05-29 | 2001-01-02 | Nec Corporation | Non-volatile semiconductor memory |
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