KR19990003680A - Synchronous semiconductor memory device having a control unit for reducing the current consumption of the data input and output mask input buffer - Google Patents
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Abstract
데이터 입출력 마스크 입력버퍼의 전류소모를 더욱 감소시킬 수 있는 동기식 반도체 메모리장치가 개시된다. 상기 동기식 반도체 메모리장치는, 칩 외부에서 인가되는 데이터 입출력 마스크 신호를 버퍼링하는 데이터 입출력 마스크 입력버퍼와, 상기 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비한다. 상기 제어부는, 로우엑티브 신호, 제1 CAS 레이턴시 신호 및 레이턴시 신호와 제2 CAS 레이턴시 신호가 논리곱된 신호중 어느 하나가 엑티브될 때만 상기 데이터 입출력 마스크 입력버퍼를 인에이블시키고 그 이외의 경우에는 상기 데이터 입출력 마스크 입력버퍼를 디스에이블 시킨다.Disclosed is a synchronous semiconductor memory device capable of further reducing current consumption of a data input / output mask input buffer. The synchronous semiconductor memory device includes a data input / output mask input buffer for buffering a data input / output mask signal applied outside the chip, and a control unit for reducing current consumption of the data input / output mask input buffer. The controller may enable the data input / output mask input buffer only when any one of a low active signal, a first CAS latency signal and a signal obtained by logically multiplying a latency signal and a second CAS latency signal is activated. Disable input / output mask input buffer.
Description
본 발명은 반도체 메모리장치에 관한 것으로, 특히 동기식 반도체 메모리장치의 데이터 입출력 마스크(Data in/out mask) 입력버퍼에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data in / out mask input buffer of a synchronous semiconductor memory device.
동기식 반도체 메모리장치, 특히 동기식 디램에서는, 씨스템클락에 동기되어 로우엑티브 신호 및 리드/라이트 명령이 입력된다. 또한 동기식 디램에서는, 칩 외부에서 인가되는 데이터 입출력 마스크신호(이하 DQM 신호라 함)가 리드동작 동안 소정의 출력데이터가 출력되는 것을 마스킹하며 라이트동작 동안 소정의 입력데이터가 라이트되는 것을 마스킹한다. 좀더 상세히 설명하면, 리드동작시 출력드라이버에 의해 출력데이터가 발생하는 도중 DQM 신호가 인가될 경우에는, 리드 DQM 레이턴시(Latency)=2, 즉 DQM 신호가 인가되는 시점으로부터 두 번째에 발생하는 출력데이터가 마스킹된다. 반면에 라이트 동작시에는 라이트 DQM 레이턴시=0이므로, DQM 신호가 인가된 어드레스에 해당하는 칼럼선택라인이 인에이블되는 것이 방지됨으로써 해당 메모리셀에 데이터가 라이트되는 것이 마스킹된다.In a synchronous semiconductor memory device, particularly a synchronous DRAM, a low active signal and a read / write command are input in synchronization with the system clock. Also, in the synchronous DRAM, a data input / output mask signal (hereinafter referred to as a DQM signal) applied from the outside of the chip masks output of predetermined output data during a read operation and masks that predetermined input data is written during a write operation. More specifically, when the DQM signal is applied while the output data is generated by the output driver during the read operation, the read DQM latency is equal to 2, that is, the output data generated second from the time when the DQM signal is applied. Is masked. On the other hand, in the write operation, since the write DQM latency is 0, the column selection line corresponding to the address to which the DQM signal is applied is prevented from being enabled, thereby writing data to the corresponding memory cell.
상기와 같은 역할을 하는 DQM 신호는 차동증폭기 형으로 구성된 데이터 입출력 마스크 입력버퍼(이하 DQM 입력버퍼라 함)에 의해 TTL 레벨로부터 CMOS 레벨로 전환되며, 통상 상기 DQM 입력버퍼는 동기식 디램 내 부에 다수개가 존재한다. 특히 근래에 동기식 디램의 대역폭, 즉 동시에 입출력되는 데이터의 수가 증가하고 이에 따라 데이터 입출력핀(DQ)의 수가 증가함에 따라 DQM 입력버퍼의 수도 증가하고 있다. 따라서 DQM 입력버퍼의 수의 증가로 인하여 전류소모가 증가하므로, 각 DQM 입력버퍼의 전류소모를 감소시키는 것이 매우 중요하다.The DQM signal, which serves as described above, is converted from a TTL level to a CMOS level by a data input / output mask input buffer configured as a differential amplifier type (hereinafter referred to as a DQM input buffer). There is a dog. In particular, as the bandwidth of the synchronous DRAM, that is, the number of data input / output at the same time increases, and thus the number of data input / output pins (DQ) increases, the number of DQM input buffers increases. Therefore, current consumption increases due to the increase in the number of DQM input buffers, so it is very important to reduce the current consumption of each DQM input buffer.
도 1은 종래기술에 따른 DQM 입력버퍼 제어부를 갖는 동기식 디램의 개략적인 블락도이다.1 is a schematic block diagram of a synchronous DRAM having a DQM input buffer control according to the prior art.
도 1을 참조하면, DQM 입력버퍼(11)은 인에이블 신호(EN)에 의해 제어되고 칩 외부에서 인가되는 DQM 신호(DQM)을 버퍼링하여 출력신호(PDQM)을 발생한다. 리드동작 동안에 상기 출력신호(PDQM)이 엑티브될 때는 동기식 디램의 내부회로(13)으로부터 소정의 출력데이터가 출력되는 것이 마스킹되며, 라이트동작 동안에 상기 출력신호(PDQM)이 엑티브될 때는 상기 동기식 디램의 내부회로(13)으로 소정의 입력데이터가 라이트되는 것이 마스킹된다. 상기 제어부(15)는, 노아게이트로 구성되며 리프레쉬 신호(RFS)와 파우워다운 신호(PWD)를 받아 상기 인에이블 신호(EN)을 발생한다.Referring to FIG. 1, the DQM input buffer 11 generates an output signal PDQM by buffering the DQM signal DQM controlled by the enable signal EN and applied from the outside of the chip. When the output signal PDQM is activated during the read operation, it is masked that predetermined output data is output from the internal circuit 13 of the synchronous DRAM. When the output signal PDQM is activated during the write operation, the synchronous DRAM is Writing of predetermined input data to the internal circuit 13 is masked. The controller 15 is configured as a noah gate and receives the refresh signal RFS and the power down signal PWM to generate the enable signal EN.
상기 리프레쉬 신호(RFS) 및 상기 파우워다운 신호(PWD)중 어느 하나가 논리하이로 엑티브되는 경우에는, 상기 인에이블 신호(EN)이 논리로우가 되고 상기 DQM 입력버퍼(11)이 디스에이블된다.이에 따라 상기 DQM 입력버퍼(11)의 출력신호(PDQM)이 넌엑티브된다. 또한 상기 리프레쉬 신호(RFS) 및 상기 파우워다운 신호(PWD)가 모두 논리로우로 넌엑티브되는 경우에는, 상기 인에이블 신호(EN)은 논리하이가 되고 상기 DQM 입력버퍼(11)이 인에이블된다. 이에 따라 상기 DQM 신호(DQM)이 상기 DQM 입력버퍼(11)로 입력될 수 있다. 즉 도 1에 도시된 종래기술에서는, 상기 리프레쉬 신호(RFS) 및 상기 파우워다운 신호(PWD)중 어느 하나가 엑티브되는 경우에 상기 DQM 입력버퍼(11)을 디스에이블시킴으로써 상기 DQM 입력버퍼(11)의 전류소모를 감소시킨다.When one of the refresh signal RFS and the power down signal PWM is active at logic high, the enable signal EN is logic low and the DQM input buffer 11 is disabled. Accordingly, the output signal PDQM of the DQM input buffer 11 is non-active. In addition, when both the refresh signal RFS and the power down signal PWM are non-actively low, the enable signal EN becomes logic high and the DQM input buffer 11 is enabled. . Accordingly, the DQM signal DQM may be input to the DQM input buffer 11. That is, in the prior art illustrated in FIG. 1, the DQM input buffer 11 is disabled by disabling the DQM input buffer 11 when one of the refresh signal RFS and the power down signal PWM is activated. Reduce current consumption
그러나 상술하였듯이, 근래에 동기식 디램의 데이터 입출력핀(DQ)의 수가 증가함에 따라 DQM 입력버퍼의 수도 증가하고 있으므로, 상기 각 DQM 입력버퍼의 전류소모를 더욱 감소시키는 것이 필요하다.However, as described above, as the number of data input / output pins (DQ) of the synchronous DRAM has increased in recent years, the number of DQM input buffers has increased, so it is necessary to further reduce the current consumption of each of the DQM input buffers.
따라서 본 발명의 목적은, DQM 입력버퍼의 전류소모를 더욱 감소시킬 수 있는 동기식 반도체 메모리장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a synchronous semiconductor memory device capable of further reducing the current consumption of the DQM input buffer.
도 1은 종래기술에 따른 데이터 입출력 마스크 입력버퍼 제어부를 갖는 동기식 디램의 개략적인 블락도이다.1 is a schematic block diagram of a synchronous DRAM having a data input / output mask input buffer control unit according to the prior art.
도 2는 본 발명의 실시예에 따른 데이터 입출력 마스크 입력버퍼 제어부를 갖는 동기식 디램의 개략적인 블락도이다.2 is a schematic block diagram of a synchronous DRAM having a data input / output mask input buffer control unit according to an embodiment of the present invention.
도 3은 도 2에 도시된 데이터 입출력 마스크 입력버퍼의 일예이다.FIG. 3 is an example of the data input / output mask input buffer shown in FIG. 2.
도 4는 도 2에 도시된 데이터 입출력 마스크 입력버퍼 제어부 및 데이터 입출력 마스크 입력버퍼의 동작을 설명하기 위한 타이밍도이다.FIG. 4 is a timing diagram illustrating operations of the data input / output mask input buffer control unit and the data input / output mask input buffer shown in FIG. 2.
상기 목적을 달성하기 위한 본 발명에 따른 동기식 반도체 메모리장치는, 칩 외부에서 인가되는 DQM 신호를 버퍼링하는 DQM 입력버퍼와, 로우엑티브 신호, 제1 CAS 레이턴시 신호, 및 레이턴시 신호와 제2 CAS 레이턴시 신호가 논리곱된 신호중 어느 하나가 엑티브될 때만 상기 DQM 입력버퍼를 인에이블시키고 그 이외의 경우에는 상기 DQM 입력버퍼를 디스에이블 시키는 제어부를 구비하는 것을 특징으로 한다.In accordance with another aspect of the present invention, a synchronous semiconductor memory device includes a DQM input buffer for buffering a DQM signal applied from an outside of a chip, a low active signal, a first CAS latency signal, a latency signal, and a second CAS latency signal. And a control unit for enabling the DQM input buffer only when any one of the signals multiplied by R is enabled and disabling the DQM input buffer in other cases.
상기 제어부는, 리프레쉬 신호와 파우워다운 신호중 어느 하나가 엑티브될 때는 상기 DQM 입력버퍼를 디스에이블시킨다.The control unit disables the DQM input buffer when either the refresh signal or the power down signal is activated.
상기 로우엑티브 신호는, 상기 동기식 반도체 메모리장치의 외부로부터 로우엑티브 명령이 입력될 때 엑티브되고 프리차지 명령이 입력될 때 넌엑티브되는 신호이다. 상기 제1 CAS 레이턴시 신호는, 상기 동기식 반도체 메모리장치의 외부로부터 리드 명령이 입력된 후 출력데이터가 출력될 때까지 소요되는 외부클락의 수(CAS 레이턴시)가 1일 때 엑티브되는 신호이다. 상기 제2 CAS 레이턴시 신호는, 상기 CAS 레이턴시가 4이상 일 때 엑티브되는 신호이다. 상기 레이턴시 신호는, 상기 동기식 반도체 메모리장치의 외부로부터 칼럼어드레스가 입력된 후 출력버퍼를 제어하기 위해 내부에서 발생되는 신호이다. 상기 리프레쉬 신호는, 상기 동기식 반도체 메모리장치가 리프레쉬 모드로 진입할 때 엑티브되는 신호이다. 상기 파우워다운 신호는, 상기 동기식 반도체 메모리장치가 파우워다운 모드로 진입할 때 엑티브되는 신호이다.The low active signal is a signal that is activated when a low active command is input from the outside of the synchronous semiconductor memory device and is non-active when a precharge command is input. The first CAS latency signal is an active signal when the number of external clocks (CAS latency) required until an output data is output after a read command is input from the outside of the synchronous semiconductor memory device is one. The second CAS latency signal is a signal that is activated when the CAS latency is 4 or more. The latency signal is a signal generated internally to control an output buffer after a column address is input from the outside of the synchronous semiconductor memory device. The refresh signal is an active signal when the synchronous semiconductor memory device enters a refresh mode. The power down signal is an active signal when the synchronous semiconductor memory device enters a power down mode.
바람직한 실시예에 의하면, 상기 DQM 입력버퍼는 차동증폭기로 이루어진다. 상기 제어부는, 상기 레이턴시 신호와 상기 제2 CAS 레이턴시 신호를 논리곱하는 제1논리게이트와, 상기 로우엑티브 신호, 상기 제1 CAS 레이턴시 신호, 및 상기 제1논리게이트의 출력신호를 논리합하는 제2논리게이트와, 상기 리프레쉬 신호 및 상기 파우워다운 신호를 논리합하고 그 결과를 반전시키는 제3논리게이트, 및 상기 제2 및 제3논리게이트의 출력신호들을 논리곱하여 상기 제어부의 출력신호를 발생하는 제4논리게이트를 구비한다.In a preferred embodiment, the DQM input buffer consists of a differential amplifier. The controller may include a first logic gate configured to logically multiply the latency signal by the second CAS latency signal, and a second logic logic logical sum of an output signal of the low active signal, the first CAS latency signal, and the first logic gate. A third logic gate for ORing the gate, the refresh signal and the power down signal, and inverting the result, and a fourth logic for generating the output signal of the controller by ANDing the output signals of the second and third logic gates. It has a logic gate.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 DQM 입력버퍼 제어부를 갖는 동기식 디램의 개략적인 블락도이다.2 is a schematic block diagram of a synchronous DRAM having a DQM input buffer controller according to an embodiment of the present invention.
도 2를 참조하면, 상기 동기식 디램은, 인에이블 신호(EN)에 의해 제어되어 칩 외부에서 인가되는 DQM 신호(DQM)을 버퍼링하여 출력신호(PDQM)을 발생하는 DQM 입력버퍼(21)과, 리프레쉬 신호(RFS)와 파우워다운 신호(PWD)가 모두 넌엑티브된 상태에서 로우엑티브 신호(PRAL), 제1 CAS 레이턴시 신호(CL1), 및 레이턴시 신호(LATENCY2)와 제2 CAS 레이턴시 신호(CL4)가 논리곱된 신호(LAC)중 어느 하나가 엑티브될 때만 상기 인에이블 신호(EN)을 엑티브시킴으로써 상기 DQM 입력버퍼(21)을 인에이블시키는 제어부(25)를 구비한다. 또한 상기 동기식 디램은 메모리셀 어레이와 주변회로로 구성되는 내부회로(23)을 더 구비한다.Referring to FIG. 2, the synchronous DRAM may include a DQM input buffer 21 configured to generate an output signal PDQM by buffering a DQM signal DQM that is controlled by an enable signal EN and applied from the outside of the chip. The low active signal PRAL, the first CAS latency signal CL1, and the latency signal LATENCY2 and the second CAS latency signal CL4 when both the refresh signal RFS and the power down signal PWM are non-active. And a control unit 25 for enabling the DQM input buffer 21 by activating the enable signal EN only when any one of the signals LAC multiplied by. The synchronous DRAM further includes an internal circuit 23 including a memory cell array and a peripheral circuit.
리드동작 동안에 상기 출력신호(PDQM)이 논리하이로 엑티브될 때는 상기 내부회로(23)으로부터 소정의 출력데이터가 출력되는 것이 마스킹되며, 라이트동작 동안에 상기 출력신호(PDQM)이 논리하이로 엑티브될 때는 상기 내부회로(23)으로 소정의 입력데이터가 라이트되는 것이 마스킹된다.When the output signal PDQM is activated to logic high during a read operation, it is masked that predetermined output data is output from the internal circuit 23, and when the output signal PDQM is activated to logic high during a write operation. Writing of predetermined input data to the internal circuit 23 is masked.
상기 리프레쉬 신호(RFS)는, 상기 동기식 디램이 리프레쉬 모드로 진입될 때 논리하이로 엑티브되는 신호이다. 상기 파우워다운 신호(PWD)는, 상기 동기식 디램이 파우워다운 모드로 진입될 때 논리하이로 엑티브되는 신호이다. 상기 로우엑티브 신호(PRAL)은, 상기 동기식 디램의 외부로부터 로우엑티브 명령이 입력될 때 논리하이로 엑티브되고 프리차지 명령이 입력될 때 논리로우로 넌엑티브되는 신호이다. 상기 제1 CAS 레이턴시 신호(CL1)은, 상기 동기식 디램의 외부로부터 리드 명령이 입력된 후 출력데이터가 출력될 때까지 소요되는 외부클락의 수, 즉 CAS 레이턴시가 1일 때 논리하이로 엑티브되는 신호이다. 상기 제2 CAS 레이턴시 신호(CL4)는 CAS 레이턴시가 4일 때 논리하이로 엑티브되는 신호이다. 상기 레이턴시 신호(LATENCY2)는, 상기 동기식 디램의 외부로부터 칼럼어드레스가 입력된 후 출력버퍼를 제어하기 위해 칩 내부에서 발생되는 신호로서, CAS 레이턴시가 2인 경우에 사용되는 신호이다.The refresh signal RFS is a signal that is activated logic high when the synchronous DRAM enters the refresh mode. The power down signal PWD is a signal that is logic high active when the synchronous DRAM enters a power down mode. The low active signal PRAL is a signal that is active at a logic high when a low active command is input from the outside of the synchronous DRAM and is non-active at a logic low when a precharge command is input. The first CAS latency signal CL1 is a number of external clocks required to output output data after a read command is input from the outside of the synchronous DRAM, that is, a signal that is logic high when the CAS latency is 1; to be. The second CAS latency signal CL4 is a signal that is activated logic high when the CAS latency is four. The latency signal LATENCY2 is a signal generated inside the chip to control the output buffer after the column address is input from the outside of the synchronous DRAM and is used when the CAS latency is 2.
상기 제어부(25)는, 상기 레이턴시 신호(LATENCY2)와 상기 제2 CAS 레이턴시 신호(CL4)를 논리곱하여 상기 신호(LAC)를 발생하는 제1논리게이트(25a)와, 상기 로우엑티브 신호(PRAL), 상기 제1 CAS 레이턴시 신호(CL1), 및 상기 신호(LAC)를 논리합하는 제2논리게이트(25b)와, 상기 리프레쉬 신호(RFS) 및 상기 파우워다운 신호(PWD)를 논리합하고 그 결과를 반전시키는 제3논리게이트(25c)와, 상기 제2 및 제3논리게이트(25b,25c)의 출력신호들을 논리곱하여 상기 인에이블 신호(EN)을 발생하는 제4논리게이트(35d)를 포함한다. 여기에서 상기 제1논리게이트(25a)는 직렬연결된 낸드게이트(ND1)과 인버터(I1)으로 구성되어 있으며, 상기 제2논리게이트(25b)는 직렬연결된 노아게이트(NR1)과 인버터(I2)로 구성되어 있다. 또한 상기 제3논리게이트(25c)는 노아게이트(NR2)로 구성되어 있으며, 상기 제4논리게이트(25d)는 직렬연결된 낸드게이트(ND2)와 인버터(I3)로 구성되어 있다. 상기 제1 및 제4논리게이트(25a,25b,25c,25d)는 필요에 따라 다른 논리회로로 구성될 수 있다.The controller 25 may be configured to perform a logical multiplication on the latency signal LATENCY2 and the second CAS latency signal CL4 to generate the signal LAC, and the low active signal PRAL. And the second logic gate 25b for ORing the first CAS latency signal CL1 and the signal LAC, the refresh signal RFS and the power down signal PWM, and the result. And a fourth logic gate 35d for inverting the output signals of the second and third logic gates 25b and 25c to generate the enable signal EN. . Here, the first logic gate 25a is composed of a NAND gate ND1 and an inverter I1 connected in series, and the second logic gate 25b is a noah gate NR1 and an inverter I2 connected in series. Consists of. In addition, the third logic gate 25c is configured with a noar gate NR2, and the fourth logic gate 25d is configured with a NAND gate ND2 and an inverter I3 connected in series. The first and fourth logic gates 25a, 25b, 25c, and 25d may be configured with other logic circuits as necessary.
상기 DQM 입력버퍼(21)은 차동증폭기로 구성되며, 도 3에 상기 DQM 입력버퍼(21)의 일예가 도시되어 있다.The DQM input buffer 21 is composed of a differential amplifier, and an example of the DQM input buffer 21 is illustrated in FIG. 3.
도 3을 참조하면, 상기 DQM 입력버퍼(31)은, 상기 DQM 신호(DQM)의 전압레벨을 감지하여 증폭하는 증폭부(31)과, 상기 인에이블 신호(EN)을 반전시키는 인버터(38)과, 상기 인버터(38)의 출력신호에 응답하여 상기 증폭부(31)의 전원 단자(N2)와 전원공급전압 단자(VCC)를 연결하는 전류원(33)을 구비한다. 상기 DQM 입력버퍼(31)은, 상기 증폭부(31)의 출력단자(N1)으로부터 출력되는 신호를 반전시켜 상기 출력신호(PDQM)을 발생하는 인버터(39)와, 상기 인버터(38)의 출력신호에 응답하여 상기 출력단자(N1)을 접지전압(VSS) 레벨로 풀다운시키는 엔모스 풀다운 트랜지스터(35)와, 상기 DQM 신호(DQM)에 응답하여 상기 출력단자(N1)을 접지전압(VSS) 레벨로 풀다운시키는 엔모스 풀다운 트랜지스터(37)을 더 구비한다.Referring to FIG. 3, the DQM input buffer 31 includes an amplifier 31 for sensing and amplifying a voltage level of the DQM signal DQM, and an inverter 38 for inverting the enable signal EN. And a current source 33 connecting the power supply terminal N2 of the amplifier 31 and the power supply voltage terminal VCC in response to the output signal of the inverter 38. The DQM input buffer 31 includes an inverter 39 for inverting a signal output from the output terminal N1 of the amplifier 31 to generate the output signal PDQM, and an output of the inverter 38. An NMOS pull-down transistor 35 which pulls down the output terminal N1 to a ground voltage VSS level in response to a signal, and grounds the output terminal N1 to a ground voltage VSS in response to the DQM signal DQM. An NMOS pull-down transistor 37 for pulling down to a level is further provided.
따라서 상기 인에이블 신호(EN)이 논리하이로 엑티브될 때, 피모스 트랜지스터로 구성되는 상기 전류원(33)이 턴온됨으로써 상기 증폭부(31)이 인에이블된다. 다음에 상기 증폭부(31)은 칩 외부에서 인가되는 상기 DQM 신호(DQM)을 비교전압(VREF)와 비교하여 출력신호(PDQM)을 발생한다.Therefore, when the enable signal EN is logic high, the amplifying unit 31 is enabled by turning on the current source 33 including the PMOS transistor. Next, the amplifier 31 generates the output signal PDQM by comparing the DQM signal DQM applied from the outside of the chip with the comparison voltage VREF.
도 4는 도 2에 도시된 DQM 입력버퍼 제어부(25) 및 DQM 입력버퍼(21)의 동작을 설명하기 위한 타이밍도이다. 도 4에 도시된 타이밍도를 참조하여 상기 DQM 입력버퍼 제어부(25) 및 DQM 입력버퍼(21)의 동작을 설명하면 다음과 같다.FIG. 4 is a timing diagram illustrating the operation of the DQM input buffer control unit 25 and the DQM input buffer 21 shown in FIG. 2. An operation of the DQM input buffer controller 25 and the DQM input buffer 21 will be described with reference to the timing diagram shown in FIG. 4.
상기 동기식 디램의 외부로부터 리프레쉬 명령이 입력될 때 리프레쉬 신호(RFS)는 논리하이로 엑티브된다. 이에 따라 상기 제어부(25)의 출력신호, 즉 인에이블 신호(EN)이 논리로우로 넌엑티브됨으로써 상기 DQM 입력버퍼(21)이 디스에이블되고 이의 출력신호(PDQM)이 넌엑티브된다. 이후 상기 동기식 디램의 외부로부터 리프레쉬 해제(Exit) 명령이 입력될 때 상기 리프레쉬 신호(RFS)는 논리로우로 넌엑티브된다. 이에 따라 상기 인에이블 신호(EN)이 논리하이로 엑티브됨으로써, 상기 DQM 입력버퍼(21)이 인에이블되고 상기 DQM 신호(DQM)이 상기 DQM 입력버퍼(21)로 입력될 수 있다. 즉 리프레쉬 모드에서는 리드 및 라이트 동작이 발생되지 않으며 데이터 입출력 마스킹 동작이 무의미하므로, 리프레쉬 모드에서 상기 DQM 입력버퍼(21)이 디스에이블되어도 무방하다.When the refresh command is input from the outside of the synchronous DRAM, the refresh signal RFS is logic high. Accordingly, the DQM input buffer 21 is disabled and its output signal PDQM is non-active since the output signal of the controller 25, that is, the enable signal EN is non-actively logic low. Thereafter, when the refresh release command is input from the outside of the synchronous DRAM, the refresh signal RFS is non-actively logic low. Accordingly, the enable signal EN is activated to be logic high, whereby the DQM input buffer 21 may be enabled and the DQM signal DQM may be input to the DQM input buffer 21. That is, since the read and write operations do not occur in the refresh mode and the data input / output masking operation is meaningless, the DQM input buffer 21 may be disabled in the refresh mode.
또한 상기 동기식 디램의 외부로부터 파우워다운 명령이 입력될 때 파우워다운 신호(PWD)가 논리하이로 엑티브된다. 이에 따라 상기 인에이블 신호(EN)이 논리로우로 넌엑티브됨으로써 상기 DQM 입력버퍼(21)이 디스에이블되고 이의 출력신호(PDQM)이 넌엑티브된다. 이후 상기 동기식 디램의 외부로부터 파우워다운 해제(Exit) 명령이 입력될 때 상기 파우워다운 신호(PWD)는 논리로우로 넌엑티브된다. 이에 따라 상기 인에이블 신호(EN)이 논리하이로 엑티브됨으로써, 상기 DQM 입력버퍼(21)이 인에이블되고 상기 DQM 신호(DQM)이 상기 DQM 입력버퍼(21)로 입력될 수 있다. 즉 파우워다운 모드에서는 내부동작이 정지된 상태이고 데이터 입출력 마스킹 동작이 무의미하므로, 파우워다운 모드에서도 상기 DQM 입력버퍼(21)이 디스에이블되어도 무방하다. 상기 리프레쉬 모드 및 파우워다운 모드에서 상기 DQM 입력버퍼(21)이 디스에이블되는 것은 도 1에 도시된 종래기술과 동일하다.In addition, when the power down command is input from the outside of the synchronous DRAM, the power down signal PWD is logic high. As a result, the enable signal EN is non-actively logic low, so that the DQM input buffer 21 is disabled and its output signal PDQM is non-active. Thereafter, when the power down exit command is input from the outside of the synchronous DRAM, the power down signal PWD is non-actively logic low. Accordingly, the enable signal EN is activated to be logic high, whereby the DQM input buffer 21 may be enabled and the DQM signal DQM may be input to the DQM input buffer 21. That is, in the power down mode, since the internal operation is stopped and the data input / output masking operation is meaningless, the DQM input buffer 21 may be disabled even in the power down mode. Disabling the DQM input buffer 21 in the refresh mode and power down mode is the same as the prior art shown in FIG.
또한 상기 리프레쉬 신호(RFS)와 파우워다운 신호(PWD)가 모두 논리로우로 넌엑티브된 상태에서 상기 로우엑티브 신호(PRAL), 상기 제1 CAS 레이턴시 신호(CL1), 및 레이턴시 신호(LATENCY2)와 상기 제2 CAS 레이턴시 신호(CL4)가 논리곱된 신호(LAC)중 어느 하나가 논리하이로 엑티브될 때만 상기 인에이블 신호(EN)이 엑티브됨으로써 상기 DQM 입력버퍼(21)이 인에이블된다. 즉, 리프레쉬 모드 및 파우워다운 모드가 아닌 경우에도, 상기 로우엑티브 신호(PRAL), 상기 제1 CAS 레이턴시 신호(CL1), 및 상기 레이턴시 신호(LATENCY2)와 제2 CAS 레이턴시 신호(CL4)가 논리곱된 신호(LAC)가 모두 논리로우로 넌엑티브되는 경우(로우엑티브 구간 및 레이턴시 구간이 아닌 경우)에는 상기 DQM 입력버퍼(21)이 디스에이블된다.The low active signal PRAL, the first CAS latency signal CL1, and the latency signal LATENCY2 are both non-active in a state in which the refresh signal RFS and the power down signal PWM are both logic low. The DQM input buffer 21 is enabled by enabling the enable signal EN only when any one of the signals LAC multiplied by the second CAS latency signal CL4 is logic high. That is, even in the refresh mode and the power down mode, the low active signal PRAL, the first CAS latency signal CL1, and the latency signal LATENCY2 and the second CAS latency signal CL4 are logic. When the multiplied signal LAC is all non-active low (not the low active period and the latency period), the DQM input buffer 21 is disabled.
좀더 상세히 설명하면, 상기 동기식 디램의 외부로부터 로우엑티브 명령이 입력되어 상기 로우엑티브 신호(PRAL)이 논리하이로 엑티브될 때에 상기 인에이블 신호(EN)이 논리하이로 엑티브됨으로써 상기 DQM 입력버퍼(21)이 인에이블된다. 이후 프리차지 명령이 입력되어 상기 로우엑티브 신호(PRAL)이 논리로우로 넌엑티브될 때 상기 인에이블 신호(EN)이 논리로우로 넌엑티브됨으로써 상기 DQM 입력버퍼(21)이 디스에이블된다. 즉 로우엑티브 구간에서만 데이터 입출력 마스킹 동작이 수행되도록 상기 DQM 입력버퍼(21)이 인에이블되고, 프리차지 구간에서는 데이터 입출력 마스킹 동작이 수행되지 않으므로 상기 DQM 입력버퍼(21)가 디스에이블된다.In more detail, when the low active command is input from the outside of the synchronous DRAM to activate the low active signal PRAL, the enable signal EN is activated to the logic high, thereby providing the DQM input buffer 21. ) Is enabled. Thereafter, when the precharge command is input and the low active signal PRAL is non-actively logic low, the enable signal EN is non-actively activated to logic low, thereby disabling the DQM input buffer 21. That is, the DQM input buffer 21 is enabled to perform the data input / output masking operation only in the low active period, and the DQM input buffer 21 is disabled since the data input / output masking operation is not performed in the precharge period.
또한 CAS 레이턴시가 1일 때, 즉 제1 CAS 레이턴시 신호(CL1)이 논리하이가 되고 제2 CAS 레이턴시 신호(CL4)는 논리로우가 될 때, 상기 인에이블 신호(EN)이 논리하이로 엑티브됨으로써 상기 DQM 입력버퍼(21)이 인에이블된다. 즉 클락(CLOCK)의 싸이클이 긴 경우에 CAS 레이턴시가 1일 때에는, 초기 데이터를 마스킹하기 위해서는 로우엑티브 명령이 입력되는 시점과 동일한 시점에 DQM 신호가 인가되어야 한다. 따라서 상기 CAS 레이턴시가 1일 때에는 데이터 입출력 마스킹 동작이 수행되도록 상기 DQM 입력버퍼(21)가 인에이블된다. 상기 CAS 레이턴시가 2 또는 3일 때는 상기 제1 및 제2 CAS 레이턴시 신호(CL1, CL4)가 모두 논리로우가 되며 이때 상기 인에이블 신호(EN)의 상태는 상기 로우엑티브 신호(PRAL)의 상태에 따르게 된다. 즉 상기 CAS 레이턴시가 2 또는 3일 때는, 초기 데이터를 마스킹하고 프리차지 이후에 발생되는 데이터를 마스킹하기 위해서 상기 로우엑티브 신호(PRAL)이 논리하이인 로우엑티브 구간 동안에 상기 데이터 입출력 마스킹 동작이 수행되도록 상기 DQM 입력버퍼(21)가 인에이블된다.In addition, when the CAS latency is 1, that is, when the first CAS latency signal CL1 becomes logic high and the second CAS latency signal CL4 becomes logic low, the enable signal EN is activated to be logic high. The DQM input buffer 21 is enabled. That is, when the CAS latency is 1 when the cycle of CLOCK is long, the DQM signal should be applied at the same time when the low active command is input to mask the initial data. Therefore, when the CAS latency is 1, the DQM input buffer 21 is enabled to perform a data input / output masking operation. When the CAS latency is 2 or 3, both the first and second CAS latency signals CL1 and CL4 are logically low, and the state of the enable signal EN is determined by the state of the low active signal PRAL. Will follow. That is, when the CAS latency is 2 or 3, the data input / output masking operation is performed during a low active period in which the low active signal PRAL is logic high in order to mask initial data and mask data generated after precharge. The DQM input buffer 21 is enabled.
또한 CAS 레이턴시가 4일 때 제1 CAS 레이턴시 신호(CL1)이 논리로우가 되고 제2 CAS 레이턴시 신호(CL4)는 논리하이가 된다. 그런데 CAS 레이턴시가 4일 때는, 프리차지 명령이 입력되어 로우엑티브 신호(PRAL)이 논리로우로 넌엑티브된 후에도 초기 출력데이터(DQ0)가 출력되므로, 이러한 경우에는 데이터 입출력 마스킹 동작이 정상적으로 수행되어야 한다. 따라서 상기 로우엑티브 신호(PRAL)이 논리로우로 넌엑티브되기 전에, 레이턴시 신호(LATENCY2)가 논리하이로 엑티브되고 이에 따라 도 2에 도시된 신호(LAC)가 논리하이로 엑티브됨으로써 상기 인에이블 신호(EN)이 계속 엑티브된다.(시점 A). 따라서 상기 로우엑티브 신호(PRAL)이 논리로우로 넌엑티브된 후에도 상기 DQM 입력버퍼(21)가 인에이블된다.When the CAS latency is 4, the first CAS latency signal CL1 becomes logic low and the second CAS latency signal CL4 becomes logic high. However, when the CAS latency is 4, since the initial output data DQ0 is output even after the precharge command is input and the low active signal PRAL is non-active, the data input / output masking operation should be performed normally. . Accordingly, before the low active signal PRAL is non-actively low, the latency signal LATENCY2 is activated to be logic high, and accordingly the signal LAC shown in FIG. 2 is activated to be logic high, thereby enabling the enable signal ( EN) continues to be active (point A). Accordingly, the DQM input buffer 21 is enabled even after the low active signal PRAL is non-active to logic low.
CAS 레이턴시가 5이상일때는 CL(CAS 레이턴시)-2에서 사용되는 신호인 레이턴시 신호(LATENCY(CL-2))를 이용하여 상기 DQM 입력버퍼(21)이 제어되도록 구성된다. 예컨데 CAS 레이턴시가 5일 때는 CAS 레이턴시가 3인 경우에 사용되는 레이턴시 신호(LATENCY3)이 이용되고, CAS 레이턴시가 6일 때는 CAS 레이턴시가 4인 경우에 사용되는 레이턴시 신호(LATENCY4)가 이용된다.When the CAS latency is 5 or more, the DQM input buffer 21 is controlled by using the latency signal LATENCY (CL-2), which is a signal used in CL (CAS latency) -2. For example, when the CAS latency is 5, the latency signal LATENCY3 used when the CAS latency is 3 is used, and when the CAS latency is 6, the latency signal LATENCY4 used when the CAS latency is 4 is used.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.The present invention is not limited to the above embodiments, and many variations are possible by those skilled in the art within the spirit of the present invention.
상술한 바와 같이 본 발명에 따른 DQM 입력버퍼 제어부를 갖는 동기식 디램에서는, 리프레쉬 모드 및 파우워다운 모드에서 DQM 입력버퍼가 디스에이블되며 또한 상기 리프레쉬 모드 및 파우워다운 모드가 아닌 경우에도 로우엑티브 구간과 레이턴시 구간이 아닌 경우에는 상기 DQM 입력버퍼가 디스에이블된다. 따라서 상기 DQM 입력버퍼의 전류소모가 종래기술에 비해 더욱 감소됨으로써, 상기 동기식 디램의 전류소모가 감소된다.As described above, in the synchronous DRAM having the DQM input buffer control unit according to the present invention, in the refresh mode and the power down mode, the DQM input buffer is disabled and the low active period and the non-refresh mode and the power down mode are not used. If it is not the latency period, the DQM input buffer is disabled. Therefore, the current consumption of the DQM input buffer is further reduced compared to the prior art, thereby reducing the current consumption of the synchronous DRAM.
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