KR19980067430A - Static electricity protection device of semiconductor device - Google Patents
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Abstract
반도체 장치의 정전기 보호소자에 관하여 개시한다. 본 발명은 반도체 기판과, 반도체 기판에 형성된 제 1 도전형의 웰을 포함한다. 또한 본 발명은 제 1 도전형의 웰 내에 형성된 제 2 도전형의 플러그와, 반도체 기판의 제 2 도전형의 플러그 내의 표면 근방에 형성되고 입출력 패드에 연결된 고농도의 제 1 도전형의 제 1 불순물영역과, 제 1 도전형의 웰 내의 플러그 일측방의 표면 근방에 형성되고 입출력패드에 연결된 고농도의 제 2 도전형의 제 1 불순물영역과, 제 1 도전형의 웰 내의 플러그의 타측방의 표면 근방에 형성되고 접지에 연결된 고농도의 제 2 도전형의 제 2 불순물영역과, 제 1 도전형의 제 1 불순물영역과 제 2 도전형의 제 2 불순물영역의 사이의 플러그와 웰의 접합부분에 형성된 고농도의 제 2 도전형의 제 3 불순물영역과, 제 1 도전형의 웰 내의 제 2 도전형의 제 2 불순물영역의 일측방의 표면 근방에 형성되고 접지에 연결된 고농도의 제 1 도전형의 제 2 불순물영역을 포함하는 것을 특징으로 한다.Disclosed is an electrostatic protection element of a semiconductor device. The present invention includes a semiconductor substrate and a well of a first conductivity type formed in the semiconductor substrate. In addition, the present invention provides a second impurity type plug formed in a well of a first conductivity type, and a first impurity region of a high concentration first conductivity type formed near a surface in a plug of a second conductivity type of a semiconductor substrate and connected to an input / output pad. And a first impurity region of a high concentration of the second conductivity type formed near the surface of one side of the plug in the well of the first conductivity type and connected to the input / output pad, and near the surface of the other side of the plug in the well of the first conductivity type. A high concentration of a second impurity region of a high conductivity type second conductive type and a connection between the plug and the well formed between the first impurity region of the first conductivity type and the second impurity region of the second conductivity type The second impurity region of the first conductivity type is formed near the surface of one side of the second impurity region of the second conductivity type and the second impurity region of the second conductivity type in the well of the first conductivity type and is connected to the ground. To Characterized in that it also.
Description
본 발명은 정전기 보호소자에 관한 것으로, 특히 작은 트리거 전압을 갖는 정전기 보호소자에 관한 것이다.The present invention relates to an electrostatic protection device, and more particularly to an electrostatic protection device having a small trigger voltage.
MOS 반도체 장치와 같은 금속 절연 반도체 장치는 게이트 산화막이 매우 얇고 또한, 입력 임피던스가 높기 때문에 입력에 과전압이 가해지면 게이트 산화막이 절연 파괴되는 위험성을 가지고 있다. 따라서, 이러한 반도체 장치에서는 정전기와 같은 과대전압으로부터 게이트 산화막을 보호하기 위하여 정전기 보호회로(보호 소자)를 내장하고 있다.Since a metal oxide semiconductor device such as a MOS semiconductor device has a very thin gate oxide film and a high input impedance, there is a risk that the gate oxide film is dielectrically broken when an overvoltage is applied to the input. Therefore, such a semiconductor device incorporates an electrostatic protection circuit (protective element) to protect the gate oxide film from an excessive voltage such as static electricity.
종래의 정전기 보호소자는 다이오드나 모스트랜지스터를 주로 사용하였지만 동적저항이 커서 내부회로가 파손될 우려가 있다.Conventional electrostatic protection device mainly used a diode or a MOS transistor, but the dynamic resistance is large, there is a fear that the internal circuit breakage.
최근에는 실리콘 제어 정류기(slicon controlled rectifier: SCR)를 사용하여 정전기 보호소자를 구성하는 것이 효과적인 것으로 인식되고 있다. 여기서, 종래의 정전기 보호회로를 설명한다.Recently, it has been recognized that it is effective to construct an electrostatic protection device using a silicon controlled rectifier (SCR). Here, the conventional static electricity protection circuit is demonstrated.
도 1은 종래기술에 의한 반도체 장치의 정전기 보호소자를 설명하기 위한 도면이다.1 is a view for explaining an electrostatic protection device of a semiconductor device according to the prior art.
구체적으로, 종래의 반도체 장치의 정전기 보호소자는 P형 반도체 기판(1)과, 상기 반도체 기판(1)에 형성된 P웰(3) 및 N웰(5)과, 상기 N웰(5) 내의 반도체 기판(1)에 형성되고 입출력 패드(8)가 연결된 P+ 영역(7) 및 N+ 영역(9)과, 상기 P웰(3) 내의 반도체 기판(1)에 형성되고 Vss가 연결 P+ 영역(11) 및 N+ 영역(13)을 포함한다.Specifically, the electrostatic protection device of the conventional semiconductor device includes a P-type semiconductor substrate 1, P wells 3 and N wells 5 formed on the semiconductor substrate 1, and semiconductor substrates in the N wells 5. A P + region 7 and an N + region 9 formed at (1) and connected to the input / output pads 8, a semiconductor substrate 1 in the P well 3, and Vss is connected to the P + region 11 and N + region 13 is included.
상술한 종래의 반도체 장치의 정전기 보호소자는 양의 전류인가시 방전 경로는 P+ 영역(7), N웰(5), P웰(3) 및 N+ 영역(13)으로 하였다. 그런데, 종래의 반도체 정전기 보호소자는 트리거 전압이 크고 조정하기 어려운 단점이 있다.In the electrostatic protection device of the conventional semiconductor device described above, the discharge paths when the positive current is applied are the P + region 7, the N well 5, the P well 3, and the N + region 13. However, the conventional semiconductor electrostatic protection device has a disadvantage that the trigger voltage is large and difficult to adjust.
따라서, 본 발명의 목적은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 트리거 전압을 작게 할 수 있는 정전기 보호소자를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an electrostatic protection device capable of reducing the trigger voltage in order to solve the problems of the prior art as described above.
상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판과, 상기 반도체 기판에 형성된 제 1 도전형의 웰과, 제 1 도전형의 웰 내에 형성된 제 2 도전형의 플러그와, 반도체 기판의 제 2 도전형의 플러그 내의 표면 근방에 형성되고 입출력 패드에 연결된 고농도의 제 1 도전형의 제 1 불순물영역과, 제 1 도전형의 웰 내의 상기 플러그 일측방의 표면 근방에 형성되고 상기 입출력패드에 연결된 고농도의 제 2 도전형의 제 1 불순물영역과, 제 1 도전형의 웰 내의 상기 플러그의 타측방의 표면 근방에 형성되고 접지에 연결된 고농도의 제 2 도전형의 제 2 불순물영역과, 상기 제 1 도전형의 제 1 불순물영역과 상기 제 2 도전형의 제 2 불순물영역의 사이의 상기 플러그와 웰의 접합부분에 형성된 고농도의 제 2 도전형의 제 3 불순물영역과, 제 1 도전형의 웰 내의 상기 제 2 도전형의 제 2 불순물영역의 일측방의 표면 근방에 형성되고 접지에 연결된 고농도의 제 1 도전형의 제 2 불순물영역을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the apparatus of the present invention provides a semiconductor substrate, a well of a first conductivity type formed in the semiconductor substrate, a plug of a second conductivity type formed in the well of the first conductivity type, and a second conductivity of the semiconductor substrate. A first impurity region of a first concentration of a high conductivity type formed near the surface of the plug and connected to the input / output pad, and a high concentration of the first impurity region of the first conductivity type formed near the surface of one side of the plug and connected to the input / output pad The first impurity region of the second conductivity type, the second impurity region of the second conductivity type of high concentration formed in the vicinity of the surface of the other side of the plug in the well of the first conductivity type and connected to ground, and the first conductivity type A third impurity region of a high concentration second conductivity type formed in the junction of the plug and the well between the first impurity region of the second impurity region of the second conductivity type and the well of the first conductivity type And a second impurity region of a first concentration of a high conductivity type formed near the surface of one side of the second impurity region of the second conductivity type and connected to ground.
또한, 본 발명의 다른 방안의 소자는 반도체 기판과, 반도체 기판에 형성된 제 2 도전형의 웰과, 제 2 도전형의 웰 내에 형성된 제 1 도전형의 플러그와, 반도체 기판의 제 1 도전형의 플러그 내의 표면 근방에 형성되고 입출력 패드에 연결된 고농도의 제 2 도전형의 제 1 불순물영역과, 제 2 도전형의 웰 내의 상기 플러그 일측방의 표면 근방에 형성되고 상기 입출력패드에 연결된 고농도의 제 1 도전형의 제 1 불순물영역과, 제 2 도전형의 웰 내의 상기 플러그의 타측방의 표면 근방에 형성되고 전원전압에 연결된 고농도의 제 1 도전형의 제 2 불순물영역과, 상기 제 2 도전형의 제 1 불순물영역과 상기 제 1 도전형의 제 2 불순물영역의 사이의 상기 플러그와 웰의 접합부분에 형성된 고농도의 제 1 도전형의 제 3 불순물영역과, 상기 제 2 도전형의 웰 내의 상기 제 1 도전형의 제 2 불순물영역의 일측방의 표면 근방에 형성되고 전원전압에 연결된 고농도의 제 2 도전형의 제 2 불순물영역을 포함하여 이루어지는 것을 특징으로 한다.In addition, an element of another solution of the present invention includes a semiconductor substrate, a second conductivity type well formed in the semiconductor substrate, a first conductivity type plug formed in the second conductivity type well, and a semiconductor substrate of the first conductivity type. A first impurity region of a high concentration of a second conductivity type formed near the surface in the plug and connected to the input / output pad, and a first high concentration of the second conductivity type formed near the surface of one side of the plug in the well of the second conductivity type and connected to the input / output pad A first impurity region of a conductivity type, a second impurity region of a first conductivity type of high concentration formed in the vicinity of a surface of the other side of the plug in a second conductivity type well and connected to a power supply voltage, and of the second conductivity type A high concentration of third impurity regions of the first conductivity type formed at the junction of the plug and the well between the first impurity region and the second impurity region of the first conductivity type and an image in the wells of the second conductivity type And a second impurity region of a high concentration of the second conductivity type formed near the surface of one side of the second impurity region of the first conductivity type and connected to the power supply voltage.
도 1은 종래기술에 의한 반도체 장치의 정전기 보호소자를 설명하기 위한 도면이다.1 is a view for explaining an electrostatic protection device of a semiconductor device according to the prior art.
도 2은 본 발명의 일예에 의한 반도체 장치의 정전기 보호소자를 설명하기 위한 도면이다.2 is a view for explaining an electrostatic protection device of a semiconductor device according to one embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 의한 반도체 장치의 정전기 보호소자를 설명하기 위한 도면이다.3 is a diagram for describing an electrostatic protection device of a semiconductor device according to a second embodiment of the present invention.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치의 정전기 보호소자를 설명하기 위한 도면이다.2 is a diagram for describing an electrostatic protection device of a semiconductor device according to a first embodiment of the present invention.
구체적으로, 본 발명의 반도체 장치의 정전기 보호소자는 반도체 기판(21)과, 반도체 기판(21)에 형성된 제 1 도전형, 즉 P형의 웰(23)과, P형의 웰(23) 내에 형성된 제 2 도전형, 즉 N형의 플러그(25)를 포함한다. 또한, 본 발명은 반도체 기판(21)의 N형의 플러그(25) 내의 표면 근방에 형성되고 입출력 패드(26)에 연결된 고농도의 P+형의 불순물영역(27)과, P형의 웰(23) 내의 플러그(25)의 일측방의 표면 근방에 형성되고 입출력패드(26)에 연결된 N+형 불순물영역(29)과, 웰(23) 내의 플러그(25)의 타측방의 표면 근방에 형성되고 접지(VSS)에 연결된 N+형의 불순물영역(33)과, P+형 불순물영역(27)과 N+형 불순물영역(23)의 사이의 플러그(25)와 웰(23)의 접합부분에 형성된 N+형의 제 3 불순물영역(35)과, 웰(23) 내의 제 3 불순물영역(33)의 일측방의 표면 근방에 형성되고 접지(VSS)에 연결된 P+형의 제 2 불순물영역(31)을 포함한다.Specifically, the electrostatic protection element of the semiconductor device of the present invention is formed in the semiconductor substrate 21, the first conductivity type formed on the semiconductor substrate 21, that is, the P type well 23 and the P type well 23 A plug 25 of a second conductivity type, that is, an N-type. The present invention also provides a high concentration P + type impurity region 27 formed near the surface of the N type plug 25 of the semiconductor substrate 21 and connected to the input / output pad 26, and the P type well 23. The N + type impurity region 29 formed near the surface on one side of the plug 25 and connected to the input / output pad 26 and the surface on the other side of the plug 25 in the well 23 and grounded. N + type impurity region 33 connected to VSS, and N + type agent formed at the junction of plug 25 and well 23 between P + type impurity region 27 and N + type impurity region 23. The third impurity region 35 and the P + type second impurity region 31 formed near the surface of one side of the third impurity region 33 in the well 23 and connected to the ground VSS are included.
본 발명의 반도체 장치의 정전기 보호소자는 수직 SCR구조를 P+ 영역(27), N-플러그(25), P웰(23) 및 N+영역(N:33)으로 구성하였다. 특히, 입출력 패드(26)에 포지티브의 전류 인가시 트리거 전압(trigger voltage)은 P+ 영역(27), N-플러그(25), P웰(23)로 구성되는 PNP 바이폴라 트렌지스터의 BVceo로 결정된다.The electrostatic protection element of the semiconductor device of the present invention has a vertical SCR structure composed of a P + region 27, an N-plug 25, a P well 23, and an N + region (N: 33). In particular, the trigger voltage when a positive current is applied to the input / output pad 26 is determined as BVceo of the PNP bipolar transistor including the P + region 27, the N-plug 25, and the P well 23.
그리고, N-플러그(25)와 P웰(23) 접합이 고농도 접합일 뿐만 아니라 P+ 영역(27)과 P웰(23) 간의 베이스 폭도 작게 할 수 있어 트리거 전압은 종래기술보다 더욱 작게 형성할 수 있다. 또한, 트리거 전압은 N-플러그 형성시 공정조건, 즉 도즈 및 에너지에 의하여 결정된다. 또한, 본 발명의 반도체 장치의 정전기 보호소자는 과전류 방전 회로를 수직방향으로 형성함으로써 과도한 스트레스에 강하다.In addition, the N-plug 25 and the P well 23 junction are not only high-concentration junctions, but also the base width between the P + region 27 and the P well 23 can be reduced, so that the trigger voltage can be made smaller than in the prior art. have. In addition, the trigger voltage is determined by process conditions, i.e., dose and energy, in forming the N-plug. In addition, the electrostatic protection element of the semiconductor device of the present invention is resistant to excessive stress by forming the overcurrent discharge circuit in the vertical direction.
도 3은 본 발명의 제2 실시예에 의한 반도체 장치의 정전기 보호소자를 설명하기 위한 도면이다. 본 발명의 제2 실시예는 상기 제1 실시예와는 다르게 P웰 및 N-플러그로 구성하는 대신에 N웰과 P-플러그로 구성하여 NPNP SCR을 구현하였다.3 is a diagram for describing an electrostatic protection device of a semiconductor device according to a second embodiment of the present invention. Unlike the first embodiment, the second embodiment of the present invention implements NPNP SCR by using N wells and P-plugs instead of P wells and N-plugs.
구체적으로, 본 발명의 다른 실시예의 반도체 장치의 정전기 보호소자는 반도체 기판(41)과, 반도체 기판(41)에 형성된 제 1 도전형, 즉 N형의 웰(43)과, N형의 웰(43) 내에 형성된 제 2 도전형, 즉 P형의 플러그(45)를 포함한다. 또한, 본 발명은 반도체 기판(41)의 P형의 플러그(45) 내의 표면 근방에 형성되고 입출력 패드(46)에 연결된 고농도의 N+형의 불순물영역(47)과, N형의 웰(43) 내의 플러그(45)의 일측방의 표면 근방에 형성되고 입출력패드(46)에 연결된 P+형 불순물영역(47)과, 웰(43) 내의 플러그(45)의 타측방의 표면 근방에 형성되고 전원전압(VDD)에 연결된 P+형의 불순물영역(53)과, N+형 불순물영역(47)과 P+형 불순물영역(53)의 사이의 플러그(45)와 웰(43)의 접합부분에 형성된 P+형의 제 3 불순물영역(55)과, 웰(43) 내의 불순물영역(53)의 일측방의 표면 근방에 형성되고 전원전압(VDD)에 연결된 N+형의 제 2 불순물영역(51)을 포함한다.Specifically, the electrostatic protection element of the semiconductor device according to another embodiment of the present invention includes a semiconductor substrate 41, a first conductivity type formed on the semiconductor substrate 41, that is, an N type well 43, and an N type well 43. ), A second conductive type, i.e., P-type plug 45 is formed. In addition, the present invention provides a highly concentrated N + type impurity region 47 formed near the surface of the P-type plug 45 of the semiconductor substrate 41 and connected to the input / output pad 46, and the N type well 43. A P + type impurity region 47 formed near the surface of one side of the plug 45 and connected to the input / output pad 46, and formed near the surface of the other side of the plug 45 in the well 43; P + type impurity region 53 connected to (VDD) and P + type impurity region formed at the junction of plug 45 and well 43 between N + type impurity region 47 and P + type impurity region 53. A third impurity region 55 and an N + type second impurity region 51 formed near the surface of one side of the impurity region 53 in the well 43 and connected to the power supply voltage VDD are included.
본 발명의 반도체 장치의 정전기 보호소자는 수직 SCR구조를 N+ 영역(47), P-플러그(45), N웰(43) 및 P+영역(53)으로 구성하였다. 특히, 입출력 패드(46)에 포지티브의 전류 인가시 트리거 전압(trigger voltage)은 N+ 영역(47), P-플러그(45), N웰(43)으로 구성되는 PNP 바이폴라 트렌지스터의 BVceo로 결정된다.The electrostatic protection element of the semiconductor device of the present invention has a vertical SCR structure composed of an N + region 47, a P-plug 45, an N well 43, and a P + region 53. In particular, when a positive current is applied to the input / output pad 46, the trigger voltage is determined as BVceo of the PNP bipolar transistor including the N + region 47, the P-plug 45, and the N well 43.
그리고, P-플러그(45)와 N웰 접합(43)이 고농도 접합일 뿐만 아니라 P+ 영역(47)과 N웰(43) 간의 베이스 폭도 작게 할 수 있어 트리거 전압은 종래기술보다 더욱 작게 형성할 수 있다. 또한, 트리거 전압은 P-플러그 형성시 공정조건, 즉 도즈 및 에너지에 의하여 결정된다. 본 발명의 반도체 장치의 정전기 보호소자는 과전류 방전 회로를 수직방향으로 형성함으로써 과도한 스트레스에 강하다.In addition, the P-plug 45 and the N well junction 43 are not only high-concentration junctions, but also the base width between the P + region 47 and the N well 43 can be reduced, so that the trigger voltage can be made smaller than in the prior art. have. In addition, the trigger voltage is determined by process conditions, i.e., dose and energy, in forming the P-plug. The electrostatic protection element of the semiconductor device of the present invention is resistant to excessive stress by forming an overcurrent discharge circuit in the vertical direction.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
상술한 바와 같이 본 발명은 반도체 기판에 형성되는 수직 SCR 구조를 P+ 영역, N-플러그, P웰 및 N+ 영역으로 구성하여 트리거 전압을 종래보다 작게 구현할 수 있다. 또한, 본 발명의 정전기 보호소자는 과전류 방전 회로를 수직방향으로 형성함으로써 과도한 스트레스에 강하다.As described above, according to the present invention, the vertical SCR structure formed on the semiconductor substrate may be configured with a P + region, an N-plug, a P well, and an N + region to realize a trigger voltage smaller than before. In addition, the electrostatic protection device of the present invention is resistant to excessive stress by forming the overcurrent discharge circuit in the vertical direction.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20061128 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |