KR19980043416A

KR19980043416A - ESD protection circuit

Info

Publication number: KR19980043416A
Application number: KR1019960061263A
Authority: KR
Inventors: 박용; 최선; 김항규
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-12-03
Filing date: 1996-12-03
Publication date: 1998-09-05

Abstract

본 발명은 ESD(Electro Static Discharge) 보호 회로에 관한 것으로 특히, ESD 보호 특성을 향상시키도록 한 ESD 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to electrostatic discharge (ESD) protection circuits, and more particularly to an ESD protection circuit for improving ESD protection characteristics.

이와 같은 본 발명의 ESD 보호 회로는 활성영역과 필드영역으로 정의된 제 1 도전형 기판과, 상기 제 1 도전형 기판의 활성영역의 소정영역에 형성된 제 2 도전형 웰과, 상기 제 2 도전형 웰내에 일정한 간격을 갖고 형성되는 제 1 도전형 제 1, 제 2 고농도 불순물 영역과, 상기 제 1 도전형 제 1, 제 2 고농도 불순물 영역 사이에 형성되는 제 1 도전형 저농도 불순물 영역과, 상기 제 1 도전형 제 2 고농도 불순물 영역과 일정한 간격을 갖고 형성되는 제 2 도전형 고농도 불순물 영역을 포함하여 구성됨에 그 특징이 있다.The ESD protection circuit of the present invention includes a first conductivity type substrate defined by an active region and a field region, a second conductivity type well formed in a predetermined region of an active region of the first conductivity type substrate, and the second conductivity type. A first conductive type first and second high concentration impurity region formed at regular intervals in the well, a first conductive type low concentration impurity region formed between the first conductive type first and second high concentration impurity regions, and the first It is characterized by including the second conductivity type high concentration impurity region formed at regular intervals from the first conductivity type second high concentration impurity region.

Description

ESD protection circuit

일반적으로 반도체 장치에 있어서, ESD(Electro Static Discharge) 보호 회로는 약 200 - 2000V의 정전기 등으로부터 내부회로가 파괴되는 곳을 막기 위한 보호 회로로서, 상기 ESD 보호 회로의 방법에는 SCR을 이용한 방법과 필드 트랜지스터, 다이오드, 바이폴라 트랜지스터 등을 이용한 방법을 사용한다.In general, in the semiconductor device, an electrostatic discharge (ESD) protection circuit is a protection circuit for preventing an internal circuit from being destroyed from static electricity of about 200-2000V, and the like and a method using an SCR in the ESD protection circuit. A method using a transistor, a diode, a bipolar transistor, or the like is used.

그런데 반도체 소자가 고집적화됨에 따라 ESD와 같은 높은 전압이 인가되는 부분(즉, 필드 트랜지스터, 바이폴라 트랜지스터 등)의 게이트 산화막은 그 두께가 얇아지기 때문에 ESD 보호 회로에 포함한 능동소자와 이 능동소자에 연결된 내부회로의 능동소자는 내부회로의 다른 능동소자보다 ESD 특성이 더욱더 나빠지게 된다.However, as the semiconductor devices are highly integrated, the gate oxides of the portions where high voltages such as ESD are applied (ie, field transistors, bipolar transistors, etc.) become thinner, and therefore, active devices included in the ESD protection circuit and internal parts connected to the active devices The active element of the circuit has a worse ESD characteristic than other active elements of the internal circuit.

그래서 종래에는 이러한 ESD 특성을 평가하는 방법으로서 HBM(Human Body Model) 방법이나 MM(machine Model) 방법을 이용하였다.Therefore, in the related art, a human body model (HBM) method or a machine model (MM) method is used as a method for evaluating such ESD characteristics.

그러나 최근에 생산하고 있는 반도체 소자에 있어서는 같은 칩(Chip)내에서 동일한 두께의 게이트 산화막을 이용하여 내부회로를 형성하고 있다.However, in the semiconductor devices produced in recent years, internal circuits are formed using gate oxide films having the same thickness in the same chip.

그 한가지 예로 640DRAM인 경우에는 칩 전체에 산화막의 두께를 약 100Å 정도로 동일하게 사용하고 있다.For example, in the case of 640DRAM, the thickness of the oxide film is used in the entire chip about 100 kW.

이와 같은 반도체 소자가 고집적화됨에 따라 패키지(Pakage) 크기가 증가하고 산화막이 얇아지기 때문에 CDM(Charged Device Model)을 이용하여 ESD 특성을 파악하는 기술이 중요하게 대두되고 있다.As such semiconductor devices are highly integrated, a package size increases and an oxide film becomes thin. Therefore, a technique for determining ESD characteristics using a charged device model (CDM) has emerged.

상기에서 언급한 두 가지 방법(HBM, MM)에 의해 파괴되는 부분은 주로 접합 가장자리이지만, CDM에 의해 파괴되는 부분은 주로 각 능동소자의 게이트 산화막이 된다.The portions destroyed by the two methods (HBM, MM) mentioned above are mainly the junction edges, but the portions destroyed by the CDM are mainly the gate oxide films of the respective active elements.

즉, 상기 CDM 방법에 의해 가해지는 ESD 펄스(Pulse)가 최고 전류까지 도달하는데 걸리는 시간은 약 1nsec이고, 이 때 ESD 보호 회로가 동작하는데 걸리는 시간도 1nsec이다.That is, the time taken for the ESD pulse applied by the CDM method to reach the maximum current is about 1 nsec, and the time taken for the ESD protection circuit to operate is also 1 nsec.

그러므로 ESD 보호 회로가 동작하기도 전에 ESD 펄스가 ESD 보호 회로에 포함된 능동소자의 산화막과 내부회로에 연결된 능동소자의 산화막을 파괴하게 된다.Therefore, even before the ESD protection circuit operates, the ESD pulse destroys the oxide film of the active device included in the ESD protection circuit and the oxide film of the active device connected to the internal circuit.

따라서 반도체 소자가 고집적화됨에 따라 ESD 보호 회로와 상기 보호 회로에 연결된 능동소자 뿐만 아니라 보호 회로 근방에 있는 내부회로도 ESD에 의해 영향을 받게 된다.Therefore, as semiconductor devices are highly integrated, not only the ESD protection circuit and the active devices connected to the protection circuit, but also internal circuits near the protection circuit are affected by the ESD.

이하, 첨부된 도면을 참조하여 종래의 ESD 보호 회로를 설명하면 다음과 같다.Hereinafter, a conventional ESD protection circuit will be described with reference to the accompanying drawings.

도 1은 종래의 ESD 보호 회로를 나타낸 구조단면도이다.1 is a structural cross-sectional view showing a conventional ESD protection circuit.

도 1에 도시된 바와 같이 활성영역과 필드영역으로 정의된 n형 실리콘 기판(11)의 활성영역의 소정영역에 P-웰(12)이 형성되고, 상기 P-웰(12)내에 일정한 간격을 가지고 제 1, 제 2 고농도 n형 불순물 영역(13, 14)이 형성되며, 상기 제 2 고농도 n형 불순물 영역(14)과 일정한 간격을 두고 고농도 p형 불순물 영역(15)이 형성된다.As shown in FIG. 1, a P-well 12 is formed in a predetermined region of an active region of an n-type silicon substrate 11 defined as an active region and a field region, and a predetermined interval is formed in the P-well 12. The first and second high concentration n-type impurity regions 13 and 14 are formed, and the high concentration p-type impurity region 15 is formed at regular intervals from the second high concentration n-type impurity region 14.

그리고 상기 제 1 고농도 n형 불순물 영역(13)에 전압이 인가되는 핀(Pin)이 연결되고, 상기 제 2 고농도 n형 불순물 영역(14)에는 접지전압(Vss)이 연결된다. 또한, 상기 고농도 p형 불순물 영역(15)에는 전원전압(V_DD)이 연결된다.A pin, for which a voltage is applied, is connected to the first high concentration n-type impurity region 13, and a ground voltage Vss is connected to the second high concentration n-type impurity region 14. In addition, a power supply voltage V _DD is connected to the high concentration p-type impurity region 15.

여기서 활성영역의 구조는 n+ 영역 - p-웰 - n+ 영역의 구조를 이룬다.Herein, the active region has a structure of n + region-p-well-n + region.

상기와 같이 이루어진 종래의 ESD 보호 회로의 동작은 외부에서 강한 전압이 핀을 통하여 인가되면 접지단으로 빠져나가 내부회로를 보호하게 된다.In the operation of the conventional ESD protection circuit as described above, when a strong voltage is applied from the outside through the pin, the ESD protection circuit exits to the ground terminal to protect the internal circuit.

그러나 상기와 같은 종래의 ESD 보호 회로에 있어서 다음과 같은 문제점이 있었다.However, the conventional ESD protection circuit as described above has the following problems.

즉, 전하 방전량이 적기 때문에 ESD를 효과적으로 보호하지 못한다.That is, since the amount of charge discharge is small, it does not effectively protect the ESD.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 전하 방전량을 높이도록 한 ESD 보호 회로를 제공하는데 그 목적이 있다.An object of the present invention is to provide an ESD protection circuit designed to solve the above problems and to increase the charge discharge amount.

도 1은 종래의 ESD 보호 회로를 나타낸 구조단면도1 is a structural cross-sectional view showing a conventional ESD protection circuit

도 2는 본 발명의 ESD 보호 회로를 나타낸 구조단면도Figure 2 is a structural cross-sectional view showing an ESD protection circuit of the present invention

도 3a와 도 3b는 종래와 본 발명의 동일한 전압에서 포텐셜의 차이를 나타낸 도면3A and 3B show the difference in potential at the same voltage of the prior art and the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : n형 실리콘 기판22 : p-웰21: n-type silicon substrate 22: p-well

23 : 제 1 고농도 n형 불순물 영역24 : 제 2 고농도 n형 불순물 영역23: first high concentration n-type impurity region 24: second high concentration n-type impurity region

25 : 저농도 n형 불순물 영역26 : 고농도 p형 불순물 영역25: low concentration n-type impurity region 26: high concentration p-type impurity region

상기와 같은 목적을 달성하기 위한 본 발명의 ESD 보호 회로는 활성영역과 필드영역으로 정의된 제 1 도전형 기판과, 상기 제 1 도전형 기판의 활성영역의 소정영역에 형성된 제 2 도전형 웰과, 상기 제 2 도전형 웰내에 일정한 간격을 갖고 형성되는 제 1 도전형 제 1, 제 2 고농도 불순물 영역과, 상기 제 1 도전형 제 1, 제 2 고농도 불순물 영역 사이에 형성되는 제 1 도전형 저농도 불순물 영역과, 상기 제 1 도전형 제 2 고농도 불순물 영역과 일정한 간격을 갖고 형성되는 제 2 도전형 고농도 불순물 영역을 포함하여 구성됨에 그 특징이 있다.The ESD protection circuit of the present invention for achieving the above object is a first conductivity type substrate defined by an active region and a field region, a second conductivity type well formed in a predetermined region of the active region of the first conductivity type substrate; And a first conductivity type low concentration impurity region formed between the first conductivity type first and second high concentration impurity regions formed at regular intervals in the second conductivity type well and the first conductivity type first and second high concentration impurity regions. It is characterized in that it comprises an impurity region and a second conductivity type high concentration impurity region formed at regular intervals from the first conductivity type second high concentration impurity region.

이하, 첨부된 도면을 참조하여 본 발명의 ESD 보호 회로를 상세히 설명하면 다음과 같다.Hereinafter, an ESD protection circuit of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 ESD 보호 회로의 구조를 나타낸 구조단면도이다.2 is a structural cross-sectional view showing the structure of the ESD protection circuit of the present invention.

도 2에서와 같이 활성영역과 필드영역으로 정의된 n형 실리콘 기판(21)의 활성영역의 소정영역에 p-웰(22)이 형성되고, 상기 p-웰(22)에는 일정한 간격을 갖고 제 1, 제 2 고농도 n형 불순물 영역(23, 24)이 형성되며, 상기 제 2 고농도 n형 불순물 영역(24)과 일정한 간격을 두고 고농도 p형 불순물 영역(26)이 형성된다.As shown in FIG. 2, a p-well 22 is formed in a predetermined region of an active region of the n-type silicon substrate 21 defined as an active region and a field region, and the p-well 22 is formed at regular intervals. The first and second high concentration n-type impurity regions 23 and 24 are formed, and the high concentration p-type impurity region 26 is formed at regular intervals from the second high concentration n-type impurity region 24.

그리고 상기 제 1, 제 2 고농도 n형 불순물 영역(23, 24) 사이에 저농도 n형 불순물 영역(25)이 형성된다.A low concentration n-type impurity region 25 is formed between the first and second high concentration n-type impurity regions 23 and 24.

한편, 상기 제 1 고농도 n형 불순물 영역(23)에는 외부전압이 인가되는 핀(Pin)이 연결되고, 상기 제 2 고농도 n형 불순물 영역(24)에는 접지전압(Vss)이 연결되며, 상기 고농도 p형 불순물 영역(26)에 전원전압(V_DD)이 연결된다.On the other hand, the first high concentration n-type impurity region 23 is connected to a pin (Pin) to which an external voltage is applied, and the second high concentration n-type impurity region 24 is connected to a ground voltage (Vss), and the high concentration The power supply voltage V _DD is connected to the p-type impurity region 26.

여기서 상기 제 1, 제 2 고농도 n형 불순물 영역(23, 24) 사이에 저농도 n형 불순물 영역(25)이 형성되면 핀과 접지단(Vss)에서 전하방전량이 증가한다.In this case, when the low concentration n-type impurity region 25 is formed between the first and second high concentration n-type impurity regions 23 and 24, the charge discharge amount increases at the fin and the ground terminal Vss.

여기서 활성영역의 구조는 n+ 영역 - p-웰 - n- 영역 - p-웰 - n+ 영역이 된다.The structure of the active region is n + region-p-well-n- region-p-well-n + region.

도 3a와 도 3b는 종래와 본 발명의 동일한 전압에서 포텐셜의 차이를 나타낸 도면이다.3A and 3B are diagrams showing the difference in potential at the same voltage of the conventional and the present invention.

도 3a와 도 3b에서와 같이 접지단(Vss)이 턴온(Turn On)되기 위한 Va가 Vb보다 크며, 여기서 상기 Va는 접지단을 턴온시키기 위한 종래의 전압이고, 상기 Vb는 접지단을 턴온시키기 위한 본 발명의 전압을 나타낸다.As shown in FIGS. 3A and 3B, Va for turning on the ground terminal Vss is greater than Vb, where Va is a conventional voltage for turning on the ground terminal, and Vb turns on the ground terminal. To the voltage of the present invention.

그 결과 동일한 전압에서 본 발명에 따른 ESD 보호 회로의 전하방전량이 증가함을 볼 수 있다.As a result, it can be seen that the charge discharge amount of the ESD protection circuit according to the present invention increases at the same voltage.

이상에서 설명한 바와 같이 본 발명의 ESD 보호 회로에 있어서 전하 방전량이 증가하므로써 ESD를 효과적으로 보호하는 효과가 있다.As described above, in the ESD protection circuit of the present invention, the amount of charge discharge increases, thereby effectively protecting the ESD.

Claims

A first conductivity type substrate defined by an active region and a field region;

A second conductivity type well formed in a predetermined region of an active region of the first conductivity type substrate;

First and second high concentration impurity regions formed at regular intervals in the second conductivity type well;

A first conductivity type low concentration impurity region formed between the first conductivity type first and second high concentration impurity regions;

And a second conductivity type high concentration impurity region formed at a predetermined distance from the first conductivity type second high concentration impurity region.

The ESD protection circuit according to claim 1, wherein an externally applied fin is connected to the first conductivity type first high concentration impurity region.

2. The ESD protection circuit according to claim 1, wherein a ground terminal is connected to the first conductivity type second high concentration impurity region.

2. The ESD protection circuit according to claim 1, wherein a power supply voltage is applied to the second conductivity type high concentration impurity region.