KR19980058446A - 반도체 소자의 콘택 저항 패턴 - Google Patents

Abstract

본 발명은 2차의 폴리실리콘막 패턴을 이용한 소정의 휴즈를 구비하여 콘택누설 전류 패턴까지 대체함으로써 한정된 스크라이브 라인의 면적을 효율적으로 이용할 수 있는 반도체 소자의 콘택 저항 패턴을 제공하는 것으로, 반도체 기판 상에 서로 이격되어 형성된 소정의 웰 영역과, 이격된 웰 영역의 소정 부분과 각각 콘택하고 소정의 절연막에 의해 층간이 서로 절연됨과 더불어 소정의 금속층 패턴으로 서로 연결된 2차 빛 3차의 폴리실리콘막 패턴을 구비한 반도체 소자의 콘택 저항 패턴에 있어서, 2차 및 3차의 폴리실리콘막 패턴 사이에 형성되고 소정의 금속층 패턴에 의해 2차 및 3차의 폴리실리콘막 패턴과 서로 연결된 휴즈를 포함하고, 소정의 금속층 패턴은 서로 절연됨과 더불어 2차의 폴리실리콘막 패턴과 상기 휴즈를 연결하는 제1 금속층 패턴과, 3차의 폴리실리콘막 패턴과 휴즈를 연결하는 2차 금속층 패턴을 구비하는 것을 특징으로 한다.

Description

반도체 소자의 콘택 저항 패턴

본 발명은 반도체 소자의 패턴에 관한 것으로, 특히 콘택 누설 전류를 측정할 수 있는 반도체 소자의 콘택 저항 패턴에 관한 것이다.

일반적으로 반도체 소자의 제조 공정 시, 소자에 대한 소정의 테스트를 위하여 다이(die)와 다이 사이의 스크라이브 라인에 테스트 패턴을 형성한다.

도 1 은 반도체 소자의 테스트를 위하여 상기 스크라이브 라인에 형성된 콘택 저항 패턴을 나타낸 단면도로서, 1차의 폴리실리콘막 패턴은 도시되지 않았다.

도 1 에 도시된 바와 같이, 종래의 콘택 저항 패턴은 제1 내지 제3 N+웰(2a,2c)이 형성된 반도체 기판(1)과, 기판(1) 상에 형성되고 제1 내지 제3 N+웰(2a∼2c)의 소정 부분 상에 각각 두 개씩 형성된 제1 내지 제6 콘택홀을 구바한 제1 절연막(3)과, 상기 제2 내지 제6 콘택홀을 통하여 제2 및 제3 N+웰(2b∼2c)과 콘택하고 제1 절연막(3) 상에서 각각 절연되어 형성된 2차의 제1 및 제2 폴리실리콘막 패턴(4a,4b)과, 제1 절연막(3) 상에 형성되고 제1 절연막(3)에 구비된 제1 및 제2 콘택홀을 공유함과 더불어 2차의 제1 폴리실리콘막 패턴(4a) 상의 소정 부분에 형성된 제7 콘택홀을 구비한 제2 절연막(5)과, 상기 제1 및 제2 콘택홀을 통하여 제1 N+웰(2a)과 콘택하고 제2 절연막(5) 상에서 서로 절연된 3차의 제1 및 제2 폴리실리콘막 패턴(6a,6b)과, 제2 절연막(5) 상에 형성되고 제2 절연막(5)에 구비된 제7 콘택홀을 공유함과 더불어 3차의 제2 폴리실리콘막(6b) 상의 소정 부분에 형성된 제8 콘택홀을 구비한 제3 절연막(7)과, 상기 제7 및 제8 콘택홀을 통하여 3차의 제2 폴리실리콘막 패턴(6b) 및 2차의 제1 폴리실리콘막 패턴(4a)과 각각 콘택하는 금속층 패턴(8)으로 구성된다.

그러나, 상기한 종래의 콘택 저항 패턴에 있어서는 금속층 패턴(8)에 폴싱(forcing) 하였을 때, 3차의제2 폴리실리콘막 패턴(6b)과 2차의 제1 폴리실리콘막 패턴(4a)으로 전류가 흐르기 때문에, 원하는 방향의 누설(leakage) 전류값을 알 수가 없다. 따라서, 콘택 누설 전류 패턴을 상기 스크라이브 라인의 한정된 면적에 별도로 구비하여야 하는 문제가 있었다.

이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 2차의 폴리실리콘막 패턴을 이용한 소정의 휴즈를 구비하여 콘택 누설 전류 패턴까지 대체함으로써 한정된 스크라이브 라인의 면적을 효율적으로 이용할 수 있는 반도체 소자의 콘택 저항 패턴을 제공함에 그 목적이 있다.

도 1 은 종래의 반도체 소자의 콘택 저항 패턴을 나타낸 단면도.

도 2 는 본 발명의 실시예에 따른 반도체 소자의 콘택 저항 패턴을 나타낸 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1:반도체 기판, 2:N+웰, 3,110,130:절연막, 4:2차의 폴리실리콘막 패턴, 100:2차의 폴리실리콘막 휴즈, 6:3차의 폴리실리콘막 패턴, 120,140:금속층 패턴

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 저항 패턴은 반도체 기판 상에 서로 이격되어 형성된 소정의 웰 영역과, 상기 이격된 웰 여역의소정 부분과 각각 콘택하고 소정의 절연막에 의해 층간이 서로 절연됨과 더불어 소정의 금속층 패턴으로 서로 연결된 2차 및 3차의 폴리실리콘막 패턴을 구비한 반도체 소자의 콘택 저항 패턴에 있어서, 상기 2차 및 3차의 폴리실리콘막 패턴 사이에 형성되고 상기 소정의 금속층 패턴에 의해 상기 2차 및 3차의 폴리실리콘막 패턴과 서로 연결된 휴즈를 포함하는 것을 특징으로 한다.

또한, 상기 소정의 금속층 패턴은 서로 절연됨과 더불어 상기 2차의 폴리실리콘막 패턴과 상기 휴즈를 연결하는 제1 금속층 패턴과, 상기 3차의 폴리실리콘막 패턴과 상기 휴즈를 연결하는 제2 금속층 패턴을 구비하고, 상기 휴즈를 컷팅하면 상기 3차의 폴리실리콘막 패턴과 상기 2차의 폴리실리콘막 패턴이 각각 분리된다.

또한, 상기 휴즈는 2차의 폴리실리콘막 휴즈인 것을 특징으로 한다.

상기 구성으로 된 본 발명에 의하면, 상기 휴즈를 컷팅하여 상기 3차의 폴리실리콘막 패턴과 상기 소정의 웰영역광의 콘택 저항 누설 전류 및, 상기 2차의 폴리실리콘막 패턴과 상기 소정의 웰 영역과의 콘택 저항 누설 전류를 측정할 수 있다.

[실시예]

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 2는 본 발명의 실시예에 따른 반도체 소자의 콘택 저항 패턴을 나타낸 단면도로서, 종래와 동일한 구성에 대해서는 동일한 도면부호를 부여하는 한편 그에 대한 상세한 설명은 생략한다.

즉, 도 2에 도시된 바와 같이, 제1 N+웰(2a)과 콘택하고 제2 절연막(5) 상에 형성된 3차의 제2 폴리실리콘막 패턴(6b)과, 제2 N+웰(2b)과 콘택하고 제1 절연막(3) 상에 형성된 2차의 제1 폴리실리콘막 패턴(4a) 사이의 제1 절연막(3) 상에 2차의 폴리실리콘막 휴즈(100)를 구비한다. 또한, 제1 절연막(3) 상에 형성되고 제1 및 제2 콘택홀을 공유함과 더불어 2차의 폴리실리콘막 휴즈(100)의 소정 부분 상에 각각 형성된 제9 및 제10 콘택홀과 2차의 제1 폴리실리콘막 패턴(4a) 상에 형성된 제7 콘택홀을 구비한 제2 절연막(110)과, 상기 제7 및 제10 콘택홀을 통하여 제1 폴리실리콘막 패턴(4a) 및 2차의 폴리실리콘막 휴즈(100)와 각각 콘택하고 제2 절연막(110) 상에 형성된 제1 금속층 패턴(120)과, 제2 절연막(110) 상에 형성되고 제2 절연막(110)에 구비된 상기 제9 콘택홀을 공유함과 더불어 3차의 제2 폴리실리콘막 패턴(6a) 상에 형성된 제8 콘택홀을 구비한 제3 절연막(130)과, 상기 제8 및 제9 콘택홀을 통하여 3차의 제2 폴리실리콘막 패턴(6a) 및 2차의 폴리실리콘막 휴즈(100)와 각각 콘택하는 제2 금속층 패턴(140)으로 구성된다.

즉, 2차의 폴리실리콘막 휴즈(100)를 컷팅하면, 3차의 제1 폴리실리콘막 패턴(6a)과 제1 N+웰(2a)의 콘택 누설 전류 및 2차의 제1 폴리실리콘막 패턴(4a)과 제2 N+웰(2b)의 콘택 누설 전류를 각각 측정할 수 있다.

상기 실시예에 의하면, 2차의 폴리실리콘막 패턴을 이용한 소정의 휴즈를 구비하여 2차 및 3차의 폴리실리콘막 패턴과 각각의 웰 사이의 콘택 누설 전류를 측정할 수 있따. 즉, 콘택 저항 패턴이 콘택 누설 전류 패턴을 대체함으로써, 한정된 스크라이브 라인의 면적을 효율적으로 이용할 수 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (4)

1. 반도체 기판 상에 서로 이격되어 형성된 소정의 웰 영역과, 상기 이격된 웰 영역의 소정 부분과 각각 콘택하고 소정의 절연막에 의해층간이 서로 절연됨과 더불어 소정의 금속층 패턴으로 서로 연결된 2차 및 3차의 폴리실리콘막 패턴을 구비한 반도체 소자의 콘택 저항 패턴에 있어서,

   상기 2차 및 3차의 폴리실리콘막 패턴 사이에 형성되고 상기 소정의 금속층 패턴에 의해 상기 2차 및 3차의 폴리실리콘막 패턴과 서로 연결된 휴즈를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 저항 패턴.
2. 제 1 항에 있어서, 상기 소정의 금속층 패턴은 서로 절연됨과 더불어 상기 2차의 폴리실리콘막 패턴과 상기 휴즈를 연결하는 제1 금속층 패턴과, 상기 3차의 폴리실리콘막 패턴과 상기 휴즈를 연결하는 제2 금속층 패턴을 구비하는 것을 특징으로 하는 반도체 소자의 콘택 저항 패턴.
3. 제 1 항에 있어서, 상기 휴즈를 컷팅하면 상기 3차의 폴리실리콘막 패턴과 상기 2차의 폴리실리콘막 패턴이 각각 분리되는 것을 특징으로 하는 반도체 소자의 콘택 저항 패턴.
4. 제 1 항에 있어서, 상기 휴즈는 상기 2차의 폴리실리콘막 휴즈인 것을 특징으로 하는 반도체 소자이 콘택 저항 패턴.