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KR102715637B1 - 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 - Google Patents

발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 Download PDF

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KR102715637B1
KR102715637B1 KR1020190005451A KR20190005451A KR102715637B1 KR 102715637 B1 KR102715637 B1 KR 102715637B1 KR 1020190005451 A KR1020190005451 A KR 1020190005451A KR 20190005451 A KR20190005451 A KR 20190005451A KR 102715637 B1 KR102715637 B1 KR 102715637B1
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light
emitting
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electrode
layer
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도영락
이병주
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삼성디스플레이 주식회사
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Publication date
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Abstract

표시 장치는 기판을 포함한다. 복수의 발광 소자층들은 기판 상에 적층된다. 발광 소자층들 각각은, 기판 상에 전면적으로 배치되는 절연층, 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극, 및 제1 전극 및 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함한다.

Description

발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법{LIGHT EMITTING DEVICE, DISPLAY DEVICE HAVING THE SAME, AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명의 실시예는 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
일반적인 발광 장치는 수평 구조로 배열된 적색, 녹색, 청색 등의 상이한 색상들로 각각 발광하는 서브 화소들을 포함하며, 발광 장치의 해상도는 서브 화소들의 크기 및 이들간의 간격에 따라 제한된다.
또한, 단위 면적(예를 들어, 하나의 서브 화소에 대응하는 영역)에 배열될 수 있는 초소형의 발광 소자들의 개수에는 한계가 있어, 우수한 광량을 수득하기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 향상된 휘도 및/또는 고해상도를 가지는 발광 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 상기 표시 장치를 제조하는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 발광 장치는, 기판; 상기 기판 상에 적층된 복수의 발광 소자층들을 포함한다. 여기서, 상기 발광 소자층들 각각은, 상기 기판 상에 전면적으로 배치되는 절연층; 상기 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함한다.
일 실시예에 의하면, 상기 발광 장치는, 상기 발광 소자층들 중 상기 기판에 가장 인접한 제1 발광 소자층과 상기 기판 사이에 배치되되, 상호 이격되는 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 전극은 상기 제1 공통 전극과 중첩하고, 상기 제2 전극은 상기 제2 공통 전극과 중첩할 수 있다.
일 실시예에 의하면, 상기 발광 소자들은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
일 실시예에 의하면, 상기 발광 소자층들 각각은 단색의 광을 발산할 수 있다.
일 실시예에 의하면, 상기 발광 소자층들 중 적어도 일부는 상호 다른 색들의 광을 발산할 수 있다.
일 실시예에 의하면, 상기 발광 소자들은 상기 제1 및 제2 전극들 및 상기 절연층 사이에 배치되고, 상기 발광 소자들 각각의 일단은 상기 제1 전극과 연결되며, 상기 발광 소자들 각각의 타단은 상기 제2 전극과 연결될 수 있다.
일 실시예에 의하면, 상기 발광 소자층들은 상기 기판 상에 순차적으로 배치된 제1 발광 소자층, 제2 발광 소자층, 및 제3 발광 소자층을 포함하고, 상기 제1 발광 소자층은 제1 색으로 발광하는 제1 발광 소자들을 포함하며, 상기 제2 발광 소자층은 제2 색으로 발광하는 제2 발광 소자들을 포함하고, 상기 제3 발광 소자층은 제3 색으로 발광하는 제3 발광 소자들을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 장치는, 상기 복수의 발광 소자층들 중 상기 기판에 가장 인접한 제1 발광 소자층과 상기 기판 사이에 배치되는 격벽을 더 포함하고, 상기 기판은 발광 영역 및 상기 발광 영역을 에워싸는 비발광 영역을 포함하며, 상기 발광 소자들은 상기 기판의 발광 영역 상에 배치되고, 상기 격벽의 두께는 상기 발광 소자층들의 두께보다 클 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 기판; 복수의 트랜지스터들 및 전원선을 포함하는 회로 소자층; 상기 기판 상에 상호 이격되어 배치되는 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층; 및 상기 공통 전극층 상에 순차적으로 배치된 복수의 발광 소자층들을 포함한다. 여기서, 상기 발광 소자층들 각각은, 상기 기판 상에 전면적으로 배치되는 절연층; 상기 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함하고, 상기 제1 전극은 상기 트랜지스터들 중 하나에 연결되고, 상기 제2 전극은 상기 전원선에 연결된다.
일 실시예에 의하면, 상기 발광 소자층들은 상기 기판 상에 순차적으로 배치된 제1 발광 소자층, 제2 발광 소자층, 및 제3 발광 소자층을 포함하고, 상기 제1 발광 소자층은 제1 색으로 발광하는 제1 발광 소자들을 포함하며, 상기 제2 발광 소자층은 제2 색으로 발광하는 제2 발광 소자들을 포함하고, 상기 제3 발광 소자층은 제3 색으로 발광하는 제3 발광 소자들을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자층의 제1 전극은 상기 제1 발광 소자층의 절연층을 관통하는 제1 컨택홀을 통해 상기 트랜지스터들 중 제1 트랜지스터와 연결되고, 상기 제1 발광 소자층의 제2 전극은 상기 제1 발광 소자층의 절연층을 관통하는 제2 컨택홀을 통해 상기 전원선과 연결될 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자층은 상기 제1 전극 및 제2 전극으로부터 이격되어 배치되는 제1 브리지 패턴을 더 포함하고, 상기 제2 발광 소자층의 제1 전극은 상기 제2 발광 소자층의 절연층을 관통하여 상기 제1 브리지 패턴을 노출시키는 제3 컨택홀 및 상기 제1 발광 소자층의 상기 제1 브리지 패턴을 통해 상기 트랜지스터들 중 제2 트랜지스터와 연결되고, 상기 제2 발광 소자층의 제2 전극은 상기 제2 발광 소자층의 절연층을 관통하여 상기 제1 발광 소자층의 제2 전극을 노출시키는 제4 컨택홀을 통해 상기 제1 발광 소자층의 제2 전극과 연결될 수 있다.
일 실시예에 의하면, 상기 제3 발광 소자층의 제1 전극은 상기 제3 발광 소자층의 절연층을 관통하는 제5 컨택홀을 통해 상기 트랜지스터들 중 제3 트랜지스터와 연결되고, 상기 제3 발광 소자층의 제2 전극은 상기 제3 발광 소자층의 절연층을 관통하여 상기 제2 발광 소자층의 제2 전극을 노출시키는 제6 컨택홀을 통해 상기 제2 발광 소자층의 제2 전극과 연결될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 기판을 준비하는 단계; 상기 기판 상에 상호 이격된 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층을 형성하는 단계; 상기 공통 전극층 상에 제1 발광 소자층을 형성하는 단계; 및 상기 제1 발광 소자층 상에 제2 발광 소자층을 형성하는 단계를 포함한다. 여기서, 상기 제1 발광 소자층을 형성하는 단계는, 상기 공통 전극층 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 복수의 제1 발광 소자들을 배열하되, 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 상기 제1 발광 소자들을 배열하는 단계; 및 상기 제1 발광 소자들의 제1 단부 상에 제1 전극을, 상기 제1 발광 소자들의 제2 단부 상에 제2 전극을 각각 형성하는 단계를 포함한다.
일 실시예에 의하면, 상기 발광 소자들은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자들을 정렬하는 단계는, 상기 제1 발광 소자들을 상기 제1 절연층 상에 공급하는 단계; 및 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 제1 교류 전압을 인가하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 전극은 상기 제1 공통 전극의 적어도 일부와 중첩하고, 상기 제2 전극은 상기 제2 공통 전극의 적어도 일부와 중첩할 수 있다.
일 실시예에 의하면, 상기 제2 발광 소자층을 형성하는 단계는, 상기 제1 발광 소자층 상에 제2 절연층을 형성하는 단계; 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 복수의 제2 발광 소자들을 정렬하는 단계; 및 상기 제2 발광 소자들의 제1 단부 상에 제3 전극을, 상기 제2 발광 소자들의 제2 단부 상에 제4 전극을 각각 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자들 제1 색으로 발광하고, 상기 제2 발광 소자들은 제2 색으로 발광할 수 있다.
본 발명의 실시예에 따른 발광 장치 및 표시 장치는, 발광 소자들이 3차원으로 배치된 다층 구조의 발광 소자층들을 포함함으로써, 향상된 휘도 및 고해상도를 가질 수 있다.
본 발명의 실시예에 따른 표시 장치의 제조 방법은, 발광 소자들과 접촉하지 않는 별도의 공통 전극들을 이용하여 전계(electric field) 및 발광 소자들의 정렬을 반복적으로 수행함으로써, 다층 구조의 발광 소자층들을 포함하는 표시 장치를 제조할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 장치를 나타내는 사시도이다.
도 5는 도 4의 발광 장치의 분해 사시도이다.
도 6은 도 4의 I-I'선을 따라 자른 발광 장치의 일 예를 나타내는 단면도이다.
도 7a 내지 도 7i은 도 4의 발광 장치의 제조 과정을 설명하는 도면들이다.
도 8a 내지 도 8e는 도 7e의 제1 및 제2 전극들을 형성하는 과정을 설명하는 도면들이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 10a 내지 도 10c는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다.
도 11은 도 9의 표시 장치의 일 예를 나타내는 단면도이다.
도 12a 내지 도 12c는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도들이다.
도 13은 도 12c의 II-II'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 14는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 15는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 16은 도 15의 III-III'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1a 및 도 1b에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수도 있다.
제1 도전형 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑될 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전형 반도체층(11)을 구성할 수 있다. 제1 도전형 반도체층(11)의 두께는 500nm 내지 5㎛일 수 있으나, 이에 한정되는 것은 아니다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계가 인가 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다. 활성층(12)의 두께는 10nm 내지 200nm 일 수 있으나, 이에 한정되는 것은 아니다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)의 타입과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑될 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다. 제2 도전형 반도체층(1)의 두께는 50nm 내지 500nm일 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 발광 소자(LD)는 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 발광 소자(LD)는 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 구성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 전극층들(14, 15) 각각의 두께는 1nm 내지 200nm일 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 표면에 절연성 피막(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함으로써, 발광 소자(LD)의 표면 결함이 최소화되고, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 또한, 발광 소자(LD)에 절연성 피막(INF)을 형성함으로써, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되더라도, 발광 소자들(LD)의 사이에서 원하지 않는 단락이 방지될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정(예를 들어, 코팅)을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 용액 내에서 응집하지 않고 균일하게 분산될 수 있다. 여기서, 발광 영역은 발광 소자들(LD)에 의해 광이 발산되는 영역으로, 광이 발산되지 않은 비발광 영역과 구별될 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 복수의 초소형 발광 소자들(LD)을 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 발광 장치를 나타내는 사시도이다. 도 4에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 장치의 일 예로서, 발광 장치(EU)가 도시되어 있다. 또한, 도 4에는 발광 장치(EU)의 단위 발광 영역을 중심으로 발광 장치(EU)가 간략하게 도시되어 있다. 여기서, 단위 발광 영역은 광은 발산되는 단위 영역으로, 예를 들어, 독립적으로 휘도 및/또는 발산되는 광의 색상이 조절될 수 있는 영역일 수 있다.
도 5는 도 4의 발광 장치의 분해 사시도이다. 도 5에는 도 4에 포함된 층들이 분리되어 도시되어 있다. 도 6은 도 4의 I-I'선을 따라 자른 발광 장치의 일 예를 나타내는 단면도이다.
도 4 내지 도 6을 참조하면, 발광 장치(EU)는 기판(SUB), 공통 전극층(AEL), 및 발광 소자층들(LDL1, LDL2, LDL3)을 포함할 수 있다.
기판(SUB)은 발광 장치(EU)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성(flexibility) 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
공통 전극층(AEL)(또는, 정렬 전극층)은 기판(SUB) 상에 배치되고, 제1 공통 전극(AELT1)(또는, 제1 정렬 전극) 및 제2 공통 전극(AELT2)(또는, 제2 정렬 전극)을 포함할 수 있다.
제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2)은 단위 발광 영역 내에서 상호 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다.
실시예들에 따라, 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2) 각각은 줄기 전극 및 적어도 하나의 가지 전극(이하, 가지 전극이라 함)을 포함할 수 있다. 줄기 전극은 단위 발광 영역 내에서 제2 방향(DR2)으로 연장할 수 있다. 발광 장치(EU)가 복수의 단위 발광 영역들을 포함하는 경우, 줄기 전극은 해당 발광 영역으로부터 다른 발광 영역까지 연장할 수 있다. 가지 전극은 줄기 전극으로부터 제2 방향(DR2)과 교차하는 제1 방향(DR1) 방향으로 연장할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 줄기 전극으로부터 분기된 4개의 가지 전극들을 포함할 수 있다. 제1 공통 전극(AELT1)의 가지 전극과 제2 공통 전극(AELT2)의 가지 전극은 소정 간격을 가지고 제2 방향(DR2)을 따라 교번하여 배치될 수 있다. 제1 공통 전극(AELT1)의 가지 전극과 제2 공통 전극(AELT2)의 가지 전극 간의 이격 거리(또는, 간격)는 발광 소자들(LD) 각각의 길이보다 작거나 같을 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 선폭 및 두께는 인가되는 전압에 따라 변할 수 있으나, 예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 선폭은 100nm 내지 50㎛ 이고, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 두께는 0.1㎛ 내지 10㎛ 일수 있다.
다만, 제1 및 제2 공통 전극들(AELT1, AELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
한편, 도 4에서 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 4개의 가지 전극들을 포함하는 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 한정되는 것은 아니다. 예를 들어, 도 4에서 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 3개 이하, 또는 5개 이상의 가지 전극들을 포함하거나, 다른 예로, 제1 공통 전극(AELT1)은 2개의 가지 전극을 포함하고, 제2 공통 전극(AELT2)은 하나의 가지 전극을 포함할 수도 있다(도 12a 참조).
제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
실시예들에서, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 공통 전극(AELT1)은 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있고, 제2 공통 전극(AELT2)은 제2 반사 전극 및 제2 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다.
제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 반사 전극은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
발광 소자층들(LDL1, LDL2, LDL3)은 기판(SUB) 및 공통 전극층(AEL) 상에 제3 방향(DR3)을 따라 순차적으로 배치될 수 있다. 여기서, 제3 방향(DR3)은 제1 및 제2 방향들(DR1, DR2)에 실질적으로 수직할 수 있다.
실시예들에서, 발광 소자층들(LDL1, LDL2, LDL3)은 제1 발광 소자층(LDL1)(또는, 제1 발광 유닛, 제1 발광 전극 어셈블리), 제1 발광 소자층(LDL1) 상에 배치된 제2 발광 소자층(LDL2)(또는, 제2 발광 유닛, 제2 발광 전극 어셈블리), 및 제2 발광 소자층(LDL2) 상에 배치된 제3 발광 소자층(LDL3)(또는, 제3 발광 유닛, 제3 발광 전극 어셈블리)을 포함할 수 있다. 다만, 발광 소자층들(LDL1, LDL2, LDL3)이 이에 한정되는 것은 아니며, 발광 소자층들(LDL1, LDL2, LDL3)은 2개, 또는 4개 이상의 발광 소자층들을 포함할 수도 있다. 이하에서는, 발광 장치(EU)가 제1 발광 소자층(LDL1), 제2 발광 소자층(LDL2), 및 제3 발광 소자층(LDL3)을 포함하는 것으로 가정하여, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)을 설명하기로 한다.
제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3) 각각은 절연층(INS), 제1 전극(ELT1), 제2 전극(ELT2), 및 발광 소자들(LD)을 포함할 수 있다. 여기서, 발광 소자들(LD) 각각은 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 막대형 발광 다이오드일 수 있다. 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)은 상호 실질적으로 동일하거나 유사하므로, 제1 발광 소자층(LDL1)을 중심으로, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)을 포괄하여 설명하기로 한다.
제1 발광 소자층(LDL1)은 기판(SUB)에 배치되고, 제1 절연층(INS1), 제1 및 제2 전극들(ELT1, ELT2) 및 제1 발광 소자들(LD1)을 포함할 수 있다.
제1 절연층(INS1)은 기판(SUB) 및 공통 전극층(AEL) 상에 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 공통 전극들(AELT1, AELT2)의 적어도 일부를 커버하거나, 기판(SUB) 상에 전면적으로 배치될 수 있다.
제1 절연층(INS1)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 발광 소자들(LD1)은 제1 절연층(INS1) 상에 배치될 수 있다.
실시예에 따라, 발광 소자들(LD)(또는, 제1 발광 소자들(LD1)) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 발광 소자들(LD) 각각은, 도 1a 내지 도 3b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다. 다만, 본 발명에 적용될 수 있는 발광 소자들(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD)은 성장 방식으로 형성되며, 일 예로 나노 스케일 내지 마이크로 스케일의 크기를 가진 코어-쉘 구조의 발광 다이오드일 수도 있다.
실시예에 따라, 발광 소자들(LD)은, 평면도 상, 상호 마주하는 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2) 사이에(또는, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에) 배치될 수 있다. 발광 소자들(LD)은 제2 방향(DR2)으로 정렬(또는, 배열)되고, 즉, 발광 소자들(LD)의 길이 방향은 제2 방향(DR2)과 일치할 수 있다. 다만, 발광 소자들(LD)의 정렬 방향이 이에 한정되는 것은 아니다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
실시예에 따라, 제1, 제2 및 제3 발광 소자층(LDL1, LDL2, LDL3) 각각은 단색의 광을 방출하되, 제1, 제2 및 제3 발광 소자층(LDL1, LDL2, LDL3) 중 적어도 일부는 상호 상이한 색상들(또는, 단색들)의 광을 방출할 수 있다.
예를 들어, 제1 발광 소자층(LDL1)은 제1 색으로 발광하는 제1 발광 소자들(LD1)을 포함하고, 제2 발광 소자층(LDL2)은 제2 색으로 발광하는 제2 발광 소자들(LD2)을 포함하며, 제3 발광 소자층(LDL3)은 제3 색으로 발광하는 제3 발광 소자들(LD3)을 포함할 수 있다. 예를 들어, 제1 발광 소자들(LD1) 각각은 적색으로 발광하는 적색 발광 다이오드이고, 제2 발광 소자들(LD2) 각각은 녹색으로 발광하는 녹색 발광 다이오드이며, 제3 발광 소자들(LD3) 각각은 청색으로 발광하는 청색 발광 다이오드 일 수 있다.
다만, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)이 이에 한정되는 것은 아니며, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)(또는, 제1 내지 제3 발광 소자들(LD1, LD2, LD3))은 상호 동일한 색상의 광을 방출할 수도 있다.
발광 소자들(LD)은 해당 발광 소자층의 제1 및 제2 전극들(ELT1, ELT2)을 통해 서로 병렬로 연결될 수 있다.
발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다. 또한, 발광 소자들(LD) 각각은 제1 및 제2 전극들(ELT1, ELT2) 및 제1 절연층(INS1) 사이에 배치되고, 발광 소자들(LD) 각각의 일단은 제1 전극(ELT1)과 접촉하거나 연결되고, 발광 소자들(LD) 각각의 타단은 제2 전극(ELT2)과 접촉하거나 연결될 수 있다.
단위 발광 영역에 배치된 발광 소자들(LD)이 모여 하나의 광원(또는, 하나의 화소(PXL))를 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 발광 장치(EU)(또는, 하나의 화소(PXL))에 구동 전류가 흐르게 되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 구동 전류에 대응하는 휘도로 발광 할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 단위 발광 영역 내에서 상호 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)의 형상 및 배치 관계는, 제1 및 제2 공통 전극들(AELT1, AELT2)의 형상 및 배치 관계와 각각 실질적으로 동일하거나 유사할 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2) 중 적어도 하나는 제1 및 제2 공통 전극들(AELT1, AELT2)과 분리되고, 제1 절연층(INS1)(또는, 절연층(INS))에 의해 제1 및 제2 공통 전극들(AELT1, AELT2)으로부터 전기적으로 절연될 수 있다. 이 경우, 제1 및 제2 공통 전극들(AELT1, AELT2)에 발광 소자들(LD)을 정렬하기 위한 전압(예를 들어, 교류 전압)이 인가되는 경우, 제1 및 제2 전극들(ELT1, ELT2) 사이에 연결된 발광 소자들(LD)이 전압에 의해 손상되는 것이 방지될 수 있다. 다만, 이에 제한되는 것은 아니며, 예를 들어, 제1 전극(ELT1)은 제1 공통 전극(AELT1)과 전기적으로 분리되되, 제2 전극(ELT2)는 제2 공통 전극(AELT2)과 전기적으로 연결될 수도 있다.
실시예들에 따라, 제1 전극(ELT1)은 적어도 하나의 제1 서브 전극(ELT_S1)(이하, 제1 서브 전극(ELT_S1)이라 함)을 포함하고, 제2 전극(ELT2)은 적어도 하나의 제2 서브 전극(ELT_S2)(이하, 제2 서브 전극(ELT_S2)라 함)을 포함할 수 있다. 제1 서브 전극(ELT_S1) 및 제2 서브 전극(ELT_S2) 각각은 단위 발광 영역 내에서 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다.
제1 서브 전극(ELT_S1)는 제1 공통 전극(AELT1)의 가지 전극과 중첩하고, 제2 서브 전극(ELT_S2)는 제2 공통 전극(AELT2)의 가지 전극과 중첩할 수 있다. 제1 서브 전극(ELT_S1)는 제1 공통 전극(AELT1)의 가지 전극과 동일한 선폭을 가지고, 제1 공통 전극(AELT1)과 완전 중첩할 수 있다. 유사하게, 제2 서브 전극(ELT_S2)는 제2 공통 전극(AELT2)의 가지 전극과 동일한 선폭을 가지고, 제2 공통 전극(AELT2)과 완전 중첩할 수 있다.
실시예들에 따라, 제1 전극(ELT1)은 제1 서브 전극(ELT_S1)에 연결되는 제1 연결 전극(CNL1)을 더 포함할 수 있다. 예를 들어, 제1 연결 전극(CNL1)은 제2 방향(DR2)으로 연장하며, 제1 서브 전극(ELT_S1)과 일체로 연결될 수 있다. 일 예로, 제1 서브 전극(ELT_S1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 서브 전극(ELT_S1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 서브 전극(ELT_S1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제1 연결 전극(CNL1)은 제1 공통 전극(AELT1)의 줄기 전극과 중첩할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 연결 전극(CNL1)은 제1 공통 전극(AELT1)의 선폭과 다른 선폭을 가지며, 제1 연결 전극(CNL1)과 일부 중첩하거나, 중첩하지 않을 수도 있다.
유사하게, 제2 전극(ELT2)은 제2 서브 전극(ELT_S2)에 연결되는 제2 연결 전극(CNL2)을 더 포함할 수 있다. 제2 연결 전극(CNL2)의 배치 및 제2 서브 전극(ELT_S2)과의 연결 관계는, 제1 연결 전극(CNL1)의 배치 및 제1 서브 전극(ELT_S1)과의 연결 관계와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다. 제2 연결 전극(CNL2)은 해당 단위 발광 영역으로부터 다른 단위 발광 영역들까지 연장할 수 있다.
실시예에 따라, 제1 전극(ELT1)은, 발광 소자들(LD)의 제1 단부(EP1) 상에 형성되어, 발광 소자들(LD)의 제1 단부(EP1)에 물리적 및/또는 전기적으로 연결될 수 있다. 유사하게, 제2 전극(ELT2)은 발광 소자들(LD)의 제2 단부(EP2) 상에 형성되어, 발광 소자들(LD)의 제2 단부(EP2)에 물리적 및/또는 전기적으로 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 알루미늄(Al), 타이타늄(Ti), 인듐(In), 금(Au) 및 은(Ag)으로 이루어진 군에서 선택된 어느 하나 이상의 금속물질, 또는 ITO(Indium Tin Oxide), ZnO:Al 및 CNT-전도성 고분자 복합체로 이루어진 군에서 선택 어느 하나 이상의 투명물질을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)이 2종 이상의 전극 형성 물질을 포함하는 경우, 제1 및 제2 전극들(ELT1, ELT2)은 2종 이상의 전극 형성 물질이 적층된 구조를 가질 수 있다.
도 4 내지 도 6을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 발광 장치(EU)는 적층된 복수의 발광 소자층들(LDL1, LDL2, LDL3)(또는, 발광 유닛들, 발광 전극 어셈블리들)을 포함할 수 있다. 발광 유닛은, 3차원 적층 구조의 발광 소자층들(LDL1, LDL2, LDL3)을 포함할 수 있다. 따라서, 한정된 영역(즉, 단위 발광 영역)에서, 단위 면적당 실장되는 발광 소자들(LD)의 개수가 증가하고, 발광 장치(EU)(또는, 표시 장치)의 휘도가 향상될 수 있다.
또한, 발광 소자층들(LDL1, LD2, LDL3)이 적색, 녹색 및 청색 서브 화소들을 각각 구성하는 경우, 하나의 화소(즉, 풀 칼라(full color)로 발광하는 화소)는 하나의 단위 발광 영역에서 풀 칼라의 발광 장치(EU)를 구성할 수 있다. 즉, 한정된 영역(즉, 단위 발광 영역)에 상호 다른 색상들의 발광 소자층들(LDL1, LDL2, LDL3)이 배치됨으로써, 고분해능(또는, 고해상도)을 가지는 발광 장치(또는, 표시 장치)가 구현될 수 있다.
도 7a 내지 도 7i은 도 4의 발광 장치의 제조 과정을 설명하는 도면들이다.
먼저 도 4 및 도 7a를 참조하면, 기판(SUB)(또는, 기판(SUB)의 단위 발광 영역) 상에 제1 및 제2 공통 전극들(AELT1, AELT2)(또는, 공통 전극층(AEL))이 형성될 수 있다.
기판(SUB)의 면적과 모양은 제한이 없으며, 기판(SUB) 상에 형성될 제1 및 제2 공통 전극들(AELT1, AELT2)의 면적, 발광 소자들(LD)의 크기 및 실장 개수 등을 고려하여 변할 수 있다. 기판(SUB)의 두께는 100㎛~1mm일 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2)의 면적(또는, 단위 전극 면적)은 약 10㎛2 내지 100cm2일 수 있다.
이후, 도 7b에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2) 상에 제1 절연층(INS1)이 형성될 수 있다.
실시예에 따라, 제1 절연층(INS1)은 플라즈마화학기상증착(PECVD), e-빔 증착법, 원자층증착법, 스퍼터링 증착법 중 어느 하나를 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 절연층(INS1)은 SiO2, Si3N4, SiNx, Al2O3, HfO2, Y2O3 및 TiO2 중에서 선택된 적어도 하나의 재료를 포함할 수 있다. 또한, 제1 절연층(INS1)은 1 nm 내지 100 ㎛의 두께를 가질 수 있으며, 제1 및 제2 공통 전극들(AELT1, AELT2)에 인가되는 전원의 전압(예를 들어, 정렬 전압), 발광 소자들(LD)의 길이, 제1 및 제2 공통 전극들(AELT1, AELT2) 간 거리 등에 따라 달라질 수 있다.
이후, 도 7c에 도시된 바와 같이, 제1 발광 소자들(LD1)은 제1 용액(SOL1) 내에 분산된 형태로 준비되어, 제1 절연층(INS1) 상에 공급될 수 있다.
제1 용액(SOL1)은 제1 발광 소자들(LD1)을 분산용매에 혼합하여 제조될 수 있다. 분산용매는 잉크 또는 페이스트 상일 수 있으며, 용매는 휘발성 용매로, 아세톤, 물, 알코올 및 톨루엔 중에서 선택된 적어도 하나일 수 있다. 다만, 분산용매의 종류는 앞에서 언급한 것에 제한되는 것은 아니며 제1 발광 소자들(LD1)에 물리적, 화학적 영향을 미치지 않으면서 잘 증발할 수 있는 용매의 경우 제한 없이 사용될 수 있다. 제1 용액(SOL1)은 분산용매의 중량을 기준으로 0.001 내지 100 중량%의 제1 발광 소자들(LD1)을 포함할 수 있다. 제1 용액(SOL1)이 0.001 중량% 미만의 제1 발광 소자들(LD1)을 포함하는 경우, 전극들(예를 들어, 제1 및 제2 전극들(ELT1, ELT2))에 연결되는 제1 발광 소자들(LD1)의 개수가 적을 수 있다. 이와 달리, 제1 용액(SOL1)이 100 중량%을 초과하는 제1 발광 소자들(LD1)을 포함하는 경우, 제1 발광 소자들(LD1) 상호 간에 정렬이 방해될 수 있다.
이후, 도 7d에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2)에 소정의 전압이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전계가 형성되면서, 평면도 상 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 제1 발광 소자들(LD1)이 자가 정렬하게 된다. 제1 발광 소자들(LD1)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 절연층(INS1) 상에 발광 소자들(LD)이 안정적으로 배열될 수 있다.
예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2)에 제1 전압(V1)이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전기장이 형성되어 제1 발광 소자들(LD1)에 분극이 발생할 수 있다. 이에 따라, 제1 발광 소자들(LD1)은 인접한 공통 전극간의 정전기적 인력에 의하여 배향 경향성을 가지고 배열될 수 있다. 제1 공통 전극(AELT1)이 양극이고 제2 공통 전극(AELT2)이 음극일 경우, 제1 발광 소자들(LD1)의 음전하를 띄는 일단부가 제1 공통 전극(AELT1)의 위치에 대응하여 제1 절연층(INS1) 상에 위치하고, 양전하를 띄는 타단부가 제2 공통 전극(AELT2)의 위치에 대응하여 제1 절연층(INS1) 상에 위치할 수 있다.
실시예들에서, 제1 전압(V1)은 0.1V 내지 2000V의 전압 레벨을 가질 수 있다. 제1 전압(V1)의 전압 레벨이 0.1V 미만인 경우, 제1 발광 소자들(LD1)의 정렬 효율이 저하될 수 있다. 제1 전압(V1)의 전압 레벨이 2000 V를 초과하는 경우, 제1 절연층(INS1)이 파괴되어 누설 전류, 전기적 단락 또는 전극 손상이 발생할 수 있다. 또한, 제1 전압(V1)의 주파수는 10 Hz 내지 100 GHz일 수 있으며, 예를 들어, 제1 전압(V1)은 90 kHz 내지 100 MHz인 사인파(sine wave)일 수 있다. 주파수가 10 Hz 미만일 경우, 실장되는 제1 발광 소자들(LD1)의 개수가 현저히 저하되고, 제1 발광 소자들(LD1)의 배향성도 매우 불규칙해 질 수 있다. 주파수가 100 GHz를 초과하는 경우, 제1 발광 소자들(LD1)이 빠르게 변화하는 교류전원에 대해 적응하지 못하여, 제1 발광 소자들(LD1)의 실장성이 낮아지고, 배향 경향성도 감소될 수 있다.
이후, 도 7e에 도시된 바와 같이, 제1 발광 소자들(LD1)의 양 단부들 상에 제1 전극(ELT1) 및 제2 전극(ELT2)이 각각 형성될 수 있다. 제1 발광 소자들(LD1)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)이 형성되는 과정에 대해서는 도 8a 내지 도 8e를 참조하여 후술하기로 한다.
이후, 도 7f에 도시된 바와 같이, 제1 발광 소자층(LDL1)(즉, 제1 절연층(INS1), 제1 발광 소자들(LD1), 및 제1 및 제2 전극들(ELT1, ELT2)) 상에 제2 절연층(INS2)이 형성될 수 있다. 제2 절연층(INS2)의 형성 방법은 제1 절연층(INS1)의 형성 방법과 실질적으로 동일하거나 유사할 수 있다.
이후, 도 7g에 도시된 바와 같이, 제2 발광 소자들(LD2)은 제2 용액(SOL2) 내에 분산된 형태로 준비되어, 제2 절연층(INS2) 상에 공급될 수 있다. 도 7h에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2)에 제2 전압(V2)이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전계가 형성되면서, 평면도 상 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 제2 발광 소자들(LD2)이 자가 정렬하게 된다. 이후, 도 7i에 도시된 바와 같이, 제2 발광 소자들(LD2)의 양 단부들 상에 제1 전극(ELT1) 및 제2 전극(ELT2)이 각각 형성될 수 있다.
즉, 도 7b 내지 도 7e에 도시된 제1 발광 소자층(LDL1, 도 5 참조)을 형성하는 과정이 1회 반복되어, 제2 발광 소자층(LDL2, 도 5 참조)이 형성될 수 있다. 유사하게, 도 7f 내지 도 7i에 도시된 제2 발광 소자층(LDL2, 도 5 참조)을 형성하는 과정이 1회 추가 반복되어, 제3 발광 소자층(LDL3, 도 5 참조)이 형성될 수 있다.
실시예들에서, 제2 발광 소자층(LDL2)의 형성시 제1 및 제2 공통 전극들(AELT1, AELT2)에 인가되는 제2 전압(V2)은, 제1 발광 소자층(LDL1)의 형성시 제1 및 제2 전극들(AELT1, AELT2)에 인가되는 제1 전압(V1)과 비교하여, 상대적으로 큰 전압 레벨 및/또는 주파수를 가질 수 있다. 즉, 제2 발광 소자층(LDL2)의 형성시 전계가 상대적으로 감소될 수 있으므로, 제2 전압(V2)의 전압 레벨 및/또는 주파수를 상승시켜, 전계 감소를 보완하고, 제2 발광 소자층(LDL2)에 실장되는 제2 발광 소자들(LD2)의 개수를 제1 발광 소자들(LD1)의 개수에 맞출 수 있다. 유사하게, 제3 발광 소자층(LDL3)의 형성시 제1 및 제2 공통 전극들(AELT1, AELT2)에 인가되는 제3 전압은, 제2 발광 소자층(LDL2)의 형성시 제1 및 제2 전극들(AELT1, AELT2)에 인가되는 제2 전압(V2)과 비교하여, 상대적으로 큰 전압 레벨 및/또는 주파수를 가질 수도 있다. 다만, 이에 한정되는 것은 아니며, 제1 전압(V1), 제2 전압(V2) 및 제3 전압은 동일한 전압 레벨 및 주파수를 가질 수도 있다.
도 8a 내지 도 8e는 도 7e의 제1 및 제2 전극들을 형성하는 과정을 설명하는 도면들이다. 도 8a 내지 도 8e의 제1 및 제2 전극들(ELT1, ELT2)을 형성하는 과정은, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3) 각각에 적용되므로, 도 8a 내지 도 8e에서는 제1 및 제2 전극들(ELT1, ELT2)의 하부에 위치하는 구성(예를 들어, 기판(SUB), 다른 발광 소자층 등)이 공통 전극층(AEL)으로 간략하게 도시되었다.
먼저 도 7e 및 도 8a를 참조하면, 일면 상에 발광 소자들(LD)이 정렬된 공통 전극층(AEL)이 준비될 수 있다.
도 8b에 도시된 바와 같이, 공통 전극층(AEL) 상이 광 포토레지스트(photo resist)가 코팅되거나 포토레지스트층(PR)이 형성될 수 있다. 포토레지스트층(PR)은 해당 분야에서 통상적으로 사용되는 포토레지스트를 포함할 수 있다. 포토레지스트는 스핀코팅, 스프레이코팅 및 스크린 프린팅 중 어느 하나를 통해, 공통 전극층(AEL) 상에 코팅될 수 있다. 포토레지스트층(PR)의 두께는 공통 전극층(AEL) 상에 형성될 제1 및 제2 전극들(ELT1, ELT2)의 두께를 고려하여 변할 수 있으며, 예를 들어, 0.1㎛ 내지 10 ㎛의 두께를 가질 수 있다. 다만, 이에 한정되는 것은 아니다.
이후, 도 8c에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2)에 대응하는 패턴이 그려진 마스크(MASK)가 포토레지스트층(PR) 상에 배치되고, 마스크(MASK)의 상부에서 자외선이 노광(또는, 조사)될 수 있다.
이후, 도 8d에 도시된 바와 같이, 포토레지스트층(PR)을 일반적인 포토레지스트 용매에 침지시켜, 포토레지스트층(PR)의 노광된 부분이 제거될 수 있다. 즉, 포토레지스트층(PR) 중에서 제1 및 제2 전극들(ELT1, ELT2)이 형성될 부분이 제거될 수 있다.
이후, 도 8e에 도시된 바와 같이, 포토레지스트층(PR) 상에 전극 형성 물질이 증착될 수 있다. 전극 형성 물질은 제1 및 제2 전극들(ELT1, ELT2)를 구성하는 물질과 동일할 수 있다.
전극 형성 물질이 증착된 이후, 포토레지스트 제거제를 이용하여 공통 전극층(AEL) 상에 코팅된 포토레지스트층(PR)가 제거될 수 있다. 여기서, 포토레지스트 제거제는 아세톤, N-메틸피롤리돈(1-Methyl-2-pyrrolidone, NMP) 및 디메틸설폭사이드(Dimethyl sulfoxide, DMSO) 중 어느 하나일 수 있다.
포토레지스트(PR)가 제거됨에 따라, 공통 전극층(AEL) 상에 제1 및 제2 전극들(ELT1, ELT2)가 형성될 수 있다.
한편, 도 8a 내지 도 8e에서, 제1 및 제2 전극들(ELT1, ETL2)가 제조되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 도 8a 내지 도 8e의 제조 방법은, 제1 및 제2 공통 전극들(AELL1, AELT2)에도 적용될 수 있다. 즉, 제1 및 제2 공통 전극들(AELL1, AELT2) 및 제1 및 제2 전극들(ELT1, ELT2)은 동일한 제조 방법을 통해 형성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 9에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD) 또는 도 4에서 설명한 발광 장치(EU)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 9에는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 9를 참조하면, 표시 패널(PNL)은, 기판(SUB)과, 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 기판(SUB)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 기판(SUB)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 도 4를 참조하여 설명한 기판(SUB)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소(PXL)가 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 기판(SUB)은, 화소(PXL)(또는, 화소들(PXL1, PXL2, PXL3))가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)는 3차원 구조의 발광 소자층들을 포함할 수 있다. 예를 들어, 화소(PXL)는 도 4를 참조하여 설명한 발광 장치(EU)와 실질적으로 동일한 구조를 가질 수 있다.
도 9에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시 장치의 화소로 구성될 수 있다.
도 10a 내지 도 10c는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다. 도 10a 내지 도 10c에는, 능동형 표시 장치(일 예로, 능동형 발광 표시 장치)에 구비될 수 있는 화소(PXL)의 서로 다른 실시예들이 도시되어 있다.
먼저 도 10a를 참조하면, 화소(PXL)는, 발광 유닛(LSU)과, 발광 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다. 화소(PXL)는 도 4를 참조하여 설명한 복수의 발광 소자층들(예를 들어, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3))을 포함하므로, 화소(PXL)는 발광 소자층들에 대응하는 복수의 발광 유닛들과, 발광 유닛들(예를 들어, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3))을 상호 독립적으로 구동하기 위한 복수의 화소 회로들(예를 들어, 3개의 화소 회소들)을 포함할 수 있다.
실시예에 따라, 발광 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS) 간의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 10a에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 다른 예로, 적어도 하나의 화소(PXL)는 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
발광 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 화소 회로(PXC)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 10a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 10b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 10b에 도시된 화소(PXL)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 10a의 화소 회로(PXC)와 실질적으로 유사할 수 있다. 따라서, 도 10b의 화소(PXL)에 대한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 10a 및 도 10b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 유닛(LSU)의 제1 전극과 초기화 전원(Vint)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(LSU)의 제1 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 10c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다. 또한, 이 경우 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나를 제어하기 위한 제어 신호(일 예로, 주사 신호 및/또는 데이터 신호)의 전압 레벨은 변경될 수 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 10a 내지 도 10c에 도시된 실시예들에 한정되지는 않으며, 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 11은 도 9의 표시 장치의 일 예를 나타내는 단면도이다.
도 9 및 도 11을 참조하면, 표시 장치는 기판(SUB), 화소 회로층(PCL), 공통 전극층(AEL), 및 복수의 발광 소자층들(LDL1, LDL2, LDL3)을 포함할 수 있다. 기판(SUB), 공통 전극층(AEL) 및 발광 소자층들(LDL1, LDL2, LDL3)은, 도 4 내지 도 6을 참조하여 설명한 기판(SUB), 공통 전극층(AEL) 및 발광 소자층들(LDL1, LDL2, LDL3)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
화소 회로층(PCL)은 기판(SUB) 및 발광 소자층들(LDL1, LDL2, LDL3) 사이에, 또는 기판(SUB) 및 공통 전극층(AEL) 사이에 배치될 수 있다. 화소 회로층(PCL)은 도 5a 내지 도 5c를 참조하여 설명한 화소 회로(PXC)를 포함할 수 있다.
도 11에서 화소 회로층(PCL)은 기판(SUB) 및 발광 소자층들(LDL1, LDL2, LDL3) 사이에 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 화소 회로층(PCL)은 기판(SUB) 및 발광 소자층들(LDL1, LDL2, LDL3) 상에 배치되고, 발광 소자층들(LDL1, LDL2, LDL3)로부터 발산된 광을 제3 방향(DR3)으로 투과시키는 투과부(또는, 개구부)를 포함할 수도 있다. 즉, 화소 회로층(PCL)의 배치는 다양하게 변형될 수 있다.
도 12a 내지 도 12c는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도들이다. 도 12a 내지 도 12c에는 화소(PXL)의 발광 소자들(LD)이 배치되는 발광 소자층들을 중심으로 화소(PXL)의 구조가 도시되어 있다. 도 12a에는 도 11을 참조하여 설명한 제1 발광 소자층(LDL1)이 도시되고, 도 12b에는 제2 발광 소자층(LDL2)이 도시되며, 도 12c에는 제3 발광 소자층(LDL3)이 도시되어 있다.
도 9, 도 12a 내지 도 12c를 참조하면, 화소(PXL)는 기판(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다. 발광 영역(EMA)은 발광 영역(EMA)을 둘러싸는 화소 정의막(예를 들어, 격벽, 도 16 참조)에 의해 정의될 수 있다.
화소(PXL)는 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)에 각각 대응하는 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)을 포함할 수 있다. 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)은 화소 영역(PXA) 내에서 제1 방향(DR1)을 따라 순차적으로 배치될 수 있으나, 이는 예시적인 것으로 화소 회로들(PXC1, PXC12, PXC3)의 배치가 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)은 도 11을 참조하여 설명한 화소 회로층(PCL)(또는, 트랜지스터 등의 회로 소자를 포함하는 회로 소자층)에 형성될 수 있다.
도 12a에 도시된 바와 같이, 화소(PXL)는, 제1 발광 소자층(LDL1)의 화소 영역(PXA)(또는, 발광 영역(EMA))에서, 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 제1 발광 소자들(LD1)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 및 제1 발광 소자들(LD1)은, 도 4를 참조하여 설명한 제1 및 제2 전극들(ELT1, ELT2) 및 제1 발광 소자들(LD1)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 제1 발광 소자층(LDL1)의 제1 전극(ELT1)은 제1 돌출부(ELT_P1)를 포함할 수 있다. 제1 돌출부(ELT_P1)는 제1 화소 회로(PXC1)에 대응하는 제1 전극(ELT1)의 일 부분으로부터 비발광 영역으로(즉, 발광 영역(EMA)의 외부로) 돌출 형성될 수 있다.
제1 전극(ELT1)은 제1 돌출부(ELT_P1) 및 제1 컨택홀(CH1)을 통해 제1 화소 회로(PXC), 일 예로 도 10a 내지 도 10c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다. 실시예에 따라, 제1 컨택홀(CH1)은 발광 영역(EMA)의 외부에 배치될 수 있다. 다만 이에 한정되는 것은 아니며, 예를 들어, 제1 컨택홀(CH1)은 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예들에 따라, 화소(PXL)는, 제1 발광 소자층(LDL1)의 화소 영역(PXA)에서 배치된 브리지 패턴들(BRP1, BRP2)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는 제1 및 제2 브리지 패턴들(BRP1, BRP2)을 더 포함하고, 제1 브리지 패턴(BRP1)은 화소(PXL)의 비발광 영역에서 제2 화소 회로(PXC2)에 대응하여 배치되되, 제1 및 제2 전극들(ELT1, ELT2)로부터 이격될 수 있다. 제1 브리지 패턴(BRP1)은 제2 발광 소자층(LDL2)의 제1 전극(ELT1)을 제2 화소 회로(PXC2)에 연결하는데 이용될 수 있다. 제1 브리지 패턴(BPR1)과 유사하게, 제2 브리지 패턴(BRP2)은 화소(PXL)의 비발광 영역에서 제3 화소 회로(PXC3)에 대응하여 배치되되, 제1 및 제2 전극들(ELT1, ELT2)로부터 이격될 수 있다. 제2 브리지 패턴(BRP2)은 제3 발광 소자층(LDL3)의 제1 전극(ELT1)을 제3 화소 회로(PXC3)에 연결하는데 이용될 수 있다. 실시예에 따라, 제1 및 제2 브리지 패턴들(BRP1, BRP2) 중 적어도 하나는 생략될 수도 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 컨택홀(CH2) 및 이에 연결된 전원선(미도시)을 통해 전원(예를 들어, 도 10a를 참조하여 설명한 제2 전원(VSS))에 접속될 수 있다. 실시예에 따라, 제2 컨택홀(CH2)은 화소(PXL)의 발광 영역(EMA)의 외부에 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 컨택홀(CH2)은 발광 영역(EMA)의 내부에 배치될 수도 있다.
도 12b에 도시된 바와 같이, 화소(PXL)는, 제2 발광 소자층(LDL2)의 화소 영역(PXA)(또는, 발광 영역(EMA))에서, 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 및 제2 발광 소자들(LD2)은, 도 4를 참조하여 설명한 제1 및 제2 전극들(ELT1, ELT2) 및 제2 발광 소자들(LD2)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 제2 발광 소자층(LDL2)의 제1 전극(ELT1)은 제2 돌출부(ELT_P2)를 포함할 수 있다. 제2 돌출부(ELT_P2)는 제2 화소 회로(PXC2)에 대응하는 제1 전극(ELT1)의 일 부분으로부터 비발광 영역으로(즉, 발광 영역(EMA)의 외부로) 돌출 형성될 수 있다. 또한, 제2 돌출부(ELT_P2)는 제1 발광 소자층(LDL1)의 제1 브리지 패턴(BRP1)과 중첩하고, 제3 컨택홀(CH3)을 통해 제1 발광 소자층(LDL1)의 제1 브리지 패턴(BRP1)과 접속할 수 있다. 즉, 제2 발광 소자층(LDL2)의 제1 전극(ELT1)은 제2 돌출부(ELT_P2), 제3 컨택홀(CH3) 및 제1 발광 소자층(LDL1)의 제1 브리지 패턴(BRP1)을 통해 제2 화소 회로(PXC), 일 예로 도 10a 내지 도 10c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다.
실시예들에 따라, 화소(PXL)는, 제2 발광 소자층(LDL2)의 화소 영역(PXA)에서 배치된 적어도 하나의 브리지 패턴(BRP2)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는 제2 브리지 패턴(BRP2)을 더 포함하고, 제2 브리지 패턴(BRP2)은 화소(PXL)의 비발광 영역에서 제3 화소 회로(PXC3)에 대응하여 배치되되, 제1 및 제2 전극들(ELT1, ELT2)로부터 이격될 수 있다. 또한, 제2 발광 소자층(LDL2)의 제2 브리지 패턴(BRP2)은 제1 발광 소자층(LDL1)의 제2 브리지 패턴(BRP2)에 중첩할 수 있다. 제2 브리지 패턴(BRP2)은 제3 발광 소자층(LDL3)의 제1 전극(ELT1)을 제3 화소 회로(PXC3)에 연결하는데 이용될 수 있다.
도 12c에 도시된 바와 같이, 화소(PXL)는, 제3 발광 소자층(LDL3)의 화소 영역(PXA)(또는, 발광 영역(EMA))에서, 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 제3 발광 소자들(LD3)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 및 제3 발광 소자들(LD3)은, 도 4를 참조하여 설명한 제1 및 제2 전극들(ELT1, ELT2) 및 제3 발광 소자들(LD3)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 제3 발광 소자층(LDL3)의 제1 전극(ELT1)은 제3 돌출부(ELT_P3)를 포함할 수 있다. 제3 돌출부(ELT_P2)는 제3 화소 회로(PXC3)에 대응하는 제1 전극(ELT1)의 일 부분으로부터 비발광 영역으로(즉, 발광 영역(EMA)의 외부로) 돌출 형성될 수 있다. 또한, 제3 돌출부(ELT_P3)는 제2 발광 소자층(LDL2)의 제2 브리지 패턴(BRP2)과 중첩하고, 제3 컨택홀(CH3)을 통해 제2 발광 소자층(LDL2)의 제2 브리지 패턴(BRP2)과 접속할 수 있다. 즉, 제3 발광 소자층(LDL3)의 제1 전극(ELT1)은 제3 돌출부(ELT_P3), 제3 컨택홀(CH3) 및 제2 발광 소자층(LDL2)의 제2 브리지 패턴(BRP2)(및 제1 발광 소자층(LDL1)의 제2 브리지 패턴(BRP2))을 통해 제3 화소 회로(PXC), 일 예로 도 10a 내지 도 10c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다.
도 13은 도 12c의 II-II'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 9, 도 11, 도 12c 및 도 13을 참조하면, 기판(SUB) 상의 화소 영역(SPA)에는 화소 회로층(PCL), 및 발광 소자층들(LDL1, LDL2, LDL3)이 순차적으로 배치될 수 있다. 실시예에 따라, 화소 회로층(PCL)과 제1 발광 소자층(LDL1) 사이에는 공통 전극층(AEL)이 더 배치될 수 있다.
실시예에 따라, 화소 회로층(PCL) 및 발광 소자층들(LDL1, LDL2, LDL3)은 표시 패널(PNL)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다.
일 예로, 화소 회로층(PCL)은 화소 영역(PXA)에 배치된 복수의 트랜지스터들, 일 예로 도 10a 및 도 10b의 제1 트랜지스터(T1)를 포함할 수 있다. 또한, 도 13에 도시되지 않았으나, 화소 회로층(PCL)은 화소 영역(PXL)에 배치된 스토리지 커패시터(Cst)와, 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 10a 및 도 10b의 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 발광 소자들(LD)에 연결되는 각종 전원선들(일 예로, 제1 전원(VDD) 및 제2 전원(VSS)을 각각 전달하는 제1 전원선 및 제2 전원선)을 포함할 수 있다.
실시예에 따라, 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 트랜지스터(T1)와 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 트랜지스터(T1)는, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함할 수 있다. 한편, 실시예에 따라 도 13에서는 제1 트랜지스터(T1)가, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 화소 영역(PXL)에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩하여 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 하나의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 10a 및 도 10b에 도시된 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제4 컨택홀(CH4)을 통해, 패시베이션막(PSV)의 상부에 배치된 브리지 전극(ELT_BRP)에 전기적으로 연결될 수 있다.
실시예에 따라, 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 전원선(PL)(예를 들어, 제2 전원(VSS)을 공급하기 위한 제2 전원선)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 패시베이션막(PSV)의 상부에 배치된 제2 공통 전극(AELT2)에 연결될 수 있다. 다만, 전원선(PL) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
공통 전극층(AEL)은 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2)를 포함할 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2)는 도 6을 참조하여 설명한 제1 및 제2 공통 전극들(AELT1, AELT2)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
공통 전극층(AEL)은 브리지 전극(ELT_BRP)을 더 포함할 수 있다. 브리지 전극(ELT_BRP)은 도 12a를 참조하여 설명한 제1 발광 소자층(LDL1)의 제2 브리지 패턴(BPR2)과 중첩하여 배치될 수 있다. 브리지 전극(ELT_BRP)은 제3 발광 소자층(LDL3)의 제1 전극(ELT1) 및 화소 회로층(PCL)의 제1 트랜지스터(T1)(또는, 제1 트랜지스터 전극(ET1))을 연결할 수 있다.
발광 소자층들(LDL1, LDL2, LDL3)은 화소(PXL)의 제1 내지 제3 발광 소자들(LD1, LD2, LD3)을 각각 포함할 수 있다. 발광 소자층들(LDL1, LDL2, LDL3)은 도 6을 참조하여 설명한 발광 소자층들(LDL1, LDL2, LDL3)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 12c를 참조하여 설명한 바와 같이, 제1 발광 소자층(LDL1)의 제2 전극(ELT2)은 제1 절연층(INS1)을 관통하는 관통홀을 통해 제2 공통 전극(AELT2)에 접속하고, 제2 발광 소자층(LDL2)의 제2 전극(ELT2)은 제2 절연층(INS2)을 관통하는 관통홀을 통해 제1 발광 소자층(LDL1)의 제2 전극(ELT2)에 접속하며, 제3 발광 소자층(LDL3)의 제2 전극(ELT2)은 제3 절연층(INS3)을 관통하는 관통홀을 통해 제2 발광 소자층(LDL2)의 제2 전극(ELT2)에 접속할 수 있다.
실시예에 따라, 제3 발광 소자층(LDL3)의 제1 전극(ELT1)은 절연층들(INS1, INS2, INS3)을 관통하는 적어도 하나의 관통홀(예를 들어, 제1 내지 제3 절연층들(INS1 내지 INS3)을 각각 관통하는 제1 내지 제3 서브 관통홀들(CH3_1, CH3_2, CH3_3)) 및 브리지 전극(ELT_BRP)을 통해 화소 회로층(PCL)의 제1 트랜지스터(T1)(또는, 제1 트랜지스터 전극(ET1))에 연결될 수 있다.
도 12a 내지 도 13을 참조하여 설명한 바와 같이, 화소(PXL)는 기판(SUB) 상에 순차 적층된 화소 회로층(PCL), 공통 전극층(AEL), 및 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)을 포함하며, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3) 화소 화로층(PCL)에 형성된 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)에 각각 연결될 수 있다.
한정된 영역(즉, 화소 영역(PXL))에 상호 다른 색상들의 발광 소자층들(LDL1, LDL2, LDL3)이 3차원으로 배치됨으로써, 표시 장치(또는, 표시 패널(PNL))은 향상된 휘도를 가질 수 있다.
또한, 발광 소자층들(LDL1, LD2, LDL3)이 적색, 녹색 및 청색 등의 상호 다른 색상들로 발광하는 서브 화소들을 각각 구성함에 따라, 표시 장치(또는, 표시 패널(PNL))은 고분해능(또는, 고해상도)을 가질 수 있다.
한편, 도 13에서 제2 공통 전극(AELT2)는 발광 소자층들(LDL1, LDL2, LDL3) 각각의 제2 전극(ELT2)과 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 소자층들(LDL1, LDL2, LDL3) 각각의 제2 전극(ELT2)은 제2 공통 전극(AELT2)과 연결되지 않고, 별도의 브리지 전극을 통해 전원선(PL)에 연결될 수도 있다.
도 14는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 14에는 도 11 및 도 12c를 참조하여 설명한 제3 발광 소자층(LDL3)을 중심으로 화소(PXL)의 구조가 도시되어 있다.
도 14의 화소(PXL)는, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)의 배치 및 이들에 대한 제1 전극(ELT1)의 연결 구성을 제외하고, 도 12a 내지 도 12c를 참조하여 설명한 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 14를 참조하면, 화소(PXL)는 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)을 포함하고, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)은 제2 방향(DR2)을 따라 순차적으로 배치될 수 있다.
발광 소자층들 각각의 제1 전극(ELT1)(또는, 제1 연결 전극(CNL1))은 대응되는 화소 회로(즉, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3) 중 하나)에 대응하는 돌출부를 포함할 수 있다.
도 14에 도시된 바와 같이, 제3 발광 소자층(LDL3)의 제1 전극(ELT1)은 제3 돌출부(ELT_P3)를 포함할 수 있다. 제3 돌출부(ELT_P3)는 제3 화소 회로(PXC3)에 대응하는 제3 전극(ELT3)의 일 부분으로부터 화소 영역(PXA)의 가장자리 측으로 돌출 형성될 수 있다. 다만, 도 14에 도시된 제3 돌출부(ELT_P3)의 돌출 방향은 예시적인 것으로, 이에 한정되는 것은 아니다.
제3 돌출부(ELT_P3)는 제4 컨택홀(CH4)을 통해 제3 화소 회로(PXC3)와 연결될 수 있다. 제3 돌출부(ELT_P3)와 제3 화소 회로(PXC3) 간의 연결 구성은 도 12c 및 도 13을 참조하여 설명한 제3 돌출부(ELT_P3)와 제3 화소 회로(PXC3) 간의 연결 구성과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
유사하게, 제1 돌출부(ELT_P1)는 제1 화소 회로(PXC1)에 대응하는 제1 발광 소자층(도 12a 참조)의 제1 전극(ELT1)의 일 부분으로부터 돌출 형성되고, 제1 컨택홀(CH1)을 통해 제1 화소 회로(PXC1)에 연결될 수 있다. 제2 돌출부(ELT_P2)는 제2 화소 회로(PXC2)에 대응하는 제2 발광 소자층(도 12b 참조)의 제1 전극(ELT1)의 일 부분으로부터 돌출 형성되고, 제3 컨택홀(CH3)을 통해 제2 화소 회로(PXC2)에 연결될 수 있다.
도 14를 참조하여 설명한 바와 같이, 화소 회로들(PXC1, PXC2, PXC3) 및 이들에 대한 발광 소자층들(LDL1, LDL2, LDL3)의 연결 구성은 다양하게 변형될 수 있다.
도 15는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 15에는 도 11 및 도 12c를 참조하여 설명한 제3 발광 소자층(LDL3)을 중심으로 화소(PXL)의 구조가 도시되어 있다. 도 16은 도 15의 III-III'선을 따라 자른 화소의 일 예를 나타내는 단면도이다. 도 16에는, 화소 회로층(PCL)이 생략되고, 발광 소자층들을 중심으로 화소(PXL)의 구조가 개략적으로 도시되어 있다.
도 14 내지 도 16을 참조하면, 도 15의 화소(PXL)는, 제1 격벽(PW1) 및 제2 격벽(PW2)을 더 포함한다는 점에서, 도 14의 화소(PXL)와 상이하다.
실시예들에 따라, 제1 격벽(PW1) 및 제2 격벽(PW2)은 비발광 영역(NEMA)에 배치되되, 발광 영역(EMA)의 가장자리의 적어도 일부를 따라 배치될 수 있다.
도 16에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 기판(SUB)(또는, 도 13을 참조하여 설명한 화소 회로층(PCL)) 상에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 기판(SUB) 상에서 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 격벽(PW1)의 높이(H1)은 제2 격벽(PW2)의 높이(H2)와 같을 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 격벽들(PW1, PW2)의 높이는 발광 소자층들(즉, 제1 및 제2 격벽들(PW1, PW2)을 제외한 발광 소자층들)의 높이보다 클 수 있으며, 예를 들어, 제1 및 제2 격벽들(PW1, PW2)의 높이는 2㎛ 이상, 또는 2.5㎛이상일 수 있다.
실시예에 따라, 제1 격벽(PW1)은 기판(SUB)과 제1 공통 전극(AELT1) 사이에 배치되고, 제2 격벽(PW2)은 기판(SUB)과 제2 공통 전극(AELT2)의 사이에 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 16에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다만. 제1 및 제2 격벽들(PW1, PW2)의 형상이 이에 한정되는 것은 아니다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)는 발광 영역(EMA)에 발광 소자들(LD1, LD2, LD3)을 공급하는 단계에서, 발광 소자들(LD1, LD2, LD3)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 공통 전극들(AELT1, AELT2)과 함께 각각의 발광 소자들(LD1, LD2, LD3)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 제1 및 제2 공통 전극들(AELT1, AELT2)이 각각 배치될 수 있다. 제1 공통 전극(AELT1)은 발광 영역(EMA)으로부터 비발광 영역(NEMA)으로부터 연장되어 제1 격벽(PW1)의 일측면(예를 들어, 발광 영역(EMA)에 인접한 일측면) 및 상부면의 적어도 일부를 커버할 수 있다. 유사하게, 제2 공통 전극(AELT2)은 발광 영역(EMA)으로부터 비발광 영역(NEMA)으로부터 연장되어 제2 격벽(PW2)의 일측면(예를 들어, 발광 영역(EMA)에 인접한 일측면) 및 상부면의 적어도 일부를 커버할 수 있다.
한편, 제1 및 제2 공통 전극들(AELT1, AELT2)이 제1 및 제2 격벽들(PW1, PW2)의 적어도 일부를 커버하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2)은 발광 영역(EMA)에 배치되고, 제1 및 제2 공통 전극들(AELT1, AELT2)과 구별되는 별도의 반사 전극들이 제1 및 제2 격벽들(PW1, PW2)의 적어도 일부를 커버할 수 있다. 이 경우, 반사 전극들은 제1 및 제2 공통 전극들(AELT1, AELT2)과 동일한 공정을 통해 형성될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)의 상부에 각각 배치되는 제1 및 제2 공통 전극들(AELT1, AELT2) 등은 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2)은, 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 각각 가지면서, 발광 소자층(PCL)의 높이 방향(또는, 두께 방향)으로 돌출될 수 있다.
제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD1, LD2, LD3) 각각의 양단에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 공통 전극들(AELT1, AELT2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD1, LD2, LD3)의 양 단부들에 마주하도록 배치되면, 발광 소자들(LD1, LD2, LD3) 각각의 양 단부에서 출사된 광은 제1 및 제2 공통 전극들(AELT1, AELT2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 기판(SUB)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD1, LD2, LD3)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 공통 전극들(AELT1, AELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 공통 전극들(AELT1, AELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 공통 전극들(AELT1, AELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 공통 전극들(AELT1, AELT2)의 상에는 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)가 순차적으로 배치되며, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 사이에는 제1 및 제2 전극들(ELT1, ELT2) 및 제1 내지 제3 발광 소자들(LD1, LD2, LD3)가 배치될 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2)의 상부 구성은, 도 6 및 도 13을 참조하여 설명한 발광 소자층들(LDL1, LDL2, LDL2)의 구성과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 15 및 도 16을 참조하여 설명한 바와 같이, 화소(PXL)는 발광 영역(EMA)을 정의하는 격벽들(PW1, PW2) 및 격벽들(PW1, PW2)의 내측면(즉, 발광 영역(EMA)과 인접한 측면)을 커버하는 반사 전극을 포함할 수 있다. 따라서, 화소(PXL)으로부터 출사되는 광의 효율이 향상될 수 있다.
한편, 도 15 및 도 16을 참조하여 설명한 화소(PXL)는 도 4 내지 도 6의 발광 장치(EU)에도 적용될 수 있다. 즉, 도 4 내지 도 6의 발광 장치(EU)는 발광 영역(EMA)(또는, 단위 발광 영역)을 정의하는 격벽들 및 격벽들의 내측면을 커버하는 반사 전극(또는, 공통 전극)을 더 포함할 수 있다.
한편, 본 발명의 일 실시예에서, 각각의 서브 화소(SPX)는 각각의 발광 장치를 구성할 수 있다. 일 예로, 적색 서브 화소에 대응하는 제1 서브 화소(SPX1)는 적색 발광 장치를, 녹색 서브 화소에 대응하는 제2 서브 화소(SPX2)는 녹색 발광 장치를, 청색 서브 화소에 대응하는 제3 서브 화소(SPX3)는 청색 발광 장치를 구성할 수 있다. 그리고, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 풀-컬러의 화소(PXL)는, 풀-컬러의 발광 장치를 구성할 수 있다. 즉, 본 발명의 실시예가 반드시 표시 장치에만 국한되지는 않으며, 이는 광원을 필요로 하는 다른 종류의 장치에도 폭 넓게 적용될 수 있을 것이다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
AETL1: 제1 공통 전극 AELT2: 제2 공통 전극
AEL: 공통 전극층 CNL1: 제1 연결 전극
CNL2: 제2 연결 전극 ELT1: 제1 전극
ELT2: 제2 전극 EMA: 발광 영역
LD: 발광 소자 LDL1: 제1 발광 소자층
LDL2: 제2 발광 소자층 LDL3: 제3 발광 소자층
LSU: 발광 유닛 PCL: 화소 회로층
PXA: 화소 영역 PXL: 화소
PW1: 제1 격벽 PW2: 제2 격벽

Claims (20)

  1. 기판;
    상기 기판 상에 상호 이격되어 배치되는 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층;
    상기 기판 상에 적층된 복수의 발광 소자층들; 및
    상기 복수의 발광 소자층들 중 상기 기판에 가장 인접한 제1 발광 소자층과 상기 기판 사이에 배치되는 격벽을 포함하고,
    상기 발광 소자층들 각각은,
    상기 기판 상에 전면적으로 배치되는 절연층;
    상기 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함하고,
    상기 기판은 발광 영역 및 상기 발광 영역을 에워싸는 비발광 영역을 포함하며,
    상기 발광 소자들은 상기 기판의 상기 발광 영역 상에 배치되고,
    상기 격벽은 상기 기판과 상기 제1 공통 전극 사이에 배치되는 제1 격벽, 및 상기 기판과 상기 제2 공통 전극 사이에 배치되는 제2 격벽을 포함하고,
    상기 제1 공통 전극은 상기 발광 영역으로부터 상기 비발광 영역으로 연장되어 상기 제1 격벽의 일 측면 및 상부면의 적어도 일부를 커버하며,
    상기 제2 공통 전극은 상기 발광 영역으로부터 상기 비발광 영역으로 연장되어 상기 제2 격벽의 일 측면 및 상부면의 적어도 일부를 커버하는,
    발광 장치.
  2. 제1 항에 있어서,
    상기 공통 전극층은 상기 발광 소자층들 중 상기 기판에 가장 인접한 상기 제1 발광 소자층과 상기 기판 사이에 배치되는,
    발광 장치.
  3. 제2 항에 있어서, 상기 제1 전극은 상기 제1 공통 전극과 중첩하고,
    상기 제2 전극은 상기 제2 공통 전극과 중첩하는,
    발광 장치.
  4. 제1 항에 있어서, 상기 발광 소자들은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드인,
    발광 장치.
  5. 제4 항에 있어서, 상기 발광 소자층들 각각은 단색의 광을 발산하는,
    발광 장치.
  6. 제4 항에 있어서, 상기 발광 소자층들 중 적어도 일부는 상호 다른 색들의 광을 발산하는,
    발광 장치.
  7. 제1 항에 있어서, 상기 발광 소자들은 상기 제1 및 제2 전극들 및 상기 절연층 사이에 배치되고,
    상기 발광 소자들 각각의 일단은 상기 제1 전극과 연결되며,
    상기 발광 소자들 각각의 타단은 상기 제2 전극과 연결되는,
    발광 장치.
  8. 제1 항에 있어서, 상기 발광 소자층들은 상기 기판 상에 순차적으로 배치된 제1 발광 소자층, 제2 발광 소자층, 및 제3 발광 소자층을 포함하고,
    상기 제1 발광 소자층은 제1 색으로 발광하는 제1 발광 소자들을 포함하며,
    상기 제2 발광 소자층은 제2 색으로 발광하는 제2 발광 소자들을 포함하고,
    상기 제3 발광 소자층은 제3 색으로 발광하는 제3 발광 소자들을 포함하는,
    발광 장치.
  9. 제1 항에 있어서,
    상기 격벽의 두께는 상기 발광 소자층들의 두께보다 큰,
    발광 장치.
  10. 기판;
    복수의 트랜지스터들 및 전원선을 포함하는 회로 소자층;
    상기 기판 상에 상호 이격되어 배치되는 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층;
    상기 공통 전극층 상에 순차적으로 배치된 복수의 발광 소자층들; 및
    상기 복수의 발광 소자층들 중 상기 기판에 가장 인접한 제1 발광 소자층과 상기 기판 사이에 배치되는 격벽을 포함하고,
    상기 발광 소자층들 각각은,
    상기 기판 상에 전면적으로 배치되는 절연층;
    상기 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함하고,
    상기 제1 전극은 상기 트랜지스터들 중 하나에 연결되고, 상기 제2 전극은 상기 전원선에 연결되고,
    상기 기판은 발광 영역 및 상기 발광 영역을 에워싸는 비발광 영역을 포함하며,
    상기 발광 소자들은 상기 기판의 상기 발광 영역 상에 배치되고,
    상기 격벽은 상기 기판과 상기 제1 공통 전극 사이에 배치되는 제1 격벽, 및 상기 기판과 상기 제2 공통 전극 사이에 배치되는 제2 격벽을 포함하고,
    상기 제1 공통 전극은 상기 발광 영역으로부터 상기 비발광 영역으로 연장되어 상기 제1 격벽의 일 측면 및 상부면의 적어도 일부를 커버하며,
    상기 제2 공통 전극은 상기 발광 영역으로부터 상기 비발광 영역으로 연장되어 상기 제2 격벽의 일 측면 및 상부면의 적어도 일부를 커버하는,
    표시 장치.
  11. 제10 항에 있어서, 상기 발광 소자층들은 상기 기판 상에 순차적으로 배치된 제1 발광 소자층, 제2 발광 소자층, 및 제3 발광 소자층을 포함하고,
    상기 제1 발광 소자층은 제1 색으로 발광하는 제1 발광 소자들을 포함하며,
    상기 제2 발광 소자층은 제2 색으로 발광하는 제2 발광 소자들을 포함하고,
    상기 제3 발광 소자층은 제3 색으로 발광하는 제3 발광 소자들을 포함하는,
    표시 장치.
  12. 제11 항에 있어서, 상기 제1 발광 소자층의 제1 전극은 상기 제1 발광 소자층의 절연층을 관통하는 제1 컨택홀을 통해 상기 트랜지스터들 중 제1 트랜지스터와 연결되고,
    상기 제1 발광 소자층의 제2 전극은 상기 제1 발광 소자층의 절연층을 관통하는 제2 컨택홀을 통해 상기 전원선과 연결되는,
    표시 장치.
  13. 제12 항에 있어서, 상기 제1 발광 소자층은 상기 제1 전극 및 제2 전극으로부터 이격되어 배치되는 제1 브리지 패턴을 더 포함하고,
    상기 제2 발광 소자층의 제1 전극은 상기 제2 발광 소자층의 절연층을 관통하여 상기 제1 브리지 패턴을 노출시키는 제3 컨택홀 및 상기 제1 발광 소자층의 상기 제1 브리지 패턴을 통해 상기 트랜지스터들 중 제2 트랜지스터와 연결되고,
    상기 제2 발광 소자층의 제2 전극은 상기 제2 발광 소자층의 절연층을 관통하여 상기 제1 발광 소자층의 제2 전극을 노출시키는 제4 컨택홀을 통해 상기 제1 발광 소자층의 제2 전극과 연결되는,
    표시 장치.
  14. 제13 항에 있어서, 상기 제3 발광 소자층의 제1 전극은 상기 제3 발광 소자층의 절연층을 관통하는 제5 컨택홀을 통해 상기 트랜지스터들 중 제3 트랜지스터와 연결되고,
    상기 제3 발광 소자층의 제2 전극은 상기 제3 발광 소자층의 절연층을 관통하여 상기 제2 발광 소자층의 제2 전극을 노출시키는 제6 컨택홀을 통해 상기 제2 발광 소자층의 제2 전극과 연결되는,
    표시 장치.
  15. 발광 영역 및 상기 발광 영역을 에워싸는 비발광 영역을 포함하는 기판을 준비하는 단계;
    상기 기판 상에 격벽을 형성하는 단계;
    상기 기판 상에 상호 이격된 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층을 형성하는 단계;
    상기 공통 전극층 상에 제1 발광 소자층을 형성하는 단계; 및
    상기 제1 발광 소자층 상에 제2 발광 소자층을 형성하는 단계를 포함하고,
    상기 제1 발광 소자층을 형성하는 단계는,
    상기 공통 전극층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 복수의 제1 발광 소자들을 배열하되, 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 상기 제1 발광 소자들을 배열하는 단계; 및
    상기 제1 발광 소자들의 제1 단부 상에 제1 전극을, 상기 제1 발광 소자들의 제2 단부 상에 제2 전극을 각각 형성하는 단계를 포함하고,
    상기 복수의 제1 발광 소자들은 상기 기판의 상기 발광 영역 상에 배치되고,
    상기 격벽은 상기 기판과 상기 제1 공통 전극 사이에 배치되는 제1 격벽, 및 상기 기판과 상기 제2 공통 전극 사이에 배치되는 제2 격벽을 포함하고,
    상기 제1 공통 전극은 상기 발광 영역으로부터 상기 비발광 영역으로 연장되어 상기 제1 격벽의 일 측면 및 상부면의 적어도 일부를 커버하며,
    상기 제2 공통 전극은 상기 발광 영역으로부터 상기 비발광 영역으로 연장되어 상기 제2 격벽의 일 측면 및 상부면의 적어도 일부를 커버하는,
    표시 장치의 제조 방법.
  16. 제15 항에 있어서, 상기 발광 소자들은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드인,
    표시 장치의 제조 방법.
  17. 제15 항에 있어서, 상기 제1 발광 소자들을 정렬하는 단계는,
    상기 제1 발광 소자들을 상기 제1 절연층 상에 공급하는 단계; 및
    상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 제1 교류 전압을 인가하는 단계를 포함하는,
    표시 장치의 제조 방법.
  18. 제17 항에 있어서, 상기 제1 전극은 상기 제1 공통 전극의 적어도 일부와 중첩하고,
    상기 제2 전극은 상기 제2 공통 전극의 적어도 일부와 중첩하는,
    표시 장치의 제조 방법.
  19. 제17 항에 있어서, 상기 제2 발광 소자층을 형성하는 단계는,
    상기 제1 발광 소자층 상에 제2 절연층을 형성하는 단계;
    평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 복수의 제2 발광 소자들을 정렬하는 단계; 및
    상기 제2 발광 소자들의 제1 단부 상에 제3 전극을, 상기 제2 발광 소자들의 제2 단부 상에 제4 전극을 각각 형성하는 단계를 포함하는,
    표시 장치의 제조 방법.
  20. 제19 항에 있어서, 상기 제1 발광 소자들 제1 색으로 발광하고,
    상기 제2 발광 소자들은 제2 색으로 발광하는,
    표시 장치의 제조 방법.
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