KR102694343B1 - Copper foil for manufacturing printed wiring boards, copper foil and copper-clad laminate having a carrier, and method for manufacturing printed wiring boards using them - Google Patents
Copper foil for manufacturing printed wiring boards, copper foil and copper-clad laminate having a carrier, and method for manufacturing printed wiring boards using them Download PDFInfo
- Publication number
- KR102694343B1 KR102694343B1 KR1020187020097A KR20187020097A KR102694343B1 KR 102694343 B1 KR102694343 B1 KR 102694343B1 KR 1020187020097 A KR1020187020097 A KR 1020187020097A KR 20187020097 A KR20187020097 A KR 20187020097A KR 102694343 B1 KR102694343 B1 KR 102694343B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- copper
- copper foil
- etching
- printed wiring
- Prior art date
Links
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 384
- 239000011889 copper foil Substances 0.000 title claims abstract description 159
- 238000000034 method Methods 0.000 title claims abstract description 156
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 59
- 239000010949 copper Substances 0.000 claims abstract description 214
- 238000005530 etching Methods 0.000 claims abstract description 212
- 229910052802 copper Inorganic materials 0.000 claims abstract description 180
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 229910045601 alloy Inorganic materials 0.000 claims description 15
- 239000000956 alloy Substances 0.000 claims description 15
- 229910017518 Cu Zn Inorganic materials 0.000 claims description 6
- 229910017752 Cu-Zn Inorganic materials 0.000 claims description 6
- 229910017943 Cu—Zn Inorganic materials 0.000 claims description 6
- TVZPLCNGKSPOJA-UHFFFAOYSA-N copper zinc Chemical compound [Cu].[Zn] TVZPLCNGKSPOJA-UHFFFAOYSA-N 0.000 claims description 6
- 229910017566 Cu-Mn Inorganic materials 0.000 claims description 2
- 229910017755 Cu-Sn Inorganic materials 0.000 claims description 2
- 229910017767 Cu—Al Inorganic materials 0.000 claims description 2
- 229910017818 Cu—Mg Inorganic materials 0.000 claims description 2
- 229910017871 Cu—Mn Inorganic materials 0.000 claims description 2
- 229910017927 Cu—Sn Inorganic materials 0.000 claims description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 56
- 230000007547 defect Effects 0.000 abstract description 32
- 239000010410 layer Substances 0.000 description 416
- 239000011347 resin Substances 0.000 description 45
- 229920005989 resin Polymers 0.000 description 45
- 239000000243 solution Substances 0.000 description 44
- 238000007747 plating Methods 0.000 description 38
- 229920002120 photoresistant polymer Polymers 0.000 description 26
- 238000011282 treatment Methods 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 24
- 239000002245 particle Substances 0.000 description 22
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 21
- 238000011156 evaluation Methods 0.000 description 21
- 239000007864 aqueous solution Substances 0.000 description 16
- 238000004090 dissolution Methods 0.000 description 15
- 238000012545 processing Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 11
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 9
- 239000000126 substance Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000011888 foil Substances 0.000 description 7
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 6
- 229910000365 copper sulfate Inorganic materials 0.000 description 6
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- -1 nitrogen-containing organic compounds Chemical class 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 230000036647 reaction Effects 0.000 description 5
- 239000011701 zinc Substances 0.000 description 5
- 239000006087 Silane Coupling Agent Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- ZCDOYSPFYFSLEW-UHFFFAOYSA-N chromate(2-) Chemical compound [O-][Cr]([O-])(=O)=O ZCDOYSPFYFSLEW-UHFFFAOYSA-N 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000010191 image analysis Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- QELJHCBNGDEXLD-UHFFFAOYSA-N nickel zinc Chemical compound [Ni].[Zn] QELJHCBNGDEXLD-UHFFFAOYSA-N 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- 229910000990 Ni alloy Inorganic materials 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000013067 intermediate product Substances 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000007788 roughening Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000004381 surface treatment Methods 0.000 description 3
- YXIWHUQXZSMYRE-UHFFFAOYSA-N 1,3-benzothiazole-2-thiol Chemical compound C1=CC=C2SC(S)=NC2=C1 YXIWHUQXZSMYRE-UHFFFAOYSA-N 0.000 description 2
- LCPVQAHEFVXVKT-UHFFFAOYSA-N 2-(2,4-difluorophenoxy)pyridin-3-amine Chemical compound NC1=CC=CN=C1OC1=CC=C(F)C=C1F LCPVQAHEFVXVKT-UHFFFAOYSA-N 0.000 description 2
- KFJDQPJLANOOOB-UHFFFAOYSA-N 2h-benzotriazole-4-carboxylic acid Chemical compound OC(=O)C1=CC=CC2=NNN=C12 KFJDQPJLANOOOB-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- 230000002378 acidificating effect Effects 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 150000001412 amines Chemical class 0.000 description 2
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 2
- 150000001735 carboxylic acids Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000004070 electrodeposition Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- USHAGKDGDHPEEY-UHFFFAOYSA-L potassium persulfate Chemical compound [K+].[K+].[O-]S(=O)(=O)OOS([O-])(=O)=O USHAGKDGDHPEEY-UHFFFAOYSA-L 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- CHQMHPLRPQMAMX-UHFFFAOYSA-L sodium persulfate Substances [Na+].[Na+].[O-]S(=O)(=O)OOS([O-])(=O)=O CHQMHPLRPQMAMX-UHFFFAOYSA-L 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000013585 weight reducing agent Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- AZUHEGMJQWJCFQ-UHFFFAOYSA-N 1,1-bis(2h-benzotriazol-4-ylmethyl)urea Chemical compound C1=CC2=NNN=C2C(CN(CC=2C3=NNN=C3C=CC=2)C(=O)N)=C1 AZUHEGMJQWJCFQ-UHFFFAOYSA-N 0.000 description 1
- WZRRRFSJFQTGGB-UHFFFAOYSA-N 1,3,5-triazinane-2,4,6-trithione Chemical compound S=C1NC(=S)NC(=S)N1 WZRRRFSJFQTGGB-UHFFFAOYSA-N 0.000 description 1
- YHMYGUUIMTVXNW-UHFFFAOYSA-N 1,3-dihydrobenzimidazole-2-thione Chemical compound C1=CC=C2NC(S)=NC2=C1 YHMYGUUIMTVXNW-UHFFFAOYSA-N 0.000 description 1
- LMPMFQXUJXPWSL-UHFFFAOYSA-N 3-(3-sulfopropyldisulfanyl)propane-1-sulfonic acid Chemical compound OS(=O)(=O)CCCSSCCCS(O)(=O)=O LMPMFQXUJXPWSL-UHFFFAOYSA-N 0.000 description 1
- NSPMIYGKQJPBQR-UHFFFAOYSA-N 4H-1,2,4-triazole Chemical compound C=1N=CNN=1 NSPMIYGKQJPBQR-UHFFFAOYSA-N 0.000 description 1
- KLSJWNVTNUYHDU-UHFFFAOYSA-N Amitrole Chemical compound NC1=NC=NN1 KLSJWNVTNUYHDU-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910021591 Copper(I) chloride Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- 229920000106 Liquid crystal polymer Polymers 0.000 description 1
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- NJSSICCENMLTKO-HRCBOCMUSA-N [(1r,2s,4r,5r)-3-hydroxy-4-(4-methylphenyl)sulfonyloxy-6,8-dioxabicyclo[3.2.1]octan-2-yl] 4-methylbenzenesulfonate Chemical compound C1=CC(C)=CC=C1S(=O)(=O)O[C@H]1C(O)[C@@H](OS(=O)(=O)C=2C=CC(C)=CC=2)[C@@H]2OC[C@H]1O2 NJSSICCENMLTKO-HRCBOCMUSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 1
- QRUDEWIWKLJBPS-UHFFFAOYSA-N benzotriazole Chemical compound C1=CC=C2N[N][N]C2=C1 QRUDEWIWKLJBPS-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- KRVSOGSZCMJSLX-UHFFFAOYSA-L chromic acid Substances O[Cr](O)(=O)=O KRVSOGSZCMJSLX-UHFFFAOYSA-L 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- OXBLHERUFWYNTN-UHFFFAOYSA-M copper(I) chloride Chemical compound [Cu]Cl OXBLHERUFWYNTN-UHFFFAOYSA-M 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229960003280 cupric chloride Drugs 0.000 description 1
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 150000001991 dicarboxylic acids Chemical class 0.000 description 1
- PEVJCYPAFCUXEZ-UHFFFAOYSA-J dicopper;phosphonato phosphate Chemical compound [Cu+2].[Cu+2].[O-]P([O-])(=O)OP([O-])([O-])=O PEVJCYPAFCUXEZ-UHFFFAOYSA-J 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- AWJWCTOOIBYHON-UHFFFAOYSA-N furo[3,4-b]pyrazine-5,7-dione Chemical compound C1=CN=C2C(=O)OC(=O)C2=N1 AWJWCTOOIBYHON-UHFFFAOYSA-N 0.000 description 1
- 150000002460 imidazoles Chemical class 0.000 description 1
- 239000010954 inorganic particle Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 150000002763 monocarboxylic acids Chemical class 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- LGQLOGILCSXPEA-UHFFFAOYSA-L nickel sulfate Chemical compound [Ni+2].[O-]S([O-])(=O)=O LGQLOGILCSXPEA-UHFFFAOYSA-L 0.000 description 1
- 229910000363 nickel(II) sulfate Inorganic materials 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229920006122 polyamide resin Polymers 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920001955 polyphenylene ether Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000006479 redox reaction Methods 0.000 description 1
- 239000013074 reference sample Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910000029 sodium carbonate Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- RYCLIXPGLDDLTM-UHFFFAOYSA-J tetrapotassium;phosphonato phosphate Chemical compound [K+].[K+].[K+].[K+].[O-]P([O-])(=O)OP([O-])([O-])=O RYCLIXPGLDDLTM-UHFFFAOYSA-J 0.000 description 1
- BPSIOYPQMFLKFR-UHFFFAOYSA-N trimethoxy-[3-(oxiran-2-ylmethoxy)propyl]silane Chemical compound CO[Si](OC)(OC)CCCOCC1CO1 BPSIOYPQMFLKFR-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
- 239000002759 woven fabric Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B15/00—Layered products comprising a layer of metal
- B32B15/04—Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material
- B32B15/08—Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material of synthetic resin
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
- H05K3/025—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates by transfer of thin metal foil formed on a temporary carrier, e.g. peel-apart copper
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Laminated Bodies (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- ing And Chemical Polishing (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Abstract
본 발명의 목적은, 추가되는 에칭 공정을 별도로 필요로 하지 않아, Cu 에칭의 면 내 변동을 유의미하게 저감시켜, 그 결과, 시드층의 결손이나 회로 오목부의 발생을 억제 가능한, 프린트 배선판 제조용 구리박이 제공된다. 이 구리박은, 제1 구리층, 에칭 희생층 및 제2 구리층을 이 순서대로 구비하고, Cu의 에칭 레이트에 대한, 에칭 희생층의 에칭 레이트의 비 r이 1.0보다도 높은 것이다.An object of the present invention is to provide a copper foil for manufacturing a printed wiring board, which significantly reduces in-plane variation of Cu etching without requiring a separate additional etching process, and as a result, suppresses defects in a seed layer or occurrence of circuit depressions. The copper foil comprises a first copper layer, an etching sacrificial layer, and a second copper layer in that order, and a ratio r of the etching rate of the etching sacrificial layer to the etching rate of Cu is higher than 1.0.
Description
본 발명은 프린트 배선판 제조용 구리박, 캐리어를 구비한 구리박 및 동장 적층판 그리고 그것들을 사용한 프린트 배선판의 제조 방법에 관한 것이다.The present invention relates to a copper foil for manufacturing a printed wiring board, a copper foil and copper-clad laminate having a carrier, and a method for manufacturing a printed wiring board using the same.
회로의 미세화에 적합한 프린트 배선판의 제조 공법으로서, MSAP(모디파이드·세미·에디티브·프로세스)법이 널리 채용되고 있다. MSAP법은, 매우 미세한 회로를 형성하기에 적합한 방법이며, 그 특징을 살리기 위하여, 캐리어를 구비한 극박 구리박을 사용하여 행하여지고 있다. 예를 들어, 도 4 및 5에 도시되는 바와 같이, 극박 구리박(110)을, 하지 기재(111a) 위에 프리프레그(111b)를 구비한 절연 수지 기판(111)(필요에 따라 하층 회로(111c)를 내재할 수 있다)에 프라이머층(112)을 사용하여 프레스하여 밀착시키고(공정 (a)), 캐리어(도시하지 않음)를 뗀 후, 필요에 따라 레이저 천공에 의해 비아 홀(113)을 형성한다(공정 (b)). 이어서, 화학 구리 도금(114)을 실시한(공정 (c)) 후에, 드라이 필름(115)을 사용한 노광 및 현상에 의해 소정의 패턴으로 마스킹하고(공정 (d)), 전기 구리 도금(116)을 실시한다(공정 (e)). 드라이 필름(115)을 제거하여 배선 부분(116a)을 형성한(공정 (f)) 후, 인접하는 배선 부분(116a, 116a) 사이의 불필요한 극박 구리박 등을 이들 두께 전체에 걸쳐 에칭에 의해 제거하여(공정 (g)), 소정의 패턴으로 형성된 배선(117)을 얻는다. 특히, 근년, 전자 회로의 소형 경량화에 수반하여, 회로 형성성이 보다 우수한(예를 들어 라인/스페이스=15㎛ 이하/15㎛ 이하의 미세 회로를 형성 가능한) MSAP법용 구리박이 요구되고 있다. 예를 들어, 특허문헌 1(국제 공개 제2012/046804호)에는, JIS-B-06012-1994에서 규정하는 표면 소지산의 요철의 평균 간격 Sm이 25㎛ 이상인 캐리어 위에 박리층, 구리박을 이 순서로 적층하고, 구리박을 캐리어로부터 박리하여 이루어지는 구리박이 개시되어 있으며, 이 구리박을 사용함으로써 라인/스페이스가 15㎛ 이하인 극세폭까지 배선 라인의 직선성을 손상시키지 않고 에칭이 가능하다고 되어 있다.As a manufacturing method of a printed wiring board suitable for circuit miniaturization, the MSAP (Modified Semi-Additive Process) method is widely adopted. The MSAP method is a method suitable for forming extremely fine circuits, and in order to take advantage of its characteristics, it is performed using an ultra-thin copper foil provided with a carrier. For example, as shown in FIGS. 4 and 5, an ultra-thin copper foil (110) is pressed and adhered to an insulating resin substrate (111) provided with a prepreg (111b) on a base substrate (111a) (a lower circuit (111c) can be embedded as needed) using a primer layer (112) (step (a)), and after the carrier (not shown) is removed, a via hole (113) is formed by laser drilling as needed (step (b)). Next, after chemical copper plating (114) is performed (process (c)), masking is performed with a predetermined pattern by exposure and development using a dry film (115) (process (d)), and electric copper plating (116) is performed (process (e)). After the dry film (115) is removed to form a wiring portion (116a) (process (f)), unnecessary ultra-thin copper foil, etc. between adjacent wiring portions (116a, 116a) are removed by etching over the entire thickness thereof (process (g)), thereby obtaining a wiring (117) formed with a predetermined pattern. In particular, in recent years, with the miniaturization and weight reduction of electronic circuits, there has been a demand for a copper foil for the MSAP method having better circuit formability (for example, capable of forming a fine circuit of line/space = 15 ㎛ or less/15 ㎛ or less). For example, Patent Document 1 (International Publication No. 2012/046804) discloses a copper foil formed by laminating a peeling layer and copper foil in this order on a carrier having an average spacing Sm of unevenness of a surface material as stipulated in JIS-B-06012-1994 of 25 ㎛ or more, and then peeling the copper foil from the carrier. It is stated that by using this copper foil, etching is possible without damaging the straightness of a wiring line up to an ultra-fine width of 15 ㎛ or less in line/space.
한편, 경량화나 소형화에 적합한 프린트 배선판의 제조 공법으로서, 지지체(코어) 표면의 금속층 위에 배선층을 형성하고, 빌드 업층을 더 형성한 후, 지지체(코어)를 분리하는 코어리스 빌드 업법을 사용한 제조 방법이 채용되고 있다. 이러한 방법에 의해 제조되는 프린트 배선판은 회로 패턴이 절연층 중에 매립되어 있는 타입의 것이기 때문에, 이 공법은 ETS(Embedded Trace Substrate) 공법이라고 부르고 있다. 표면에 금속층이 구비된 지지체용의 부재로서 캐리어를 구비한 구리박을 사용한 코어리스 빌드 업법에 의한 프린트 배선판의 제조 방법의 종래예가 도 11 및 12에 도시된다. 도 11 및 12에 도시되는 예에서는, 먼저, 캐리어(212), 박리층(214) 및 구리박(216)을 이 순서대로 구비한 캐리어를 구비한 구리박(210)을, 프리프레그 등의 코어리스 지지체(218)에 적층한다. 이어서, 구리박(216)에 포토레지스트 패턴(220)을 형성하고, 패턴 도금(전기 구리 도금)(222)의 형성 및 포토레지스트 패턴(220)의 박리를 거쳐 배선 패턴(224)을 형성한다. 그리고, 패턴 도금에 필요에 따라 조화 처리 등의 적층 전 처리를 실시하여 제1 배선층(226)으로 한다. 이어서, 도 12에 도시되는 바와 같이, 빌드 업층(242)을 형성하기 위해 절연층(228) 및 필요에 따라 제2 배선층(238)의 시드층이 되는 캐리어를 구비한 구리박(230)(캐리어(232), 박리층(234) 및 구리박(236)을 구비한다)을 적층하고, 캐리어(232)를 박리하며, 또한, 레이저 등에 의해 구리박(236) 및 그 바로 아래의 절연층(228)을 천공 가공한다. 계속하여, 화학 구리 도금, 포토레지스트 가공, 전해 구리 도금, 포토레지스트 박리 및 플래시 에칭 등에 의해 패터닝을 행하여 제2 배선층(238)을 형성하고, 이 패터닝을 필요에 따라 반복하여 제n 배선층(240)(n은 2 이상의 정수)까지 형성한다. 그리고, 코어리스 지지체(218)를 캐리어(212)와 함께 박리하여 빌드 업 배선판(244)(코어리스 배선판이라고도 불리는)으로 하고, 제1 배선층(226)의 배선 패턴 사이에 노출되는 구리박(216)과, 존재하는 경우에는 빌드 업층(242)의 제n 배선층(240)의 배선 패턴 사이에 노출되는 구리박(236) 등을 플래시 에칭에 의해 제거하여 소정의 배선 패턴으로 하여 프린트 배선판(246)을 얻는다.Meanwhile, as a manufacturing method of a printed wiring board suitable for weight reduction and miniaturization, a manufacturing method using a coreless build-up method in which a wiring layer is formed on a metal layer on the surface of a support (core), a build-up layer is further formed, and then the support (core) is separated is being adopted. Since a printed wiring board manufactured by this method is a type in which a circuit pattern is embedded in an insulating layer, this manufacturing method is called an ETS (Embedded Trace Substrate) manufacturing method. A conventional example of a manufacturing method of a printed wiring board by a coreless build-up method using a copper foil having a carrier as a member for a support having a metal layer on the surface is shown in FIGS. 11 and 12. In the example shown in FIGS. 11 and 12, first, a copper foil (210) having a carrier having a carrier (212), a release layer (214), and copper foil (216) in this order is laminated on a coreless support (218) such as a prepreg. Next, a photoresist pattern (220) is formed on a copper foil (216), and a wiring pattern (224) is formed through the formation of pattern plating (electrical copper plating) (222) and the peeling of the photoresist pattern (220). Then, a pre-lamination treatment such as a harmonic treatment is performed as needed for the pattern plating to form a first wiring layer (226). Next, as shown in Fig. 12, a copper foil (230) (including a carrier (232), a peeling layer (234), and a copper foil (236)) having an insulating layer (228) and a carrier that becomes a seed layer of a second wiring layer (238) as needed is laminated to form a build-up layer (242), the carrier (232) is peeled, and further, the copper foil (236) and the insulating layer (228) directly underneath are perforated using a laser or the like. Subsequently, patterning is performed by chemical copper plating, photoresist processing, electrolytic copper plating, photoresist stripping, flash etching, etc. to form a second wiring layer (238), and this patterning is repeated as necessary to form an n-th wiring layer (240) (n is an integer greater than or equal to 2). Then, the coreless support (218) is stripped together with the carrier (212) to form a build-up wiring board (244) (also called a coreless wiring board), and the copper foil (216) exposed between the wiring patterns of the first wiring layer (226) and, if present, the copper foil (236) exposed between the wiring patterns of the n-th wiring layer (240) of the build-up layer (242) are removed by flash etching to obtain a printed wiring board (246) with a predetermined wiring pattern.
그런데, MSAP법(도 4 및 5를 참조)에 있어서, 비아 홀(113)의 형성(공정 (b)) 후이며, 또한, 화학 구리 도금(114)의 형성(공정 (c)) 전에, 비아 홀 저면의 하층 회로(111c)의 클리닝이나 비아 홀 주위에 부착된 스플래쉬의 제거를 목적으로 하여 마이크로에칭(Cu 에칭)이 행하여지는 경우가 있다. 근년, 회로를 미세화하는 관점에서, 종래보다도 극박 구리층(110)의 두께를 미리 얇게 해 두고, 상기 마이크로에칭 후의 시점에서의 시드층(극박 구리박(110))이 0.3㎛ 정도의 두께로 되도록 하는 것이 요망되어 왔다. 그러나, 이와 같이 얇아진 극박 구리박(110)과 절연 수지 기판(111)의 적층체를 마이크로에칭하고자 하면, 도 3에 개념적으로 도시되는 바와 같이, 마이크로에칭 중, 마이크로에칭의 면 내 변동에 의해 부분적으로 극박 구리박(110)(시드층)에 결손(110a)이 발생하는 경우가 있다. 이로 인해, 그러한 결손의 발생을 억제하는 방법이 요망된다.However, in the MSAP method (see FIGS. 4 and 5), after the formation of a via hole (113) (process (b)) and before the formation of chemical copper plating (114) (process (c)), microetching (Cu etching) is sometimes performed for the purpose of cleaning the lower circuit (111c) on the bottom surface of the via hole or removing splashes attached around the via hole. In recent years, from the viewpoint of miniaturizing the circuit, it has been desired to make the thickness of the ultra-thin copper layer (110) thinner than before, and to make the seed layer (ultra-thin copper foil (110)) after the microetching have a thickness of about 0.3 ㎛. However, when attempting to microetch a laminate of a thinned ultra-thin copper foil (110) and an insulating resin substrate (111) in this manner, as conceptually illustrated in Fig. 3, there are cases where a defect (110a) partially occurs in the ultra-thin copper foil (110) (seed layer) due to in-plane variation of micro-etching during micro-etching. Therefore, a method for suppressing the occurrence of such a defect is desired.
한편, ETS 공법에 있어서는, 코어리스 배선판 제조 공정에 있어서의 플래시 에칭 공정(도 11 및 12를 참조)에서는, 노출되어 있는 구리박(216)에 존재하는 미소한 핀 홀이나, 플래시 에칭액의 면 내액 피착압의 불균일성 등이 영향을 미쳐, 제1 배선층(226)의 면 내에서 플래시 에칭되는 양이 불균일해지는 경향이 있다. 이 경우, 도 9에 개념적으로 도시되는 바와 같이, 제거되어야 할 구리박(216)뿐만 아니라, 남겨져야 할 구리 회로(제1 배선층(226))의 일부까지도 불균일하게 에칭되어 버려, 규격값을 초과하는 불균일한 회로 오목부(226a)가 발생되어 버린다. 이러한 불균일한 회로 오목부(226a)는, 프린트 배선판의 실장 공정이나 신뢰성 시험 환경 하에서, 접속 불량이나 단선 등의 문제로 이어질 우려가 있다. 그래서, 이러한 배선층의 에칭을 저감하기 위한 시도가 제안되고 있다. 예를 들어, 특허문헌2(일본 특허 공개 제2014-63950호 공보)에는, 니켈로 형성되는 에칭 스토퍼층을 마련하고, 이 에칭 스토퍼층을 선택 에칭에 의해 제거함으로써, 구리 회로의 불균일한 용해를 억제하여, 면 내에서 불균일하게 발생하는 회로 오목부를 억제하는 것이 개시되어 있다. 그러나, 특허문헌 2의 방법을 채용한 경우, 도 10에 개념적으로 도시되는 바와 같이, 구리 에칭 공정에서, 제거되어야 할 구리박(216)뿐만 아니라, 원래 제거되지 않아야 할 에칭 스토퍼층(215)이 약간이지만 용출되어 버리는 경우가 있다. 또한, 에칭 스토퍼층(215)을 형성할 때에도 약간이지만 핀 홀이 존재하는 경우는, 구리 에칭 공정에 있어서, 구리 회로(제1 배선층(226))가 국소적으로 노출되어 버릴 수도 있다. 이렇게 하여 불균일한 용출에 의해 구리 회로(제1 배선층(226))가 국소적으로 노출되어 버리면, 구리 회로를 구성하는 Cu의 용해가 가속되어, 국소적으로 큰 회로 오목부(226a)가 발생되어 버린다. 애당초, 에칭 스토퍼층(215)을 형성한 경우, 에칭 스토퍼층(215)을 제거하기 위한 선택 에칭 공정이 별도로 필요해지기 때문에, 제조 공정이 많아진다.Meanwhile, in the ETS method, in the flash etching process in the coreless wiring board manufacturing process (see Figs. 11 and 12), the amount of flash etching within the surface of the first wiring layer (226) tends to become uneven due to factors such as minute pin holes present in the exposed copper foil (216) and uneven adhesion pressure of the flash etching solution within the surface. In this case, as conceptually illustrated in Fig. 9, not only the copper foil (216) to be removed, but also a portion of the copper circuit (the first wiring layer (226)) to be left is unevenly etched, resulting in an uneven circuit recess (226a) exceeding the standard value. Such an uneven circuit recess (226a) may lead to problems such as poor connection or disconnection in the printed wiring board mounting process or reliability test environment. Therefore, attempts have been made to reduce the etching of such wiring layers. For example, Patent Document 2 (Japanese Patent Application Laid-Open No. 2014-63950) discloses that by providing an etching stopper layer formed of nickel and removing this etching stopper layer by selective etching, uneven dissolution of a copper circuit is suppressed, thereby suppressing circuit recesses that occur unevenly within the plane. However, when the method of Patent Document 2 is adopted, as conceptually illustrated in FIG. 10, in the copper etching process, not only the copper foil (216) that should be removed, but also the etching stopper layer (215) that should not originally be removed may be dissolved to a small extent. In addition, when forming the etching stopper layer (215), if a pinhole exists to a small extent, the copper circuit (the first wiring layer (226)) may be locally exposed in the copper etching process. In this way, if the copper circuit (first wiring layer (226)) is locally exposed due to uneven dissolution, the dissolution of Cu constituting the copper circuit is accelerated, and a large circuit depression (226a) is locally generated. In the case where the etching stopper layer (215) is formed in the first place, a separate selective etching process is required to remove the etching stopper layer (215), so the number of manufacturing processes increases.
본 발명자들은, 금번, 프린트 배선판의 제조에 있어서, 제1 구리층과 제2 구리층 사이에 에칭 레이트가 높은 에칭 희생층을 개재시킨 구리박을 사용함으로써 추가되는 에칭 공정을 별도로 필요로 하지 않아, Cu 에칭의 면 내 변동을 유의미하게 저감시켜, 그 결과, 상술한 바와 같은 시드층의 결손이나 회로 오목부의 발생을 억제할 수 있다는 지견을 얻었다.The present inventors have obtained the knowledge that, in the manufacture of a printed wiring board, by using a copper foil having a high etching rate sacrificial layer interposed between a first copper layer and a second copper layer, an additional etching process is not required separately, and in-plane variation of Cu etching is significantly reduced, and as a result, the occurrence of seed layer defects and circuit recesses as described above can be suppressed.
따라서, 본 발명의 목적은, 추가되는 에칭 공정을 별도로 필요로 하지 않아, Cu 에칭의 면 내 변동을 유의미하게 저감시켜, 그 결과, 시드층의 결손이나 회로 오목부의 발생을 억제 가능한, 프린트 배선판 제조용 구리박을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a copper foil for manufacturing a printed wiring board, which significantly reduces in-plane variation of Cu etching without requiring a separate additional etching process, and as a result, suppresses the occurrence of seed layer defects or circuit recesses.
본 발명의 일 양태에 의하면, 제1 구리층, 에칭 희생층 및 제2 구리층을 이 순서대로 구비하고, Cu의 에칭 레이트에 대한, 상기 에칭 희생층의 에칭 레이트의 비 r이 1.0보다도 높은, 프린트 배선판 제조용 구리박이 제공된다.According to one aspect of the present invention, a copper foil for manufacturing a printed wiring board is provided, which comprises a first copper layer, an etching sacrificial layer, and a second copper layer in this order, and wherein a ratio r of an etching rate of the etching sacrificial layer to an etching rate of Cu is higher than 1.0.
본 발명의 다른 일 양태에 의하면, 캐리어, 박리층 및 상기 구리박을 이 순서대로 구비한, 캐리어를 구비한 구리박이 제공된다.According to another aspect of the present invention, a copper foil provided with a carrier is provided, which comprises a carrier, a release layer and the copper foil in this order.
본 발명의 다른 일 양태에 의하면, 상기 구리박을 구비한, 동장 적층판이 제공된다.According to another aspect of the present invention, a copper-clad laminate having the copper foil is provided.
본 발명의 다른 일 양태에 의하면, 상기 구리박 또는 상기 캐리어를 구비한 구리박을 사용하여 프린트 배선판을 제조하는 것을 특징으로 하는, 프린트 배선판의 제조 방법이 제공된다.According to another aspect of the present invention, a method for manufacturing a printed wiring board is provided, characterized in that the printed wiring board is manufactured using the copper foil or the copper foil having the carrier.
도 1은 본 발명의 구리박을 포함하는 캐리어를 구비한 구리박의 일례를 도시하는 단면 모식도이다.
도 2는 MSAP법에 있어서의 에칭 희생층의 기능을 설명하기 위한 단면 모식도이다.
도 3은 종래의 구리박을 사용한 MSAP법에 있어서의 시드층(극박 구리박)의 불균일 에칭을 설명하기 위한 단면 모식도이다.
도 4는 MSAP법을 사용한 프린트 배선판의 제조 방법의 종래예에 있어서의, 전반의 공정을 도시하는 도면이다.
도 5는 MSAP법을 사용한 프린트 배선판의 제조 방법의 종래예에 있어서의, 도 4에 도시되는 공정에 이어지는 후반의 공정을 나타낸다.
도 6은 코어리스 빌드 업법(ETS 공법)에 있어서의 에칭 희생층의 기능을 설명하기 위한 단면 모식도이다.
도 7은 본 발명의 구리박을 사용한 코어리스 빌드 업법(ETS 공법)에 의한 프린트 배선판의 제조 방법의 일례에 있어서의, 전반의 공정을 도시하는 도면이다.
도 8은 본 발명의 구리박을 사용한 코어리스 빌드 업법(ETS 공법)에 의한 프린트 배선판의 제조 방법의 일례에 있어서의, 도 7에 도시되는 공정에 이어지는 후반의 공정을 나타낸다.
도 9는 종래의 구리박을 사용한 ETS 공법에 있어서의 구리 회로의 불균일 에칭을 설명하기 위한 단면 모식도이다.
도 10은 종래의 구리박을 사용한 ETS 공법에 있어서의 에칭 스토퍼층 및 구리 회로의 불균일 에칭을 설명하기 위한 단면 모식도이다.
도 11은 코어리스 빌드 업법(ETS 공법)을 사용한 프린트 배선판의 제조 방법의 종래예에 있어서의, 전반의 공정을 도시하는 도면이다.
도 12는 코어리스 빌드 업법(ETS 공법)을 사용한 프린트 배선판의 제조 방법의 종래예에 있어서의, 도 11에 도시되는 공정에 이어지는 후반의 공정을 나타낸다.
도 13은 제2 구리층에 결손이 발생하지 않는 경우의 에칭 과정을 설명하는 도면이다.
도 14는 제1 구리층의 잔존이 제2 구리층의 결손을 야기하는 경우의 에칭 과정을 개념적으로 설명하는 도면이다.FIG. 1 is a cross-sectional schematic diagram showing an example of a copper foil having a carrier including the copper foil of the present invention.
Figure 2 is a cross-sectional schematic diagram explaining the function of the etching sacrificial layer in the MSAP method.
Figure 3 is a cross-sectional schematic diagram for explaining the non-uniform etching of the seed layer (ultra-thin copper foil) in the MSAP method using conventional copper foil.
Figure 4 is a drawing showing the overall process in a conventional example of a method for manufacturing a printed wiring board using the MSAP method.
Fig. 5 shows the latter part of the process following the process illustrated in Fig. 4 in a conventional example of a method for manufacturing a printed wiring board using the MSAP method.
Figure 6 is a cross-sectional schematic diagram for explaining the function of an etching sacrificial layer in a coreless build-up method (ETS method).
FIG. 7 is a drawing showing the overall process in an example of a method for manufacturing a printed wiring board by a coreless build-up method (ETS method) using the copper foil of the present invention.
FIG. 8 shows a latter process subsequent to the process illustrated in FIG. 7 in an example of a method for manufacturing a printed wiring board by a coreless build-up method (ETS method) using the copper foil of the present invention.
Figure 9 is a cross-sectional schematic diagram for explaining uneven etching of a copper circuit in a conventional ETS method using copper foil.
Figure 10 is a cross-sectional schematic diagram for explaining uneven etching of an etching stopper layer and a copper circuit in a conventional ETS method using copper foil.
Figure 11 is a drawing showing the overall process in a conventional example of a method for manufacturing a printed wiring board using a coreless build-up method (ETS method).
Fig. 12 shows the latter part of the process following the process illustrated in Fig. 11 in a conventional example of a method for manufacturing a printed wiring board using a coreless build-up method (ETS method).
Figure 13 is a drawing explaining the etching process in the case where no defect occurs in the second copper layer.
Figure 14 is a drawing conceptually explaining the etching process when the residue of the first copper layer causes a defect in the second copper layer.
프린트 Print 배선판Wiring board 제조용 구리박Copper foil for manufacturing
본 발명에 의한 구리박은, 프린트 배선판의 제조에 사용되는 구리박이다. 도 1에 본 발명의 구리박 모식 단면도가 도시된다. 도 1에 도시되는 바와 같이, 구리박(10)은, 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)을 이 순서대로 구비한다. 에칭 희생층(12)은 구리 합금층일 수 있다고 해도, 금속 구리층이 아니기 때문에, 구리박(10)은 그 내층으로서 구리 이외의 금속 또는 합금을 포함하게 된다. 이로 인해, 본 발명의 구리박은 희생층 함유 구리박, 또는 금속박이라고 칭할 수도 있지만, 양쪽의 표면이 구리층으로 구성되기 때문에, 제품 카테고리로서는 구리박으로서 인식되는 것이다. 또한, 「제1 구리층」 및 「제2 구리층」인 명칭은, 일반적으로는 구리박(10)의 절연 수지와의 적층 시, 절연 수지와 밀착하지 않은 구리층이 「제1 구리층」이며, 절연 수지와 밀착하는 구리층이 「제2 구리층」이다. 또한, 본 발명의 구리박을 ETS 공법에 적용하는 경우는, 회로 패턴이 형성되지 않는 측의 구리층이 「제1 구리층」이며, 회로 패턴이 형성되는 측의 구리층이 「제2 구리층」이다. 이들 명칭에 포함되는 서열은 제조 시에 있어서의 제조 순서에 따른 것이다. 예를 들어, 구리박(10)이 도 1에 도시되는 캐리어를 구비한 구리박(14)의 형태로 제공되는 경우, 캐리어(15), 박리층(16), 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)의 순서대로 제조되게 된다.The copper foil according to the present invention is a copper foil used in the manufacture of printed wiring boards. A schematic cross-sectional view of the copper foil of the present invention is shown in Fig. 1. As shown in Fig. 1, the copper foil (10) includes a first copper layer (11), an etching sacrificial layer (12), and a second copper layer (13) in this order. Although the etching sacrificial layer (12) may be a copper alloy layer, since it is not a metal copper layer, the copper foil (10) includes a metal or alloy other than copper as its inner layer. For this reason, the copper foil of the present invention may be called a sacrificial layer-containing copper foil or a metal foil, but since both surfaces are composed of copper layers, it is recognized as a copper foil as a product category. In addition, the names "first copper layer" and "second copper layer" generally mean that when the copper foil (10) is laminated with an insulating resin, the copper layer that is not in close contact with the insulating resin is the "first copper layer", and the copper layer that is in close contact with the insulating resin is the "second copper layer". In addition, when applying the copper foil of the present invention to the ETS method, the copper layer on the side where the circuit pattern is not formed is the "first copper layer", and the copper layer on the side where the circuit pattern is formed is the "second copper layer". The sequence included in these names is based on the manufacturing order at the time of manufacturing. For example, when the copper foil (10) is provided in the form of a copper foil (14) having a carrier as shown in Fig. 1, it is manufactured in the order of the carrier (15), the peeling layer (16), the first copper layer (11), the etching sacrificial layer (12), and the second copper layer (13).
그리고, 에칭 희생층(12)은, Cu의 에칭 레이트에 대한, 에칭 희생층(12)의 에칭 레이트의 비 r이 1.0보다도 높음으로써 특징지어진다. 이와 같이, 프린트 배선판의 제조에 있어서, 제1 구리층(11)과 제2 구리층(13) 사이에 에칭 레이트가 높은 에칭 희생층(12)을 개재시킨 구리박(10)을 사용함으로써 추가되는 에칭 공정을 별도로 필요로 하지 않아, Cu 에칭의 면 내 변동을 유의미하게 저감시켜, 그 결과, 전술한 바와 같은 시드층의 결손이나 회로 오목부의 발생을 억제할 수 있다. 즉, 에칭 레이트비 r이 1.0보다도 높은 에칭 희생층(12)이 2개의 구리층(13, 11) 사이에 샌드위치됨으로써, Cu 에칭 시에 불균일한 용해가 일어났다고 해도, 제2 구리층(13)이 아니라 에칭 희생층(12)이 불균일하게 용해된다. 따라서, Cu가 국부적으로 노출되는 상황이 발생되어 버려도, 국부 전지 반응에 의해 에칭 희생층(12)이 우선적으로 용해될 수 있어, 그 결과, 하지의 제2 구리층(13)의 용해가 억제된다.And, the etching sacrificial layer (12) is characterized by having an etching rate ratio r of the etching sacrificial layer (12) to the etching rate of Cu higher than 1.0. In this way, in the manufacture of a printed wiring board, by using a copper foil (10) in which an etching sacrificial layer (12) having a high etching rate is interposed between a first copper layer (11) and a second copper layer (13), an additional etching process is not required separately, so that the in-plane variation of Cu etching is significantly reduced, and as a result, the occurrence of a seed layer defect or a circuit recess as described above can be suppressed. That is, since the etching sacrificial layer (12) having an etching rate ratio r higher than 1.0 is sandwiched between two copper layers (13, 11), even if uneven dissolution occurs during Cu etching, the etching sacrificial layer (12), not the second copper layer (13), is unevenly dissolved. Accordingly, even if a situation occurs in which Cu is locally exposed, the etching sacrificial layer (12) can be preferentially dissolved by the local cell reaction, and as a result, the dissolution of the second copper layer (13) below is suppressed.
예를 들어, MSAP법의 경우, 도 2에 개념적으로 도시되는 바와 같이, 구리박(10)과 절연층(28)의 적층체에 대한 마이크로에칭 중, 에칭 희생층(12)이 불균일하게 용해되어 제2 구리층(13)이 국소적으로 노출되어도, 에칭 희생층(12)이 우선적으로 용해된다. 그 결과, 제2 구리층(13)의 두께는 대체로 균일하게 유지되게 되어, 결손이 발생하기 어려워진다. 이 점, 전술한 바와 같이, 종래의 극박 구리박(110)을 사용한 MSAP법(도 4 및 5를 참조)에서는, 도 3에 개념적으로 도시되는 바와 같이, 극박 구리박(110)과 절연 수지 기판(111)의 적층체에 대한 마이크로에칭 중 마이크로에칭의 면 내 변동에 의해 부분적으로 극박 구리박(110)(시드층)에 결손(110a)이 발생하는 경우가 있다. 이에 대하여, 본 발명의 구리박(10)을 사용함으로써 상기 기술적 과제를 바람직하게 해소할 수 있다.For example, in the case of the MSAP method, as conceptually illustrated in FIG. 2, during microetching of a laminate of a copper foil (10) and an insulating layer (28), even if the etching sacrificial layer (12) is unevenly dissolved and the second copper layer (13) is locally exposed, the etching sacrificial layer (12) is preferentially dissolved. As a result, the thickness of the second copper layer (13) is maintained generally uniformly, making it difficult for a defect to occur. In this regard, as described above, in the MSAP method using a conventional ultra-thin copper foil (110) (see FIGS. 4 and 5), as conceptually illustrated in FIG. 3, during microetching of a laminate of an ultra-thin copper foil (110) and an insulating resin substrate (111), there are cases where a defect (110a) partially occurs in the ultra-thin copper foil (110) (seed layer) due to in-plane variation of the microetching. In this regard, the above technical problem can be preferably solved by using the copper foil (10) of the present invention.
한편, 코어리스 빌드 업법(ETS 공법)의 경우, 도 6의 (b) 및 (c)에 개념적으로 도시되는 바와 같이, Cu 에칭 시에 에칭 희생층(12)이 불균일하게 용해되며 또한/또는 에칭 희생층(12)에 우발적으로 존재할 수 있는 핀 홀 등에 기인하여 Cu(제2 구리층(13) 또는 제1 배선층(26)의 Cu)가 국소적으로 노출되었다고 해도, 국부 전지 반응에 의해 하지의 제2 구리층(13) 또는 제1 배선층(26)(구리층)의 용해가 억제된다. 그 결과, 면 내에서 균일하게 제2 구리층(13)이 에칭됨과 함께, 제1 배선층(26)의 국소적인 회로 오목부의 발생을 억제할 수 있다. 게다가, 이 방법에 의하면, 에칭 희생층(12)은 Cu 에칭에 수반하여 용해되어 제거되므로, 에칭 희생층(12)을 제거하기 위한 추가 공정이 불필요해져, 생산성도 향상된다. 나아가, 고에칭 레이트인 것 자체의 효과에 의해, 제1 배선층(26)의 면 내에 있어서 회로 오목부를 평균적으로 저감할 수 있다는 이점도 있다. 이 점, 전술한 바와 같이, 특허문헌 2의 방법을 채용한 경우, 도 10에 개념적으로 도시되는 바와 같이, 구리 에칭 공정에서, 제거되어야 할 구리박(216)뿐만 아니라, 원래 제거되지 않을 에칭 스토퍼층(215)이 약간이지만 용출되어 버리는 것 외에도, 에칭 스토퍼층(215)을 형성하는 단계에 발생하는 핀 홀 등에 기인하여 하층인 구리 회로(제1 배선층(226))가 국소적으로 노출될 우려가 있다. 이렇게 하여 구리 회로(제1 배선층(226))가 국소적으로 노출되어 버리면, 구리 회로를 구성하는 Cu의 용해가 가속되어, 국소적으로 큰 회로 오목부(226a)가 발생되어 버린다. 애당초, 에칭 스토퍼층(215)을 형성한 경우, 에칭 스토퍼층(215)을 제거하기 위한 선택 에칭 공정이 별도로 필요해지기 때문에, 제조 공정이 많아진다. 이에 반하여, 본 발명의 구리박(10)을 사용함으로써 이들 기술적 과제를 바람직하게 해소할 수 있다.Meanwhile, in the case of the coreless build-up method (ETS method), as conceptually illustrated in Fig. 6 (b) and (c), even if the etching sacrificial layer (12) is unevenly dissolved during Cu etching and/or Cu (Cu of the second copper layer (13) or the first wiring layer (26)) is locally exposed due to pin holes that may accidentally exist in the etching sacrificial layer (12), the dissolution of the second copper layer (13) or the first wiring layer (26) (copper layer) of the underlying layer is suppressed by the local cell reaction. As a result, the second copper layer (13) is uniformly etched within the plane, and the occurrence of local circuit recesses in the first wiring layer (26) can be suppressed. In addition, according to this method, since the etching sacrificial layer (12) is dissolved and removed along with the Cu etching, an additional process for removing the etching sacrificial layer (12) becomes unnecessary, which also improves productivity. Furthermore, due to the effect of the high etching rate itself, there is also an advantage in that the circuit recess can be reduced on average within the surface of the first wiring layer (26). In this regard, as described above, when the method of Patent Document 2 is adopted, as conceptually illustrated in FIG. 10, in the copper etching process, not only the copper foil (216) to be removed but also a small amount of the etching stopper layer (215) that was not originally to be removed is dissolved out, and there is a concern that the lower copper circuit (the first wiring layer (226)) may be locally exposed due to pinholes, etc. that occur in the step of forming the etching stopper layer (215). In this way, if the copper circuit (the first wiring layer (226)) is locally exposed, the dissolution of Cu constituting the copper circuit is accelerated, and a large circuit recess (226a) is locally generated. First of all, if the etching stopper layer (215) is formed, a separate selective etching process is required to remove the etching stopper layer (215), which increases the number of manufacturing processes. In contrast, by using the copper foil (10) of the present invention, these technical problems can be preferably solved.
제1 구리층(11)은 공지된 구리박 구성이어도 되며 특별히 한정되지 않는다. 제1 구리층(11)을 구비함으로써 Cu 에칭 공정에 있어서의 전처리 등으로 용해 속도가 빠른 에칭 희생층(12)을 노출시키지 않도록 제어하는 것이 가능해지고, 또한, 하기 박리층과의 박리성을 용이한 것으로 할 수 있다는 이점이 있다. 제1 구리층(11)은, 무전해 도금법 및 전해 도금법 등의 습식 성막법, 스퍼터링 및 화학 증착 등의 건식 성막법, 또는 그것들의 조합에 의해 형성한 것이어도 된다. 제1 구리층(11)은 0.1 내지 2.5㎛의 두께 d1을 갖는 것이 바람직하고, 보다 바람직하게는 0.1 내지 2㎛, 더욱 바람직하게는 0.2 내지 1.5㎛, 특히 바람직하게는 0.2 내지 1㎛, 가장 바람직하게는 0.3 내지 0.8㎛이다. 이러한 범위 내의 두께 d1이면 Cu 에칭의 전 공정(예를 들어 디스미어 등의 약액 공정)에 있어서 에칭 희생층(12)을 더 효과적으로 보호할 수 있음과 함께, 후술하는 d2/d1≥r 및/또는 d1+d2+d3<3.0㎛의 조건을 만족시키기 쉬워져, 그 결과, Cu 에칭 시의 결손 등의 문제를 더 효과적으로 방지할 수 있다.The first copper layer (11) may be a known copper foil configuration and is not particularly limited. By providing the first copper layer (11), it is possible to control the etching sacrificial layer (12) with a fast dissolution rate not to be exposed by pretreatment in the Cu etching process, and further, there is an advantage in that the peelability with the following peeling layer can be made easy. The first copper layer (11) may be formed by a wet film-forming method such as an electroless plating method and an electrolytic plating method, a dry film-forming method such as sputtering and chemical vapor deposition, or a combination thereof. The first copper layer (11) preferably has a thickness d 1 of 0.1 to 2.5 ㎛, more preferably 0.1 to 2 ㎛, even more preferably 0.2 to 1.5 ㎛, particularly preferably 0.2 to 1 ㎛, and most preferably 0.3 to 0.8 ㎛. Within this range, the thickness d 1 can more effectively protect the etching sacrificial layer (12) in the entire process of Cu etching (e.g., a weak solution process such as desmear), and it becomes easy to satisfy the conditions of d 2 /d 1 ≥ r and/or d 1 +d 2 +d 3 < 3.0 μm described below. As a result, problems such as defects during Cu etching can be more effectively prevented.
그런데, 제1 구리층(11)은 Cu 에칭의 전 공정(예를 들어 디스미어 등의 약액 공정)에서 약액에 의한 용해로부터 에칭 희생층(12)을 보호할 수 있는 한편, 과잉으로 두꺼운 경우는 에칭 후의 제2 구리층(13)에 결손이 발생하는 경우가 있다. 이러한 결손을 효과적으로 방지하는 관점에서, 제1 구리층(11)의 두께를 d1로 하고, 에칭 희생층(12)의 두께를 d2로 한 경우, d2/d1≥r을 만족시키는 것이 바람직하다. 이것은 도 13 및 14에 개념적으로 도시되는 구리박(10, 10')과 절연층(28)의 적층체를 참조하면서 이하와 같이 설명된다. 먼저, 도 14의 (a)에 도시되는 바와 같이 제1 구리층(11')이 과잉으로 두꺼운 경우에는, 제1 구리층(11')이 불균일하게 용해되어 에칭 희생층(12)이 노출되고(도 14의 (b)), 노출된 에칭 희생층(12)이 즉시(남은 제1 구리층(11')보다도 우선적으로) 용해되어 제2 구리층(13)이 노출될 수 있다(도 14의 (c)). 그 결과, 잔존한 제1 구리층(11')의 용해와 병행하여, 노출된 제2 구리층(13)의 용해가 진행되어 버려(도 14의 (d)), 제2 구리층(13)에 결손(13a)이 발생할 수 있다(도 14의 (e) 참조). 이에 반하여, 도 13의 (a)에 도시되는 바와 같이 제1 구리층(11)이 적절하게 얇은 경우에는, 제1 구리층(11)이 얇기 때문에 용해 시의 변동이 적어(도 13의 (b)), 에칭 희생층(12)이 용해되어 제2 구리층(13)이 노출되기 전에 제1 구리층(11)이 완전히 녹게 된다(도 13의 (c)). 그 결과, 에칭 희생층(12)과 제2 구리층(13)이 동시에 에칭액에 접촉함으로써, 에칭 희생층(12)에 의한 희생 효과가 발현되어(도 13의 (d)), 제2 구리층(13)에는 결손이 발생하지 않게 된다(도 13의 (e)). 그렇게 하면, 제1 구리층(11)이 완전히 녹는 시간이, 에칭 희생층(12)이 완전히 녹는 시간보다도 짧은 것이 결손 방지의 관점에서 바람직하다고 할 수 있다. 따라서, 제1 구리층(11)의 에칭 레이트를 v1로 하고, 에칭 희생층의 에칭 레이트를 v2로 한 경우, 이하의 관계:However, while the first copper layer (11) can protect the etching sacrificial layer (12) from dissolution by the chemical solution in the previous process of Cu etching (e.g., a chemical solution process such as desmear), if it is excessively thick, defects may occur in the second copper layer (13) after etching. From the viewpoint of effectively preventing such defects, when the thickness of the first copper layer (11) is d 1 and the thickness of the etching sacrificial layer (12) is d 2 , it is preferable to satisfy d 2 /d 1 ≥ r. This is explained below with reference to a laminate of a copper foil (10, 10') and an insulating layer (28) conceptually illustrated in FIGS. 13 and 14. First, as shown in (a) of Fig. 14, when the first copper layer (11') is excessively thick, the first copper layer (11') is unevenly dissolved to expose the etching sacrificial layer (12) ((b) of Fig. 14), and the exposed etching sacrificial layer (12) may be dissolved immediately (priority over the remaining first copper layer (11')) to expose the second copper layer (13) ((c) of Fig. 14). As a result, the dissolved second copper layer (13) exposed may progress in parallel with the dissolved first copper layer (11') remaining ((d) of Fig. 14), and a defect (13a) may occur in the second copper layer (13) (see (e) of Fig. 14). In contrast, when the first copper layer (11) is suitably thin as shown in (a) of Fig. 13, since the first copper layer (11) is thin, the variation at the time of melting is small ((b) of Fig. 13), and the first copper layer (11) is completely melted before the etching sacrificial layer (12) melts and the second copper layer (13) is exposed ((c) of Fig. 13). As a result, since the etching sacrificial layer (12) and the second copper layer (13) come into contact with the etching solution at the same time, the sacrificial effect by the etching sacrificial layer (12) is expressed ((d) of Fig. 13), and no defect occurs in the second copper layer (13) ((e) of Fig. 13). In this way, it can be said that it is preferable from the viewpoint of defect prevention that the time for the first copper layer (11) to completely melt is shorter than the time for the etching sacrificial layer (12) to completely melt. Therefore, when the etching rate of the first copper layer (11) is v 1 and the etching rate of the etching sacrificial layer is v 2 , the following relationship is established:
을 만족시키는 것이 바람직하다고 할 수 있다. 즉, 제1 구리층(11)의 에칭 레이트 v1은 Cu에 대한 에칭 레이트임에 틀림없다는 점에서, 전술한 에칭 레이트비 r을 사용하면, v2/v1=r이다. 따라서, 상기한 바와 같이 d2/d1≥r을 만족시키는 것이 바람직하다고 할 수 있다.It can be said that it is desirable to satisfy d 2 /d 1 ≥ r as described above, since the etching rate v 1 of the first copper layer (11) must be an etching rate for Cu. That is, if the etching rate ratio r described above is used, v 2 /v 1 = r. Accordingly, it can be said that it is desirable to satisfy d 2 /d 1 ≥ r as described above.
제1 구리층(11)의 단위 면적당 핀 홀수가 2개/㎟ 이하인 것이 바람직하다. 제1 구리층(11)에 있어서의 핀 홀수가 상기한 바와 같이 적으면, 구리박(10)의 제조 프로세스에 있어서, 제1 구리층(11)에 도금되는 에칭 희생층(12) 및 제2 구리층(13)에 있어서 발생할 수 있는 핀 홀도 또한 적게 할 수 있다. 그 결과, Cu 에칭 시의 약액 침식에 의한 결손 등의 문제를 보다 한층 저감할 수 있다.It is preferable that the number of pin holes per unit area of the first copper layer (11) is 2/㎟ or less. If the number of pin holes in the first copper layer (11) is small as described above, pin holes that may occur in the etching sacrificial layer (12) and the second copper layer (13) plated on the first copper layer (11) in the manufacturing process of the copper foil (10) can also be reduced. As a result, problems such as defects due to chemical erosion during Cu etching can be further reduced.
에칭 희생층(12)은, 에칭 레이트가 Cu보다도 높은 것이면 특별히 한정되지 않는다. 바꾸어 말하면, Cu의 에칭 레이트에 대한, 에칭 희생층(12)의 에칭 레이트의 비 r(이하, 에칭 레이트비 r이라고 한다)이 1.0보다도 높다. 에칭 레이트가 Cu보다 높으면(에칭 레이트비 r이 1.0보다 높으면) Cu 에칭에 의해 동시에 용해되어 제거할 수 있음과 함께, 에칭 희생층(12)이 불균일하게 용해되어 Cu가 국소적으로 노출되었다고 해도, 국부 전지 반응에 의해 하지의 구리층의 용해가 억제되어, 그것에 의해 면 내에서 균일하게 구리층의 에칭을 행할 수 있음과 함께, 시드층의 결손이나 국소적인 회로 오목부나 결손의 발생을 억제할 수 있다. 이 에칭 레이트는, 에칭 희생층(12)과 동일한 재료로 구성되는 박 샘플과, 참조 시료로서의 구리박 샘플을, 에칭 공정에 있어서 동일한 시간 처리를 행하고, 에칭에 의한 각 샘플의 두께 변화를 용해 시간으로 제산함으로써 산출되는 것이다. 또한, 두께 변화는 양쪽의 샘플의 중량 감소량을 측정하고, 각각의 금속의 밀도로부터 두께로 환산함으로써 결정되어도 된다. 바람직한 에칭 레이트비 r은, 높은 희생 효과를 얻는 관점에서, 1.2 이상이며, 보다 바람직하게는 1.25 이상, 더욱 바람직하게는 1.3 이상이다. 에칭 레이트비 r의 상한은 특별히 한정되지 않지만, 면 내에 있어서의 에칭 희생층(12)의 용해 속도를 균일하게 유지하고, 제2 구리층(13)과의 국부 전지 반응을 면 내 균일하게 작용시키기 위해서는, 에칭 레이트비 r은 5.0 이하가 바람직하고, 보다 바람직하게는 4.5 이하이고, 더욱 바람직하게는 4.0 이하이고, 특히 바람직하게는 3.5 이하이고, 가장 바람직하게는 3.0 이하이다. 여기서, 에칭액으로서는, 산화 환원 반응에 의해 구리를 용해할 수 있는 공지된 액이 채용 가능하다. 에칭액의 예로서는, 염화 제2 구리(CuCl2) 수용액, 염화 제2 철(FeCl3) 수용액, 과황산암모늄 수용액, 과황산나트륨 수용액, 과황산칼륨 수용액, 황산/과산화수소수 등의 수용액 등을 들 수 있다. 이 중에서도 Cu의 에칭 레이트를 정밀하게 제어할 수 있고, 에칭 희생층(12)과의 에칭 시간차를 확보하는 데 적합한 점에서, 과황산나트륨 수용액, 과황산칼륨 수용액 및 황산/과산화수소수가 바람직하고, 이 중에서도 황산/과산화수소수가 가장 바람직하다. 에칭 방식으로서는, 스프레이법, 침지법 등을 채용할 수 있다. 또한, 에칭 온도로서는, 25 내지 70℃의 범위에서 적절히 설정될 수 있는 것이다. 본 발명에 있어서의 에칭 레이트는, 상기 에칭액이나 에칭 방식 등의 조합과, 하기에 나타내는 에칭 희생층(12)의 재료 선택에 의해 조정되는 것이다.The etching sacrificial layer (12) is not particularly limited as long as it has an etching rate higher than that of Cu. In other words, the ratio r of the etching rate of the etching sacrificial layer (12) to the etching rate of Cu (hereinafter referred to as the etching rate ratio r) is higher than 1.0. If the etching rate is higher than that of Cu (the etching rate ratio r is higher than 1.0), the copper layer can be simultaneously dissolved and removed by etching Cu, and even if the etching sacrificial layer (12) is unevenly dissolved and Cu is locally exposed, the dissolution of the underlying copper layer is suppressed by the local cell reaction, thereby enabling the copper layer to be uniformly etched within the plane, and the occurrence of a defect in the seed layer or a local circuit concave portion or defect can be suppressed. This etching rate is calculated by subjecting a foil sample composed of the same material as the etching sacrificial layer (12) and a copper foil sample as a reference sample to the same time treatment in the etching process, and dividing the thickness change of each sample due to etching by the dissolution time. In addition, the thickness change may be determined by measuring the weight decrease of both samples and converting it to thickness from the density of each metal. The preferable etching rate ratio r is 1.2 or more, more preferably 1.25 or more, and even more preferably 1.3 or more, from the viewpoint of obtaining a high sacrificial effect. The upper limit of the etching rate ratio r is not particularly limited, but in order to uniformly maintain the dissolution rate of the etching sacrificial layer (12) within the plane and to uniformly act the local cell reaction with the second copper layer (13) within the plane, the etching rate ratio r is preferably 5.0 or less, more preferably 4.5 or less, even more preferably 4.0 or less, particularly preferably 3.5 or less, and most preferably 3.0 or less. Here, as the etching solution, a known solution capable of dissolving copper by a redox reaction can be employed. Examples of the etching solution include an aqueous solution of cupric chloride (CuCl 2 ), an aqueous solution of ferric chloride (FeCl 3 ), an aqueous solution of ammonium persulfate, an aqueous solution of sodium persulfate, an aqueous solution of potassium persulfate, an aqueous solution of sulfuric acid/hydrogen peroxide, and the like. Among these, sodium persulfate aqueous solution, an aqueous solution of potassium persulfate, and a sulfuric acid/hydrogen peroxide aqueous solution are preferable in that they can precisely control the etching rate of Cu and are suitable for securing an etching time difference with respect to the etching sacrificial layer (12), and among these, sulfuric acid/hydrogen peroxide aqueous solution is most preferable. As the etching method, a spraying method, an immersion method, or the like can be employed. In addition, the etching temperature can be appropriately set in a range of 25 to 70°C. The etching rate in the present invention is adjusted by a combination of the etching solution and the etching method, and the selection of the material of the etching sacrificial layer (12) shown below.
에칭 희생층(12)을 구성하는 재료는 Cu보다도 전기 화학적으로 천한 금속이 바람직한데, 그러한 바람직한 금속의 예로서는, Cu-Zn 합금, Cu-Sn 합금, Cu-Mn 합금, Cu-Al 합금, Cu-Mg 합금, Fe 금속, Zn 금속, Co 금속, Mo 금속 및 이들의 산화물 그리고 이들의 조합을 들 수 있고, 특히 바람직하게는 Cu-Zn 합금이다. 에칭 희생층(12)을 구성할 수 있는 Cu-Zn 합금은, 높은 희생 효과를 얻는 관점에서, Zn을 40중량％ 이상 포함하는 것이 바람직하고, 보다 바람직하게는 50중량％ 이상, 더욱 바람직하게는 60중량％ 이상, 특히 바람직하게는 70중량％ 이상이다. 또한, Cu-Zn 합금에 있어서의 Zn 함유량은, 상술한 에칭 희생층(12)의 면 내 용해 속도가 균일한 유지 및 제2 구리층(13)과의 국부 전지 반응의 면 내 균일 작용의 관점에서, 바람직하게는 98중량％ 이하, 보다 바람직하게는 96중량％ 이하이고, 더욱 바람직하게는 94％중량％ 이하이다. 에칭 희생층(12)은 0.1 내지 5㎛의 두께 d2를 갖는 것이 바람직하고, 보다 바람직하게는 0.1 내지 4.5㎛, 더욱 바람직하게는 0.2 내지 4㎛, 특히 바람직하게는 0.2 내지 3.5㎛, 가장 바람직하게는 0.3 내지 3㎛이다.The material constituting the etching sacrificial layer (12) is preferably a metal that is electrochemically weaker than Cu, and examples of such preferable metals include a Cu-Zn alloy, a Cu-Sn alloy, a Cu-Mn alloy, a Cu-Al alloy, a Cu-Mg alloy, Fe metal, Zn metal, Co metal, Mo metal, oxides thereof, and combinations thereof, and a Cu-Zn alloy is particularly preferable. From the viewpoint of obtaining a high sacrificial effect, the Cu-Zn alloy that can constitut the etching sacrificial layer (12) preferably contains Zn in an amount of 40 wt% or more, more preferably 50 wt% or more, even more preferably 60 wt% or more, and particularly preferably 70 wt% or more. In addition, the Zn content in the Cu-Zn alloy is preferably 98 wt% or less, more preferably 96 wt% or less, and even more preferably 94 wt% or less, from the viewpoint of maintaining the uniformity of the in-plane dissolution rate of the etching sacrificial layer (12) described above and the uniformity of the in-plane action of the local cell reaction with the second copper layer (13). The etching sacrificial layer (12) preferably has a thickness d 2 of 0.1 to 5 µm, more preferably 0.1 to 4.5 µm, even more preferably 0.2 to 4 µm, particularly preferably 0.2 to 3.5 µm, and most preferably 0.3 to 3 µm.
제2 구리층(13)은, 공지된 구성이어도 되며 특별히 한정되지 않는다. 예를 들어, 제2 구리층(13)은, 무전해 도금법 및 전해 도금법 등의 습식 성막법, 스퍼터링 및 화학 증착 등의 건식 성막법, 또는 그것들의 조합에 의해 형성한 것이어도 된다. 제2 구리층(13)은 0.1 내지 2.5㎛의 두께 d3을 갖는 것이 바람직하고, 보다 바람직하게는 0.1 내지 2㎛, 더욱 바람직하게는 0.1 내지 1.5㎛, 특히 바람직하게는 0.2 내지 1㎛, 가장 바람직하게는 0.2 내지 0.8㎛이다. 이러한 범위 내의 두께 d3이면, 회로 형성에 바람직한 충분한 얇기이면서도, Cu 에칭 시의 결손 등의 문제를 더 효과적으로 방지할 수 있다.The second copper layer (13) may have a known configuration and is not particularly limited. For example, the second copper layer (13) may be formed by a wet film-forming method such as an electroless plating method and an electrolytic plating method, a dry film-forming method such as sputtering and chemical vapor deposition, or a combination thereof. The second copper layer (13) preferably has a thickness d 3 of 0.1 to 2.5 µm, more preferably 0.1 to 2 µm, even more preferably 0.1 to 1.5 µm, particularly preferably 0.2 to 1 µm, and most preferably 0.2 to 0.8 µm. A thickness d 3 within this range is sufficiently thin for circuit formation, while also more effectively preventing problems such as defects during Cu etching.
제2 구리층(13)의 표면에는, 조화 처리가 되어 있는 것이 바람직하다. 이렇게 제2 구리층의 표면에 조화 처리에 의해 형성된 조화 입자가 부착되어 있음으로써, 동장 적층판이나 프린트 배선판 제조 시에 있어서의 절연 수지층과의 밀착성을 향상시킬 수 있다. 또한, ETS 공법에 있어서, 배선 패턴 형성 후의 화상 검사를 하기 쉽게 함과 함께 포토레지스트 패턴(20)과의 밀착성을 향상시킬 수 있다. 조화 입자는 화상 해석에 의한 평균 입경 D가 0.04 내지 0.53㎛인 것이 바람직하고, 보다 바람직하게는 0.08 내지 0.13㎛이며, 더욱 바람직하게는 0.09 내지 0.12㎛이다. 상기 적합 범위 내이면, ETS 공법에 있어서, 조화면에 적당한 조도를 갖게 하여 포토레지스트와의 우수한 밀착성을 확보하면서, 포토레지스트 현상 시에 포토레지스트의 불필요 영역의 개구성을 양호하게 실현할 수 있어, 그 결과, 충분히 완전히 개구되지 못한 포토레지스트에 기인하여 도금되기 어려워짐으로써 발생할 수 있는 패턴 도금(22)의 라인 결손을 효과적으로 방지할 수 있다. 따라서, 상기 적합 범위 내이면 포토레지스트 현상성과 패턴 도금성이 우수하다고 할 수 있으며, 그로 인해, 배선 패턴(24)의 미세 형성에 적합하다. 또한, 조화 입자의 화상 해석에 의한 평균 입경 D는, 주사형 전자 현미경(SEM)의 1시야에 입자가 소정수(예를 들어 1000 내지 3000개) 들어가는 배율로 상을 촬영하고, 그 상에 대하여 시판되고 있는 화상 해석 소프트로 화상 처리를 행함으로써 측정하는 것이 바람직한데, 예를 들어 임의로 선택한 200개의 입자를 대상으로 하고, 이들 입자의 평균 직경을 평균 입경 D로서 채용하면 된다.The surface of the second copper layer (13) is preferably subjected to a harmonic treatment. By attaching the harmonic particles formed by the harmonic treatment to the surface of the second copper layer in this way, the adhesion with the insulating resin layer during the manufacture of a copper-clad laminate or a printed wiring board can be improved. Furthermore, in the ETS method, it is possible to facilitate image inspection after the formation of a wiring pattern and to improve the adhesion with the photoresist pattern (20). The average particle diameter D of the harmonic particles as determined by image analysis is preferably 0.04 to 0.53 µm, more preferably 0.08 to 0.13 µm, and even more preferably 0.09 to 0.12 µm. Within the above suitable range, in the ETS method, by providing an appropriate roughness to the roughened surface, excellent adhesion with the photoresist can be secured, while the unnecessary area of the photoresist can be well realized during photoresist development, and as a result, line defects in the pattern plating (22) that may occur due to difficulty in plating caused by the photoresist not being sufficiently completely opened can be effectively prevented. Therefore, within the above suitable range, it can be said that the photoresist developability and pattern plating property are excellent, and therefore, it is suitable for fine formation of the wiring pattern (24). In addition, the average particle diameter D by image analysis of the roughened particles is preferably measured by taking an image at a magnification such that a predetermined number (for example, 1,000 to 3,000) of particles enter one field of view of a scanning electron microscope (SEM) and performing image processing on the image using commercially available image analysis software. For example, 200 particles selected arbitrarily may be used as the target, and the average diameter of these particles may be adopted as the average particle diameter D.
또한, 조화 입자는 화상 해석에 의한 입자 밀도 ρ가 4 내지 200개/㎛2인 것이 바람직하고, 보다 바람직하게는 40 내지 170개/㎛2, 70 내지 100개/㎛2이다. 또한, 구리박 표면의 조화 입자가 치밀하여 밀집되어 있는 경우에는, ETS 공법에 있어서, 포토레지스트의 현상 잔사가 발생하기 쉽지만, 상기 적합 범위 내이면 그러한 현상 잔사가 발생하기 어렵고, 그로 인해, 포토레지스트 패턴(20)의 현상성도 우수하다. 따라서, 상기 적합 범위 내이면 배선 패턴(24)의 미세 형성에 적합하다고 할 수 있다. 또한, 조화 입자의 화상 해석에 의한 입자 밀도 ρ는, 주사형 전자 현미경(SEM)의 1시야에 입자가 소정수(예를 들어 1000 내지 3000개) 들어가는 배율로 상을 촬영하고, 그 상에 대하여 시판되고 있는 화상 해석 소프트를 사용하여 화상 처리를 행함으로써 측정하는 것이 바람직한데, 예를 들어 입자 200개가 들어가는 시야에 있어서 그것들의 입자 개수(예를 들어 200개)를 시야 면적으로 제산한 값을 입자 밀도 ρ로서 채용하면 된다.In addition, the harmonic particles preferably have a particle density ρ of 4 to 200/㎛ 2 by image analysis, more preferably 40 to 170/㎛ 2 , 70 to 100/㎛ 2 . In addition, when the harmonic particles on the surface of the copper foil are densely packed, in the ETS method, photoresist development residues are likely to occur, but within the above-described suitable range, such development residues are unlikely to occur, and therefore, the developability of the photoresist pattern (20) is also excellent. Therefore, within the above-described suitable range, it can be said that the photoresist is suitable for fine formation of a wiring pattern (24). In addition, it is preferable to measure the particle density ρ by image analysis of harmonic particles by taking an image at a magnification such that a predetermined number (e.g., 1,000 to 3,000) of particles fit in one field of view of a scanning electron microscope (SEM) and performing image processing on the image using commercially available image analysis software. For example, in a field of view containing 200 particles, the number of those particles (e.g., 200) divided by the field of view area can be adopted as the particle density ρ.
제2 구리층(13)의 표면은, 상술한 조화 처리에 의한 조화 입자의 부착 외에도, 니켈-아연/크로메이트 처리 등의 방청 처리나, 실란 커플링제에 의한 커플링 처리 등을 실시하는 것도 바람직하다. 이들 표면 처리에 의해 구리박 표면의 화학적 안정성의 향상이나, 절연층 적층 시의 밀착성의 향상을 도모할 수 있다.In addition to the attachment of the harmonic particles by the harmonic treatment described above, it is also preferable to perform a rust prevention treatment such as nickel-zinc/chromate treatment on the surface of the second copper layer (13), or a coupling treatment using a silane coupling agent. These surface treatments can improve the chemical stability of the copper foil surface, or improve the adhesion when laminating the insulating layer.
제1 구리층(11)의 두께 d1, 에칭 희생층(12)의 두께 d2 및 제2 구리층(13)의 두께 d3의 합계 두께 d1+d2+d3은 3.0㎛ 미만인 것이 바람직하고, 보다 바람직하게는 0.3 내지 2.8㎛, 더욱 바람직하게는 0.6 내지 2.8㎛, 특히 바람직하게는 0.9 내지 2.6㎛이다. 이러한 범위 내의 합계 두께는 구리박(10)의 두께가 충분히 얇은 것을 의미하고, 구리박(10)의 다이렉트 레이저 천공성이 향상된다.The total thickness d 1 + d 2 + d 3 of the thickness d 1 of the first copper layer (11), the thickness d 2 of the etching sacrificial layer (12), and the thickness d 3 of the second copper layer (13) is preferably less than 3.0 µm, more preferably 0.3 to 2.8 µm, even more preferably 0.6 to 2.8 µm, and particularly preferably 0.9 to 2.6 µm. A total thickness within this range means that the thickness of the copper foil (10) is sufficiently thin, and the direct laser porosity of the copper foil (10) is improved.
특히, 구리박(10)은, 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)으로 이루어지는 3층 구성을 가짐으로써, 에칭 희생층과 구리층의 2층 구성의 것에 대하여, MSAP법의 다양한 단계에서 이점을 초래한다. 즉, 에칭 희생층 및 구리층으로 이루어지는 2층 구성을 고려한 경우, 에칭 희생층이 전혀 보호되지 않기 때문에, 마이크로에칭 전의 디스미어 등의 약액 공정에서 에칭 희생층이 용해되어 소실되어 버릴 우려가 있다. 그래서, 약액 공정에서의 용해분을 고려하여 에칭 희생층을 두껍게 하면, 이번은 그 두께에 기인하여 다이렉트 레이저 가공이 곤란해진다. 이에 반하여, 본 발명의 구리박(10)의 3층 구성을 채용함으로써, 레이저 가공성을 손상시키지 않고, 마이크로에칭 공정까지 에칭 희생층(12)을 유지할 수 있어, 그 결과, 결손을 발생시키지 않고 마이크로에칭을 행할 수 있다. 즉, 구리박(10)의 합계 두께를 얇게 함으로써(바람직하게는 d1+d2+d3<3.0㎛) 문제없이 레이저 가공을 행할 수 있다. 그리고, 레이저 가공 후의 디스미어 공정에 있어서는, 최표면의 제1 구리층(11)으로 에칭 희생층(12)이 보호되는 결과, 에칭 희생층(12)이 남게 된다. 그리고, 마이크로에칭에 있어서는 잔존하는 에칭 희생층(12)에 의한 희생 효과에 의해, 결손을 발생시키지 않고 마이크로에칭을 행할 수 있다.In particular, the copper foil (10) has a three-layer configuration consisting of a first copper layer (11), an etching sacrificial layer (12), and a second copper layer (13), thereby bringing about advantages in various stages of the MSAP method compared to a two-layer configuration consisting of an etching sacrificial layer and a copper layer. That is, when considering a two-layer configuration consisting of an etching sacrificial layer and a copper layer, since the etching sacrificial layer is not protected at all, there is a concern that the etching sacrificial layer may dissolve and disappear in a liquid process such as a desmear before micro-etching. Therefore, if the etching sacrificial layer is thickened considering the dissolved content in the liquid process, direct laser processing becomes difficult due to the thickness this time. In contrast, by adopting the three-layer configuration of the copper foil (10) of the present invention, the etching sacrificial layer (12) can be maintained until the micro-etching process without damaging the laser processability, and as a result, micro-etching can be performed without causing a defect. That is, by making the total thickness of the copper foil (10) thin (preferably d 1 + d 2 + d 3 <3.0 μm), laser processing can be performed without a problem. And, in the desmear process after laser processing, the etching sacrificial layer (12) is protected by the first copper layer (11) on the uppermost surface, so that the etching sacrificial layer (12) remains. And, in micro-etching, micro-etching can be performed without causing a defect due to the sacrificial effect of the remaining etching sacrificial layer (12).
원하는 바에 따라, 제1 구리층(11)과 에칭 희생층(12) 사이, 및/또는 제2 구리층(13)과 에칭 희생층(12) 사이에는, 에칭 희생층(12)의 희생 효과를 방해하지 않는 한, 다른 층이 존재하고 있어도 된다.Depending on the desired purpose, another layer may be present between the first copper layer (11) and the etching sacrificial layer (12), and/or between the second copper layer (13) and the etching sacrificial layer (12), as long as it does not interfere with the sacrificial effect of the etching sacrificial layer (12).
캐리어를 구비한 구리박Copper foil with carrier
구리박(10)(즉 제2 구리층(13), 에칭 희생층(12) 및 제1 구리층(11)의 적층체)은, 캐리어가 없는 구리박의 형태로 제공되어도 되고, 도 1에 도시되는 바와 같이 캐리어를 구비한 구리박(14)의 형태로 제공되어도 되지만, 캐리어를 구비한 구리박(14)의 형태로 제공되는 것이 바람직하다. 이 경우, 캐리어를 구비한 구리박(14)은, 캐리어(15), 박리층(16), 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)을 순서대로 구비하는 것이어도 되고, 혹은 캐리어(15), 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)을 순서대로 구비하는 것이어도 된다. 즉, 박리층(16)을 갖고 있어도 되고, 박리층(16)을 단독의 층으로서 갖지 않는 구성이어도 된다. 바람직한 캐리어를 구비한 구리박은, 캐리어(15), 박리층(16) 및 구리박(10)을 이 순서대로 구비한 것이다.The copper foil (10) (i.e., the laminate of the second copper layer (13), the etching sacrificial layer (12), and the first copper layer (11)) may be provided in the form of a copper foil without a carrier, or may be provided in the form of a copper foil (14) with a carrier as illustrated in FIG. 1. However, it is preferable to provide it in the form of a copper foil (14) with a carrier. In this case, the copper foil (14) with a carrier may have a carrier (15), a peeling layer (16), a first copper layer (11), an etching sacrificial layer (12), and a second copper layer (13) in that order, or may have a carrier (15), a first copper layer (11), an etching sacrificial layer (12), and a second copper layer (13) in that order. That is, it may have a peeling layer (16), or it may have a configuration in which the peeling layer (16) is not included as a single layer. A copper foil having a desirable carrier comprises a carrier (15), a peeling layer (16), and copper foil (10) in this order.
캐리어(15)는, 구리박을 지지하여 그 핸들링성을 향상시키기 위한 층(전형적으로는 박)이다. 캐리어의 예로서는, 알루미늄박, 구리박, 스테인리스박, 수지 필름, 표면을 메탈 코팅한 수지 필름, 유리판 등을 들 수 있고, 바람직하게는 구리박이다. 구리박은 압연 구리박 및 전해 구리박의 어느 것이어도 된다. 캐리어의 두께는 전형적으로는 250㎛ 이하이고, 바람직하게는 12㎛ 내지 200㎛이다.The carrier (15) is a layer (typically a foil) for supporting the copper foil and improving its handling properties. Examples of the carrier include aluminum foil, copper foil, stainless steel foil, resin film, resin film with a metal coating on the surface, glass plate, etc., and is preferably copper foil. The copper foil may be either rolled copper foil or electrolytic copper foil. The thickness of the carrier is typically 250 ㎛ or less, and is preferably 12 ㎛ to 200 ㎛.
박리층(16)은, 캐리어(15)의 박리 강도를 약하게 하고, 해당 강도의 안정성을 담보하고, 나아가 고온에서의 프레스 성형 시에 캐리어와 구리박 사이에 일어날 수 있는 상호 확산을 억제하는 기능을 갖는 층이다. 박리층은, 캐리어의 한쪽의 면에 형성되는 것이 일반적이지만, 양면에 형성되어도 된다. 박리층은, 유기 박리층 및 무기 박리층의 어느 것이어도 된다. 유기 박리층에 사용되는 유기 성분의 예로서는, 질소 함유 유기 화합물, 황 함유 유기 화합물, 카르복실산 등을 들 수 있다. 질소 함유 유기 화합물의 예로서는, 트리아졸 화합물, 이미다졸 화합물 등을 들 수 있으며, 그 중에서 트리아졸 화합물은 박리성이 안정되기 쉬운 점에서 바람직하다. 트리아졸 화합물의 예로서는, 1,2,3-벤조트리아졸, 카르복시벤조트리아졸, N',N'-비스(벤조트리아졸릴메틸)우레아, 1H-1,2,4-트리아졸 및 3-아미노-1H-1,2,4-트리아졸 등을 들 수 있다. 황 함유 유기 화합물의 예로서는, 머캅토벤조티아졸, 티오시아누르산, 2-벤즈이미다졸티올 등을 들 수 있다. 카르복실산의 예로서는, 모노카르복실산, 디카르복실산 등을 들 수 있다. 한편, 무기 박리층에 사용되는 무기 성분의 예로서는, Ni, Mo, Co, Cr, Fe, Ti, W, P, Zn, 크로메이트 처리막, 탄소층 등을 들 수 있다. 또한, 박리층의 형성은 캐리어의 적어도 한쪽의 표면에 박리층 성분 함유 용액을 접촉시켜, 박리층 성분을 캐리어의 표면에 용액 중에서 흡착되는 것 등에 의해 행하면 된다. 캐리어를 박리층 성분 함유 용액에 접촉시키는 경우, 이 접촉은, 박리층 성분 함유 용액에 대한 침지, 박리층 성분 함유 용액의 분무, 박리층 성분 함유 용액의 유하 등에 의해 행하면 된다. 기타, 전해 도금이나 무전해 도금 등의 도금법, 증착이나 스퍼터링 등에 의한 기상법으로 박리층 성분을 피막 형성하는 방법도 채용 가능하다. 또한, 박리층 성분의 캐리어 표면에 대한 고정은, 박리층 성분 함유 용액의 건조, 박리층 성분 함유 용액 중의 박리층 성분의 전착 등에 의해 행하면 된다. 박리층의 두께는, 전형적으로는 1㎚ 내지 1㎛이며, 바람직하게는 5㎚ 내지 500㎚이다. 또한, 박리층(16)과 캐리어의 박리 강도는 5gf/㎝ 내지 50gf/㎝인 것이 바람직하고, 보다 바람직하게는 5gf/㎝ 내지 40gf/㎝, 더욱 바람직하게는 6gf/㎝ 내지 30gf/㎝이다.The peeling layer (16) is a layer that has the function of weakening the peeling strength of the carrier (15), ensuring the stability of the strength, and further suppressing mutual diffusion that may occur between the carrier and the copper foil during press molding at high temperatures. The peeling layer is generally formed on one side of the carrier, but may be formed on both sides. The peeling layer may be either an organic peeling layer or an inorganic peeling layer. Examples of organic components used in the organic peeling layer include nitrogen-containing organic compounds, sulfur-containing organic compounds, carboxylic acids, and the like. Examples of nitrogen-containing organic compounds include triazole compounds and imidazole compounds, and among them, triazole compounds are preferable because peelability is easily stable. Examples of triazole compounds include 1,2,3-benzotriazole, carboxybenzotriazole, N',N'-bis(benzotriazolylmethyl)urea, 1H-1,2,4-triazole, and 3-amino-1H-1,2,4-triazole. Examples of sulfur-containing organic compounds include mercaptobenzothiazole, thiocyanuric acid, and 2-benzimidazolethiol. Examples of carboxylic acids include monocarboxylic acids and dicarboxylic acids. Meanwhile, examples of inorganic components used in the inorganic peeling layer include Ni, Mo, Co, Cr, Fe, Ti, W, P, Zn, chromate treatment films, and carbon layers. In addition, the formation of the peeling layer may be performed by bringing a solution containing a peeling layer component into contact with at least one surface of the carrier, and causing the peeling layer component to be adsorbed on the surface of the carrier from the solution, etc. When the carrier is brought into contact with the solution containing the peeling layer component, the contact may be carried out by immersion in the solution containing the peeling layer component, spraying the solution containing the peeling layer component, flowing the solution containing the peeling layer component, etc. In addition, a method of forming a film of the peeling layer component by a plating method such as electrolytic plating or electroless plating, or a vapor phase method such as deposition or sputtering may also be employed. In addition, fixation of the peeling layer component to the surface of the carrier may be carried out by drying the solution containing the peeling layer component, electrodeposition of the peeling layer component in the solution containing the peeling layer component, etc. The thickness of the peeling layer is typically 1 nm to 1 µm, and preferably 5 nm to 500 nm. In addition, the peeling strength between the peeling layer (16) and the carrier is preferably 5 gf/cm to 50 gf/cm, more preferably 5 gf/cm to 40 gf/cm, and even more preferably 6 gf/cm to 30 gf/cm.
동장 Village chief 적층판Laminated board
본 발명의 구리박은 프린트 배선판용 동장 적층판의 제작에 사용되는 것이 바람직하다. 즉, 본 발명의 바람직한 양태에 의하면, 상술한 구리박을 구비한 동장 적층판이 제공된다. 동장 적층판은 구리박을 캐리어를 구비한 구리박의 형태로 구비하고 있어도 된다. 또한, 구리박은 수지층의 편면에 설치되어도 되고, 양면에 설치되어도 된다. 수지층은, 전형적으로는 수지, 바람직하게는 절연 수지를 포함하여 이루어진다. 수지층은 프리프레그 및/또는 수지 시트인 것이 바람직하고, 보다 바람직하게는 프리프레그이다. 프리프레그란, 합성 수지판, 유리판, 유리 직포, 유리 부직포, 종이 등의 기재에 합성 수지를 함침 또는 적층시킨 복합 재료의 총칭이다. 프리프레그에 함침되는 절연 수지의 바람직한 예로서는, 에폭시 수지, 시아네이트 수지, 비스말레이미드트리아진 수지(BT 수지), 폴리페닐렌에테르 수지, 페놀 수지, 폴리아미드 수지 등을 들 수 있다. 또한, 수지 시트를 구성하는 절연 수지의 예로서는, 에폭시 수지, 폴리이미드 수지, 폴리에스테르 수지(액정 중합체) 등의 절연 수지를 들 수 있다. 또한, 수지층에는 열 팽창 계수를 낮추고, 강성을 올리는 등의 관점에서 실리카, 알루미나 등의 각종 무기 입자를 포함하는 필러 입자 등이 함유되어 있어도 된다. 수지층의 두께는 특별히 한정되지 않지만, 3 내지 1000㎛가 바람직하고, 보다 바람직하게는 5 내지 400㎛이며, 더욱 바람직하게는 10 내지 200㎛이다. 수지층은 복수의 층으로 구성되어 있어도 된다. 프리프레그 및/또는 수지 시트 등의 수지층은 미리 구리박 표면에 도포되는 프라이머 수지층을 개재시켜 캐리어를 구비한 구리박에 마련되어 있어도 된다.The copper foil of the present invention is preferably used in the production of a copper-clad laminate for a printed wiring board. That is, according to a preferred embodiment of the present invention, a copper-clad laminate having the copper foil described above is provided. The copper-clad laminate may have the copper foil in the form of a copper foil having a carrier. In addition, the copper foil may be provided on one side of the resin layer or on both sides. The resin layer typically comprises a resin, preferably an insulating resin. The resin layer is preferably a prepreg and/or a resin sheet, and more preferably a prepreg. A prepreg is a general term for a composite material in which a synthetic resin is impregnated or laminated onto a substrate such as a synthetic resin plate, a glass plate, a glass woven fabric, a glass nonwoven fabric, or paper. Preferable examples of an insulating resin impregnated into a prepreg include an epoxy resin, a cyanate resin, a bismaleimidetriazine resin (BT resin), a polyphenylene ether resin, a phenol resin, a polyamide resin, and the like. In addition, examples of the insulating resin constituting the resin sheet include insulating resins such as epoxy resin, polyimide resin, and polyester resin (liquid crystal polymer). In addition, the resin layer may contain filler particles including various inorganic particles such as silica and alumina from the viewpoints of lowering the coefficient of thermal expansion, increasing rigidity, and the like. The thickness of the resin layer is not particularly limited, but is preferably 3 to 1000 μm, more preferably 5 to 400 μm, and even more preferably 10 to 200 μm. The resin layer may be composed of a plurality of layers. The resin layer such as a prepreg and/or a resin sheet may be provided on a copper foil provided with a carrier by interposing a primer resin layer that is applied to the surface of the copper foil in advance.
프린트 Print 배선판의Of the wiring board 제조 방법Manufacturing method
상술한 바와 같은 본 발명의 구리박 또는 캐리어를 구비한 구리박을 사용하여 프린트 배선판을 바람직하게 제조할 수 있다. 프린트 배선판의 제조 방법의 바람직한 예로서, MSAP(모디파이드·세미·에디티브·프로세스)법 및 코어리스 빌드 업법(ETS 공법)을 들 수 있지만, 이들 공법에 한하지 않고, 본 발명의 구리박 또는 캐리어를 구비한 구리박은, 에칭 희생층(12)의 희생 효과에 의한 어떠한 이점을 기대할 수 있는 다양한 공법에 채용 가능하다.As described above, the copper foil of the present invention or the copper foil having a carrier can be used to preferably manufacture a printed wiring board. Preferable examples of a method for manufacturing a printed wiring board include the MSAP (Modified Semi-Additive Process) method and the coreless build-up method (ETS method), but are not limited to these methods, and the copper foil of the present invention or the copper foil having a carrier can be employed in various methods from which some advantage can be expected due to the sacrificial effect of the etching sacrificial layer (12).
일례로서, 본 발명의 구리박을 채용한 코어리스 빌드 업법(ETS 공법)에 의한 프린트 배선판의 제조 방법을 이하에 설명한다. 이 방법에 있어서는, 먼저, 적어도 제2 구리층(13), 에칭 희생층(12) 및 제1 구리층(11)을 구비한 구리박(10)을 사용하여 지지체를 얻는다. 이어서, 도 6에 모식적으로 도시되는 바와 같이, 제2 구리층(13) 위에 구리제의 제1 배선층(26)과 절연층(28)을 적어도 포함하는 빌드 업 배선층을 형성하여 빌드 업 배선층을 구비한 적층체를 얻는다. 또한, 도 6에서는 설명의 간략화를 위하여 제1 배선층(26)만이 그려져 있지만, 후술하는 도 8에 도시되는 바와 같이, 제n 배선층(40)(n은 2 이상의 정수)까지 형성된 다층의 빌드 업 배선층을 채용 가능한 것은 말할 필요도 없다. 그 후, 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)을 에칭액에 의해 제거하여 제1 배선층(26)을 노출시키고, 그것에 의해 빌드 업 배선층을 포함하는 프린트 배선판을 얻는다.As an example, a method for manufacturing a printed wiring board by a coreless build-up method (ETS method) employing the copper foil of the present invention will be described below. In this method, first, a support is obtained using a copper foil (10) having at least a second copper layer (13), an etching sacrificial layer (12), and a first copper layer (11). Then, as schematically illustrated in Fig. 6, a build-up wiring layer including at least a first copper wiring layer (26) and an insulating layer (28) is formed on the second copper layer (13), thereby obtaining a laminate having a build-up wiring layer. In addition, although only the first wiring layer (26) is depicted in Fig. 6 for the sake of simplification of the explanation, it goes without saying that a multilayer build-up wiring layer formed up to an n-th wiring layer (40) (n is an integer greater than or equal to 2) can be employed, as illustrated in Fig. 8 described later. Thereafter, the first copper layer (11), the etching sacrificial layer (12) and the second copper layer (13) are removed by an etching solution to expose the first wiring layer (26), thereby obtaining a printed wiring board including a build-up wiring layer.
이하, 도 1 외에도, 도 7 및 8에 도시되는 공정도도 적절히 참조하면서 제조 방법을 설명한다. 또한, 도 7 및 8에 도시되는 양태는 설명의 간략화를 위하여 코어리스 지지체(18)의 편면에 캐리어를 구비한 구리박(14)을 설치하여 빌드 업 배선층(42)을 형성하도록 그려져 있지만, 코어리스 지지체(18)의 양면에 캐리어를 구비한 구리박(14)을 설치하여 당해 양면에 대하여 빌드 업 배선층(42)을 형성하는 것이 바람직하다.Hereinafter, in addition to FIG. 1, the manufacturing method will be described with appropriate reference to the process diagrams illustrated in FIGS. 7 and 8. In addition, the embodiments illustrated in FIGS. 7 and 8 are depicted to form a build-up wiring layer (42) by installing a copper foil (14) having a carrier on one side of a coreless support (18) for the sake of simplification of the explanation, but it is preferable to install copper foils (14) having a carrier on both sides of the coreless support (18) and form build-up wiring layers (42) on the two sides.
(1) 구리박을 사용한 지지체의 준비(1) Preparation of a support using copper foil
구리박(10) 또는 그것을 포함하는 캐리어를 구비한 구리박(14)을 지지체로서 준비한다. 원하는 바에 따라, 빌드 업 배선층을 구비한 적층체의 형성에 앞서, 구리박(10)(제1 구리층(11)측) 또는 캐리어를 구비한 구리박(14)(캐리어(15)측)을 코어리스 지지체(18)의 편면 또는 양면에 적층하여 적층체를 형성해도 된다. 즉, 이 단계에서, 상술한 동장 적층판을 형성해도 된다. 이 적층은, 통상의 프린트 배선판 제조 프로세스에 있어서 구리박과 프리프레그 등의 적층에 채용되는 공지된 조건 및 방법을 따라 행하면 된다. 코어리스 지지체(18)는, 전형적으로는 수지, 바람직하게는 절연 수지를 포함하여 이루어진다. 코어리스 지지체(18)는 프리프레그 및/또는 수지 시트인 것이 바람직하고, 보다 바람직하게는 프리프레그이다. 즉, 코어리스 지지체(18)는 상술한 동장 적층판에 있어서의 수지층에 상당하는 것이며, 그로 인해, 동장 적층판 내지 수지층에 관하여 상술한 바람직한 양태는 그대로 코어리스 지지체(18)에 적용된다.A copper foil (10) or a copper foil (14) having a carrier including the copper foil is prepared as a support. Depending on the purpose, prior to the formation of a laminate having a build-up wiring layer, the copper foil (10) (first copper layer (11) side) or the copper foil (14) having a carrier (carrier (15) side) may be laminated on one or both sides of a coreless support (18) to form a laminate. That is, at this stage, the copper-clad laminate described above may be formed. This lamination may be performed according to known conditions and methods employed for laminating copper foil and prepreg, etc. in a normal printed wiring board manufacturing process. The coreless support (18) is typically made of a resin, preferably an insulating resin. The coreless support (18) is preferably a prepreg and/or a resin sheet, and more preferably a prepreg. That is, the coreless support (18) corresponds to the resin layer in the copper-clad laminate described above, and therefore, the preferable aspects described above with respect to the copper-clad laminate or the resin layer are applied as is to the coreless support (18).
(2) 빌드 업 배선층을 구비한 적층체의 형성(2) Formation of a laminate having a build-up wiring layer
제2 구리층(13) 위에 구리제의 제1 배선층(26)과 절연층(28)을 적어도 포함하는 빌드 업 배선층(42)을 형성하여 빌드 업 배선층을 구비한 적층체를 얻는다. 절연층(28)은 상술한 바와 같은 절연 수지로 구성하면 된다. 빌드 업 배선층(42)의 형성은, 공지된 프린트 배선판의 제조 방법에 따라 행하면 되고, 특별히 한정되지 않는다. 본 발명의 바람직한 양태에 의하면, 이하에 설명하는 바와 같이, (i) 포토레지스트 패턴을 형성, (ⅱ) 전기 구리 도금 및 (ⅲ) 포토레지스트 패턴의 박리를 행하여 제1 배선층(26)을 형성한 후, (ⅳ) 빌드 업 배선층(42)이 형성된다.A build-up wiring layer (42) including at least a first copper wiring layer (26) and an insulating layer (28) is formed on a second copper layer (13) to obtain a laminate having a build-up wiring layer. The insulating layer (28) may be composed of an insulating resin as described above. The formation of the build-up wiring layer (42) may be performed according to a known method for manufacturing a printed wiring board and is not particularly limited. According to a preferred embodiment of the present invention, as described below, (i) a photoresist pattern is formed, (ii) electroplating of copper, and (iii) peeling of the photoresist pattern is performed to form the first wiring layer (26), and then (iv) the build-up wiring layer (42) is formed.
(i) 포토레지스트 패턴을 형성(i) Forming a photoresist pattern
먼저, 제2 구리층(13)의 표면에 포토레지스트 패턴(20)을 형성한다. 포토레지스트 패턴(20)의 형성은, 네거티브 레지스트 및 포지티브 레지스트의 어느 방식으로 행해도 되고, 포토레지스트는 필름 타입 및 액상 타입의 어느 것이어도 된다. 또한, 현상액으로서는 탄산나트륨, 수산화나트륨, 아민계 수용액 등의 현상액이어도 되고, 프린트 배선판의 제조에 일반적으로 사용되는 각종 방법 및 조건에 따라 행하면 되며 특별히 한정되지 않는다.First, a photoresist pattern (20) is formed on the surface of the second copper layer (13). The formation of the photoresist pattern (20) may be performed by either a negative resist or a positive resist method, and the photoresist may be either a film type or a liquid type. In addition, as the developer, a developer such as sodium carbonate, sodium hydroxide, or an amine-based aqueous solution may be used, and the process may be performed according to various methods and conditions generally used in the manufacture of printed wiring boards, and is not particularly limited.
(ⅱ) 전기 구리 도금(ⅱ) Electrolytic copper plating
이어서, 포토레지스트 패턴(20)이 형성된 제2 구리층(13)에 전기 구리 도금(22)을 실시한다. 전기 구리 도금(22)의 형성은, 예를 들어 황산구리 도금액이나 피로인산 구리 도금액 등의 프린트 배선판의 제조에 일반적으로 사용되는 각종 패턴 도금 방법 및 조건에 따라 행하면 되며 특별히 한정되지 않는다.Next, electric copper plating (22) is performed on the second copper layer (13) on which the photoresist pattern (20) is formed. The formation of the electric copper plating (22) may be performed according to various pattern plating methods and conditions generally used in the manufacture of printed wiring boards, such as, for example, a copper sulfate plating solution or a copper pyrophosphate plating solution, and is not particularly limited.
(ⅲ) 포토레지스트 패턴의 박리(ⅲ) Stripping of photoresist pattern
포토레지스트 패턴(20)을 박리하여 배선 패턴(24)을 형성한다. 포토레지스트 패턴(20)의 박리는 수산화나트륨 수용액이나, 아민계 용액 내지 그의 수용액 등이 채용되고, 프린트 배선판의 제조에 일반적으로 사용되는 각종 박리 방법 및 조건에 따라 행하면 되며 특별히 한정되지 않는다. 이렇게 하여, 제2 구리층(13)의 표면에는 제1 배선층(26)을 포함하는 배선부(라인)가 간극부(스페이스)를 이격하여 배열된 배선 패턴(24)이 직접 형성되게 된다. 예를 들어, 회로의 미세화를 위해서는, 라인/스페이스(L/S)가 13㎛ 이하/13㎛ 이하(예를 들어 12㎛/12㎛, 10㎛/10㎛, 5㎛/5㎛, 2㎛/2㎛)라는 정도까지 고도로 미세화된 배선 패턴을 형성하는 것이 바람직하다.The photoresist pattern (20) is peeled off to form a wiring pattern (24). The photoresist pattern (20) is peeled off using a sodium hydroxide aqueous solution, an amine solution or an aqueous solution thereof, and may be peeled off according to various peeling methods and conditions generally used in the manufacture of printed wiring boards, and is not particularly limited thereto. In this way, a wiring pattern (24) in which wiring portions (lines) including the first wiring layer (26) are arranged with gaps (spaces) spaced apart from each other is directly formed on the surface of the second copper layer (13). For example, in order to miniaturize the circuit, it is preferable to form a highly refined wiring pattern to the extent that the line/space (L/S) is 13 ㎛ or less/13 ㎛ or less (e.g., 12 ㎛/12 ㎛, 10 ㎛/10 ㎛, 5 ㎛/5 ㎛, 2 ㎛/2 ㎛).
(ⅳ) 빌드 업 배선층의 형성(ⅳ) Formation of build-up wiring layer
제2 구리층(13) 위에 빌드 업 배선층(42)을 형성하여 빌드 업 배선층을 구비한 적층체를 제작한다. 예를 들어, 제2 구리층(13) 위에 이미 형성되어 있는 제1 배선층(26) 외에도, 절연층(28) 및 제2 배선층(38)이 순서대로 형성되어 빌드 업 배선층(42)이 될 수 있다. 예를 들어, 도 8에 도시되는 바와 같이 빌드 업 배선층(42)을 형성하기 위해 절연층(28) 및 캐리어를 구비한 구리박(30)(캐리어(32), 박리층(34) 및 구리박(36)을 구비한다)을 적층하고, 캐리어(32)를 박리하며, 또한 탄산 가스 레이저 등에 의해 구리박(36) 및 그 바로 아래의 절연층(28)을 레이저 가공해도 된다. 계속하여, 화학 구리 도금, 포토레지스트 가공, 전해 구리 도금, 포토레지스트 박리 및 플래시 에칭 등에 의해 패터닝을 행하여 제2 배선층(38)을 형성하고, 이 패터닝을 필요에 따라 반복하여 제n 배선층(40)(n은 2 이상의 정수)까지 형성해도 된다.A build-up wiring layer (42) is formed on the second copper layer (13) to produce a laminate having a build-up wiring layer. For example, in addition to the first wiring layer (26) already formed on the second copper layer (13), an insulating layer (28) and a second wiring layer (38) may be sequentially formed to form a build-up wiring layer (42). For example, as shown in Fig. 8, in order to form a build-up wiring layer (42), an insulating layer (28) and a copper foil (30) having a carrier (having a carrier (32), a peeling layer (34), and a copper foil (36)) are laminated, the carrier (32) is peeled, and the copper foil (36) and the insulating layer (28) directly underneath may be laser-processed using a carbon dioxide laser or the like. Continuing, a second wiring layer (38) is formed by performing patterning through chemical copper plating, photoresist processing, electrolytic copper plating, photoresist stripping, and flash etching, and this patterning may be repeated as necessary to form an nth wiring layer (40) (n is an integer greater than or equal to 2).
제2 배선층(38) 이후의 빌드 업층의 형성 방법에 관한 공법은 상기 방법에 한정되지 않고, 서브트랙티브법, MSAP(모디파이드·세미·에디티브·프로세스)법, SAP(세미애디티브)법, 풀 애디티브법 등이 사용 가능하다. 예를 들어, 수지층 및 구리박으로 대표되는 금속박을 동시에 프레스 가공으로 맞추어 붙이는 경우는, 비아 홀 형성 및 패널 도금 등의 층간 도통 수단의 형성과 조합하여, 당해 패널 도금층 및 금속박을 에칭 가공하여, 배선 패턴을 형성할 수 있다. 또한, 제2 구리층(13)의 표면에 수지층만을 프레스 또는 라미네이트 가공에 의해 맞추어 붙이는 경우는, 그 표면에 세미애디티브법으로 배선 패턴을 형성할 수도 있다.The method for forming the build-up layer after the second wiring layer (38) is not limited to the above method, and a subtractive method, an MSAP (Modified Semi-Additive Process) method, an SAP (Semi-Additive) method, a full-additive method, etc. can be used. For example, in the case where a resin layer and a metal foil represented by a copper foil are simultaneously pressed and bonded together, the panel plating layer and the metal foil can be etched in combination with the formation of an interlayer conductive means such as via hole formation and panel plating, to form a wiring pattern. In addition, in the case where only a resin layer is pressed or laminated to the surface of the second copper layer (13), a wiring pattern can also be formed on that surface by a semi-additive method.
상기 공정을 필요에 따라 반복하여, 빌드 업 배선층을 구비한 적층체를 얻는다. 이 공정에서는 수지층과 배선 패턴을 포함하는 배선층을 교대로 적층 배치한 빌드 업 배선층을 형성하여, 제n 배선층(40)(n은 2 이상의 정수)까지 형성된 빌드 업 배선층을 구비한 적층체를 얻는 것이 바람직하다. 이 공정의 반복은 원하는 층수의 빌드 업 배선층이 형성될 때까지 행하면 된다. 이 단계에서, 필요에 따라 외층면에 솔더 레지스트나, 필러 등의 실장용의 범프 등을 형성해도 된다. 또한, 빌드 업 배선층의 최외층면은 후의 외층 가공 공정에서 외층 배선 패턴을 형성해도 된다.The above process is repeated as needed to obtain a laminate having a build-up wiring layer. In this process, it is preferable to obtain a laminate having a build-up wiring layer formed up to the n-th wiring layer (40) (n is an integer greater than or equal to 2) by forming a build-up wiring layer in which resin layers and wiring layers including wiring patterns are alternately laminated. This process may be repeated until the desired number of build-up wiring layers are formed. At this stage, solder resist or a bump for mounting such as a filler may be formed on the outer layer surface as needed. In addition, the outermost layer surface of the build-up wiring layer may have an outer layer wiring pattern formed on it in a subsequent outer layer processing process.
(3) 빌드 업 배선층을 포함하는 프린트 배선판의 형성(3) Formation of a printed wiring board including a build-up wiring layer
(i) 빌드 업 배선층을 구비한 적층체의 분리(i) Separation of a laminate having a build-up wiring layer
빌드 업 배선층을 구비한 적층체를 형성한 후는 빌드 업 배선층을 구비한 적층체를 박리층(16) 등에서 분리할 수 있다. 캐리어를 구비한 구리박이, 캐리어(15), 박리층(16), 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)을 순서대로 구비하는 경우, 본 발명의 방법은, 후술하는 에칭액에 의한 제거에 앞서, 박리층(16)에서 빌드 업 배선층을 구비한 적층체를 분리하여 제1 구리층(11)을 노출시키는 것이 바람직하다. 분리의 방법은, 물리적인 박리가 바람직하고, 이 박리 방법에 대해서는, 기계 혹은 지그, 수작업 또는 이들 조합에 의한 방법이 채용될 수 있다.After forming a laminate having a build-up wiring layer, the laminate having a build-up wiring layer can be separated from a peeling layer (16), etc. In the case where a copper foil having a carrier sequentially comprises a carrier (15), a peeling layer (16), a first copper layer (11), an etching sacrificial layer (12), and a second copper layer (13), it is preferable that, in the method of the present invention, the laminate having a build-up wiring layer is separated from the peeling layer (16) to expose the first copper layer (11) prior to removal by an etching solution described later. The separation method is preferably physical peeling, and for this peeling method, a method by a machine, a jig, manual work, or a combination thereof can be adopted.
한편, 캐리어를 구비한 구리박이, 캐리어(15), 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)을 순서대로 구비하여 이루어지는 경우(즉 박리층(16)을 단독의 층으로서 갖지 않는 경우), 본 발명의 방법은, 후술하는 에칭액에 의한 제거에 앞서, 캐리어(15)와 제1 구리층(11) 사이의 또는 제1 구리층(11) 내부에서 빌드 업 배선층을 구비한 적층체를 분리하여, 제1 구리층(11)을 노출시키는 것이 바람직하다.Meanwhile, in the case where the copper foil having a carrier is formed by sequentially providing a carrier (15), a first copper layer (11), an etching sacrificial layer (12), and a second copper layer (13) (i.e., not having a peeling layer (16) as a single layer), it is preferable that, in the method of the present invention, prior to removal by an etching solution described later, the laminate having a build-up wiring layer between the carrier (15) and the first copper layer (11) or within the first copper layer (11) is separated to expose the first copper layer (11).
(ⅱ) 에칭 희생층 및 구리층의 에칭(ⅱ) Etching of sacrificial layer and copper layer
본 발명의 방법에 있어서는, 제1 구리층(11), 에칭 희생층(12) 및 제2 구리층(13)을 에칭액에 의해 제거하여 제1 배선층(26)을 노출시키고, 그것에 의해 빌드 업 배선층(42)을 포함하는 프린트 배선판(46)을 얻는다. 프린트 배선판(46)은 바람직하게는 다층 프린트 배선판이다. 어떤 경우든, 에칭 희생층(12)의 존재에 따라, 추가되는 에칭 공정을 별도로 필요로 하지 않아, Cu 에칭에 의해 면 내에서 균일하게 각 층의 에칭에 의한 제거를 효율적으로 행할 수 있음과 함께, 국소적인 회로 오목부의 발생을 억제할 수 있다. 따라서, 본 발명의 방법에 의하면, 제2 구리층(13), 에칭 희생층(12) 및 제1 구리층(11)의 에칭액에 의한 제거를 일 공정으로 행할 수 있다. 이때에 사용하는 에칭액 및 에칭 공법은, 전술한 바와 같다.In the method of the present invention, the first copper layer (11), the etching sacrificial layer (12), and the second copper layer (13) are removed by an etching solution to expose the first wiring layer (26), thereby obtaining a printed wiring board (46) including a build-up wiring layer (42). The printed wiring board (46) is preferably a multilayer printed wiring board. In any case, depending on the presence of the etching sacrificial layer (12), an additional etching process is not required separately, so that the removal of each layer by etching can be efficiently performed uniformly within the surface by Cu etching, and the occurrence of local circuit recesses can be suppressed. Therefore, according to the method of the present invention, the removal of the second copper layer (13), the etching sacrificial layer (12), and the first copper layer (11) by the etching solution can be performed in one process. The etching solution and etching method used at this time are as described above.
(ⅲ) 외층 가공(ⅲ) Outer layer processing
도 8에 도시하는 바와 같은 프린트 배선판(46)은 다양한 공법에 의해 외층을 가공하는 것이 가능하다. 예를 들어, 프린트 배선판(46)의 제1 배선층(26)에 빌드 업 배선층으로서의 절연층과 배선층을 임의의 층수로서 더 적층해도 되고, 혹은 제1 배선층(26)의 표면에 솔더레지스트층을 형성하여, Ni-Au 도금, Ni-Pd-Au 도금, 수용성 프리플럭스 처리 등의 외층 패드로서의 표면 처리를 실시해도 된다. 나아가 외층 패드에 주상의 필러 등을 설치해도 된다. 이때, 본 발명에 있어서의 에칭 희생층을 사용하여 제작된 제1 배선층(26)은, 면 내에서 회로 두께의 균일성을 유지할 수 있음과 함께, 제1 배선층(26)의 표면은, 국소적인 회로 오목부의 발생이 적은 것이 된다. 이로 인해, 회로 두께의 극단적으로 얇은 부위나 회로 오목부 등에 기인하는 표면 처리 공정에서의 국소적인 처리 불량이나 솔더레지스트 잔사 불량, 또 실장 패드의 요철에 의한 실장 불량 등의 문제 발생률이 적은, 실장 신뢰성이 우수한 프린트 배선판을 얻을 수 있다.As shown in Fig. 8, the printed wiring board (46) can have its outer layer processed by various methods. For example, an insulating layer and a wiring layer as a build-up wiring layer may be further laminated in an arbitrary number of layers on the first wiring layer (26) of the printed wiring board (46), or a solder resist layer may be formed on the surface of the first wiring layer (26), and surface treatment as an outer layer pad, such as Ni-Au plating, Ni-Pd-Au plating, or water-soluble preflux treatment, may be performed. Furthermore, a pillar-shaped filler or the like may be provided on the outer layer pad. At this time, the first wiring layer (26) manufactured using the etching sacrificial layer of the present invention can maintain the uniformity of the circuit thickness within the surface, and the surface of the first wiring layer (26) has less occurrence of local circuit concave portions. Due to this, a printed wiring board with excellent mounting reliability can be obtained, with a low occurrence rate of problems such as local processing defects in the surface treatment process due to extremely thin sections of the circuit thickness or recessed parts of the circuit, defects in solder resist residue, and mounting defects due to unevenness of the mounting pad.
상술한 프린트 배선판의 제조 방법은, 코어리스 빌드 업법(ETS 공법)에 의한 것이지만, MSAP법에 의한 프린트 배선판의 제조 방법에 대해서는, 도 4 및 5에 기초하여 설명한 종래의 MSAP 공법에 있어서, 극박 구리박(110) 대신 본 발명의 구리박(10)을 사용함으로써, 프린트 배선판을 바람직하게 제조할 수 있다.The above-described method for manufacturing a printed wiring board is by the coreless build-up method (ETS method), but with respect to the method for manufacturing a printed wiring board by the MSAP method, by using the copper foil (10) of the present invention instead of the ultra-thin copper foil (110) in the conventional MSAP method described based on FIGS. 4 and 5, the printed wiring board can be preferably manufactured.
실시예Example
본 발명을 이하의 예에 의해 더욱 구체적으로 설명한다.The present invention is explained more specifically by the following examples.
예 1 내지 12Examples 1 to 12
본 발명의 프린트 배선판 제조용 구리박의 제작 및 각종 평가를 이하와 같이 하여 행했다.The production and various evaluations of the copper foil for manufacturing the printed wiring board of the present invention were conducted as follows.
(1) 캐리어의 준비(1) Preparation of carrier
회전 음극으로서 표면을 #2000의 버프로 연마한 티타늄제의 회전 전극을 준비했다. 또한, 양극에는 DSA(치수 안정성 양극)를 준비했다. 회전 음극 및 양극을, 구리 농도 80g/L, 황산 농도 260g/L, 비스(3-술포프로필)디술피드 농도 30㎎/L, 디알릴디메틸암모늄클로라이드 중합체 농도 50㎎/L, 염소 농도 40㎎/L의 황산구리 용액에 침지하고, 용액 온도 45℃, 전류 밀도 55A/d㎡로 전해하여, 두께 18㎛의 전해 구리박을 캐리어로서 얻었다.A titanium rotating electrode whose surface was polished with a #2000 buff was prepared as a rotating cathode. In addition, a DSA (dimensionally stable anode) was prepared as the anode. The rotating cathode and the anode were immersed in a copper sulfate solution having a copper concentration of 80 g/L, a sulfuric acid concentration of 260 g/L, a bis(3-sulfopropyl)disulfide concentration of 30 mg/L, a diallyldimethylammonium chloride polymer concentration of 50 mg/L, and a chlorine concentration of 40 mg/L, and electrolyzed at a solution temperature of 45°C and a current density of 55 A/d㎡ to obtain an electrolytic copper foil having a thickness of 18 μm as a carrier.
(2) 박리층의 형성(2) Formation of a peeling layer
산세 처리된 캐리어의 전극면측을, CBTA(카르복시벤조트리아졸) 농도 1g/L, 황산 농도 150g/L 및 구리 농도 10g/L의 CBTA 수용액에, 액온 30℃에서 30초간 침지하여, CBTA 성분을 캐리어의 전극면에 흡착시켰다. 이렇게 하여, 캐리어용 구리박의 전극면의 표면에 CBTA층을 유기 박리층으로서 형성했다.The electrode surface side of the acid-treated carrier was immersed in a CBTA (carboxybenzotriazole) aqueous solution having a CBTA concentration of 1 g/L, a sulfuric acid concentration of 150 g/L, and a copper concentration of 10 g/L at a solution temperature of 30°C for 30 seconds to adsorb the CBTA component onto the electrode surface of the carrier. In this way, a CBTA layer was formed as an organic peeling layer on the surface of the electrode surface of the copper foil for the carrier.
(3) 보조 금속층의 형성(3) Formation of auxiliary metal layer
유기 박리층이 형성된 캐리어를, 황산 니켈을 사용하여 제작된 니켈 농도 20g/L의 용액에 침지하여, 액온 45℃, pH3, 전류 밀도 5의 A/d㎡의 조건에서, 두께 0.001㎛ 상당의 부착량의 니켈을 유기 박리층 위에 부착시켰다. 이렇게 하여 유기 박리층 위에 니켈층을 보조 금속층으로서 형성했다.The carrier having the organic release layer formed thereon was immersed in a nickel concentration of 20 g/L prepared using nickel sulfate, and under the conditions of a solution temperature of 45°C, pH 3, and a current density of 5 A/d㎡, nickel in an amount corresponding to a thickness of 0.001 μm was attached onto the organic release layer. In this way, a nickel layer was formed as an auxiliary metal layer on the organic release layer.
(4) 제1 구리층(극박 구리박)의 형성(4) Formation of the first copper layer (ultra-thin copper foil)
예 1 내지 9 및 12에 대해서는, 보조 금속층이 형성된 캐리어를, 구리 농도 60g/L, 황산 농도 200g/L의 황산구리 용액에 침지하고, 용액 온도 50℃, 전류 밀도5 내지 30A/d㎡로 전해하여, 두께 0.3㎛의 제1 구리층(극박 구리박)을 보조 금속층 위에 형성했다. 한편, 예 10 및 11에 대해서는, 제1 구리층의 형성을 행하지 않았다.For Examples 1 to 9 and 12, the carrier having the auxiliary metal layer formed thereon was immersed in a copper sulfate solution having a copper concentration of 60 g/L and a sulfuric acid concentration of 200 g/L, and electrolyzed at a solution temperature of 50°C and a current density of 5 to 30 A/d㎡, thereby forming a first copper layer (ultra-thin copper foil) having a thickness of 0.3 μm on the auxiliary metal layer. On the other hand, for Examples 10 and 11, the first copper layer was not formed.
(5) 에칭 희생층의 형성(5) Formation of etching sacrificial layer
제1 구리층(극박 구리박)이 형성된 캐리어(예 1 내지 9 및 12) 또는 보조 금속층이 형성된 캐리어(예 11)를, 표 1에 나타내는 도금욕에 침지하고, 표 1에 나타나는 도금 조건에서 전해하여, 표 2에 나타내는 조성 및 두께의 에칭 희생층을 제1 구리층 위 또는 보조 금속층 위에 형성했다. 한편, 예 10에 대해서는, 에칭 희생층의 형성을 행하지 않았다.A carrier having a first copper layer (ultra-thin copper foil) formed thereon (Examples 1 to 9 and 12) or a carrier having an auxiliary metal layer formed thereon (Example 11) was immersed in a plating bath shown in Table 1, and electrolytically treated under the plating conditions shown in Table 1, thereby forming an etching sacrificial layer having a composition and thickness shown in Table 2 on the first copper layer or the auxiliary metal layer. On the other hand, in Example 10, no etching sacrificial layer was formed.
(6) 제2 구리층의 형성(6) Formation of the second copper layer
에칭 희생층이 형성된 캐리어(예 1 내지 9, 11 및 12) 또는 보조 금속층이 형성된 캐리어(예 10)를, 구리 농도 60g/L, 황산 농도 145g/L의 황산구리 용액에 침지하고, 용액 온도 45℃, 전류 밀도 30A/d㎡로 전해하여, 표 2에 나타내는 두께의 제2 구리층을 에칭 희생층 위 또는 보조 금속층 위에 형성했다.A carrier having an etching sacrificial layer formed thereon (Examples 1 to 9, 11 and 12) or a carrier having an auxiliary metal layer formed thereon (Example 10) was immersed in a copper sulfate solution having a copper concentration of 60 g/L and a sulfuric acid concentration of 145 g/L, and electrolyzed at a solution temperature of 45°C and a current density of 30 A/d㎡, thereby forming a second copper layer having a thickness shown in Table 2 on the etching sacrificial layer or the auxiliary metal layer.
(7) 조화 처리(7) Harmony processing
이렇게 하여 형성된 캐리어를 구비한 구리박의 표면에 조화 처리를 행했다. 이 조화 처리는, 구리박 위에 미세 구리 입자를 석출 부착시키는 버닝 도금 공정과, 이 미세 구리 입자의 탈락을 방지하기 위한 피복 도금 공정으로 구성된다. 버닝 도금 공정에서는, 구리 농도 10g/L 및 황산 농도 120g/L을 포함하는 산성 황산구리 용액을 사용하여, 액온 25℃, 전류 밀도 15A/d㎡로 조화 처리를 행했다. 그 후의 피복 도금 공정에서는, 구리 농도 70g/L 및 황산 농도 120g/L을 포함하는 산성 황산구리 용액을 사용하여, 액온 40℃ 및 전류 밀도 15A/d㎡의 평활 도금 조건에서 전착을 행했다.The surface of the copper foil having the carrier thus formed was subjected to a roughening treatment. This roughening treatment consists of a burning plating process for depositing and attaching fine copper particles on the copper foil, and a covering plating process for preventing the peeling off of the fine copper particles. In the burning plating process, the roughening treatment was performed at a solution temperature of 25°C and a current density of 15 A/d㎡ using an acidic copper sulfate solution containing a copper concentration of 10 g/L and a sulfuric acid concentration of 120 g/L. In the subsequent covering plating process, electrodeposition was performed under smooth plating conditions of a solution temperature of 40°C and a current density of 15 A/d㎡ using an acidic copper sulfate solution containing a copper concentration of 70 g/L and a sulfuric acid concentration of 120 g/L.
(8) 방청 처리(8) Hearing treatment
얻어진 캐리어를 구비한 구리박의 표면에, 아연-니켈 합금 도금 처리 및 크로메이트 처리로 이루어지는 방청 처리를 행했다. 먼저, 아연 농도 0.2g/L, 니켈 농도 2g/L 및 피로인산칼륨 농도 300g/L의 전해액을 사용하여, 액온 40℃, 전류 밀도 0.5A/d㎡의 조건에서, 조화 처리층 및 캐리어의 표면에 아연-니켈 합금 도금 처리를 행했다. 이어서, 크롬산 3g/L 수용액을 사용하여, pH10, 전류 밀도 5의 A/d㎡의 조건에서, 아연-니켈 합금 도금 처리를 행한 표면에 크로메이트 처리를 행했다.The surface of the copper foil equipped with the obtained carrier was subjected to an anti-rust treatment consisting of zinc-nickel alloy plating treatment and chromate treatment. First, using an electrolyte having a zinc concentration of 0.2 g/L, a nickel concentration of 2 g/L, and a potassium pyrophosphate concentration of 300 g/L, zinc-nickel alloy plating treatment was performed on the surface of the harmonic treatment layer and the carrier under the conditions of a solution temperature of 40°C and a current density of 0.5 A/d㎡. Next, using a 3 g/L chromic acid aqueous solution, chromate treatment was performed on the surface on which the zinc-nickel alloy plating treatment was performed under the conditions of a pH of 10 and a current density of 5 A/d㎡.
(9) 실란 커플링제 처리(9) Treatment with silane coupling agent
3-글리시독시프로필트리메톡시실란 2g/L 포함하는 수용액을 캐리어를 구비한 구리박의 구리박측의 표면에 흡착시키고, 전열기에 의해 수분을 증발시킴으로써, 실란 커플링제 처리를 행했다. 이때, 실란 커플링제 처리는 캐리어측에는 행하지 않았다.A silane coupling agent treatment was performed by adsorbing an aqueous solution containing 2 g/L of 3-glycidoxypropyltrimethoxysilane onto the surface of the copper foil side of a copper foil equipped with a carrier and evaporating the moisture using a heater. At this time, the silane coupling agent treatment was not performed on the carrier side.
(10) 평가(10) Evaluation
이렇게 하여 얻어진 캐리어를 구비한 구리박 및 그 구성층에 대하여, 각종 평가를 이하와 같이 행했다.The copper foil and its constituent layers equipped with the carrier thus obtained were subjected to various evaluations as follows.
평가 1: 에칭 레이트비 r Evaluation 1 : Etching rate r
에칭 희생층의 에칭 레이트비 r을 측정하기 위하여, 예 1 내지 9, 11 및 12에 대해서는, 상기 (5)에서 얻어진 최표면이 에칭 희생층인 캐리어(즉 에칭 희생층까지가 형성되고, 제2 구리층의 형성 및 그 후의 처리가 행하여지지 않는 중간 제품)를 준비했다. 또한, 예 10에 대해서는, 상기 (6)에서 얻어진 최표면이 제2 구리층인 캐리어를 구비한 구리박(즉 제2 구리층까지가 형성되고, 그 후의 처리가 행하여지지 않는 중간 제품)을 준비했다. 한편, 물에 시판되고 있는 95wt％ 농황산과 30wt％ 과산화수소수를 용해시켜, 황산 농도 5.9wt％, 과산화수소 농도 2.1wt％의 에칭액을 제작했다. 각 캐리어를 구비한 구리박 샘플을 캐리어측이 에칭되지 않도록 마스킹하고, 에칭액에 25℃에서 일정 시간 침지하여 용해시켜, 용해 전후의 도금 피막의 두께 변화를 형광 X선 막후계(피셔·인스트루먼츠사제, Fischerscope X-Ray XDAL-FD)로 측정했다. 얻어진 두께 변화를 용해 시간으로 제산함으로써, 대상이 되는 각 도금 피막의 에칭 레이트를 구했다. 이렇게 하여 구한 예 10의 에칭 레이트가 Cu의 에칭 레이트이며, 예 1 내지 9, 11 및 12의 에칭 레이트가 각 에칭 희생층의 에칭 레이트이다. 그리고, 에칭 희생층의 에칭 레이트를 Cu의 에칭 레이트로 제산함으로써, 에칭 레이트비 r을 산출했다. 결과는, 표 2에 나타내는 바와 같다.In order to measure the etching rate ratio r of the etching sacrificial layer, for Examples 1 to 9, 11 and 12, a carrier having an etching sacrificial layer as its outermost surface obtained in (5) above (i.e., an intermediate product in which the etching sacrificial layer is formed and no formation of a second copper layer or subsequent processing is performed) was prepared. In addition, for Example 10, a copper foil having a carrier having a second copper layer as its outermost surface obtained in (6) above (i.e., an intermediate product in which the second copper layer is formed and no subsequent processing is performed) was prepared. Meanwhile, 95 wt% commercially available concentrated sulfuric acid and 30 wt% hydrogen peroxide solution were dissolved in water to produce an etching solution having a sulfuric acid concentration of 5.9 wt% and a hydrogen peroxide concentration of 2.1 wt%. Each copper foil sample equipped with a carrier was masked so that the carrier side would not be etched, and was dissolved by immersing it in an etching solution at 25°C for a certain period of time, and the thickness change of the plating film before and after dissolution was measured using a fluorescence X-ray thickness meter (Fischer Instruments, Fischerscope X-Ray XDAL-FD). By dividing the obtained thickness change by the dissolution time, the etching rate of each target plating film was obtained. The etching rate of Example 10 obtained in this way is the etching rate of Cu, and the etching rates of Examples 1 to 9, 11, and 12 are the etching rates of the respective etching sacrificial layers. Then, the etching rate ratio r was calculated by dividing the etching rate of the etching sacrificial layer by the etching rate of Cu. The results are as shown in Table 2.
평가 2: 단위 면적당 핀 홀수 Evaluation 2 : Number of pin holes per unit area
제1 구리층의 단위 면적당 핀 홀수를 측정하기 위하여, 상기 (4)에서 얻어진 최표면이 제1 구리층(극박 구리박)인 캐리어를 구비한 극박 구리박(즉 두께 0.3㎛의 제1 구리층까지가 형성되고, 에칭 희생층의 형성 및 그 후의 처리가 행하여지지 않는 중간 제품)을 준비했다. 이 캐리어를 구비한 극박 구리박을 절연 수지 기재(파나소닉 가부시키가이샤제 프리프레그, R-1661, 두께 0.1㎜)에 제1 구리층(극박 구리박)측이 접하도록 적층하고, 압력 4.0㎫, 온도 190℃에서 90분간 열 압착했다. 그 후, 캐리어를 박리하여 적층판을 얻었다. 이 적층판을, 암실 중에서 백라이트를 받으면서, 광학 현미경으로 관찰하여, 핀 홀의 수를 셌다. 이렇게 하여 1㎟당 핀 홀수를 측정한바, 예 1 내지 9, 11 및 12의 어떤 경우든, 제1 구리층의 단위 면적당 핀 홀수는 2개/㎟ 이하였다.In order to measure the number of pin holes per unit area of the first copper layer, an ultra-thin copper foil (i.e., an intermediate product in which a first copper layer with a thickness of 0.3 ㎛ is formed and the formation of an etching sacrificial layer and subsequent processing are not performed) equipped with a carrier whose outermost surface is the first copper layer (ultra-thin copper foil) obtained in the above (4) was prepared. This ultra-thin copper foil equipped with a carrier was laminated on an insulating resin substrate (prepreg manufactured by Panasonic Corporation, R-1661, thickness 0.1 mm) so that the first copper layer (ultra-thin copper foil) side was in contact, and heat-pressed at a pressure of 4.0 MPa and a temperature of 190°C for 90 minutes. Thereafter, the carrier was peeled off to obtain a laminate. This laminate was observed with an optical microscope in a darkroom while receiving a backlight, and the number of pin holes was counted. In this way, the number of pin holes per 1㎟ was measured, and in any of the cases of Examples 1 to 9, 11, and 12, the number of pin holes per unit area of the first copper layer was 2/㎟ or less.
평가 3: 결손 Rating 3 : Defect
상기 (9)에서 얻어진 캐리어를 구비한 구리박을, 절연 수지 기재(파나소닉 가부시키가이샤제 프리프레그, R-1661, 두께 0.1㎜)에 대하여 제2 구리층측이 접하도록 적층하고, 압력 4.0㎫, 온도 190℃에서 90분간 열 압착했다. 이렇게 하여 얻어진 동장 적층판의 캐리어를 박리하고, 10㎝×10㎝의 크기로 절단하고, 평가 1에서 제작한 에칭액에 에칭 희생층이 완전히 소실될 때까지 침지시킨 후, 눈으로 결손의 유무를 확인하여, 이하의 기준에 따라 등급 설정 평가했다. 또한, 여기에서 말하는 결손이란 하지의 기재를 눈으로 볼 수 있는 상태를 가리킨다. 결과는, 표 2에 나타내는 바와 같다.The copper foil equipped with the carrier obtained in the above (9) was laminated so that the second copper layer side was in contact with an insulating resin substrate (prepreg manufactured by Panasonic Corporation, R-1661, thickness 0.1 mm), and heat-pressed at a pressure of 4.0 MPa and a temperature of 190°C for 90 minutes. The carrier of the copper-clad laminate thus obtained was peeled off, cut into a size of 10 cm × 10 cm, and immersed in the etching solution produced in Evaluation 1 until the etching sacrificial layer completely disappeared, and then the presence or absence of defects was visually confirmed and a grade setting evaluation was performed according to the following criteria. In addition, the defect referred to here refers to a state in which the underlying substrate can be seen with the naked eye. The results are as shown in Table 2.
·평가 A: 제2 구리층에 결손이 없는 것·Evaluation A: No defects in the second copper layer
·평가 B: 제2 구리층에 1개소 이상 3개소 이하의 결손이 발생하고 있는 것·Evaluation B: There are 1 to 3 defects in the second copper layer.
·평가 C: 제2 구리층에 4개소 이상의 결손이 발생하고 있는 것·Evaluation C: Four or more defects occur in the second copper layer.
평가 4: 레이저 가공성 Evaluation 4 : Laser Processability
평가 3에서 제작한 동장 적층판에 대하여, 캐리어를 박리한 후, 레이저 가공기(미츠비시 덴키제, ML605GTWIII-H)에 의해, 에너지 밀도 6.5MW/㎠, 레이저 광 직경 75.6㎛의 조건에서 20개소 레이저 가공을 행했다. 이렇게 하여 형성한 개구부를 광학 현미경으로 관찰하여, 이하의 기준에 따라 등급 설정 평가했다. 또한, 개구 직경은 상단에 있어서 측정했다. 결과는, 표 2에 나타내는 바와 같다.For the copper-clad laminated plate manufactured in Evaluation 3, after peeling off the carrier, 20 locations were laser processed under the conditions of an energy density of 6.5 MW/cm2 and a laser beam diameter of 75.6 ㎛ by a laser processing machine (ML605GTWIII-H manufactured by Mitsubishi Electric). The apertures formed in this way were observed with an optical microscope, and the grades were evaluated according to the following criteria. In addition, the aperture diameter was measured at the top. The results are as shown in Table 2.
·평가 A: 미개구의 것이 없으며, 또한, 20개소의 개구 직경의 최솟값이 40㎛ 이상인 것·Evaluation A: There are no unopened holes, and the minimum diameter of the 20 openings is 40㎛ or more.
·평가 B: 미개구의 것은 없지만, 20개소의 개구 직경의 최솟값이 40㎛ 미만인 것·Evaluation B: No openings, but the minimum opening diameter of 20 points is less than 40㎛
·평가 C: 하나라도 미개구의 것이 있는 것·Rating C: At least one unopened item
평가 5: 회로 오목부 Evaluation 5 : Circuit concave
상기 (9)에서 얻어진 캐리어를 구비한 구리박을, 제1 절연 수지 기재(파나소닉 가부시키가이샤제 프리프레그, R-1661, 두께 0.1㎜)에 대하여 캐리어측이 접하도록 적층하고, 압력 4.0㎫, 온도 190℃에서 90분간 열 압착했다. 이렇게 하여 얻어진 동장 적층판에 대하여, 구리박 표면을 평가 1에서 준비한 에칭액으로 세정한 후, 구리박측에 두께 19㎛의 드라이 필름을 라미네이트하고, 라인/스페이스(L/S)=10/10㎛의 마스크를 사용하여 노광하여, 현상을 행했다. 현상 후의 동장 적층판에 대하여 도금 높이가 17㎛가 되도록 패턴 도금을 행한 후, 드라이 필름을 박리하여, L/S=10/10의 5개의 직선 회로를 형성했다. 이어서, 적층판의 5개의 직선 회로가 형성된 표면에 제2 절연 수지 기재(파나소닉 가부시키가이샤제 프리프레그, R-1661, 두께 0.1㎜)를 적층하고, 압력 4.0㎫, 온도 190℃에서 90분간 열 압착했다. 그 후, 박리층을 경계로 하여, 캐리어 및 그것이 접착된 제1 절연 수지 기재를 박리했다. 남은 제2 절연 수지 기재 중 구리박이 노출되어 있는 측에 대하여, 평가 1에서 제작한 것과 동일한 에칭액을 사용하여, 구리박이 소실될 때까지 에칭을 행했다. 이 상태에서 단면을 광학 현미경을 사용하여 2,000배로 관찰하여, 5개의 회로에 대하여 제2 절연 수지 기재의 상단부터 회로의 상단까지의 거리를 회로 오목부로서 측정하여, 이하의 기준에 따라 등급 설정 평가했다. 결과는, 표 2에 나타내는 바와 같다.The copper foil equipped with the carrier obtained in the above (9) was laminated so that the carrier side was in contact with the first insulating resin substrate (prepreg made by Panasonic Corporation, R-1661, thickness 0.1 mm), and heat-pressed at a pressure of 4.0 MPa and a temperature of 190°C for 90 minutes. For the copper clad laminate thus obtained, the copper foil surface was cleaned with the etching solution prepared in Evaluation 1, and then a dry film having a thickness of 19 μm was laminated on the copper foil side, exposed using a mask with a line/space (L/S) = 10/10 μm, and developed. After the development, pattern plating was performed on the copper clad laminate so that the plating height became 17 μm, and then the dry film was peeled off to form five straight circuits with L/S = 10/10. Next, a second insulating resin substrate (prepreg manufactured by Panasonic Corporation, R-1661, thickness 0.1 mm) was laminated on the surface on which five straight circuits of the laminated board were formed, and heat-bonded at a pressure of 4.0 MPa and a temperature of 190°C for 90 minutes. Thereafter, the carrier and the first insulating resin substrate to which it was bonded were peeled off with the peeling layer as the boundary. For the side of the remaining second insulating resin substrate on which the copper foil was exposed, etching was performed until the copper foil disappeared using the same etching solution as that produced in evaluation 1. In this state, the cross-section was observed at 2,000 times using an optical microscope, and the distance from the top of the second insulating resin substrate to the top of the circuit was measured as the circuit concave part for five circuits, and the grade setting evaluation was performed according to the following criteria. The results are as shown in Table 2.
·평가 A: 5개 중에서의 최댓값이 2.0㎛ 미만인 것·Evaluation A: The maximum value among 5 is less than 2.0㎛
·평가 B: 5개 중에서의 최댓값이 2.0㎛ 이상 2.5㎛ 미만인 것·Evaluation B: The maximum value among 5 is 2.0㎛ or more and less than 2.5㎛
·평가 C: 5개 중에서의 최댓값이 2.5㎛ 이상(실제로는 3.0㎛ 이상)인 것·Evaluation C: The maximum value among the 5 is 2.5㎛ or more (actually 3.0㎛ or more)
Claims (11)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016028693 | 2016-02-18 | ||
| JPJP-P-2016-028693 | 2016-02-18 | ||
| PCT/JP2017/005579 WO2017141985A1 (en) | 2016-02-18 | 2017-02-15 | Copper foil for printed circuit board production, copper foil with carrier, and copper-clad laminate plate, and printed circuit board production method using copper foil for printed circuit board production, copper foil with carrier, and copper-clad laminate plate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180113996A KR20180113996A (en) | 2018-10-17 |
| KR102694343B1 true KR102694343B1 (en) | 2024-08-13 |
Family
ID=59625072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187020097A KR102694343B1 (en) | 2016-02-18 | 2017-02-15 | Copper foil for manufacturing printed wiring boards, copper foil and copper-clad laminate having a carrier, and method for manufacturing printed wiring boards using them |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JP6836580B2 (en) |
| KR (1) | KR102694343B1 (en) |
| CN (1) | CN108702847B (en) |
| MY (1) | MY188258A (en) |
| TW (1) | TWI626151B (en) |
| WO (1) | WO2017141985A1 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110997313A (en) * | 2017-10-26 | 2020-04-10 | 三井金属矿业株式会社 | Ultrathin copper foil, ultrathin copper foil with carrier, and method for producing printed wiring board |
| CN112055759B (en) | 2018-04-24 | 2021-11-23 | 三菱瓦斯化学株式会社 | Etching solution for copper foil and method for manufacturing printed wiring board using same, etching solution for electrolytic copper layer and method for manufacturing copper pillar using same |
| KR102163044B1 (en) * | 2018-07-30 | 2020-10-08 | 삼성전기주식회사 | Printed circuit board |
| CN109219257A (en) * | 2018-11-23 | 2019-01-15 | 开平依利安达电子有限公司 | A kind of copper-clad plate and its production technology of application reversion copper foil material |
| JP7449921B2 (en) | 2019-03-27 | 2024-03-14 | 三井金属鉱業株式会社 | Metal foil for printed wiring boards, metal foil with carrier, metal-clad laminate, and method for manufacturing printed wiring boards using the same |
| TWI706704B (en) * | 2019-06-19 | 2020-10-01 | 特豪科技股份有限公司 | Circuit board manufacturing method |
| CN114394838B (en) * | 2022-02-09 | 2023-02-14 | 江苏耀鸿电子有限公司 | High-breakdown-strength high-frequency copper-clad substrate and preparation method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147881A (en) | 2004-11-19 | 2006-06-08 | Multi:Kk | Printed wiring board and manufacturing method therefor |
| JP2015172250A (en) | 2015-05-11 | 2015-10-01 | Jx日鉱日石金属株式会社 | Surface-treated copper foil, carrier-provided copper foil, printed wiring board, print circuit board, copper clad laminate sheet and method of producing printed wiring board |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380412A (en) * | 1986-09-24 | 1988-04-11 | 古河電気工業株式会社 | Cu based substrate for electric circuit board and manufacture thereof |
| US6168725B1 (en) * | 1997-12-22 | 2001-01-02 | Visteon Global Technologies, Inc. | Etching of Al-Cu layers to form electronic circuits using base solutions including nitrites, borates or bromates |
| US7176582B2 (en) * | 2002-04-11 | 2007-02-13 | Nxp B.V. | Semiconductor device and method of manufacturing same |
| KR100756751B1 (en) * | 2006-02-21 | 2007-09-07 | 엘에스전선 주식회사 | Copper foil for super fine pitch printed circuit board |
| JP2007335698A (en) * | 2006-06-16 | 2007-12-27 | Fujitsu Ltd | Manufacturing method of wiring board |
| TWI374504B (en) * | 2008-09-18 | 2012-10-11 | Chimei Innolux Corp | System for displaying images and fabricating method thereof |
| WO2011086972A1 (en) * | 2010-01-15 | 2011-07-21 | Jx日鉱日石金属株式会社 | Electronic circuit, method for forming same, and copper clad laminate for electronic circuit formation |
| WO2012046804A1 (en) | 2010-10-06 | 2012-04-12 | 古河電気工業株式会社 | Copper foil and manufacturing method therefor, copper foil with carrier and manufacturing method therefor, printed circuit board, and multilayer printed circuit board |
| KR101860861B1 (en) * | 2011-06-13 | 2018-05-25 | 삼성디스플레이 주식회사 | Manufacturing method for wire, TFT and flat display device |
| CN104160792B (en) * | 2012-03-09 | 2017-05-17 | 三井金属矿业株式会社 | Method for manufacturing printed wiring board and copper foil for laser processing |
| US9282646B2 (en) * | 2012-05-24 | 2016-03-08 | Unimicron Technology Corp. | Interposed substrate and manufacturing method thereof |
| JP6092555B2 (en) | 2012-09-24 | 2017-03-08 | 新光電気工業株式会社 | Wiring board manufacturing method |
| CN108277513A (en) * | 2013-06-13 | 2018-07-13 | Jx日矿日石金属株式会社 | The copper foil of appendix body, the manufacturing method of copper-cover laminated plate, printed circuit board, e-machine and printed circuit board |
| JP5758034B2 (en) * | 2013-08-20 | 2015-08-05 | Jx日鉱日石金属株式会社 | Surface-treated copper foil, laminate using the same, printed wiring board, electronic device, and method for manufacturing printed wiring board |
| CN103706797B (en) * | 2013-12-25 | 2016-08-24 | 西安理工大学 | The preparation method of broad-width multi-layer Cu-CuMo70-Cu composite |
| JP6591766B2 (en) * | 2014-04-24 | 2019-10-16 | Ｊｘ金属株式会社 | Copper foil with carrier, printed wiring board, laminate, electronic device and method for manufacturing printed wiring board |
| TWI616122B (en) * | 2014-05-28 | 2018-02-21 | Jx Nippon Mining & Metals Corp | Surface-treated copper foil, copper foil with carrier, laminated body, printed wiring board, electronic device, method for producing surface-treated copper foil, and method for producing printed wiring board |
-
2017
- 2017-02-15 KR KR1020187020097A patent/KR102694343B1/en active IP Right Grant
- 2017-02-15 CN CN201780012182.6A patent/CN108702847B/en active Active
- 2017-02-15 JP JP2018500170A patent/JP6836580B2/en active Active
- 2017-02-15 MY MYPI2018702817A patent/MY188258A/en unknown
- 2017-02-15 WO PCT/JP2017/005579 patent/WO2017141985A1/en active Application Filing
- 2017-02-17 TW TW106105345A patent/TWI626151B/en active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147881A (en) | 2004-11-19 | 2006-06-08 | Multi:Kk | Printed wiring board and manufacturing method therefor |
| JP2015172250A (en) | 2015-05-11 | 2015-10-01 | Jx日鉱日石金属株式会社 | Surface-treated copper foil, carrier-provided copper foil, printed wiring board, print circuit board, copper clad laminate sheet and method of producing printed wiring board |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108702847B (en) | 2021-03-09 |
| JPWO2017141985A1 (en) | 2018-12-06 |
| MY188258A (en) | 2021-11-24 |
| JP6836580B2 (en) | 2021-03-03 |
| CN108702847A (en) | 2018-10-23 |
| TWI626151B (en) | 2018-06-11 |
| WO2017141985A1 (en) | 2017-08-24 |
| TW201733793A (en) | 2017-10-01 |
| KR20180113996A (en) | 2018-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102694343B1 (en) | Copper foil for manufacturing printed wiring boards, copper foil and copper-clad laminate having a carrier, and method for manufacturing printed wiring boards using them | |
| EP0930811B1 (en) | Composite copper foil, process for preparing the same, and copper-clad laminate and printed wiring board using the same | |
| KR101925673B1 (en) | Copper foil with carrier, laminate, printed circuit board, electronic device, and method of manufacturing printed circuit board | |
| EP1102524A1 (en) | Double-sided printed wiring board and method for manufacturing multilayer printed wiring board having three or more layers | |
| US6319620B1 (en) | Making and using an ultra-thin copper foil | |
| KR102647658B1 (en) | Roughened copper foil, copper foil with carrier, copper clad laminate and printed wiring board | |
| KR20190121327A (en) | Roughened copper foil, copper foil with carrier, copper clad laminate and printed wiring board | |
| WO2015030256A1 (en) | Copper foil provided with carrier, copper-clad laminated board, printed wiring board, electronic device, and method for manufacturing printed wiring board | |
| CN108464062B (en) | Method for manufacturing printed circuit board | |
| JPWO2011086972A1 (en) | Electronic circuit, method for forming the same, and copper-clad laminate for forming electronic circuit | |
| JP3392066B2 (en) | Composite copper foil, method for producing the same, copper-clad laminate and printed wiring board using the composite copper foil | |
| KR102039844B1 (en) | Manufacturing method of printed wiring board | |
| TWI487437B (en) | Electronic circuit and method for forming the same, and copper composite sheet for forming electronic circuit | |
| CN113646469B (en) | Metal foil for printed circuit board, metal foil with carrier, metal-clad laminate, and method for manufacturing printed circuit board using same | |
| JP6140480B2 (en) | Copper foil with carrier, method for producing copper foil with carrier, printed wiring board, printed circuit board, copper-clad laminate, and method for producing printed wiring board | |
| CA2227179A1 (en) | Copper foil for the manufacture of printed circuits and method of producing same | |
| JP6304829B2 (en) | Copper foil for laser processing, copper foil for laser processing with carrier foil, copper-clad laminate, and method for producing printed wiring board | |
| JP6329727B2 (en) | Copper foil with carrier, method for producing copper foil with carrier, printed wiring board, printed circuit board, copper-clad laminate, and method for producing printed wiring board |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |