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KR102682003B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR102682003B1
KR102682003B1 KR1020170008221A KR20170008221A KR102682003B1 KR 102682003 B1 KR102682003 B1 KR 102682003B1 KR 1020170008221 A KR1020170008221 A KR 1020170008221A KR 20170008221 A KR20170008221 A KR 20170008221A KR 102682003 B1 KR102682003 B1 KR 102682003B1
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KR
South Korea
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antifuse
gate electrodes
impurity
impurity region
gate electrode
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손종필
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삼성전자주식회사
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Publication date
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 소자 분리막에 의해 정의된 제 1 도전형의 활성 영역을 포함하는 반도체 기판, 상기 활성 영역 내에 제공된 제 1 불순물 영역, 상기 반도체 기판 상에서 상기 제 1 불순물 영역을 가로지르는 안티퓨즈 게이트 전극, 상기 안티퓨즈 게이트 전극과 상기 제 1 불순물 영역 사이에 개재된 안티퓨즈 게이트 절연막, 상기 안티퓨즈 게이트 전극과 이격되어 상기 반도체 기판 상에 배치되며, 상기 활성 영역을 가로지르는 선택 게이트 전극, 상기 선택 게이트 전극과 상기 활성 영역 사이에 개재된 선택 게이트 절연막, 및 상기 선택 게이트 전극과 상기 안티퓨즈 게이트 전극 사이의 상기 활성 영역 내에 제공되며, 상기 제 1 불순물 영역과 연결되는 제 2 불순물 영역을 포함하되, 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역들은 제 2 도전형의 불순물들을 포함하며, 상기 제 1 불순물 영역에서 불순물 농도는 상기 제 2 불순물 영역에서 불순물 농도보다 낮을 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 안티퓨즈 셀 어레이를 포함하는 반도체 메모리 장치에 관한 것이다.
컴퓨터나 모바일 장비 등에 사용되는 반도체 장치는 고집적 및 고성능화되고 있다. 반도체 장치의 일 예로서, 메모리 셀을 포함하는 메모리 장치는 그 용량 및 속도가 증가하고 있으며, 더 작은 반도체 장치 안에 더 많은 용량의 메모리 셀을 포함하고, 반도체 장치를 더 빠르게 동작시키기 위한 다양한 시도들이 이루어지고 있다.
반도체 메모리 장치의 저장 용량이 증가함에 따라, 반도체 장치의 동작 환경을 설정하기 위해 미리 설정되어 저장되는 정보들의 양 또한 증가한다. 반도체 장치의 동작 환경을 설정하기 위한 다양한 정보들을 저장하기 위하여 안티퓨즈(anti-fuse) 회로를 채용한 기술이 이용되고 있다.
본원 발명이 해결하고자 하는 과제는 보다 우수한 전기적 특성을 갖는 안티퓨즈 셀들을 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 소자 분리막에 의해 정의된 제 1 도전형의 활성 영역을 포함하는 반도체 기판, 상기 활성 영역 내에 제공된 제 1 불순물 영역, 상기 반도체 기판 상에서 상기 제 1 불순물 영역을 가로지르는 안티퓨즈 게이트 전극, 상기 안티퓨즈 게이트 전극과 상기 제 1 불순물 영역 사이에 개재된 안티퓨즈 게이트 절연막, 상기 안티퓨즈 게이트 전극과 이격되어 상기 반도체 기판 상에 배치되며, 상기 활성 영역을 가로지르는 선택 게이트 전극, 상기 선택 게이트 전극과 상기 활성 영역 사이에 개재된 선택 게이트 절연막, 및 상기 선택 게이트 전극과 상기 안티퓨즈 게이트 전극 사이의 상기 활성 영역 내에 제공되며, 상기 제 1 불순물 영역과 연결되는 제 2 불순물 영역을 포함하되, 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역들은 제 2 도전형의 불순물들을 포함하며, 상기 제 1 불순물 영역에서 불순물 농도는 상기 제 2 불순물 영역에서 불순물 농도보다 낮을 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 소자 분리막에 의해 정의된 제 1 도전형의 활성 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에서 상기 활성 영역을 가로지르는 안티퓨즈 게이트 전극들, 상기 안티퓨즈 게이트 전극들 사이에서 상기 활성 영역을 가로지르는 한 쌍의 선택 게이트 전극들, 상기 안티퓨즈 게이트 전극들 아래의 상기 활성 영역 내에 제 2 도전형의 불순물들이 도핑된 제 1 불순물 영역, 상기 안티퓨즈 게이트 전극들과 상기 제 1 불순물 영역 사이에 개재된 안티퓨즈 게이트 절연막들, 상기 선택 게이트 전극들과 상기 활성 영역 사이에 개재된 선택 게이트 절연막들, 및 상기 선택 게이트 전극들과 상기 안티퓨즈 게이트 전극들 사이에 각각 제공되며, 상기 제 2 도전형의 불순물들이 도핑된 제 2 불순물 영역들을 포함하되, 상기 제 1 불순물 영역에서 상기 제 2 도전형의 불순물들의 농도는 상기 제 2 불순물 영역들에서보다 낮을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 안티퓨즈 게이트 전극 아래에 드레인 불순물 영역과 동일한 도전형을 갖는 채널 불순물 영역이 형성되므로, 안티퓨즈의 게이트 절연막을 절연파괴(breakdown)시킬 때, 안티퓨즈 게이트 전극에서 반도체 기판으로 흐르는 누설 전류를 줄일 수 있다. 이에 따라, 안티퓨즈 셀들의 프로그램 여부를 센싱할 때, 프로그래밍된 안티퓨즈의 셀에서 측정되는 전류 산포가 개선될 수 있다.
나아가, 인접하는 안티퓨즈 셀들이 드레인 불순물 영역들을 공유하므로 안티퓨즈 셀 어레이의 집적도가 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 평면도이다.
도 4는 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 단면도로서, 도 3의 I-I'선을 따라 자른 단면을 나타낸다.
도 5는 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 평면도이다.
도 6은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 단면도로서, 도 5의 II-II' 선을 따라 자른 단면을 나타낸다.
도 7은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 평면도이다.
도 8은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 단면도로서, 도 7의 III-III' 선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 자기 메모리 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(100), 안티퓨즈 셀 어레이(110), 로우 디코더(120), 메모리 셀 센싱 및 선택 회로(130), 안티퓨즈 센싱 회로(140), 및 리페어 로직 회로(150)를 포함할 수 있다.
메모리 셀 어레이(100)는 워드 라인들 및 비트 라인들과 연결된 복수 개의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 휘발성 메모리 소자 또는 비휘발성 메모리 소자를 포함할 수 있다.
안티퓨즈 셀 어레이(110)는 안티퓨즈 워드라인들과 안티퓨즈 비트 라인들 사이에 연결된 복수 개의 안티퓨즈 셀들을 포함할 수 있다. 안티퓨즈 셀들은 메모리 셀 어레이(100)에 포함된 페일 셀들(fail cells)에 대한 정보(이하, 페일 셀 정보)를 저장할 수 있다. 즉, 안티퓨즈 셀들에 페일 셀들의 어드레스 데이터가 전기적으로 프로그래밍될 수 있다.
로우 디코더(120)는 외부로부터 입력된 어드레스(ADDR)를 디코딩하여 워드 라인들을 선택할 수 있다. 선택된 워드 라인에 연결된 안티퓨즈 셀들 및 선택된 워드 라인에 연결된 메모리 셀들로부터 데이터가 독출될 수 있다.
메모리 셀 센싱 및 선택 회로(130)는 로직 회로(150)로부터 제공되는 제어 신호에 응답하여, 메모리 셀 어레이(100)의 비트 라인들 중 일부를 선택할 수 있다.
안티퓨즈 센싱 회로(140)는 선택된 워드 라인과 연결된 안티퓨즈 셀 어레이(110)의 안티퓨즈 셀들에 저장된 페일 셀 정보를 감지 및 증폭할 수 있다. 안티퓨즈 센싱 회로(140)는 안티퓨즈 셀 어레이(110)로부터 독출된 페일 컬럼 어드레스를 로직 회로(150)에 제공될 수 있다.
로직 회로(150)는 복수의 안티퓨즈 메모리 셀들에 저장된 페일 셀의 어드레스를 토대로, 외부로부터 입력된 어드레스(ADDR)가 페일 셀의 주소와 일치하는지 여부를 판단한다. 로직 회로(150)는 외부에서 입력된 어드레스(ADDR)가 페일 셀의 어드레스와 일치하는 경우, 페일 셀에 대응되는 안티퓨즈 셀로부터 페일 셀 정보를 독출하여 외부로 제공할 수 있다. .
도 2는 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 회로도이다.
도 2를 참조하면, 안티퓨즈 셀 어레이는 복수 개의 셀 선택 라인들(SEL0, SEL1, SEL2, SEL3), 퓨즈 워드 라인들(FWL0, FWL1, FWL2, FWL3), 비트 라인들(BL0, BL1, BL2, BL3), 및 행들 및 열들을 따라 2차원적으로 배열된 복수 개의 안티퓨즈 메모리 셀들(AFC)을 포함할 수 있다.
안티퓨즈 메모리 셀들(AFC) 각각은 직렬 연결된 선택 트랜지스터(ST) 및 안티퓨즈(AF)를 포함한다. 실시예들에서, 선택 트랜지스터(ST) 및 안티퓨즈(AF)는 제 1 도전형의 모오스 전계효과트랜지스터(MOSFET)일 수 있다.
선택 트랜지스터(ST)는 비트 라인(BL0, BL1, BL2, BL3)과 안티퓨즈(AF) 사이에 연결될 수 있으며, 셀 선택 라인((SEL0, SEL1, SEL2, SEL3)에 의해 제어될 수 있다. 셀 선택 라인들(SEL0, SEL1, SEL2, SEL3)은 행 방향을 따라 배치된 선택 트랜지스터들(ST)의 선택 게이트 전극들에 연결될 수 있다.
안티퓨즈(AF)의 드레인 단자는 선택 트랜지스터(ST)의 소오스 단자와 연결될 수 있으며, 안티퓨즈(AF)의 소오스 단자는 전기적으로 플로팅될 수 있다. 안티퓨즈(AF)는 안티퓨즈 게이트 절연막(GI)에 고전압을 인가하여 안티퓨즈 게이트 절연막(GI)을 절연파괴시킴으로써 프로그램 될 수 있다. 즉, 안티퓨즈(AF)는 퓨즈 워드 라인들(FWL0, FWL1, FWL2, FWL3)에 인가되는 전압에 따라 프로그램될 수 있다. 퓨즈 워드 라인들(FWL0, FWL1, FWL2, FWL3)은 행 방향을 따라 배치된 안티퓨즈들(AF)의 안티퓨즈 게이트 전극들에 연결될 수 있다.
실시예들에서, 열 방향으로 인접하는 한 쌍의 안티퓨즈 메모리 셀들(AFC)은 비트 라인(BL0, BL1, BL2, BL3)을 공유할 수 있다. 비트 라인들(BL0, BL1, BL2, BL3)은 인접하는 한 쌍의 선택 트랜지스터들(ST)의 드레인 단자들에 공통으로 연결될 수 있다.
실시예들에 따르면, 선택된 안티퓨즈 셀(AF)에 대한 프로그램 동작시, 선택된 안티퓨즈 셀(AFC)의 선택 트랜지스터(ST)가 턴온되고, 선택된 비트 라인(BL0, BL1, BL2, BL3)에 접지 전압(또는 0V)가 인가될 수 있다. 그리고, 선택된 안티퓨즈 워드라인(FWL0, FWL1, FWL2, FWL3)에 프로그램 전압(고전압)이 인가될 수 있다. 여기서, 프로그램 전압은 선택된 안티퓨즈(AF)의 게이트 절연막이 절연파괴(breakdown)시킬 수 있는 소정의 전압일 수 있다. 나아가, 비선택된 비트 라인들(BL0, BL1, BL2, BL3)에는 안티퓨즈(AF)의 게이트 절연막이 파괴되지 않도록 소정의 비트라인 전압이 인가될 수 있으며, 비선택된 안티퓨즈 워드 라인들(FWL0, FWL1, FWL2, FWL3)에는 접지 전압(또는 0V)이 인가될 수 있다.
이러한 전압 조건에서, 선택된 안티퓨즈(AF)의 안티퓨즈 게이트 전극과 안티퓨즈(AF)의 드레인 단자 사이의 게이트 절연막에 높은 전계가 인가되어 선택된 안티퓨즈(AF)의 게이트 절연막이 절연 파괴될 수 있다. 이에 따라, 안티퓨즈 게이트 전극과 드레인 단자 사이에 저항성 콘택(ohmic contact)이 형성될 수 있다. 따라서, 안티퓨즈(AF)의 안티퓨즈 게이트 전극과 선택된 비트 라인(BL0, BL1, BL2, BL3) 사이에 전류 경로가 형성될 수 있다.
도 3은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 평면도이다. 도 4는 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 단면도로서, 도 3의 I-I'선을 따라 자른 단면을 나타낸다.
도 3 및 도 4를 참조하면, 제 1 도전형의 반도체 기판(10)은 소자 분리막(15)에 의해 정의된 복수 개의 활성 영역들(ACT)을 포함할 수 있다. 예를 들어, 반도체 기판(10)은 p형 불순물들이 도핑된 반도체 기판일 수 있다.
소자 분리막(15)은 반도체 기판(10) 내에 트렌치를 형성한 후, 트렌치에 절연막을 매립하여 형성될 수 있다.
활성 영역들(ACT)은 x축 방향으로 장축을 갖는 바(bar) 형태 또는 라인 형태를 가질 수 있다. 활성 영역들(ACT)은 서로 교차하는 x축 방향 및 y축 방향을 따라 2차원적으로 배열될 수 있다.
실시예들에 따르면, 각 활성 영역(ACT) 상에 한 쌍의 안티퓨즈 메모리 셀들이 제공될 수 있다. 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)은 활성 영역들(ACT)을 가로질러 y축 방향으로 연장될 수 있다.
각 활성 영역(ACT) 상에서, 한 쌍의 안티퓨즈 게이트 전극들(AFG) 사이에 한 쌍의 선택 게이트 전극들(SG)이 배치될 수 있다. 일 예에서, 안티퓨즈 게이트 전극들(AFG)은 제 1 폭(W1)을 가질 수 있으며, 선택 게이트 전극들(SG)은 제 2 폭(W2)을 갖되, 제 2 폭(W2)은 제 1 폭(W1)과 실질적으로 동일할 수 있다. 또한, 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)은 실질적으로 제 1 거리(D1; 즉, 동일 간격)로 서로 이격되어 배치될 수 있다.
서로 다른 활성 영역들(ACT) 상의 안티퓨즈 게이트 전극들(AFG)이 x축 방향으로 인접하게 배치될 수 있다. 일 예에 따르면, 평면적 관점에서, x축 방향으로 인접하는 안티퓨즈 게이트 전극들(AFG) 사이에 소자 분리막(15)의 일 부분들이 배치될 수 있다. 평면적 관점에서 안티퓨즈 게이트 전극들(AFG)은 소자 분리막(15)과 제 2 거리(D2)만큼 이격될 수 있으며, 제 2 거리(D2)는 제 1 거리(D1)보다 작을 수 있으며, 안티퓨즈 게이트 전극들(AFG)의 제 1 폭(W1)보다도 작을 수 있다. 나아가, 제 2 거리(D2)는 활성 영역들(ACT) 간의 이격 거리보다 작을 수 있다.
선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
스페이서들이 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)의 양측벽들 상에 배치될 수 있다.
선택 게이트 절연막들(SGI)이 선택 게이트 전극들(SG)과 반도체 기판(10) 사이에 배치될 수 있으며, 안티퓨즈 게이트 절연막들(GI)이 안티퓨즈 게이트 전극들(AFG)과 반도체 기판(10) 사이에 배치될 수 있다.
선택 게이트 절연막들(SGI) 및 안티퓨즈 게이트 절연막들(GI)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다.
실시예들에 따르면, 선택 게이트 절연막들(SGI) 및 안티퓨즈 게이트 절연막들(GI)은 동시에 형성될 수 있으며, 이에 따라 동일한 물질 및 동일한 두께로 형성될 수 있다.
실시예들에 따르면, 안티퓨즈 게이트 전극들(AFG) 아래의 활성 영역(ACT) 내에 채널 불순물 영역들(21)이 배치될 수 있다. 채널 불순물 영역들(21)은 제 1 도전형의 반도체 기판(10) 내에 제 2 도전형의 불순물들을 이온주입하여 형성될 수 있다. 안티퓨즈 게이트 전극들(AFG)은 채널 불순물 영역들(21)을 가로질러 배치될 수 있다. 서로 인접하는 채널 불순물 영역들(21) 사이에 소자 분리막(15)의 일 부분이 형성될 수 있다.
선택 게이트 전극들(SG)과 안티퓨즈 게이트 전극들(AFG) 사이의 활성 영역들(ACT) 내에 소오스 불순물 영역들(23)이 형성될 수 있다. 서로 인접하는 선택 게이트 전극들(SG) 사이의 활성 영역들(ACT) 내에 공통 드레인 불순물 영역들(25)이 형성될 수 있다.
소오스 불순물 영역들(23) 및 공통 드레인 불순물 영역들(25)은 재 1 도전형의 반도체 기판(10) 내에 제 2 도전형의 불순물들을 이온주입하여 형성될 수 있다. 여기서, 제 1 도전형의 불순물 및 제 2 도전형의 불순물 중에 하나는 N형 불순물들이고, 다른 하나는 P형 불순물들일 수 있다. 실시예들에 따르면, 소오스 불순물 영역들(23) 및 공통 드레인 불순물 영역들(25)은 동시에 형성될 수 있으며, 실질적으로 동일한 불순물 농도 및 이온주입 깊이를 가질 수 있다. 소오스 불순물 영역들(23) 및 공통 드레인 불순물 영역들(25)에서, 제 2 도전형의 불순물들의 농도는 채널 불순물 영역(21)에서보다 클 수 있다. 또한, 소오스 불순물 영역들(23) 및 공통 드레인 불순물 영역들(25)의 깊이는 채널 불순물 영역(21)의 깊이보다 클 수 있다.
일 예에 따르면, 인접하는 안티퓨즈 게이트 전극들(AFG) 사이의 활성 영역(ACT) 내에 더미 불순물 영역들(27)이 형성될 수 있다. 더미 불순물 영역들(27)은 서로 인접하는 채널 불순물 영역들(21) 사이에 형성될 수 있으며, 소자 분리막(15)과 인접할 수 있다.
더미 불순물 영역들(27)은 소오스 불순물 영역들(23) 및 공통 드레인 불순물 영역들(25)과 함께, 안티퓨즈 게이트 전극들(AFG) 및 선택 게이트 전극들(SG)을 이온주입 마스크로 이용하여 제 2 도전형의 불순물들은 반도체 기판(10) 내에 이온 주입하여 형성될 수 있다. 이에 따라, 더미 불순물 영역들(27)은 소오스 불순물 영역들(23) 및 공통 드레인 불순물 영역들(25)과 실질적으로 동일한 불순물 농도 및 깊이로 형성될 수 있다.
일 예에 따르면, 채널 불순물 영역(21)은 더미 불순물 영역(27)과 소오스 불순물 영역(23) 사이에 형성될 수 있으며, 소오스 불순물 영역(23)과 연결될 수 있다.
층간 절연막(30)이 반도체 기판(10) 상에서 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)을 덮을 수 있다. 층간 절연막(30)은 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)을 덮도록 반도체 기판(10) 상에 절연막을 증착하고, 절연막의 상면을 평탄화하여 형성될 수 있다.
실시예들에서, 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)이 실질적으로 등간격으로 이격되어 배치되므로, 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG) 사이를 채우는 층간 절연막(30)을 형성시 층간 절연막(30)의 평탄도가 향상될 수 있다.
비트라인 콘택 플러그들(BPLG)이 층간 절연막(30)을 관통하여 공통 드레인 불순물 영역들(25)에 각각 접속될 수 있다.
비트 라인들(BL)이 층간 절연막(30) 상에서 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)을 가로질러 배치될 수 있다. 비트 라인들(BL)은 x축 방향을 따라 배열된 비트라인 콘택 플러그들(BPLG)에 접속될 수 있다.
실시예들에 따르면, 안티퓨즈(AF)는 두 개의 도전층들(즉, 안티퓨즈 게이트 전극(AFG)과 소오스 불순물 영역(23))과 그들 사이에 유전층을 갖는 구조, 즉, 커패시터(capacitor) 구조를 가질 수 있다. 안티퓨즈(AF)는 두 개의 도전층들 사이에 고전압을 인가하여 안티퓨즈 게이트 절연막(GI)을 절연 파괴(breakdown)시킴으로써 프로그래밍될 수 있다.
상세하게, 선택된 안티퓨즈(AF)를 프로그래밍할 때, 선택된 선택 게이트 전극(SG)에 턴온 전압이 인가되고, 선택된 비트 라인(BL)에 접지 전압(또는 0V)가 인가되며, 선택된 안티퓨즈 게이트 전극(AFG)에 고전압이 인가될 수 있다. 이러한 전압 조건에서, 안티퓨즈 게이트 전극(AFG)과 소오스 불순물 영역(23) 사이의 안티퓨즈 게이트 절연막(GI)이 절연 파괴되어 안티퓨즈 게이트 전극(AFG)과 채널 불순물 영역(21) 사이에 저항성 콘택이 형성될 수 있다. 즉, 안티퓨즈 게이트 전극(AFG)과 소오스 불순물 영역(23)이 채널 불순물 영역(21)과 절연 파괴된 안티퓨즈 게이트 절연막(GI)을 통해 전기적으로 연결될 수 있다. 이에 따라, 프로그램 전류가 안티퓨즈 게이트 전극(AFG)에서 채널 불순물 영역(21)을 통해 공통 드레인 불순물 영역(25)으로 흐를 수 있다.
실시예들에 따르면, 안티퓨즈 게이트 전극(AFG) 아래에 소오스 불순물 영역(23)과 동일한 도전형을 갖는 채널 불순물 영역(21)이 배치되므로, 프로그램된 안티퓨즈의 안티퓨즈 게이트 전극(AFG)에서 반도체 기판(10)으로 흐르는 기생 전류를 줄일 수 있다. 이에 따라, 안티퓨즈 셀들의 프로그램 여부를 센싱할 때, 프로그래밍된 안티퓨즈의 셀에서 측정되는 전류 산포가 개선될 수 있다.
도 5는 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 평면도이다. 도 6은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 단면도로서, 도 5의 II-II' 선을 따라 자른 단면을 나타낸다. 도 5 및 도 6에 도시된 실시예에서, 도 3 및 도 4를 참조하여 설명된 실시예와 중복되는 기술적 특징들에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5 및 도 6을 참조하면, 반도체 기판(10)은 소자 분리막(15)에 의해 정의된 복수 개의 활성 영역들(ACT)을 포함할 수 있다. 이 실시예에 따르면, 활성 영역들(ACT)은 x축 방향을 따라 나란히 연장되는 라인 형태를 가질 수 있으며, 각 활성 영역(ACT) 상에 적어도 2 이상의 쌍들의 안티퓨즈 셀들이 제공될 수 있다.
상세하게, 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)이 활성 영역들(ACT)을 가로질러 배치될 수 있으며, 한 쌍의 안티퓨즈 게이트 전극들(AFG)이 서로 이격된 선택 게이트 전극들(SG) 사이에 배치될 수 있다.
앞서 설명한 바와 같이, 안티퓨즈 게이트 전극들(AFG)의 제 1 폭(W1)은 선택 게이트 전극들(SG)의 제 2 폭(W2)과 실질적으로 동일할 수 있으며, 안티퓨즈 게이트 전극들(AFG)과 선택 게이트 전극들(SG) 실질적으로 동일한 제 1 거리(D1)로 서로 이격되어 배치될 수 있다. 또한, 안티퓨즈 게이트 전극들(AFG) 아래의 활성 영역들(ACT) 내에 채널 불순물 영역들(21)이 형성될 수 있다.
일 예에 따르면, 인접하는 안티퓨즈 게이트 전극들(AFG) 사이의 활성 영역(ACT) 내에 더미 불순물 영역들(27)이 형성될 수 있다. 즉, 더미 불순물 영역들(27)은 서로 인접하는 채널 불순물 영역들(21) 사이에 형성될 수 있다.
더미 불순물 영역들(27)은 소오스 불순물 영역들(23) 및 공통 드레인 불순물 영역들(25)과 함께 제 2 도전형의 불순물들은 반도체 기판(10) 내에 이온 주입하여 형성될 수 있다. 이에 따라, 더미 불순물 영역들(27)은 소오스 불순물 영역들(23) 및 공통 드레인 불순물 영역들(25)과 실질적으로 동일한 불순물 농도 및 깊이로 형성될 수 있다. 더미 불순물 영역들(27)은 선택된 안티퓨즈를 프로그래밍할 때 전기적으로 플로팅될 수 있다.
도 7은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 평면도이다. 도 8은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이의 단면도로서, 도 7의 III-III' 선을 따라 자른 단면을 나타낸다. 도 7 및 도 8에 도시된 실시예에서, 도 5 및 도 6을 참조하여 설명된 실시예와 중복되는 기술적 특징들에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7 및 도 8에 도시된 실시예에 따르면, 선택 게이트 전극들(SG) 및 안티퓨즈 게이트 전극들(AFG)이 활성 영역들(ACT)을 가로질러 배치될 수 있으며, 실질적으로 동일한 제 1 거리(D1)로 서로 이격되어 배치될 수 있다. 여기서, 안티퓨즈 게이트 전극들(AFG)은 제 1 폭(W1)을 가질 수 있으며, 선택 게이트 전극들(SG)은 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다. 안티퓨즈 게이트 전극들(AFG)의 폭이 선택 게이트 전극들(SG)의 폭보다 작으므로, 채널 불순물 영역들(21)의 폭들도 감소될 수 있다. 인티퓨즈 셀들을 프로그래밍할 때, 안티퓨즈 셀들의 안티퓨즈 게이트 절연막(GI)들이 절연파괴되는 지점(즉, 저항성 콘택이 형성되는 지점)의 산포가 감소될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 소자 분리막에 의해 정의된 제 1 도전형의 활성 영역을 포함하는 반도체 기판;
    상기 활성 영역 내에 제공된 제 1 불순물 영역;
    상기 반도체 기판 상에서 상기 제 1 불순물 영역을 가로지르는 안티퓨즈 게이트 전극;
    상기 안티퓨즈 게이트 전극과 상기 제 1 불순물 영역 사이에 개재된 안티퓨즈 게이트 절연막;
    상기 안티퓨즈 게이트 전극과 이격되어 상기 반도체 기판 상에 배치되며, 상기 활성 영역을 가로지르는 선택 게이트 전극;
    상기 선택 게이트 전극과 상기 활성 영역 사이에 개재된 선택 게이트 절연막; 및
    상기 선택 게이트 전극과 상기 안티퓨즈 게이트 전극 사이의 상기 활성 영역 내에 제공되며, 상기 제 1 불순물 영역과 연결되는 제 2 불순물 영역; 및
    상기 제2 불순물 영역과 이격되어 상기 안티퓨즈 게이트 전극 일측에서 상기 활성 영역 내에 제공되는 더미 불순물 영역을 포함하되,
    상기 제 1 불순물 영역 및 상기 제 2 불순물 영역은 제 2 도전형의 불순물들을 포함하며,
    상기 제 1 불순물 영역에서 불순물 농도는 상기 제 2 불순물 영역에서 불순물 농도보다 낮고,
    상기 제1 불순물 영역은 상기 반도체 기판의 상면으로부터 상기 제2 불순물 영역보다 얕으며,
    상기 안티퓨즈 게이트 전극은 복수로 제공되되,
    상기 소자 분리막의 일부분은 상기 복수의 안티퓨즈 게이트 전극들 사이에 배치되고,
    상기 더미 불순물 영역은 상기 제2 도전형의 불순물들을 포함하되, 상기 제2 불순물 영역과 동일한 불순물 농도를 갖는 반도체 메모리 장치.　
  2. 제 1 항에 있어서,
    상기 더미 불순물 영역은 상기 소자 분리막과 인접하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 안티퓨즈 게이트 전극의 일측벽과 상기 소자 분리막 간의 거리는 상기 안티퓨즈 게이트 전극과 상기 선택 게이트 전극 간의 거리 보다 작은 반도체 메모리 장치.
  4. 소자 분리막에 의해 정의된 제 1 도전형의 활성 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에서 상기 활성 영역을 가로지르는 한 쌍의 안티퓨즈 게이트 전극들;
    상기 안티퓨즈 게이트 전극들 사이에서 상기 활성 영역을 가로지르는 한 쌍의 선택 게이트 전극들;
    상기 안티퓨즈 게이트 전극들 아래의 상기 활성 영역 내에 제 2 도전형의 불순물들이 도핑된 제 1 불순물 영역;
    상기 안티퓨즈 게이트 전극들과 상기 제 1 불순물 영역 사이에 개재된 안티퓨즈 게이트 절연막들;
    상기 선택 게이트 전극들과 상기 활성 영역 사이에 개재된 선택 게이트 절연막들; 및
    상기 선택 게이트 전극들과 상기 안티퓨즈 게이트 전극들 사이에 각각 제공되며, 상기 제 2 도전형의 불순물들이 도핑된 제 2 불순물 영역들을 포함하되,
    상기 소자 분리막의 일부분은 상기 한 쌍의 안티퓨즈 게이트 전극들 사이에 배치되고,
    상기 선택 게이트 전극은 상기 안티퓨즈 게이트 전극들 각각의 폭과 동일한 폭을 갖고,
    서로 인접하는 상기 안티퓨즈 게이트 전극들은 제1 거리만큼 이격되고,
    상기 안티퓨즈 게이트 전극들과 이에 인접한 상기 선택 게이트 전극은 상기 제1 거리와 동일한 제2 거리만큼 이격되되,
    상기 제 1 불순물 영역에서 상기 제 2 도전형의 불순물들의 농도는 상기 제 2 불순물 영역들에서 보다 낮은 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 소자 분리막의 일 부분이 서로 인접하는 상기 안티퓨즈 게이트 전극들 사이로 연장되어 상기 활성 영역을 복수 개 정의하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 안티퓨즈 게이트 전극의 일측벽과 상기 소자 분리막의 상기 일 부분 간의 거리는 상기 안티퓨즈 게이트 전극과 상기 선택 게이트 전극 간의 거리 보다 작은 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 한 쌍의 안티퓨즈 게이트 전극들 사이의 상기 활성 영역 내에 제공되며, 상기 제 2 도전형의 불순물들이 도핑된 더미 불순물 영역을 더 포함하되,
    상기 제 2 도전형의 불순물 농도는 상기 더미 불순물 영역과 상기 제 2 불순물 영역에서 실질적으로 동일한 반도체 메모리 장치.
  8. 소자 분리막에 의해 정의된 제 1 도전형의 활성 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에서 상기 활성 영역을 가로지르며 제1 방향으로 연장되는 한 쌍의 안티퓨즈 게이트 전극들;
    상기 안티퓨즈 게이트 전극들 사이에서 상기 활성 영역을 가로지르며 상기 제1 방향으로 연장되는 한 쌍의 선택 게이트 전극들;
    상기 한 쌍의 안티퓨즈 게이트 전극들 아래의 활성 영역에 도핑된 제2 도전형 불순물을 포함하는 제1 불순물 영역들;
    상기 안티퓨즈 게이트 전극들과 상기 제 1 불순물 영역들 사이에 개재된 안티퓨즈 게이트 절연막들;
    상기 선택 게이트 전극들과 상기 활성 영역 사이에 개재된 선택 게이트 절연막들; 및
    상기 선택 게이트 전극들과 상기 안티퓨즈 게이트 전극들 사이에 각각 제공되며, 상기 제 2 도전형의 불순물들이 도핑된 제 2 불순물 영역들;
    서로 인접하는 상기 선택 게이트 전극들 사이에 제공되며, 제2 도전형의 불순물들이 도핑된 제3 불순물 영역들;
    상기 제3 불순물 영역들과 연결되며, 상기 한쌍의 안티퓨즈 게이트 전극들 및 상기 한쌍의 선택 게이트 전극들을 가로질러 상기 제1 방향에 수직하는 제2 방향으로 연장되는 비트 라인;
    상기 한쌍의 안티퓨즈 게이트 전극들 사이의 상기 활성 영역 내에 상기 제2 도전형의 불순물들이 도핑된 더미 불순물 영역을 포함하되,
    상기 더미 불순물 영역 및 상기 제2 불순물 영역은 상기 제2 도전형의 불순물 농도가 동일하고,
    상기 제2 도전형의 불순물 농도는 상기 제2 불순물 영역들에서 보다 상기 제1 불순물 영역에서 낮은 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 소자 분리막의 일 부분이 서로 인접하는 상기 안티퓨즈 게이트 전극들 사이로 연장되어 상기 활성 영역을 복수 개 정의하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    서로 인접하는 상기 안티퓨즈 게이트 전극들은 제1 거리만큼 이격되고,
    상기 안티퓨즈 게이트 전극들과 이에 인접한 상기 선택 게이트 전극은 상기 제1 거리와 동일한 제2 거리만큼 이격되는 반도체 메모리 장치.



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