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KR102686807B1 - 표시장치 - Google Patents

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KR102686807B1
KR102686807B1 KR1020160167706A KR20160167706A KR102686807B1 KR 102686807 B1 KR102686807 B1 KR 102686807B1 KR 1020160167706 A KR1020160167706 A KR 1020160167706A KR 20160167706 A KR20160167706 A KR 20160167706A KR 102686807 B1 KR102686807 B1 KR 102686807B1
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김인준
손기민
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엘지디스플레이 주식회사
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Abstract

본 발명에 의한 표시장치는 픽셀 어레이 및 게이트 구동부를 포함한다. 픽셀 어레이는 게이트라인들에 연결되는 픽셀들이 배치된다. 게이트 구동부는 종속적으로 접속되는 다수의 스테이지들을 이용하여, 게이트라인들에 순차적으로 스캔신호를 인가한다. 스테이지는 Q 노드 전압에 응답하여 스캔클럭을 출력단에 충전시키는 풀업 트랜지스터, Q 노드 전압에 반대 위상인 QB 노드의 전압에 응답하여 상기 출력단을 저전위전압으로 방전시키는 풀다운 트랜지스터, Q 노드 전압과는 반대 위상으로 QA 노드를 제어하는 인버터, QA 노드 전압에 응답하여 QB 노드를 충전시키는 QB 노드 제어부 및 QB 노드 제어 트랜지스터의 문턱전압 변화에 의해서 QB 노드가 충전되는 충전량이 감소하는 것을 보상하는 충전 보조부를 포함한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 스캔신호가 순차적으로 공급된다. 스캔신호가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 스캔신호에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
표시장치에서 스캔신호를 생성하는 게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동부는 게이트라인의 개수에 대응하는 스테이지를 구비하고, 각 스테이지는 일대일로 대응하는 게이트라인에 스캔신호를 출력한다. 각 스테이지들에 포함되는 다수의 트랜지스터들은 시간에 따라서 열화되어 전압-전류 특성 곡선이 전압의 (+) 방향으로 쉬프트된다. 전압-전류 특성 곡선이 쉬프트되면, 트랜지스터의 게이트전극에 동일한 전압이 인가될지라도 구동전류의 양이 줄어든다.
특히, QB 노드를 충전하는 트랜지스터의 열화가 발생하여 QB 노드에 충전되는 전압의 전압레벨이 낮아지면, QB 노드와 연결되는 다수의 트랜지스터가 오동작이 발생하는 문제점이 나타난다.
본 발명은 시프트 레지스터의 스테이지의 트랜지스터 열화로 인해서 발생하는 문제점을 해결하기 위한 표시장치를 제공하기 위한 것이다.
특히, 본 발명은 스테이지의 트랜지스터의 열화로 인해서 QB 노드의 충전량이 줄어드는 것을 개선하기 위한 표시장치를 제공하기 위한 것이다.
상술한 과제 해결 수단으로, 본 발명에 의한 표시장치는 픽셀 어레이 및 게이트 구동부를 포함한다. 픽셀 어레이는 게이트라인들에 연결되는 픽셀들이 배치된다. 게이트 구동부는 종속적으로 접속되는 다수의 스테이지들을 이용하여, 게이트라인들에 순차적으로 스캔신호를 인가한다. 스테이지는 Q 노드 전압에 응답하여 스캔클럭을 출력단에 충전시키는 풀업 트랜지스터, Q 노드 전압에 반대 위상인 QB 노드의 전압에 응답하여 상기 출력단을 저전위전압으로 방전시키는 풀다운 트랜지스터, Q 노드 전압과는 반대 위상으로 QA 노드를 제어하는 인버터, QA 노드 전압에 응답하여 QB 노드를 충전시키는 QB 노드 제어부 및 QB 노드 제어 트랜지스터의 문턱전압 변화에 의해서 QB 노드가 충전되는 충전량이 감소하는 것을 보상하는 충전 보조부를 포함한다.
본 발명은 트랜지스터의 열화로 인해서 QB 노드의 충전량일 감소하는 것을 보상할 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 2는 픽셀의 일례를 나타내는 도면이다.
도 3은 본 발명에 의한 시프트 레지스터를 나타내는 도면이다.
도 4는 제1 실시 예에 의한 스테이지를 나타내는 도면이다.
도 5는 스테이지의 구동신호 및 주요 노드의 전압 변화를 나타내는 타이밍도이다.
도 6은 제1 실시 예에서, 제4 트랜지스터의 게이트-소스전압 변화를 나타내는 도면이다.
도 7은 제2 실시 예에 의한 스테이지를 나타내는 도면이다.
도 8은 제2 실시 예에서, 제4 트랜지스터의 게이트 전압 변화를 나타내는 도면이다.
도 9는 제3 실시 예에 의한 스테이지를 나타내는 도면이다.
도 10은 제3 실시 예에서, QB 노드의 전압 변화를 나타내는 도면이다.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
본 발명의 시프트 레지스터에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
또한, 본 명세에서 게이트 온 전압은 트랜지스터의 동작 전압을 지칭한다. 본 명세서는 n 타입 트랜지스터를 실시 예로 설명되고 있기 때문에, 게이트 하이전압을 게이트 온 전압으로 규정하고 있다.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 도면이다.
도 2를 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 게이트 구동부(130,140) 등을 구비한다.
표시패널(100)은 데이터라인들(DL1~DLn) 및 게이트라인(GL)들이 정의되고 픽셀(P)들이 배치되는 픽셀 어레이(100A), 픽셀 어레이(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 등을 이용할 수 있다.
픽셀(P)들은 서로 직교하는 데이터라인(DL) 및 게이트라인(GL)이 교차하는 영역에 형성된다. 각 픽셀(P)는 게이트라인(GL)과 데이터라인(DL)에 연결된 스위칭 소자(SW)를 통해 공급된 스캔신호에 응답하여 동작하여, 데이터전압에 대응하는 밝기로 계조 표현을 한다. 픽셀(P)들의 픽셀회로(PC) 및 스위칭 소자(SW)는 표시패널의 종류에 따라서 다른 형태로 구현될 수 있다.
타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DLCK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호 및 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 생성한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
스캔 타이밍 제어신호는 스타트신호(VST), 캐리클럭(CRCLK) 및 스캔클럭(SCCLK) 등을 포함한다. 스타트신호(VST)는 시프트 레지스터(140)의 첫 번째 스테이지(STG1)에 입력되어, 쉬프트 스타트 타이밍을 제어한다. 캐리클럭(CRCLK) 및 스캔클럭(SCCLK)은 레벨 쉬프터(130)를 통해 레벨 쉬프팅된 후에 시프트 레지스터(140)에 입력된다.
데이터 구동부(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 데이터 타이밍 제어신호를 공급받는다. 데이터 구동부(120)는 데이터 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터라인들(DL1~DLn)을 통해 공급한다.
게이트 구동부(130,140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성된다. 레벨 시프터(130)는 스타트신호(VST), 캐리클럭(CRCLK) 및 스캔클럭(SCCLK) 등을 레벨 쉬프팅한 후 시프트 레지스터(140)에 공급한다. 시프트 레지스터(140)는 종속적으로 접속되는 다수의 스테이지들을 포함한다.
도 3은 본 발명에 의한 시프트 레지스터를 나타내는 도면이다.
도 3을 참조하면, 시프트 레지스터(140)는 표시패널(100)의 비표시영역(100B)에서 GIP 방식에 의해서 다수의 박막 트랜지스터 조합으로 형성되어서, 스캔신호를 순차적으로 출력한다. 이를 위해서 시프트 레지스터(140)는 서로 종속적으로 연결되는 다수의 스테이지(STG)들을 포함한다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(k는 자연수) 스테이지를 기준으로, 전단 스테이지는 제1 스테이지 내지 제k-1 스테이지 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k 스테이지를 기준으로, 후단 스테이지는 제k+1 스테이지 내지 마지막 스테이지 중 어느 하나를 지시한다.
제n(n은 3보다 큰 자연수) 스테이지(STG(n))는 전단 캐리신호(CARRY(n-3))에 응답하여, 스캔클럭(SCCLK)의 출력 타이밍과 동기되는 제n 스캔신호(SCAN(n))를 출력하고, 캐리클럭(CRCLK)의 출력 타이밍과 동기되는 제n 캐리신호(CARRY(n))를 출력한다. 전단 캐리신호(CARRY(n-3))는 캐리클럭(CRCLK)의 타이밍에 따라 달라질 수 있고, 본 발명은 제n 스테이지(STGn)가 제(n-3) 캐리신호(CARRY(n-3))를 이용하는 실시 예를 바탕으로 설명하기로 한다.
제1 내지 제3 스테이지는 캐리신호 대신에 스타트신호(VST)를 입력받아서 동작한다.
도 4는 제1 실시 예에 의한 제n 스테이지를 나타내는 도면이다.
도 3 및 도 4를 참조하면, 본 발명에 의한 제n 스테이지(STG(n))는 스타트 제어부(T1,T1A), Q 노드 방전제어부(T3n,T3nA), 제3q 트랜지스터(3q), 제3 트랜지스터(T3), 제3A 트랜지스터(T3A), 인버터(T4A,T4q), QB 충전제어 트랜지스터(T4, 이하 제4 트랜지스터), 충전 보조부(C1), 제5q 트랜지스터(T5q), 캐리 풀업 트랜지스터(Tpu1, 이하 제1 풀업 트랜지스터), 캐리 풀다운 트랜지스터(Tpd1, 이하 제1 풀다운 트랜지스터), 풀업 트랜지스터(Tpu2, 이하 제2 풀업 트랜지스터) 및 풀다운 트랜지스터(Tpd2, 이하 제2 풀다운 트랜지스터)를 포함한다.
스타트 제어부(T1,T1A)는 제1 트랜지스터(T1) 및 제1A 트랜지스터(T1A)를 포함한다. 제1 트랜지스터(T1)의 게이트전극 및 드레인전극은 이전단 캐리신호(CARRY(n-3))를 공급하는 입력단에 연결되고, 소스전극은 Qh 노드에 연결된다. 제1A 트랜지스터(T1A)의 게이트전극은 이전단 캐리신호(CARRY(n-3))를 공급하는 입력단에 연결되고, 드레인전극은 Qh 노드에 연결되며, 소스전극은 Q 노드에 연결된다. 스타트 제어부(T1,T1A)는 이전단 캐리신호(CARRY(n-3))를 이용하여 Q 노드를 고전위전압으로 충전한다.
Q 노드 방전제어부(T3N,T3NA)는 제3n 트랜지스터(T3n) 및 제3nA 트랜지스터(T3nA)를 포함한다. 제3n 트랜지스터(T3n)는 후단신호(CARRY(n+3))를 공급하는 입력단에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극 및 Qh 노드에 연결되는 소스전극을 포함한다. 제3nA 트랜지스터(T3nA)는 후단신호(CARRY(n+3))를 공급하는 입력단에 연결되는 게이트전극 Qh 노드에 연결되는 드레인전극 및 제2 저전위 구동전압(GVSS2)을 공급하는 입력단에 연결되는 소스전극을 포함한다. Q 노드 방전제어부(T3N,T3NA)는 후단신호(CARRY(n+3))에 응답하여 Q 노드를 제2 저전위 구동전압(GVSS2)으로 방전시킨다.
제3 트랜지스터(T3)는 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극 및 Qh 노드에 연결되는 소스전극을 포함한다. 제3A 트랜지스터(T3A)는 QB 노드에 연결되는 게이트전극, Qh 노드에 연결되는 드레인전극 및 제2 저전위 구동전압(GVSS2)을 공급하는 입력단에 연결되는 소스전극을 포함한다. 제3 트랜지스터(T3) 및 제3A 트랜지스터(T3A)는 QB 노드의 전압에 응답하여 Q 노드를 제2 저전위 구동전압(GVSS2)으로 방전시킨다.
제3q 트랜지스터(3q)는 Q 노드에 연결되는 게이트전극, 고전위 구동전압(GVDD)을 공급하는 입력단에 연결되는 드레인전극 및 Qh 노드에 연결되는 소스전극을 포함한다. 제3q 트랜지스터(3q)는 Q 노드가 고전위전압인 동안에 Qh 노드를 고전위 구동전압(GVDD)으로 충전시킨다. 그 결과 제3q 트랜지스터(3q)는 Q 노드가 고전위전압인 동안에는 Q 노드 방전제어부(T3N,T3NA) 및 제3 트랜지스터(T3)의 동작을 억제시킨다.
인버터(T4A,T4q)는 제4A 트랜지스터(T4A) 및 제4q 트랜지스터(T4q)를 포함한다. 제4A 트랜지스터(T4A)의 게이트전극 및 드레인전극은 고전위 구동전압(GVDD)을 공급하는 입력단에 연결되고, 소스전극은 QA 노드에 연결된다. 제4q 트랜지스터(T4q)의 게이트전극은 Q 노드에 연결되고 드레인전극은 QA 노드에 연결되며, 소스전극은 제1 저전위 구동전압(GVSS1)을 공급하는 입력단에 연결된다. 인버터(T4A,T4q)는 QA 노드의 전압을 Q 노드의 전압에 반대 위상으로 유지시킨다. 즉, 제4q 트랜지스터(T4q)는 Q 노드가 고전위전압일 때 턴-온되어, QA 노드를 제1 저전위 구동전압(GVSS1)으로 유지시킨다. Q 노드가 저전위전압일 때에는 제4q 트랜지스터(T4q)가 턴-오프되어, QA 노드는 제4A 트랜지스터(T4A)를 통해서 공급받는 고전위 구동전압(GVDD)으로 충전된다.
제4 트랜지스터(T4)는 QA 노드의 전압에 응답하여 QB 노드를 고전위 구동전압(GVDD)으로 충전시킨다.
충전 보조부(C1)는 제4 트랜지스터(T4)가 QB 노드를 충전하는 과정에서, QB 노드의 충전량이 감소되지 않도록 보상한다. 충전 보조부(C1)는 제4 트랜지스터(T4)의 게이트전극과 소스전극 사이에 연결되는 커패시터로 이루어질 수 있다.
제5q 트랜지스터(T5q)는 Q 노드에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 제2 저전위 구동전압(GVSS2)에 연결되는 소스전극을 포함한다. 제5q 트랜지스터(T5q)는 Q 노드 전압에 응답하여 QB 노드를 제2 저전위 구동전압(GVSS2)으로 방전시킨다.
제1 풀업 트랜지스터(Tpu1)는 Q 노드에 연결되는 게이트전극, 캐리클럭(CRCLK)을 공급하는 입력단에 연결되는 드레인전극 및 캐리 출력단(n1)에 연결되는 소스전극을 포함한다. 제1 풀업 트랜지스터(Tpu1)는 Q 노드의 전압에 응답하여, 캐리클럭(CRCLK)을 이용하여 캐리 출력단(n1)을 충전시킨다.
제1 풀다운 트랜지스터(Tpd1)는 QB 노드에 연결되는 게이트전극, 캐리 출력단(n1)에 연결되는 드레인전극 및 제2 저전위 구동전압(GVSS2)을 공급하는 입력단에 연결되는 소스전극을 포함한다. 제1 풀다운 트랜지스터(Tpd1)는 QB 노드의 전압에 응답하여, 캐리 출력단(n1)을 제2 저전위 구동전압(GVSS2)으로 방전시킨다.
제2 풀업 트랜지스터(Tpu2)는 Q 노드에 연결되는 게이트전극, 스캔클럭(SCCLK)을 공급하는 입력단에 연결되는 드레인전극 및 출력단(n2)에 연결되는 소스전극을 포함한다. 제1 풀업 트랜지스터(Tpu1)는 Q 노드의 전압에 응답하여, 스캔클럭(SCCLK)을 이용하여 출력단(n2)을 충전시킨다.
제2 풀다운 트랜지스터(Tpd2)는 QB 노드에 연결되는 게이트전극, 출력단(n2)에 연결되는 드레인전극 및 저전위 구동전압(GVSS0)을 공급하는 입력단에 연결되는 소스전극을 포함한다. 제2 풀다운 트랜지스터(Tpd2)는 QB 노드의 전압에 응답하여, 출력단(n2)을 저전위 구동전압(GVSS0)으로 방전시킨다.
도 5는 도 4에 도시된 제n 스테이지의 동작을 나타내는 타이밍도이다.
도 4 및 도 5를 참조하여, 제n 스테이지(STG(N))의 동작을 살펴보면 다음과 같다.
제(n-3) 수평기간((n-3)th H) 동안, 스타트 제어부(T1,T1A)는 이전단 캐리신호(CARRY(n-3))에 응답하여 Q 노드를 프리챠징(pre charging)한다.
제n 수평기간(nth H) 동안, 제1 풀업 트랜지스터(Tpu1)의 드레인전극은 캐리클럭(CRCLK)에 의해서 고전위전압으로 상승한다. 이에 따라 제1 풀업 트랜지스터(Tpu1)의 게이트전극은 부트스트래핑(bootstrapping) 되고, 제1 풀업 트랜지스터(Tpu1)는 턴-온되어서 캐리 출력단(n1)을 고전위전압으로 충전한다. 그 결과, 캐리 출력단(n1)은 고전위전압의 제n 캐리신호(CARRYn)를 출력한다.
마찬가지로, 제n 수평기간(nth H) 동안, 제2 풀업 트랜지스터(Tpu2)는 출력단(n2)을 통해서 제n 스캔신호(SCANn)를 출력한다.
제(n+3) 수평기간((n+3)th H) 동안, 후단신호(CARRY(n+3))에 응답하여 Q 노드 방전제어부(T3N,T3NA)는 Q 노드를 제2 저전위 구동전압(GVSS2)으로 방전시킨다. 그 결과 제4q 트랜지스터(T4q)는 턴-오프 되고, QA 노드는 고전위 구동전압(GVDD)으로 충전된다. 제4 트랜지스터(T4)는 QA 노드에 응답하여 턴-온되고, 고전위 구동전압(GVDD)을 QB 노드에 충전한다. 충전 보조부(C1)는 제4 트랜지스터(T4)가 QB 노드를 충전하는 과정에서, QB 노드의 충전량이 감소되지 않도록 보상한다.
충전 보조부(C1)의 동작을 살펴보면 다음과 같다.
제4 트랜지스터(T4)가 QB 노드에 충전하는 전압은 제4 트랜지스터(T4)의 구동전류의 양에 비례한다. 제4 트랜지스터(T4)는 열화에 의해서 전압-전류 특성 곡선이 (+) 방향으로 쉬프트될 수 있다. 제4 트랜지스터(T4)의 전압-전류 특성 곡선이 (+) 방향으로 쉬프트되면, 게이트전극의 전압이 일정할지라도 드레인전극과 소스전극을 경유하는 전류량이 감소한다. 즉, 제4 트랜지스터(T4)가 열화되면, QA 노드의 전압이 일정할지라도 QB 노드에 충전되는 전하량이 감소하고, 그 결과 QB 노드의 전압레벨은 열화되기 이전보다 낮아진다. QB 노드에 충전되는 전압레벨이 낮아지면, QB 노드에 게이트전극이 연결되는 트랜지스터들의 동작이 원활하지 못해서 오동작이 발생하거나, GIP의 수명이 줄어드는 문제점이 발생한다.
하지만, 제1 실시 예에 의한 충전 보조부(C1)는 제4 트랜지스터(T4)의 소스전극 전압에 따라 게이트전극의 전압이 부트스트래핑된다. 즉, 제4 트랜지스터(T4)가 턴-온되면 드레인전극에서 소스전극으로 흐르는 구동전류에 의해서 소스전극의 전압은 상승하고, 게이트전극의 전압은 소스전극의 전압 상승에 따라 부트스트래핑된다. 그 결과, 제4 트랜지스터(T4)의 게이트-소스 전압은 상승하여 제4 트랜지스터(T4)를 흐르는 구동전류가 증가한다. 그 결과, QB 노드에 충전되는 전압레벨을 보다 높일 수 있다.
도 6은 제1 실시 예에 의한 효과를 보여주는 시뮬레이션 결과를 나타내는 도면이다. 도 6에서 제1 그래프(gr1)는 제1 실시 예에 의한 충전 보조부(C1)가 연결되는 제4 트랜지스터의 게이트-소스 전압을 나타내는 도면이고, 제2 그래프(gr2)는 충전 보조부가 없을 때의 제4 트랜지스터의 게이트-소스 전압을 나타내는 도면이다. 도 6에서와 같이, 제1 실시 예에 의한 충전 보조부(C1)는 제4 트랜지스터(T4)의 게이트-소스 전압을 보다 높게 유지할 수 있으며, 이로 인해서 QB 노드의 전압이 불완전하게 충전되는 것을 개선할 수 있다.
도 7은 제2 실시 예에 의한 제n 스테이지를 나타내는 도면이다. 도 7에 도시된 제2 실시 예에서 전술한 제1 실시 예와 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다. 도 7에 도시된 제n 스테이지를 구동하는 구동신호는 도 5에 도시된 구동신호와 동일하다
도 5 및 도 7을 참조하면, 본 발명에 의한 제n 스테이지(STG(n))는 스타트 제어부(T1,T1A), Q 노드 방전제어부(T3n,T3nA), 제3q 트랜지스터(3q), 제3 트랜지스터(T3), 제3A 트랜지스터(T3A), 인버터(T4A,T4q), QB 충전제어 트랜지스터(T4, 이하 제4 트랜지스터), 충전 보조부(C2), 제5q 트랜지스터(T5q), 캐리 풀업 트랜지스터(Tpu1, 이하 제1 풀업 트랜지스터), 캐리 풀다운 트랜지스터(Tpd1, 이하 제1 풀다운 트랜지스터), 풀업 트랜지스터(Tpu2, 이하 제2 풀업 트랜지스터) 및 풀다운 트랜지스터(Tpd2, 이하 제2 풀다운 트랜지스터)를 포함한다.
충전 보조부(C2)는 QA 노드와 교류신호를 공급하는 입력단에 연결된다. 교류신호는 저전위전압부터 고전위전압 범위 내에서 스윙하는 신호에 해당하고, 일례로 스캔클럭(SCCLK)이 이용될 수 있다. 충전 보조부(C2)에 의해서 QA 노드는 스캔클럭(SCCLK)을 공급하는 입력단과 커플링 현상이 발생한다. 그 결과 스캔클럭(SCCLK)이 저전위전압에서 고전위전압으로 반전될 때에 QA 노드는 커플링 효과에 의해서 전압이 상승한다. 즉, 제4 트랜지스터(T4)의 게이트전극의 전압은 스캔클럭(SCCLK)에 동기되어 상승한다. 도 8은 제4 트랜지스터(T4)의 게이트전극의 전압이 스캔클럭(SCCLK)에 동기되어 상승되는 것을 보여주는 시뮬레이션 결과이다. 충전 보조부(C2)가 없을 경우에 QA 노드가 20V 정도의 수준이었다면, 제2 실시 예에 의한 제4 트랜지스터(T4)의 게이트전극의 전압은 스캔클럭(SCCLK)에 의해서 일정 간격으로 50V이상으로 상승한다.
이와 같이, 제2 실시 예에 의하면 제4 트랜지스터(T4)의 게이트-소스 간의 전압(Vgs)이 상승하고, 그 결과 QB 노드에 충전되는 전압이 상승한다. 따라서, 제4 트랜지스터(T4)의 전압-전류 특성 곡선이 (+) 방향으로 쉬프트된다고 할지라도, 충전 보조부(C2)는 충분한 전압레벨 이상으로 충전될 수 있다.
도 9는 제3 실시 예에 의한 제n 스테이지를 나타내는 도면이다. 도 9에 도시된 제3 실시 예에서 전술한 실시 예들과 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다. 도 9에 도시된 제n 스테이지를 구동하는 구동신호는 도 5에 도시된 구동신호와 동일하다
도 5 및 도 9를 참조하면, 본 발명에 의한 제n 스테이지(STG(n))는 스타트 제어부(T1,T1A), Q 노드 방전제어부(T3n,T3nA), 제3q 트랜지스터(3q), 제3 트랜지스터(T3), 제3A 트랜지스터(T3A), 인버터(T4A,T4q), QB 충전제어 트랜지스터(T4, 이하 제4 트랜지스터), 충전 보조부(C3), 제5q 트랜지스터(T5q), 캐리 풀업 트랜지스터(Tpu1, 이하 제1 풀업 트랜지스터), 캐리 풀다운 트랜지스터(Tpd1, 이하 제1 풀다운 트랜지스터), 풀업 트랜지스터(Tpu2, 이하 제2 풀업 트랜지스터) 및 풀다운 트랜지스터(Tpd2, 이하 제2 풀다운 트랜지스터)를 포함한다.
충전 보조부(C3)는 QB 노드와 교류신호를 공급하는 입력단에 연결된다. 교류신호는 저전위전압부터 고전위전압 범위 내에서 스윙하는 신호에 해당하고, 일례로 스캔클럭(SCCLK)이 이용될 수 있다. 충전 보조부(C3)에 의해서 QB 노드는 스캔클럭(SCCLK)을 공급하는 입력단과 커플링 현상이 발생한다. 그 결과 스캔클럭(SCCLK)이 저전위전압에서 고전위전압으로 반전될 때에 QB 노드는 커플링 효과에 의해서 전압이 상승한다.
제4 트랜지스터(T4)의 전압-전류 특성 곡선이 (+) 방향으로 쉬프트되어서, 제4 트랜지스터(T4)를 통해서 QB 노드에 충전되는 전압이 작아질 수 있다. 하지만, 충전 보조부(C3)는 스캔클럭(SCCLK)과의 커플링 효과를 이용하여 QB 노드의 전압을 직접 상승시키기 때문에, QB 노드의 전압이 낮아지는 것을 보상할 수 있다.
도 10은 제3 실시 예에서, QB 노드의 전압이 스캔클럭에 동기되어 상승되는 것을 보여주는 시뮬레이션 결과이다. 도 10에서와 같이, 제4 트랜지스터(T4)를 통해서 충전되는 QB 노드의 전압이 20V 에 못 미치는데에 반해서, 충전 보조부(C3)는 QB 노드의 전압을 일정간격으로 30V 정도로 상승시킬 수 있다.
상술한 바와 같이, 제1 내지 제3 실시 예에 의한 충전 보조부들(C1,C2,C3) 각각은 제4 트랜지스터(T4)의 열화로 인해서 QB 노드에 충전되는 전압레벨이 낮아지는 것을 보상할 수 있다.
본 명세서의 실시 예들은 하나의 충전 보조부가 이용되는 실시 예들을 중심으로 설명되었다. 하지만, 시프트 레지스터의 스테이지는 제1 내지 제3 실시 예에 의한 충전 보조부를 두 개 이상 포함하도록 구현될 수 있다. 예컨대, 스테이지는 제1 및 제2 실시 예에 의한 충전 보조부(C1,C2)를 포함하거나, 제2 및 제3 실시 예에 의한 충전 보조부(C2,C3)를 포함하거나, 제1 및 제3 실시 예에 의한 충전 보조부(C1,C3)를 포함할 수 있다. 또한, 제1 내지 제3 실시 예에 의한 충전 보조부(C1,C2,C3)를 모두 포함하도록 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130, 140: 게이트 구동부
C1,C2,C3: 충전 보조부

Claims (7)

  1. 삭제
  2. 삭제
  3. 게이트라인들에 연결되는 픽셀들이 배치되는 픽셀 어레이; 및
    종속적으로 접속되는 다수의 스테이지들을 이용하여, 상기 게이트라인들에 순차적으로 스캔신호를 인가하는 게이트 구동부를 구비하고,
    상기 스테이지는
    Q 노드 전압에 응답하여, 스캔클럭을 출력단에 충전시키는 풀업 트랜지스터;
    상기 Q 노드 전압에 반대 위상인 QB 노드의 전압에 응답하여, 상기 출력단을 저전위전압으로 방전시키는 풀다운 트랜지스터;
    상기 Q 노드 전압과는 반대 위상으로 QA 노드를 제어하는 인버터;
    상기 QA 노드 전압에 응답하여, 상기 QB 노드를 충전시키는 QB 노드 제어부; 및
    상기 QB 노드 제어부의 문턱전압 변화에 의해서 상기 QB 노드가 충전되는 충전량이 감소하는 것을 보상하는 충전 보조부를 포함하며,
    상기 충전 보조부는
    상기 QA 노드 및 고전위전압부터 저전위전압 범위 내에서 스윙하는 교류신호를 공급하는 입력단에 연결되는 커패시터인 표시장치.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 교류신호를 공급하는 입력단은 상기 스캔클럭을 공급하는 입력단인 표시장치.
  6. 제 3 항에 있어서,
    상기 스테이지는
    상기 Q 노드에 응답하여 상기 스캔클럭과 동일한 위상을 갖는 캐리클럭을 이용하여 캐리 출력단을 충전하는 캐리 풀업 트랜지스터; 및
    이전단 스테이지의 상기 캐리 출력단이 출력하는 캐리신호에 응답하여 상기 Q 노드를 충전하는 스타트 제어부를 더 포함하는 표시장치.
  7. 삭제
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