KR102684707B1 - 반도체 패키지 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 161
- 239000004020 conductor Substances 0.000 claims abstract description 142
- 238000007789 sealing Methods 0.000 claims abstract description 124
- 239000000758 substrate Substances 0.000 claims abstract description 116
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 21
- 238000005498 polishing Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 271
- 238000000034 method Methods 0.000 description 38
- 239000010949 copper Substances 0.000 description 20
- 238000007517 polishing process Methods 0.000 description 14
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000000059 patterning Methods 0.000 description 8
- 239000004642 Polyimide Substances 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 7
- 229920006336 epoxy molding compound Polymers 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 239000002313 adhesive film Substances 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229920002577 polybenzoxazole Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Layout of the interconnection structure
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명의 기술적 사상은 도전층을 포함하는 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩을 덮도록 상기 패키지 기판 상에 제공되고, 제1 관통홀을 포함하는 밀봉층; 상기 밀봉층의 제1 관통홀 내에 매립된 부분과 상기 밀봉층의 상면으로부터 돌출된 부분을 포함하고, 상기 패키지 기판의 상기 도전층에 전기적으로 연결된 수직 연결 도전체; 상기 밀봉층의 제1 관통홀을 정의하는 상기 밀봉층의 측벽을 따라 연장되고, 상기 수직 연결 도전체와 상기 밀봉층 사이 및 상기 수직 연결 도전체와 상기 패키지 기판의 상기 도전층 사이에 배치된 도전성 연결 패턴; 상기 밀봉층 상에 제공되고, 상기 수직 연결 도전체에 접촉된 커버 절연층; 및 상기 커버 절연층 상에 제공되고, 상기 수직 연결 도전체에 전기적으로 연결된 도전성 배선 구조를 포함하는 재배선 구조체;를 포함하는 반도체 패키지를 제공한다.
Description
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며, 이에 따라 반도체 패키지는 소형의 크기를 가지면서도 고밀도의 입출력 단자를 가질 것이 요구되고 있다. 최근에는 반도체 칩이 배치된 영역 외부에 입출력 단자를 형성하고, 재배선을 통해 입출력 단자와 반도체 칩을 연결시키는 팬-아웃 구조의 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 도전층을 포함하는 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩을 덮도록 상기 패키지 기판 상에 제공되고, 제1 관통홀 및 제2 관통홀을 포함하는 밀봉층; 상기 밀봉층의 제1 관통홀 내에 매립된 부분과 상기 밀봉층의 상면으로부터 돌출된 부분을 포함하고, 상기 패키지 기판의 상기 도전층에 전기적으로 연결된 수직 연결 도전체; 상기 밀봉층의 상기 제1 관통홀을 정의하는 상기 밀봉층의 측벽을 따라 연장된 제1 부분, 상기 밀봉층의 상기 제2 관통홀을 통해 상기 반도체 칩의 칩 패드에 연결된 제2 부분, 및 상기 밀봉층의 상기 상면을 따라 연장된 제3 부분을 포함하고, 상기 제1 부분은 상기 수직 연결 도전체와 상기 밀봉층 사이 및 상기 수직 연결 도전체와 상기 패키지 기판의 상기 도전층 사이에 배치된, 도전성 연결 패턴; 상기 밀봉층 상에 제공되고, 상기 수직 연결 도전체에 접촉된 커버 절연층; 및 상기 커버 절연층 상에 제공되고, 상기 수직 연결 도전체에 전기적으로 연결된 도전성 배선 구조를 포함하는 재배선 구조체;를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 수직 연결 도전체는 오목부를 포함하고, 상기 수직 연결 도전체의 오목부 내에 제공되고, 상기 재배선 구조체의 상기 도전성 배선 구조에 접촉된 매립 절연층을 더 포함하고, 상기 매립 절연층과 상기 커버 절연층은 서로 동일한 물질을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 재배선 구조체에 접촉된 상기 커버 절연층의 표면, 상기 재배선 구조체에 접촉된 상기 수직 연결 도전체의 표면, 및 상기 재배선 구조체에 접촉된 상기 매립 절연층의 표면은 서로 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 수직 연결 도전체의 상면은 전체적으로 평탄한 평면인 것을 특징으로 한다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 도전층을 포함하는 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 패키지 기판 상에 제공되고, 상기 반도체 칩이 수용되는 캐비티를 가지는 프레임 몸체 및 상기 프레임 몸체를 관통하는 수직 연결 도전체를 포함하는 비아 프레임; 상기 프레임 몸체의 상기 캐비티를 채우는 밀봉층; 상기 밀봉층 상에 제공되고, 상기 수직 연결 도전체 및 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 배선 구조를 포함하는 재배선 구조체; 및 상기 반도체 칩의 상기 칩 패드 상에 배치되고, 상기 반도체 칩의 상기 칩 패드와 상기 재배선 구조체의 상기 도전성 배선 구조 사이를 전기적으로 연결하도록 구성된 도전성 연결 필라;를 포함하고, 상기 수직 연결 도전체는, 상기 패키지 기판으로부터 멀어지는 방향으로 점차 수평 폭이 증가하는 하부; 및 상기 패키지 기판으로부터 멀어지는 방향으로 점차 수평 폭이 증가하는 상부;를 포함하고, 상기 도전성 연결 필라의 상면, 상기 밀봉층의 상면, 및 상기 비아 프레임의 상면은 동일 평면 상에 있는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 도전층을 포함하는 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩의 칩 패드 상에 배치된 도전성 연결 필라; 상기 반도체 칩을 덮도록 상기 패키지 기판 상에 제공된 밀봉층; 상기 밀봉층을 관통하여 상기 패키지 기판의 도전층에 연결된 수직 연결 도전체; 상기 밀봉층 상에 제공되고, 상기 수직 연결 도전체 및 상기 도전성 연결 필라에 전기적으로 연결된 도전성 배선 구조를 포함하는 재배선 구조체; 및 상기 수직 연결 도전체와 상기 패키지 기판의 상기 도전층 사이에 제공된 도전성 접착층;을 포함하고, 상기 밀봉층의 상면, 상기 수직 연결 도전체의 상면, 및 상기 도전성 연결 필라의 상면은 서로 동일 평면 상에 있는, 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 도전층을 포함하는 패키지 기판 상에 반도체 칩을 실장하는 단계; 상기 반도체 칩 및 상기 패키지 기판에 덮고, 상기 패키지 기판의 상기 도전층의 적어도 일부를 노출시키는 제1 관통홀 및 상기 반도체 칩의 칩 패드의 적어도 일부를 노출시키는 제2 관통홀을 포함하는 밀봉층을 형성하는 단계; 상기 밀봉층의 상기 제1 관통홀을 정의하는 상기 밀봉층의 측벽을 따라 연장된 제1 부분, 상기 밀봉층의 상기 제2 관통홀을 통해 상기 반도체 칩의 칩 패드에 연결된 제2 부분, 및 상기 밀봉층의 상면을 따라 연장된 제3 부분을 포함하는 도전성 연결 패턴을 형성하는 단계; 상기 밀봉층의 제1 관통홀 내에 매립된 부분과 상기 밀봉층의 상면으로부터 돌출된 부분을 포함하고, 상기 도전성 연결 패턴을 통해 상기 패키지 기판의 도전층 및 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 수직 연결 도전체를 형성하는 단계; 상기 밀봉층 상에, 상기 밀봉층을 덮고 상기 수직 연결 도전체에 접촉된 커버 절연층을 형성하는 단계; 및 상기 커버 절연층 상에, 상기 수직 연결 도전체에 전기적으로 연결된 도전성 배선 구조를 포함하는 재배선 구조체를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법을 제공한다.
예시적인 실시예들에서, 상기 커버 절연층을 형성하는 단계는, 상기 밀봉층 및 상기 수직 연결 도전체를 덮는 예비 절연층을 형성하는 단계; 및 상기 수직 연결 도전체가 노출되도록, 상기 예비 절연층의 일부를 제거하는 연마 단계;를 포함하고, 상기 연마 단계 후에 잔류하는 상기 예비 절연층은 상기 커버 절연층 및 상기 수직 연결 도전체의 오목부를 채우는 매립 절연층을 형성하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 커버 절연층의 표면, 상기 수직 연결 도전체의 표면, 및 상기 매립 절연층의 표면은 서로 동일 평면 상에 있는 것을 특징으로 한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 2a 내지 도 2g는 도 1의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3a 내지 도 3c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4e는 도 2a에 도시된 비아 프레임의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 6a 내지 도 6g는 도 5의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 9는 도 8의 "AA"로 표시된 영역을 확대하여 보여주는 확대도이다.
도 10a 내지 도 10h는 도 8의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2g는 도 1의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3a 내지 도 3c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4e는 도 2a에 도시된 비아 프레임의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 6a 내지 도 6g는 도 5의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 9는 도 8의 "AA"로 표시된 영역을 확대하여 보여주는 확대도이다.
도 10a 내지 도 10h는 도 8의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 패키지 기판(110), 반도체 칩(120), 비아 프레임(130), 밀봉층(151), 및 재배선 구조체(140)를 포함할 수 있다. 반도체 패키지(100)는, 예를 들어 팬-아웃(fan-out) 구조의 반도체 패키지일 수 있다.
패키지 기판(110)은 반도체 칩(120)이 탑재되는 실장 기판일 수 있다. 패키지 기판(110)은 재배선(redistribution) 공정을 통해 형성된 재배선 기판, 인쇄회로기판(Printed Circuit Board, PCB), MCPCB(Metal Core PCB), MPCB(Metal PCB), 및 FPCB(Flexible PCB) 중 어느 하나에 해당할 수 있다. 이하에서, 패키지 기판(110)은 재배선 기판인 것으로 설명된다.
예시적인 실시예들에서, 패키지 기판(110)은 복수의 제1 배선 절연층(111) 및 제1 도전성 배선 구조(113)를 포함할 수 있다.
복수의 제1 배선 절연층(111)은 수직 방향(예를 들어, Z방향)으로 상호 적층될 수 있다. 예를 들어, 복수의 제1 배선 절연층(111)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다.
제1 도전성 배선 구조(113)는 복수의 제1 배선 절연층(111) 각각의 상면 및 하면 중 어느 하나의 표면을 따라 연장된 제1 도전층들(1131)과, 복수의 제1 배선 절연층(111) 중 적어도 하나의 층을 관통하여 수직 방향(예를 들어, Z방향)으로 연장된 제1 도전성 비아 패턴들(1133)을 포함할 수 있다. 제1 도전층들(1131)은 서로 다른 수직 레벨에 배치되어 다층 구조를 형성할 수 있다. 제1 도전층들(1131)은 각각, 복수의 제1 배선 절연층(111) 각각의 상면 및 하면 중 어느 하나의 표면 상에서 라인 형태로 연장된 라인 패턴을 포함할 수 있다. 제1 도전성 비아 패턴들(1133)은 서로 다른 수직 레벨에 배치된 제1 도전층들(1131) 사이를 전기적으로 연결할 수 있다. 예를 들면, 복수의 제1 배선 절연층(111) 각각의 하면 상에는 제1 도전층들(1131)이 배치되고, 서로 다른 수직 레벨에 배치된 제1 도전층들(1131) 사이는 제1 도전성 비아 패턴들(1133)에 의해 전기적으로 연결될 수 있다. 복수의 제1 배선 절연층(111) 중 최하층의 제1 배선 절연층(111)의 하면을 따라 연장된 제1 도전층(1131)은 외부에 노출되며, 외부 기기와의 접속을 위한 패드를 구성할 수 있다.
제1 도전성 배선 구조(113)는 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다. 후술하는 재배선 구조체(140)의 제2 도전성 배선 구조(143)의 물질도 제1 도전성 배선 구조(113)의 물질과 실질적으로 동일 또는 유사할 수 있다.
반도체 칩(120)은 패키지 기판(110) 상에 배치될 수 있다. 반도체 칩(120)은 서로 반대된 상면 및 하면을 포함할 수 있다. 반도체 칩(120)의 상면에는 칩 패드(121)가 제공될 수 있고, 반도체 칩(120)의 하면은 패키지 기판(110)과 마주할 수 있다. 반도체 칩(120)은 반도체 칩(120)의 하면과 패키지 기판(110) 사이에 제공된 접착 필름(153)에 의해 패키지 기판(110) 기판에 부착될 수 있다. 상기 접착 필름(153)은, 예를 들어 다이 어태치 필름을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(120)은 메모리 칩일 수 있다. 상기 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다.
예시적인 실시예들에서, 반도체 칩(120)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(120)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
도 1에서는, 패키지 기판(110) 상에 하나의 반도체 칩(120)이 배치된 것으로 예시되었으나, 패키지 기판(110) 상에는 복수의 반도체 칩(120)이 배치될 수도 있다. 예를 들어, 패키지 기판(110) 상에는 수평 방향으로 이격된 복수의 반도체 칩(120)이 배치될 수 있다. 반도체 패키지(100)에 포함된 2개 이상의 반도체 칩(120)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들 및 각종 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package)일 수 있다.
비아 프레임(130)은 패키지 기판(110) 상에 배치될 수 있다. 비아 프레임(130)과 반도체 칩(120) 사이에 공간이 형성되도록, 비아 프레임(130)은 반도체 칩(120)의 측벽으로부터 이격될 수 있다. 비아 프레임(130)은 프레임 몸체(131) 및 수직 연결 도전체(133)를 포함할 수 있다.
프레임 몸체(131)는 절연 물질을 포함할 수 있다. 예를 들어, 프레임 몸체(131)는 세라믹, 플라스틱, 폴리머, 유리 등을 포함할 수 있다. 예를 들어, 프레임 몸체(131)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다.
수직 연결 도전체(133)는 프레임 몸체(131)를 관통할 수 있다. 수직 연결 도전체(133)의 하면은 패키지 기판(110)의 제1 도전성 배선 구조(113)에 연결되고, 수직 연결 도전체(133)의 상면은 재배선 구조체(140)의 제2 도전성 배선 구조(143)에 연결될 수 있다. 수직 연결 도전체(133)는 패키지 기판(110)의 제1 도전성 배선 구조(113)와 재배선 구조체(140)의 제2 도전성 배선 구조(143) 사이를 전기적으로 연결할 수 있다. 예를 들어, 수직 연결 도전체(133)는 구리(Cu), 알루미늄(Al), 솔더, 주석(Sn), 아연(Zn), 납(Pb), 은(Ag), 금(Au), 팔라듐(Pd) 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에서, 수직 연결 도전체(133)의 수평 폭은 수직 연결 도전체(133)의 하단과 상단 사이에 있는 중간 부분에서 최대일 수 있다. 예를 들어, 수직 연결 도전체(133)의 하부(1331)는 패키지 기판(110)으로부터 멀어질수록 점차 수평 폭이 증가하는 형태이고, 수직 연결 도전체(133)의 상부(1333)는 패키지 기판(110)으로부터 멀어질수록 점차 수평 폭이 감소하는 형태이고, 수직 연결 도전체(133)의 하부(1331)와 수직 연결 도전체(133)의 상부(1333)가 접하는 경계에서 수직 연결 도전체(133)의 수평 폭이 최대일 수 있다. 예시적인 실시예들에서, 반도체 패키지(100)의 단면에서 보았을 때, 수직 연결 도전체(133)의 단면은 육각형일 수 있다.
예시적인 실시예들에서, 비아 프레임(130)은 반도체 칩(120)을 수용하는 캐비티(135)를 포함할 수 있고, 비아 프레임(130)은 평면적 관점에서 반도체 칩(120)을 포위하는 링 형태를 가질 수 있다. 비아 프레임(130)의 캐비티(135)는 반도체 칩(120)의 측벽과 마주하는 프레임 몸체(131)의 측벽에 의해 정의될 수 있다. 캐비티(135)는 프레임 몸체(131)를 수직 방향(예를 들어, Z방향)으로 관통할 수 있다.
밀봉층(151)은 패키지 기판(110)의 상에 배치되며, 반도체 칩(120) 및 비아 프레임(130)에 접촉할 수 있다. 밀봉층(151)은 비아 프레임(130)의 캐비티(135)를 채우도록 형성되어, 반도체 칩(120)의 측벽과 비아 프레임(130) 사이의 틈을 채울 수 있다. 또한, 밀봉층(151)은 반도체 칩(120)의 측벽 및 상면을 덮을 수 있다. 예시적인 실시예들에서, 밀봉층(151)의 상면(1511)은 비아 프레임(130)의 상면(130U)과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 밀봉층(151)은 EMC로 형성될 수 있다. 다른 예시적인 실시예들에서, 밀봉층(151)은 폴리이미드(PI), 폴리벤즈옥사졸(PBO) 등의 감광성 물질을 포함할 수도 있다.
재배선 구조체(140)는 비아 프레임(130) 및 밀봉층(151) 상에 배치될 수 있다. 재배선 구조체(140)는 복수의 제2 배선 절연층(141) 및 제2 도전성 배선 구조(143)를 포함할 수 있다.
복수의 제2 배선 절연층(141)은 밀봉층(151)의 상면(1511) 상에 제공되며, 수직 방향(예를 들어, Z방향)으로 상호 적층될 수 있다. 복수의 제2 배선 절연층(141)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다.
제2 도전성 배선 구조(143)는 복수의 제2 배선 절연층(141) 각각의 상면 및 하면 중 어느 하나의 표면을 따라 연장된 제2 도전층(1431)과, 복수의 제2 배선 절연층(141) 중 적어도 하나의 층을 관통하여 수직 방향(예를 들어, Z방향)으로 연장된 제2 도전성 비아 패턴(1433)을 포함할 수 있다. 제2 도전층들(1431)은 서로 다른 수직 레벨에 배치되어 다층 구조를 형성할 수 있다. 제2 도전층들(1431)은 각각, 복수의 제2 배선 절연층(141) 각각의 상면 및 하면 중 어느 하나의 표면 상에서 라인 형태로 연장된 라인 패턴을 포함할 수 있다. 제2 도전성 비아 패턴들(1433)은 서로 다른 수직 레벨에 배치된 제2 도전층들(1431) 사이를 전기적으로 연결할 수 있다. 예를 들면, 복수의 제2 배선 절연층(141) 각각의 상면 상에는 제2 도전층들(1431)이 배치되고, 서로 다른 수직 레벨에 배치된 제2 도전층들(1431) 사이는 제2 도전성 비아 패턴들(1433)에 의해 전기적으로 연결될 수 있다. 복수의 제2 배선 절연층(141) 중 최상층의 제2 배선 절연층(141)의 상면을 따라 연장된 제2 도전층(1431)은 연결 범프(190)가 부착되는 범프 패드를 구성할 수 있다. 예를 들어, 연결 범프(190)는 솔더 볼 또는 솔더 범프로부터 형성될 수 있다.
제2 도전성 배선 구조(143)는 비아 프레임(130)의 수직 연결 도전체(133)에 전기적으로 연결되고, 도전성 연결 필라(155)를 통해 반도체 칩(120)의 칩 패드(121)에 전기적으로 연결될 수 있다. 제2 도전성 배선 구조(143)는 반도체 칩(120)의 칩 패드(121)와 비아 프레임(130)의 수직 연결 도전체(133) 사이, 반도체 칩(120)의 칩 패드(121)와 연결 범프(190) 사이, 및 비아 프레임(130)의 수직 연결 도전체(133)와 연결 범프(190) 사이를 전기적으로 연결하도록 구성될 수 있다.
예시적인 실시예들에서, 반도체 칩(120)의 칩 패드(121) 상에는 도전성 연결 필라(155)가 배치될 수 있다. 제2 도전성 배선 구조(143)는 도전성 연결 필라(155)를 통해 반도체 칩(120)의 칩 패드(121)에 전기적으로 연결될 수 있다. 도전성 연결 필라(155)는 반도체 칩(120)의 칩 패드(121)로부터 수직 방향으로 연장된 기둥 형태를 가질 수 있고, 도전성 연결 필라(155)의 측벽은 밀봉층(151)에 덮일 수 있다. 예시적인 실시예들에서, 도전성 연결 필라(155)의 상면 및 밀봉층(151)의 상면(1511)은 평탄화된 표면들이고, 도전성 연결 필라(155)의 상면 및 밀봉층(151)의 상면(1511)은 동일 평면 상에 있을 수 있다. 도전성 연결 필라(155)는, 예를 들어 구리(Cu), 알루미늄(Al), 솔더 등을 포함할 수 있다.
도 2a 내지 도 2g는 도 1의 반도체 패키지(100)의 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 프레임 몸체(131) 및 수직 연결 도전체(133)를 포함하는 비아 프레임(130)을 준비한다. 비아 프레임(130)은 평판 형태 또는 패널 형태를 가지며, 서로 반대된 상면(130U) 및 하면(130L)을 포함할 수 있다.
도 2b를 참조하면, 비아 프레임(130)의 하면(130L) 상에 패키지 기판(110)을 형성한다. 예를 들어, 비아 프레임(130)의 하면(130L) 상에서 재배선 공정을 수행하여, 패키지 기판(110)을 형성할 수 있다. 예를 들어, 패키지 기판(110)을 형성하기 위하여, 비아 프레임(130)의 하면(130L) 상에 비아홀을 포함하는 제1 배선 절연층(111)을 형성하는 절연층 형성 단계와, 제1 배선 절연층(111)의 비아홀을 채우는 제1 도전성 비아 패턴(1133) 및 제1 배선 절연층(111)의 하면을 따라 연장된 제1 도전층(1131)을 형성하는 금속 배선 공정을 여러 번 반복 수행할 수 있다.
도 2c를 참조하면, 프레임 몸체(131)의 일부를 제거하여, 프레임 몸체(131)에 캐비티(135)를 형성한다. 캐비티(135)는 프레임 몸체(131)를 관통하도록 형성되며, 프레임 몸체(131)를 통해 패키지 기판(110)의 상면 일부가 노출될 수 있다.
도 2d를 참조하면, 프레임 몸체(131)의 캐비티(135)를 통해 노출된 패키지 기판(110) 상에 반도체 칩(120)을 실장한다. 반도체 칩(120)은 접착 필름(153)에 의해 패키지 기판(110) 상에 고정될 수 있다. 반도체 칩(120)을 패키지 기판(110) 상에 배치한 후, 반도체 칩(120)의 칩 패드(121) 상에 도전성 연결 필라(155)를 형성할 수 있다.
도 2e를 참조하면, 반도체 칩(120) 및 비아 프레임(130)을 덮는 예비 밀봉층(151p)을 형성한다. 예비 밀봉층(151p)은 프레임 몸체(131)의 캐비티(135)에 채워져, 반도체 칩(120)의 측벽을 덮을 수 있다. 또한, 예비 밀봉층(151p)은 반도체 칩(120)의 상면 및 도전성 연결 필라(155)를 덮을 수 있다.
도 2e 및 도 2f를 참조하면, 도전성 연결 필라(155) 및 수직 연결 도전체(133)가 외부에 노출되도록 예비 밀봉층(151p)의 일부를 제거하는 연마 공정을 수행한다. 상기 연마 공정 후에 잔류하는 예비 밀봉층(151p)의 다른 일부는 밀봉층(151)을 형성할 수 있다. 상기 연마 공정을 통해, 도전성 연결 필라(155)의 일부 및/또는 비아 프레임(130)의 일부가 예비 밀봉층(151p)의 일부와 함께 제거될 수도 있다. 상기 연마 공정은 화학적 기계적 연마와 같은 평탄화 공정을 포함할 수 있다. 밀봉층(151)의 연마된 상면(1511), 도전성 연결 필라(155)의 연마된 상면, 및 비아 프레임(130)의 연마된 상면(130U)은 서로 동일 평면 상에 있을 수 있다.
도 2g를 참조하면, 밀봉층(151)의 상면(1511) 및 비아 프레임(130)의 상면(130U), 상에 재배선 구조체(140)를 형성한다. 예를 들어, 밀봉층(151)의 상면(1511) 및 비아 프레임(130)의 상면(130U) 상에서 재배선 공정을 수행하여, 재배선 구조체(140)를 형성할 수 있다. 예를 들어, 재배선 구조체(140)를 형성하기 위하여, 밀봉층(151)의 상면(1511) 및 비아 프레임(130)의 상면(130U) 상에 비아홀을 포함하는 제2 배선 절연층(141)을 형성하는 절연층 형성 단계와, 제2 배선 절연층(141)의 비아홀을 채우는 제2 도전성 비아 패턴(1433) 및 제2 배선 절연층(141)의 상면을 따라 연장된 제2 도전층(1431)을 형성하는 금속 배선 공정을 여러 번 반복 수행할 수 있다. 재배선 구조체(140)를 형성한 이후, 재배선 구조체(140) 상에 연결 범프(190)를 형성한다. 예를 들어, 상기 연결 범프(190)는 솔더 볼 어태치 공정 및 리플로우 공정을 통해 형성될 수 있다.
이후, 도 2g의 구조물에 대한 쏘잉 공정을 수행한다. 즉, 패널 레벨로 제조된 구조물을 스크라이브 레인을 따라 절단하여, 패널 레벨로 제조된 구조물을 도 1에 도시된 개별 단위의 반도체 패키지들(100)로 분리할 수 있다.
도 3a 내지 도 3c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 1, 도 2a 내지 도 2g를 참조하여 설명된 반도체 패키지 및 그 제조 방법과의 차이점을 중심으로 설명한다.
도 3a를 참조하면, 캐리어 기판(CA) 상에 패키지 기판(110)을 형성한다. 상기 패키지 기판(110)은 복수의 제1 배선 절연층(111)과, 제1 도전층들(1131) 및 제1 도전성 비아 패턴들(1133)을 포함하는 제1 도전성 배선 구조(113)를 포함할 수 있다. 상기 패키지 기판(110)은 앞서 도 2b를 참조하여 설명된 것과 유사하게 재배선 공정을 통해 형성될 수 있다.
도 3b를 참조하면, 패키지 기판(110)을 형성한 후에, 패키지 기판(110) 상에 평판 형태 또는 패널 형태의 비아 프레임(130)을 배치한다. 일부 예시적인 실시예들에서, 비아 프레임(130)과 패키지 기판(110) 사이에는, 비아 프레임(130)과 패키지 기판(110) 간의 물리적 연결 및 비아 프레임(130)의 수직 연결 도전체(133)와 패키지 기판(110)의 제1 도전성 배선 구조(113) 간의 전기적 연결 위한 이방 전도성 필름 또는 이방 전도성 페이스트가 배치될 수도 있다.
도 3c를 참조하면, 프레임 몸체(131)의 일부를 제거하여, 프레임 몸체(131)에 캐비티(135)를 형성한다. 캐비티(135)는 프레임 몸체(131)를 관통하도록 형성되며, 프레임 몸체(131)의 캐비티(135)를 통해 패키지 기판(110)이 노출될 수 있다.
프레임 몸체(131)에 캐비티(135)를 형성한 후, 도 2d 내지 도 2g를 참조하여 설명된 것과 유사하게, 반도체 칩(120) 실장, 밀봉층(151) 형성, 재배선 구조체(140) 형성, 연결 범프(190) 부착, 및 쏘잉 단계가 차례로 수행되며, 이후 캐리어 기판(CA)이 제거되어 반도체 패키지가 형성될 수 있다.
도 4a 내지 도 4e는 도 2a에 도시된 비아 프레임(130)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 4a 내지 도 4e을 도 1과 함께 참조하여, 비아 프레임(130)의 제조 방법을 설명한다.
도 4a를 참조하면, 도전층(310)을 준비한다. 도전층(310)은 평판 형태 또는 패널 형태를 가질 수 있고, 서로 반대된 상면(310U) 및 하면(310L)을 포함할 수 있다. 도전층(310)은 가상의 중심선 또는 중심 평면을 기준으로 구분되는 하부 도전층(311) 및 상부 도전층(313)을 포함할 수 있다. 예를 들어, 도전층(310)은 구리 또는 구리를 포함하는 합금일 수 있다.
도 4a 및 도 4b를 참조하면, 하부 도전층(311)에 대한 패터닝 공정을 수행할 수 있다. 하부 도전층(311)에 대한 패터닝 공정 결과, 도 1의 수직 연결 도전체(133)의 하부(1331)가 형성될 수 있다. 예시적인 실시예들에서, 하부 도전층(311)에 대한 패터닝 공정은 습식 식각 공정을 포함할 수 있다. 도전층(310)의 하면(310L)으로부터 수행된 습식 식각 공정을 통해, 수직 연결 도전체(133)의 하부(1331)는 경사진 측벽을 가지도록 형성되며, 또한 수직 연결 도전체(133)의 하부(1331)는 수평 폭이 상방으로 갈수록 점차 넓어지는 형상을 가지도록 형성될 수 있다.
도 4b 및 도 4c를 참조하면, 수직 연결 도전체(133)의 하부(1331)를 형성한 후에, 상부 도전층(313)의 하측에 수직 연결 도전체(133)의 하부(1331)의 측벽을 덮는 하부 절연 몸체(1311)를 형성한다. 예를 들어, 하부 절연 몸체(1311)를 형성하기 위해, 상부 도전층(313)의 하측에 수직 연결 도전체(133)의 하부(1331)를 덮는 절연 물질을 형성하고, 수직 연결 도전체(133)의 하부(1331)가 노출되도록 상기 절연 물질을 연마할 수 있다. 예를 들어, 하부 절연 몸체(1311)는 EMC로 형성될 수 있다.
도 4c 및 도 4d를 참조하면, 상부 도전층(313)에 대한 패터닝 공정을 수행할 수 있다. 상부 도전층(313)에 대한 패터닝 공정 결과, 도 1의 수직 연결 도전체(133)의 상부(1333)가 형성될 수 있다. 예시적인 실시예들에서, 상부 도전층(313)에 대한 패터닝 공정은 습식 식각 공정을 포함할 수 있다. 상부 도전층(313)의 상측으로부터 수행된 습식 식각 공정을 통해, 수직 연결 도전체(133)의 상부(1333)는 경사진 측벽을 가지도록 형성되며, 또한 수직 연결 도전체(133)의 상부(1333)는 수평 폭이 하방으로 갈수록 점차 넓어지는 형상을 가지도록 형성될 수 있다. 수직 연결 도전체(133)의 하부(1331) 및 상부(1333)는 상호 연결되어, 수직 연결 도전체(133)를 구성할 수 있다.
도 4e를 참조하면, 수직 연결 도전체(133)의 상부(1333)를 형성한 후에, 하부 절연 몸체(1311) 상에 수직 연결 도전체(133)의 상부(1333)의 측벽을 덮는 상부 절연 몸체(1313)를 형성한다. 예를 들어, 상부 절연 몸체(1313)를 형성하기 위해, 하부 절연 몸체(1311) 상에 수직 연결 도전체(133)의 상부(1333)를 덮는 절연 물질을 형성하고, 수직 연결 도전체(133)의 상부(1333)가 노출되도록 상기 절연 물질을 연마할 수 있다. 예를 들어, 상부 절연 몸체(1313)는 하부 절연 몸체(1311)와 동일한 물질, 예를 들어 EMC로 형성될 수 있다. 상부 절연 몸체(1313) 및 하부 절연 몸체(1311)는 프레임 몸체(131)를 형성할 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(101)를 보여주는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로, 도 5에 도시된 반도체 패키지(101)에 대해 설명한다.
도 5를 참조하면, 반도체 패키지(101)는 패키지 기판(210), 반도체 칩(120), 밀봉층(251), 수직 연결 도전체(230), 및 재배선 구조체(140)를 포함할 수 있다. 반도체 패키지(101)는, 예를 들어 팬-아웃 구조의 반도체 패키지일 수 있다.
패키지 기판(210)은 인쇄회로기판일 수 있다. 패키지 기판(210)은 예를 들어, 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함하는 기판 절연층(211)과, 기판 절연층(211)의 상면 상의 상부 도전층(213) 및 기판 절연층(211)의 하면 상의 하부 도전층(215)을 포함할 수 있다. 상부 도전층(213) 및 하부 도전층(215)은 패키지 기판(210)의 내부 배선을 통해 전기적으로 연결될 수 있다. 하부 도전층(215)은 외부 기기와의 접속을 위한 패드를 구성할 수 있다. 도 5에서는, 패키지 기판(210)이 인쇄회로기판에 해당하는 것으로 예시되었으나, 도 1의 패키지 기판(210)과 같이 재배선 기판에 상응하는 구조를 가질 수도 있다.
반도체 칩(120)은 패키지 기판(210) 상에 배치될 수 있다. 반도체 칩(120)은 서로 반대된 상면 및 하면을 포함할 수 있다. 반도체 칩(120)의 상면에는 칩 패드(121)가 제공될 수 있고, 반도체 칩(120)의 하면은 패키지 기판(210)과 마주할 수 있다. 반도체 칩(120)은 반도체 칩(120)의 하면과 패키지 기판(210) 사이에 제공된 접착 필름(153)에 의해 패키지 기판(210) 기판에 부착될 수 있다.
밀봉층(251)은 패키지 기판(210) 상에 배치되며, 반도체 칩(120)을 덮을 수 있다. 밀봉층(251)은 패키지 기판(210)의 상면을 덮고, 반도체 칩(120)의 상면 및 측벽을 덮을 수 있다. 또한, 밀봉층(251)은 반도체 칩(120)의 칩 패드(121) 상에 부착된 도전성 연결 필라(155)의 측벽을 덮을 수 있다. 예시적인 실시예들에서, 밀봉층(251)의 상면(2519)은 도전성 연결 필라(155)의 상면과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 밀봉층(251)은 EMC로 형성될 수 있다. 다른 예시적인 실시예들에서, 밀봉층(251)은 폴리이미드와 같은 감광성 물질로 형성될 수도 있다.
수직 연결 도전체(230)는 수직 방향(예를 들어, Z방향)으로 연장된 기둥 형태를 가지며, 밀봉층(251)을 수직 방향(예를 들어, Z방향)으로 관통할 수 있다. 수직 연결 도전체(230)의 하면은 패키지 기판(210)의 상부 도전층(213)에 연결되고, 수직 연결 도전체(230)의 상면은 재배선 구조체(140)의 제2 도전성 배선 구조(143)에 연결될 수 있다. 예시적인 실시예들에서, 수직 연결 도전체(230)의 상면은 밀봉층(251)의 상면(2519)과 동일 평면 상에 있을 수 있다. 수직 연결 도전체(230)는 패키지 기판(210)의 상부 도전층(213)과 재배선 구조체(140)의 제2 도전성 배선 구조(143) 사이를 전기적으로 연결할 수 있다. 예를 들어, 수직 연결 도전체(230)는 구리(Cu), 알루미늄(Al), 솔더, 주석(Sn), 아연(Zn), 납(Pb), 은(Ag), 금(Au), 팔라듐(Pd) 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
재배선 구조체(140)는 밀봉층(251) 상에 배치될 수 있다. 재배선 구조체(140)는 밀봉층(251)의 상면(2519) 상에 수직 방향(예를 들어, Z방향)으로 상호 적층된 복수의 제2 배선 절연층(141)과, 제2 도전층(1431) 및 제2 도전성 비아 패턴(1433)을 포함하는 제2 도전성 배선 구조(143)를 포함할 수 있다. 제2 도전성 배선 구조(143)는 수직 연결 도전체(230)에 전기적으로 연결되고, 도전성 연결 필라(155)를 통해 반도체 칩(120)의 칩 패드(121)에 전기적으로 연결될 수 있다. 제2 도전성 배선 구조(143)는 반도체 칩(120)의 칩 패드(121)와 수직 연결 도전체(230) 사이, 반도체 칩(120)의 칩 패드(121)와 연결 범프(190) 사이, 및 수직 연결 도전체(230)와 연결 범프(190) 사이를 전기적으로 연결하도록 구성될 수 있다.
도 6a 내지 도 6g는 도 5의 반도체 패키지(101)의 제조 방법을 나타내는 단면도들이다.
도 6a를 참조하면, 패키지 기판(210)을 준비한다. 패키지 기판(210)은 인쇄회로기판일 수 있다. 패키지 기판(210)을 준비한 후에, 패키지 기판(210) 상에 감광성 물질층(610)을 형성한다. 감광성 물질층(610)은 패키지 기판(210)의 상부 도전층(213)을 노출시키는 오프닝(611)을 포함할 수 있다. 예를 들어, 감광성 물질층(610)을 형성하기 위해, 패키지 기판(210) 상에 감광성 필름을 도포하는 단계, 및 상기 감광성 필름에 대한 패터닝 공정을 수행하여 상부 도전층(213)을 노출시키는 오프닝(611)을 형성하는 단계가 차례로 수행될 수 있다.
도 6b를 참조하면, 감광성 물질층(610)의 오프닝(611)을 적어도 부분적으로 채우는 수직 연결 도전체(230)를 형성한다. 예시적인 실시예들에서, 수직 연결 도전체(230)는 도금 방법에 의해 형성될 수 있다. 다른 예시적인 실시예들에서, 수직 연결 도전체(230)는 프린팅 방법, 또는 구리(Cu) 등의 도전 물질을 이용한 나노-페이스트(nano-paste) 공정을 통해 형성될 수 있다.
도 6b 및 도 6c를 참조하면, 수직 연결 도전체(230)를 형성한 후에, 감광성 물질층(610)을 제거한다. 상기 감광성 물질층(610)은 스트립 공정을 통해 제거될 수 있다.
도 6d를 참조하면, 패키지 기판(210) 상에 반도체 칩(120)을 실장한다. 반도체 칩(120)은 접착 필름(153)을 통해 패키지 기판(210) 상에 고정될 수 있다. 반도체 칩(120)을 패키지 기판(210) 상에 배치한 후, 반도체 칩(120)의 칩 패드(121) 상에 도전성 연결 필라(155)를 형성할 수 있다.
도 6e를 참조하면, 반도체 칩(120) 및 수직 연결 도전체(230)를 덮는 예비 밀봉층(251p)을 형성한다.
도 6e 및 도 6f를 참조하면, 도전성 연결 필라(155) 및 수직 연결 도전체(230)가 외부에 노출되도록 예비 밀봉층(251p)의 일부를 제거하는 연마 공정을 수행한다. 상기 연마 공정 후에 잔류하는 예비 밀봉층(251p)의 다른 일부는 밀봉층(251)을 형성할 수 있다. 상기 연마 공정을 통해, 도전성 연결 필라(155)의 일부 및/또는 수직 연결 도전체(230)의 일부가 예비 밀봉층(251p)의 일부와 함께 제거될 수도 있다. 상기 연마 공정은 화학적 기계적 연마와 같은 평탄화 공정을 포함할 수 있다. 밀봉층(251)의 연마된 상면(2519), 도전성 연결 필라(155)의 연마된 상면, 및 수직 연결 도전체(230)의 연마된 상면은 서로 동일 평면 상에 있을 수 있다.
도 6g를 참조하면, 밀봉층(251) 상에서 재배선 공정을 수행하여 재배선 구조체(140)를 형성한다. 재배선 구조체(140)를 형성한 이후, 재배선 구조체(140) 상에 연결 범프(190)를 형성할 수 있다. 이후, 도 6g의 구조물에 대한 쏘잉 공정을 수행한다. 즉, 패널 레벨로 제조된 구조물을 스크라이브 레인을 따라 절단하여, 패널 레벨로 제조된 구조물을 도 5에 도시된 개별 단위의 반도체 패키지들(101)로 분리할 수 있다.
도 7a 내지 도 7c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 7a 내지 도 7c를 참조하여 설명되는 반도체 패키지는, 수직 연결 도전체(230)와 상부 도전층(213) 사이에 개재된 도전성 접착층(261)을 더 포함하는 점을 제외하고는 도 5를 참조하여 설명된 반도체 패키지(101)와 대체로 동일 또는 유사할 수 있다. 이하에서, 도 5, 도 6a 내지 도 6g를 참조하여 설명된 반도체 패키지(101) 및 그 제조 방법과의 차이점을 중심으로 설명한다.
도 7a를 참조하면, 패키지 기판(210)의 상부 도전층(213) 상에 도전성 접착층(261)을 형성한다. 상기 도전성 접착층(261)은 예를 들어, 솔더를 포함할 수 있다.
도 7b를 참조하면, 도전성 접착층(261) 상에 수직 연결 도전체(230)를 배치한다. 예를 들어, 정렬 홀을 가진 스텐실 마스크(620)를 이용하여 수직 연결 도전체(230)를 도전성 접착층(261) 상에 부착시킬 수 있다.
도 7c를 참조하면, 레이저 빔(630)을 이용한 경화 공정을 수행하여, 수직 연결 도전체(230)를 상부 도전층(213) 상에 고정시킬 수 있다. 상기 경화 공정을 통해 도전성 접착층(261)이 경화됨에 따라, 수직 연결 도전체(230)가 상부 도전층(213) 상에 보다 견고하게 고정될 수 있다.
이후, 도 6d 내지 도 6g를 참조하여 설명된 것과 유사하게, 반도체 칩(120) 실장, 밀봉층(251) 형성, 재배선 구조체(140) 형성, 연결 범프(190) 부착, 및 쏘잉 단계가 차례로 수행되어, 반도체 패키지가 제조될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(102)를 보여주는 단면도이다. 도 9는 도 8의 "AA"로 표시된 영역을 확대하여 보여주는 확대도이다. 이하에서, 도 5을 참조하여 설명된 반도체 패키지(101)와의 차이점을 중심으로, 도 8 및 도 9에 도시된 반도체 패키지(102)에 대해 설명한다.
도 8 및 도 9를 참조하면, 반도체 패키지(102)는 패키지 기판(210), 반도체 칩(120), 밀봉층(251), 도전성 연결 패턴(270), 수직 연결 도전체(280), 커버 절연층(290), 및 재배선 구조체(140)를 포함할 수 있다. 반도체 패키지(102)는, 예를 들어 팬-아웃 구조의 반도체 패키지일 수 있다.
밀봉층(251)은 패키지 기판(210) 상에 배치된 반도체 칩(120)을 덮을 수 있다. 밀봉층(251)은 패키지 기판(210)의 상면을 덮고, 반도체 칩(120)의 상면 및 측벽을 덮을 수 있다. 밀봉층(251)은 패키지 기판(210)의 상부 도전층(213)과 수직 방향(예를 들어, Z방향)으로 중첩되도록 위치된 제1 관통홀(2511)과, 반도체 칩(120)의 칩 패드(121)와 수직 방향(예를 들어, Z방향)으로 중첩되도록 위치된 제2 관통홀(2512)을 포함할 수 있다.
도전성 연결 패턴(270)은 밀봉층(251)의 표면을 따라 컨포멀하게 연장되며, 패키지 기판(210)의 상부 도전층(213) 및 반도체 칩(120)의 칩 패드(121)에 각각 연결될 수 있다. 예시적인 실시예들에서, 도전성 연결 패턴(270)은 밀봉층(251)의 제1 관통홀(2511) 내에 제공되어 상부 도전층(213)에 연결된 제1 부분(271), 밀봉층(251)의 제1 관통홀(2511) 내에 제공되어 반도체 칩(120)의 칩 패드(121)에 연결된 제2 부분(273), 및 밀봉층(251)의 상면(2519)을 따라 연장되어 제1 부분(271)과 제2 부분(273) 사이를 전기적으로 연결하는 제3 부분(275)을 포함할 수 있다.
도전성 연결 패턴(270)의 제1 부분(271)은 밀봉층(251)의 제1 관통홀(2511)을 정의하는 표면을 따라 컨포멀하게 연장될 수 있다. 도전성 연결 패턴(270)의 제1 부분(271)은 밀봉층(251)의 제1 관통홀(2511)을 정의하는 밀봉층(251)의 측벽의 상단으로부터 하단까지 연장되고, 상부 도전층(213)의 표면을 따라 연장될 수 있다.
도전성 연결 패턴(270)의 제2 부분(273)은 밀봉층(251)의 제2 관통홀(2512)을 정의하는 표면을 따라 컨포멀하게 연장될 수 있다. 도전성 연결 패턴(270)의 제2 부분(273)은 밀봉층(251)의 제2 관통홀(2512)을 정의하는 밀봉층(251)의 측벽의 상단으로부터 하단까지 연장되고, 반도체 칩(120)의 칩 패드(121)의 표면을 따라 연장될 수 있다. 다른 예시적인 실시예들에서, 도전성 연결 패턴(270)의 제2 부분(273)은 도 5의 도전성 연결 필라(155)로 대체될 수도 있다.
수직 연결 도전체(280)는 도전성 연결 패턴(270) 상에 배치되며, 밀봉층(251)의 제1 관통홀(2511) 내에 배치되어 밀봉층(251)의 제1 관통홀(2511)을 채울 수 있다. 수직 연결 도전체(280)의 측벽은 도전성 연결 패턴(270)을 사이에 두고 밀봉층(251)으로부터 이격될 수 있고, 수직 연결 도전체(280)의 하면은 도전성 연결 패턴(270)을 사이에 두고 패키지 기판(210)의 상부 도전층(213)으로부터 이격될 수 있다. 밀봉층(251)의 제1 관통홀(2511) 내에서, 수직 연결 도전체(280)는 도전성 연결 패턴(270)의 제1 부분(271)에 포위될 수 있다. 즉, 도전성 연결 패턴(270)의 제1 부분(271)은 평면적 관점에서 수직 연결 도전체(280)를 포위할 수 있다. 수직 연결 도전체(280)는 도전성 연결 패턴(270)을 통해 패키지 기판(210)의 상부 도전층(213) 및 반도체 칩(120)의 칩 패드(121)에 전기적으로 연결될 수 있다.
수직 연결 도전체(280)는 밀봉층(251)의 제1 관통홀(2511)에 매립된 부분과, 밀봉층(251)의 상면(2519)으로부터 상방으로 돌출된 돌출부(281)를 포함할 수 있다. 예를 들어, 수직 연결 도전체(280)가 밀봉층(251)의 상면(2519)으로부터 돌출된 높이는 대략 5 마이크로미터 내지 50 마이크로미터 사이일 수 있다.
커버 절연층(290)은 밀봉층(251) 상에 배치되어, 밀봉층(251)의 상면(2519) 및 도전성 연결 패턴(270)을 덮을 수 있다. 또한, 커버 절연층(290)은 수직 연결 도전체(280)의 측벽을 덮되, 수직 연결 도전체(280)의 상면(283)은 덮지 않을 수 있다. 예시적인 실시예들에서, 커버 절연층(290)의 상면(291)은 수직 연결 도전체(280)의 상면(283)과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 커버 절연층(290)은 EMC로 형성될 수 있다. 다른 예시적인 실시예들에서, 커버 절연층(290)은 폴리이미드(PI), 폴리벤즈옥사졸(PBO) 등의 감광성 물질로 형성될 수도 있다.
예시적인 실시예들에서, 수직 연결 도전체(280)는 그 상면(283)에 제공된 오목부(285)를 포함할 있다. 수직 연결 도전체(280)의 오목부(285)에는 매립 절연층(295)이 채워질 수 있다. 매립 절연층(295)은 수직 연결 도전체(280)를 사이에 두고 커버 절연층(290)으로부터 이격될 수 있다. 예시적인 실시예들에서, 재배선 구조체(140)의 하면에 접촉된 매립 절연층(295)의 상면, 재배선 구조체(140)의 하면에 접촉된 수직 연결 도전체(280)의 표면(즉, 수직 연결 도전체(280)의 상면(283)에서 오목부(295)를 제외한 부분), 및 재배선 구조체(140)의 하면에 접촉된 커버 절연층(290)의 상면(291)은 서로 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 매립 절연층(295)은 커버 절연층(290)과 동일한 물질 및/또는 물질 조합을 가질 수 있다.
재배선 구조체(140)는 커버 절연층(290) 상에 배치될 수 있다. 재배선 구조체(140)는 커버 절연층(290)의 상면(291) 상에 수직 방향(예를 들어, Z방향)으로 상호 적층된 복수의 제2 배선 절연층(141)과, 제2 도전층(1431) 및 제2 도전성 비아 패턴(1433)을 포함하는 제2 도전성 배선 구조(143)를 포함할 수 있다. 최하층의 제2 배선 절연층(141) 내의 제2 도전성 비아 패턴(1433)의 하면은 수직 연결 도전체(280) 및 매립 절연층(295)에 접촉될 수 있다. 제2 도전성 배선 구조(143)는, 수직 연결 도전체(280) 및 도전성 연결 패턴(270)을 통해, 반도체 칩(120)의 칩 패드(121) 및 패키지 기판(210)의 상부 도전층(213)에 전기적으로 연결될 수 있다.
도 10a 내지 도 10h는 도 8의 반도체 패키지(102)의 제조 방법을 나타내는 단면도들이다.
도 10a를 참조하면, 패키지 기판(210)을 준비한다. 패키지 기판(210)은 인쇄회로기판일 수 있다. 패키지 기판(210)을 준비한 후에, 패키지 기판(210) 상에 반도체 칩(120)을 실장한다. 반도체 칩(120)은 접착 필름(153)에 의해 패키지 기판(210) 상에 고정될 수 있다.
도 10b를 참조하면, 패키지 기판(210) 상에 반도체 칩(120)을 덮는 밀봉층(251)을 형성한다. 밀봉층(251)은 패키지 기판(210)의 상부 도전층(213)을 적어도 부분적으로 노출시키도록 구성된 제1 관통홀(2511) 및 반도체 칩(120)의 칩 패드(121)를 적어도 부분적으로 노출시키도록 구성된 제2 관통홀(2512)을 포함할 수 있다. 예를 들면, 밀봉층(251)을 형성하기 위하여, 폴리이미드와 같은 감광성 소재의 감광성 물질막을 패키지 기판(210) 상에 형성하는 단계, 및 상기 감광성 물질막에 대한 패터닝 공정을 수행하여 상기 감광성 물질막에 제1 관통홀(2511) 및 제2 관통홀(2512)을 형성하는 단계가 차례로 수행될 수 있다.
도 10c를 참조하면, 밀봉층(251)의 표면을 따라 컨포멀하게 연장된 도전성 연결 패턴(270)을 형성한다. 도전성 연결 패턴(270)은 재배선 공정을 통해 형성될 수 있다. 예를 들면, 도전성 연결 패턴(270)은 씨드 금속층과, 상기 씨드 금속층을 씨드로 이용한 도금 공정을 통해 형성되어 씨드 금속층 상에 적층된 코어 금속층을 포함할 수 있다. 상기 씨드 금속층은 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다. 상기 코어 금속층은 구리(Cu) 또는 구리(Cu)의 합금을 포함할 수 있다.
도 10d를 참조하면, 밀봉층(251) 상에 마스크층(640)을 형성한다. 마스크층(640)은 제1 관통홀(2511)과 중첩되도록 위치된 마스크 오프닝(641)을 포함할 수 있다. 마스크층(640)의 마스크 오프닝(641)은 후속 단계에서 형성되는 수직 연결 도전체(280)가 형성될 영역을 정의할 수 있다.
마스크층(640)을 형성한 이후, 수직 연결 도전체(280)를 형성한다. 수직 연결 도전체(280)는 마스크층(640)의 마스크 오프닝(641)을 통해 노출된 제1 관통홀(2511)을 채우고 마스크 오프닝(641)을 부분적으로 채우도록 형성될 수 있다. 수직 연결 도전체(280)는 예를 들어, 도금 공정을 통해 형성될 수 있다. 예를 들어, 수직 연결 도전체(280)는 구리(Cu) 또는 구리(Cu)의 합금을 포함할 수 있다.
예시적인 실시예들에서, 마스크층(640)의 마스크 오프닝(641)의 수평 폭은 수직 연결 도전체(280)의 돌출부(도 9의 281)의 수평 폭을 결정할 수 있다. 예시적인 실시예들에서, 마스크층(640)의 마스크 오프닝(641)의 수평 폭은 밀봉층(251)의 제1 관통홀(2511)의 수평 폭보다 클 수 있다. 이 경우, 수직 연결 도전체(280)의 돌출부(281)는 밀봉층(251)의 제1 관통홀(2511)의 수평 폭보다 큰 수평 폭을 가지도록 형성될 수 있다.
도 10d 및 도 10e를 참조하면, 수직 연결 도전체(280)를 형성한 이후, 마스크층(640)을 제거한다. 상기 마스크층(640)은 예를 들어, 스트립 공정을 통해 제거될 수 있다.
도 10f를 참조하면, 밀봉층(251) 상에, 도전성 연결 패턴(270) 및 수직 연결 도전체(280)를 덮는 예비 커버 절연층(290p)을 형성한다.
도 10f 및 도 10g를 참조하면, 수직 연결 도전체(280)가 외부에 노출되도록 예비 커버 절연층(290p)의 일부를 제거하는 연마 공정을 수행한다. 상기 연마 공정 후에 잔류하는 예비 커버 절연층(290p)의 다른 일부는 커버 절연층(290) 및 매립 절연층(295)을 형성할 수 있다. 상기 연마 공정을 통해, 수직 연결 도전체(280)의 일부가 예비 커버 절연층(290p)의 일부와 함께 제거될 수도 있다. 상기 연마 공정은 화학적 기계적 연마와 같은 평탄화 공정을 포함할 수 있다. 커버 절연층(290)의 연마된 상면, 수직 연결 도전체(280)의 연마된 표면, 및 매립 절연층(295)의 연마된 상면은 서로 동일 평면 상에 있을 수 있다.
도 10h를 참조하면, 커버 절연층(290) 상에서 재배선 공정을 수행하여 재배선 구조체(140)를 형성한다. 재배선 구조체(140)를 형성한 이후, 재배선 구조체(140) 상에 연결 범프(190)를 형성할 수 있다. 이후, 도 10h의 구조물에 대한 쏘잉 공정을 수행한다. 즉, 패널 레벨로 제조된 구조물을 스크라이브 레인을 따라 절단하여, 패널 레벨로 제조된 구조물을 도 8에 도시된 개별 단위의 반도체 패키지들(102)로 분리할 수 있다.
도 11a 및 도 11b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 11a 및 도 11b를 참조하여 설명되는 반도체 패키지는, 도 8의 수직 연결 도전체(280)의 오목부(285)를 채우는 매립 절연층(295)이 생략된 점을 제외하고는 도 8를 참조하여 설명된 반도체 패키지(102)와 대체로 동일 또는 유사할 수 있다. 이하에서, 도 8, 도 9, 도 10a 내지 도 10h를 참조하여 설명된 반도체 패키지(102) 및 그 제조 방법과의 차이점을 중심으로 설명한다.
도 11a를 참조하면, 도 10f의 구조체에 상응하는 구조체를 준비하고, 예비 커버 절연층(290p)의 일부를 제거하는 연마 공정을 수행한다. 상기 연마 공정은 수직 연결 도전체(280)의 오목부(도 9의 285)가 제거될 수 있도록 수행될 수 있다. 수직 연결 도전체(280)의 오목부(285)가 제거되므로, 수직 연결 도전체(280)의 상면(283)은 전체적으로 평탄한 평면일 수 있다.
도 11b를 참조하면, 커버 절연층(290) 상에서 재배선 공정을 수행하여 재배선 구조체(140)를 형성한다. 최하층의 제2 배선 절연층(141) 내의 제2 도전성 비아 패턴(1433)의 하면은 수직 연결 도전체(280)의 상면과 연속적으로 접촉될 수 있다. 재배선 구조체(140)를 형성한 이후, 연결 범프(190) 부착 및 쏘잉 단계가 차례로 수행되어, 반도체 패키지가 제조될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지 110: 패키지 기판
120: 반도체 칩 130: 비아 프레임
131: 프레임 몸체 133: 수직 연결 도전체
140: 재배선 구조체
120: 반도체 칩 130: 비아 프레임
131: 프레임 몸체 133: 수직 연결 도전체
140: 재배선 구조체
Claims (9)
- 도전층을 포함하는 패키지 기판;
상기 패키지 기판 상의 반도체 칩;
상기 반도체 칩을 덮도록 상기 패키지 기판 상에 제공되고, 제1 관통홀 및 제2 관통홀을 포함하는 밀봉층;
상기 밀봉층의 제1 관통홀 내에 매립된 부분과 상기 밀봉층의 상면으로부터 돌출된 부분을 포함하고, 상기 패키지 기판의 상기 도전층에 전기적으로 연결된 수직 연결 도전체;
상기 밀봉층의 상기 제1 관통홀을 정의하는 상기 밀봉층의 측벽을 따라 연장된 제1 부분, 상기 밀봉층의 상기 제2 관통홀을 통해 상기 반도체 칩의 칩 패드에 연결된 제2 부분, 및 상기 밀봉층의 상기 상면을 따라 연장된 제3 부분을 포함하고, 상기 제1 부분은 상기 수직 연결 도전체와 상기 밀봉층 사이 및 상기 수직 연결 도전체와 상기 패키지 기판의 상기 도전층 사이에 배치된, 도전성 연결 패턴;
상기 밀봉층 상에 제공되고, 상기 수직 연결 도전체에 접촉된 커버 절연층; 및
상기 커버 절연층 상에 제공되고, 상기 수직 연결 도전체에 전기적으로 연결된 도전성 배선 구조를 포함하는 재배선 구조체;
를 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 수직 연결 도전체는 오목부를 포함하고,
상기 수직 연결 도전체의 오목부 내에 제공되고, 상기 재배선 구조체의 상기 도전성 배선 구조에 접촉된 매립 절연층을 더 포함하고,
상기 매립 절연층과 상기 커버 절연층은 서로 동일한 물질을 포함하는 것을 특징으로 하는 반도체 패키지. - 제 2 항에 있어서,
상기 재배선 구조체에 접촉된 상기 커버 절연층의 표면, 상기 재배선 구조체에 접촉된 상기 수직 연결 도전체의 표면, 및 상기 재배선 구조체에 접촉된 상기 매립 절연층의 표면은 서로 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지. - 제 1 항에 있어서,
상기 수직 연결 도전체의 상면은 전체적으로 평탄한 평면인 것을 특징으로 하는 반도체 패키지. - 삭제
- 삭제
- 도전층을 포함하는 패키지 기판 상에 반도체 칩을 실장하는 단계;
상기 반도체 칩 및 상기 패키지 기판에 덮고, 상기 패키지 기판의 상기 도전층의 적어도 일부를 노출시키는 제1 관통홀 및 상기 반도체 칩의 칩 패드의 적어도 일부를 노출시키는 제2 관통홀을 포함하는 밀봉층을 형성하는 단계;
상기 밀봉층의 상기 제1 관통홀을 정의하는 상기 밀봉층의 측벽을 따라 연장된 제1 부분, 상기 밀봉층의 상기 제2 관통홀을 통해 상기 반도체 칩의 칩 패드에 연결된 제2 부분, 및 상기 밀봉층의 상면을 따라 연장된 제3 부분을 포함하는 도전성 연결 패턴을 형성하는 단계;
상기 밀봉층의 제1 관통홀 내에 매립된 부분과 상기 밀봉층의 상면으로부터 돌출된 부분을 포함하고, 상기 도전성 연결 패턴을 통해 상기 패키지 기판의 도전층 및 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 수직 연결 도전체를 형성하는 단계;
상기 밀봉층 상에, 상기 밀봉층을 덮고 상기 수직 연결 도전체에 접촉된 커버 절연층을 형성하는 단계; 및
상기 커버 절연층 상에, 상기 수직 연결 도전체에 전기적으로 연결된 도전성 배선 구조를 포함하는 재배선 구조체를 형성하는 단계;
를 포함하는 반도체 패키지의 제조 방법. - 제 7 항에 있어서,
상기 커버 절연층을 형성하는 단계는,
상기 밀봉층 및 상기 수직 연결 도전체를 덮는 예비 절연층을 형성하는 단계; 및
상기 수직 연결 도전체가 노출되도록, 상기 예비 절연층의 일부를 제거하는 연마 단계;
를 포함하고,
상기 연마 단계 후에 잔류하는 상기 예비 절연층은 상기 커버 절연층 및 상기 수직 연결 도전체의 오목부를 채우는 매립 절연층을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법. - 제 8 항에 있어서,
상기 커버 절연층의 표면, 상기 수직 연결 도전체의 표면, 및 상기 매립 절연층의 표면은 서로 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200171717 | 2020-12-09 | ||
| KR20200171717 | 2020-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220081919A KR20220081919A (ko) | 2022-06-16 |
| KR102684707B1 true KR102684707B1 (ko) | 2024-07-15 |
Family
ID=82217586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210172271A KR102684707B1 (ko) | 2020-12-09 | 2021-12-03 | 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102684707B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20250013048A (ko) * | 2023-07-18 | 2025-01-31 | 엘지이노텍 주식회사 | 반도체 패키지 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8482115B2 (en) * | 2010-05-27 | 2013-07-09 | Stats Chippac Ltd. | Integrated circuit packaging system with dual side connection and method of manufacture thereof |
| US9991190B2 (en) * | 2012-05-18 | 2018-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging with interposer frame |
| US9659805B2 (en) * | 2015-04-17 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out interconnect structure and methods forming the same |
-
2021
- 2021-12-03 KR KR1020210172271A patent/KR102684707B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20220081919A (ko) | 2022-06-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20211203 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20231128 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
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Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20240426 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
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|
| PR1002 | Payment of registration fee |
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|
| PG1601 | Publication of registration |