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KR102668014B1 - 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치 - Google Patents

비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치 Download PDF

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KR102668014B1
KR102668014B1 KR1020180127940A KR20180127940A KR102668014B1 KR 102668014 B1 KR102668014 B1 KR 102668014B1 KR 1020180127940 A KR1020180127940 A KR 1020180127940A KR 20180127940 A KR20180127940 A KR 20180127940A KR 102668014 B1 KR102668014 B1 KR 102668014B1
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KR
South Korea
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bit line
line segments
memory cell
memory device
page buffer
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KR1020180127940A
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박상원
남상완
임봉순
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삼성전자주식회사
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Publication date
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Abstract

비휘발성 메모리 장치는 페이지 버퍼 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상부의 메모리 셀 영역에 형성되고 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이의 상부에 열 방향으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들 및 복수의 제2 비트 라인 세그먼트들로 각각 절단되는 복수의 비트 라인들, 상기 메모리 셀 영역의 상기 열 방향의 중앙 부분을 관통하도록 수직 방향으로 신장되어 형성되고 상기 복수의 제1 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제1 수직 도전 경로들 및 상기 메모리 셀 영역의 상기 열 방향의 중앙 부분을 관통하도록 상기 수직 방향으로 신장되어 형성되고 상기 복수의 제2 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제2 수직 도전 경로들을 포함한다. 비트 라인 절단을 통하여 비트 라인의 부하를 감소하고 성능을 향상시킨다.

Description

비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치{Nonvolatile memory device, vertical NAND flash memory device and SSD device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 신호 라인의 부하가 증가하여 메모리 장치의 동작 속도가 저하된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 비트 라인의 부하를 감소하기 위한 비휘발성 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 비트 라인의 부하를 감소하기 위한 수직형 낸드 플래시 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은 상기 비휘발성 메모리 장치를 포함하는 에스에스디 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 페이지 버퍼 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상부의 메모리 셀 영역에 형성되고 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이의 상부에 열 방향으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들 및 복수의 제2 비트 라인 세그먼트들로 각각 절단되는 복수의 비트 라인들, 상기 메모리 셀 영역의 상기 열 방향의 중앙 부분을 관통하도록 수직 방향으로 신장되어 형성되고 상기 복수의 제1 비트 라인 세그먼트들 및 상기페이지 버퍼 영역을 각각 연결하는 복수의 제1 수직 도전 경로들 및 상기 메모리 셀 영역의 상기 열 방향의 중앙 부분을 관통하도록 상기 수직 방향으로 신장되어 형성되고 상기 복수의 제2 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제2 수직 도전 경로들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 수직형 낸드 플래시 메모리 장치는 주변 회로 영역 및 메모리 셀 영역이 수직 방향으로 적층되는 씨오피 구조를 갖는다. 상기 수직형 낸드 플래시 메모리 장치는 페이지 버퍼 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상부의 메모리 셀 영역에 형성되고 복수의 메모리 셀들이 상기 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이의 상부에 상기 반도체 기판에 평행한 열 방향으로 신장되어 형성되고, 복수의 제1 비트 라인 세그먼트들 및 복수의 제2 비트 라인 세그먼트들로 각각 절단되는 복수의 비트 라인들, 상기 메모리 셀 영역의 상기 열 방향의 중앙 부분에 형성되는 게이트 라인 컷 영역을 관통하도록 상기 수직 방향으로 신장되어 형성되고 상기복수의 제1 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제1 수직 도전 경로들 및 상기 메모리 셀 영역의 상기 열 방향의 중앙 부분을 관통하도록 상기 수직 방향으로 신장되어 형성되고 상기복수의 제2 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제2 수직 도전 경로들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive) 장치는, 복수의 비휘발성 메모리 장치들 및 상기 복수의 비휘발성 메모리 장치들을 제어하는 에스에스디 제어기를 포함한다. 상기 복수의 비휘발성 메모리 장치들 중 적어도 하나의 비휘발성 메모리 장치는, 페이지 버퍼 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상부의 메모리 셀 영역에 형성되고 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이의 상부에 열 방향으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들 및 복수의 제2 비트 라인 세그먼트들로 각각 절단되는 복수의 비트 라인들, 상기 메모리 셀 영역의 상기 열 방향의 중앙 부분을 관통하도록 수직 방향으로 신장되어 형성되고 상기 복수의 제1 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제1 수직 도전 경로들 및 상기 메모리 셀 영역의 상기 열 방향의 중앙 부분을 관통하도록 상기 수직 방향으로 신장되어 형성되고 상기복수의 제2 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제2 수직 도전 경로들을 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치는 비트 라인 절단을 통하여 비트 라인의 부하를 감소하고 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 비트 라인들의 연결 관계를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 5는 도 4의 I-I'라인을 따라 절단한 단면도이다.
도 6은 도 4의 II-II'라인을 따라 절단한 단면도이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 실시예를 나타내는 등가 회로도이다.
도 8은 본 발명의 실시예들에 따른비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 10은 도 9의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 11 및 12는 도 9의 비휘발성 메모리 장치에 포함되는 스위치 콘트롤 회로의 실시예들을 나타내는 도면들이다.
도 13, 14 및 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 주변 회로 영역의 구조의 실시예들을 나타내는 도면들이다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 페이지 버퍼들과 비트 라인들의 연결 구조의 일 실시예를 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive) 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
이하, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 비휘발성 메모리 장치(10)는 페이지 버퍼 영역(PBREF)을 포함하는 반도체 기판(substrate), 메모리 셀 어레이(MCA), 복수의 비트 라인들(BL), 복수의 제1 비트 라인 세그먼트들(BLa) 및 제2 비트 라인 세그먼트들(BLb)을 포함한다. 도 1에는 하나의 비트 라인에 상응하는 구성이 도시되어 있으나, 복수의 비트 라인들(BL)이 행 방향(D2)으로 평행하게 반복하여 배치되고, 이에 상응하는 구성 요소들이 행 방향(D2)으로 평행하게 반복하여 배치될 수 있다.
메모리 셀 어레이(MCA)는 상기 반도체 기판의 상부의 메모리 셀 영역(MCR)에 형성되고 복수의 메모리 셀들을 포함한다. 일 실시예에서, 비휘발성 메모리 장치(10)는 메모리 셀 어레이(MCA)가 상기 반도체 기판의 상부의 메모리 셀 영역에 형성되고 복수의 메모리 셀들이 상기 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 수직형 낸드 플래시 메모리 장치일 수 있다.
복수의 비트 라인들(BL)은 메모리 셀 어레이(MCA)의 상부에 열 방향(D3)으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들(BLa) 및 복수의 제2 비트 라인 세그먼트들(BLb)로 각각 절단된다. 이러한 복수의 비트 라인들(BL)의 절단에 따라서 메모리 셀 어레이(MCA)는 복수의 제1 비트 라인 세그먼트들(BLa)에 연결되는 제1 서브 어레이(MCAa) 및 복수의 제2 비트 라인 세그먼트들(BLb)에 연결되는 제2 서브 어레이(MCAb)로 분할될 수 있다.
제1 수직 도전 경로들(VCPa)은 메모리 셀 영역(MCR)의 열 방향(D3)의 중앙 부분(GLCR)을 관통하도록 수직 방향(D1)으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들(BLa) 및 페이지 버퍼 영역(PBREF)을 각각 연결할 수 있다.
복수의 제2 수직 도전 경로들(VCPb)은 메모리 셀 영역(MCR)의 열 방향(D3)의 중앙 부분(GLCR)을 관통하도록 수직 방향(D1)으로 신장되어 형성되고 복수의 제2 비트 라인 세그먼트들(BLb) 및 페이지 버퍼 영역(PBREF)을 각각 연결할 수 있다.
도 4 등을 참조하여 후술하는 바와 같이, 메모리 셀 영역(MCR)의 열 방향(D3)의 중앙 부분(GLCR)은 게이트 라인 컷 영역에 해당하고, 복수의 제1 수직 도전 경로들(VCPa) 및 복수의 제2 수직 도전 경로들(VCPb)은 상기 게이트 라인 라인 컷 영역에 형성될 수 있다.
도 1에는 후술하는 수직형 낸드 플래시 메모리 장치의 메모리 셀 어레이(MCA)를 형성하기 위해 수직 방향(D1)으로 적층되고 행 방향(D2)으로 신장되는 복수의 게이트 라인들이 도시되어 있다. 복수의 게이트 라인들은 스트링 선택 라인(SSL), 워드 라인들(WL0~WLm), 더미 워드 라인들(DWL) 및 접지 선택 라인(GSL)을 포함할 수 있다. 도 1에는 편의상 메모리 셀 어레이(MCA)의 서브 어레이에 하나의 스트링 선택 라인(SSL)만을 도시하였으나, 도 9를 참조하여 후술하는 바와 같이 스트링 선택 라인(SSL)은 동일한 비트 라인(BL)에 연결되는 셀 스트링들의 개수에 상응하도록 분할되어 동일한 비트 라인(BL)에 연결되는 셀 스트링들 중 하나를 선택할 수 있다.
본 명세서에서 언급되는 메모리 셀 어레이(MCA)는 프로그램 동작, 독출 동작 및 소거 동작의 단위가 되는 단일 매트 구조에 해당할 수 있다. 매트 구조에 대해서는 미국 등록 특허 6,735,116 및 6,724,682 등에 대한 설명을 참조할 수 있다. 복수의 매트 구조를 통하여 신호 라인의 부하를 감소할 수 있다. 그러나 본 발명의 실시예들에 따른비휘발성 메모리 장치는 단일 매트 구조에 관한 것임을 주목해야 한다.
도 1에는 편의상 페이지 버퍼 영역(PBREF)의 회로도가 함께 도시되어 있다. 페이지 버퍼 영역(PBREF)은 복수의 페이지 버퍼들(PB), 복수의 제1 스위치들(SWa) 및 복수의 제2 스위치들(SWb)이 포함될 수 있다. 복수의 제1 스위치들(SWa)은 제1 스위치 신호(SSa)에 응답하여 복수의 제1 수직 도전 경로들(VCPa) 및 복수의 페이지 버퍼들(PB)을 전기적으로 연결할 수 있다. 복수의 제2 스위치들(SWb)은 제2 스위치 신호(SSb)에 응답하여 복수의 제2 수직 도전 경로들(VCPb) 및 복수의 페이지 버퍼들(PB)은 전기적으로 연결할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비트 라인 절단을 통하여 비트 라인의 부하를 감소하고 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 2를 참조하면, 비휘발성 메모리 장치는 주변 회로가 형성되는 주변 회로 영역(PCR: peripheral circuit region) 및 메모리 셀 어레이가 형성되는 메모리 셀 영역(MCR: memory cell region)을 포함한다.
주변 회로 영역(PCR)은 반도체 기판 및 상기 반도체 기판에 형성되는 주변 회로를 포함할 수 있다. 도 1의 페이지 버퍼 영역, 도 8의 어드레스 디코더(XDEC)는 주변 회로 영역(PCR)에 포함될 수 있다. 메모리 셀 영역(MCR)은 메모리 셀 어레이를 포함할 수 있다. 이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 반도체 기판 위에 주변 회로를 형성하고 상기 주변 회로 위에 메모리 셀 어레이를 적층하는 씨오피 구조를 채용하여 메모리 장치의 사이즈를 감소할 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 비트 라인들의 연결 관계를 나타내는 회로도이다.
도 3을 참조하면, 제1 서브 어레이(MCAa)에 연결되는 복수의 제1 비트 라인 세그먼트들(BL1a~BLna)은 복수의 제1 수직 도전 경로들(VCP1a~VCPna)을 통하여 페이지 버퍼 영역(PBREF)에 연결될 수 있다. 제2 서브 어레이(MCAb)에 연결되는 복수의 제2 비트 라인 세그먼트들(BL1b~BLnb)은 복수의 제2 수직 도전 경로들(VCP1b~VCPnb)을 통하여 페이지 버퍼 영역(PBREF)에 연결될 수 있다.
페이지 버퍼 영역(PBREF)은 복수의 페이지 버퍼들(PB1~PBn), 복수의 제1 스위치들(SW1a~SWna) 및 복수의 제1 스위치들(SW1a~SWna)을 포함할 수 있다. 복수의 제1 수직 도전 경로들(VCP1a~VCPna)은 제1 스위치 신호(SSa)에 응답하여 스위칭되는 복수의 제1 스위치들(SW1a~SWna)을 통하여 복수의 페이지 버퍼들(PB1~PBn)에 각각 전기적으로 연결될 수 있다. 복수의 제2 수직 도전 경로들(VCP1b~VCPnb)은 제2 스위치 신호(SSb)에 응답하여 스위칭되는 복수의 제2 스위치들(SW1b~SWnb)을 통하여 복수의 페이지 버퍼들(PB1~PBn)에 각각 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 5는 도 4의 I-I'라인을 따라 절단한 단면도이고, 도 6은 도 4의 II-II'라인을 따라 절단한 단면도이다.
실시예들에 따라서, 상기 메모리 장치는 비휘발성 메모리 장치일 수 있고, 상기 비휘발성 메모리 장치는 주변 회로 상에 메모리 셀 구조물이 적층된 씨오피(COP: cell over periphery) 구조를 가질 수 있다. 상기 메모리 셀 구조물은 상기 기판 상면에 수직한 방향, 즉 제1 방향으로 복수의 낸드 플래시 메모리 셀들이 형성되는 수직형 낸드 플래시 메모리 장치 구조를 가질 수 있다.
설명의 편의를 위해 도 4에서는 상기 반도체 장치의 모든 구성을 도시하지 않았으며, 일부 구성들은 생략되었다. 예를 들면, 도 4에서는 베이스 층 패턴(201a, 201b, 201c), 분리막 패턴(206), 제2 불순물 영역(266), 패드들(240), 몰드 보호막(212), 제1 수직 콘택(248a) 및 제2 수직 콘택(248b)이 도시되었으며, 나머지 구성들의 도시는 생략되었다.
도 4 내지 도 6을 참조하면, 상기 메모리 장치는 반도체 기판(100) 상에 주변 회로 구조물이 형성되는 주변 회로 영역(PCR: peripheral circuit region) 및 상기 주변 회로 구조물 상에 메모리 셀 구조물이 형성되는 메모리 셀 영역(MCR: memory cell region)을 포함할 수 있다.
상기 주변 회로 구조물은 예를 들면, 기판(100) 상에 형성된 게이트 구조물(130) 및 소스/드레인 영역(103)을 포함하는 트랜지스터, 하부 절연막(140, 160), 하부 콘택(145) 및 하부 배선(150) 등을 포함할 수 있다.
기판(100)으로서 예를 들면, 단결정 실리콘 혹은 단결정 게르마늄을 포함하는 반도체 기판을 사용할 수 있다. 게이트 구조물(130)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110) 및 게이트 전극(120)을 포함할 수 있다. 이에 따라, 기판(100) 상에는 트랜지스터가 정의될 수 있다.
게이트 절연막 패턴(110)은 예를 들면, 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 게이트 전극(120)은 예를 들면, 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다. 소스/드레인 영역(103)은 n형 혹은 p형 불순물을 포함할 수 있다.
기판(100) 상에 상기 트랜지스터 등의 구조물들을 덮는 제1 하부 절연막(140)이 형성되며, 하부 콘택(145)은 제1 하부 절연막(140)을 관통하여 소스/드레인 영역(103)에 접속될 수 있다.
하부 배선들(150, 150a, 150b)은 제1 하부 절연막(140) 상에 배치되어, 하부 콘택(145, 145a, 145b)와 각각 전기적으로 연결될 수 있다. 제1 하부 절연막(140) 상에는 하부 배선(150)을 덮는 제2 하부 절연막(160)이 형성될 수 있다. 도 5 및 6에는 하부 배선들(150)이 동일한 층에 형성되는 것으로 도시하였으나, 하부 배선들(150)은 서로 다른 배선층들에 분산되어 형성될 수 있다.
제1 및 제2 하부 절연막들(140, 160)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 하부 콘택(145) 및 하부 배선(150)은 예를 들면, 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다.
메모리 셀 구조물은 하부 절연막(160) 상에 형성된 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c), 채널(225), 게이트 라인(260), 비트 라인(285), 도전 라인(296) 등을 포함할 수 있다.
분리막 패턴(206)은 제2 방향(D2)을 따라 연장되도록 형성될 수 있다. 또한, 복수의 분리막 패턴(206)이 제3 방향(D3)을 따라 배치되어 베이스 층이 예를 들면, 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c)로 물리적으로 분리될 수 있다. 도 4 내지 도 6에서는 3개의 베이스 층 패턴들(201a, 201b, 201c)을 예시적으로 도시하였으며, 베이스 층 패턴들의 수가 특별히 한정되는 것은 아니다.
베이스 층 패턴들(201a, 201b, 201c)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 일 실시예에 있어서, 베이스 층 패턴들(201a, 201b, 201c)은 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 이 경우, 베이스 층 패턴들(201a, 201b, 201c)은 p형 웰(well)로서 제공될 수 있다.
분리막 패턴(206)은 제3 방향(D3)으로 연장하는 라인 형상을 가질 수 있다. 분리막 패턴(206)에 의해 베이스 층 패턴들(201a, 201b, 201c)은 서로 물리적으로 분리될 수 있다. 분리막 패턴(206)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
채널(225)은 베이스 층 패턴들(201a, 201b, 201c) 상에 배치되어, 베이스 층 패턴들(201a, 201b, 201c)의 상면으로부터 제1 방향(D1)을 따라 연장할 수 있다. 채널(225)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(225)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 붕소와 같은 p형 불순물을 포함한 불순물 영역을 포함할 수도 있다.
복수의 채널들(225)이 제2 방향(D2)을 따라 배치되어 채널 열(channel row)을 형성할 수 있으며, 복수의 상기 채널 열들이 제3 방향(D3)을 따라 배치될 수 있다. 예시적인 실시예들에 따르면, 상기 채널 열들은 인접하는 채널들(225)이 지그재그(zigzag)로 서로 마주볼 수 있도록 형성될 수 있다. 따라서, 베이스 층 패턴(201a, 201b, 201c)의 단위 면적당 보다 많은 수의 채널들(225)이 수용될 수 있다.
채널(225)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립막 패턴(230)이 형성될 수 있다. 매립막 패턴(230)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에 있어서, 채널(225)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있다. 이 경우, 매립막 패턴(230)은 생략될 수 있다.
채널(225)의 외측벽 상에는 유전막 구조물(220)이 형성될 수 있다. 유전막 구조물(220)은 저면 중앙부가 개방된 컵 형상 또는 스트로우(straw) 형상을 가질 수 있다.
유전막 구조물(220)은 구체적으로 도시하지는 않았으나, 채널(225)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예를 들어, 상기 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO (Oxide-Nitride-Oxide) 구조를 가질 수 있다.
유전막 구조물(220), 채널(225) 및 매립막 패턴(230) 상에는 패드(240)가 형성될 수 있다. 예를 들면, 패드(240)는 유전막 구조물(220), 채널(225) 및 매립막 패턴(230)을 캡핑(capping)하는 형상을 가질 수 있다. 패드(240)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
도 4에 도시된 바와 같이, 패드(240)는 상기 채널 열에 대응하여 제2 방향(D2)을 따라 복수로 형성되어 패드 열을 형성할 수 있으며, 제3 방향(D3)을 따라 복수의 상기 패드 열들이 배치될 수 있다.
게이트 라인들(260)은 유전막 구조물(225)의 외측벽 상에 형성되어 제1 방향(D1)을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(260)은 일 이상의 상기 채널 열들에 포함된 채널들(220)을 부분적으로 둘러싸면서 제2 방향(D2)으로 연장될 수 있다.
예를 들면, 도 4 내지 도 6에 도시된 바와 같이 하나의 게이트 라인(260)은 6개의 채널 열들을 둘러싸며 연장할 수 있다. 그러나, 상기 하나의 게이트 라인(260)에 포함되는 상기 채널 열들의 개수가 특별히 한정되는 것은 아니다.
게이트 라인(260)은 금속, 금속 질화물 또는 폴리실리콘을 포함할 수 있다. 예를 들어, 게이트 라인(260)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 라인(260)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
예를 들면, 최하부에 형성되는 게이트 라인(260a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로서 제공될 수 있으며, 최상부에 형성되는 게이트 라인(260f)은 스트링 선택 라인(String Selection Line: SSL)으로서 제공될 수 있다. 상기 GSL 및 SSL 사이에 배치되는 게이트 라인들(260b, 260c, 260d, 260e)은 워드 라인(Word Line)으로서 제공될 수 있다.
이 경우, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 1개 층에 걸쳐 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL 및 SSL은 각각 1개 층 혹은 2개 층 구조를 가지며, 상기 워드 라인은 4개, 8개 혹은 16개 층과 같은 2n개 층의 구조를 가질 수도 있다. 게이트 라인들(260)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 집적도를 고려하여 결정될 수 있다.
제1 방향(D1)을 따라 인접하는 게이트 라인들(260) 사이에는 층간 절연막(202)이 구비될 수 있다. 층간 절연막(202)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막(202)에 의해 게이트 라인들(260)이 제1 방향(D1)을 따라 서로 절연될 수 있다.
인접하는 일부의 상기 채널 열들 사이에는 게이트 라인들(260) 및 층간 절연막들(202)을 제1 방향(D1)을 따라 관통하는 게이트 라인 컷(cut) 영역(256)이 형성될 수 있다. 게이트 라인 컷 영역(256)은 제2 방향(D2)으로 연장하는 라인 형상의 트렌치 혹은 도랑 형상을 가질 수 있다. 전술한 바와 같이, 복수의 제1 수직 도전 경로들(VCPa) 및 복수의 제2 수직 도전 경로들(VCPb)은 메모리 셀 어레이의 열 방향(D3)의 중앙 부분의 게이트 라인 컷 영역(256)에 형성될 수 있다.
게이트 라인 컷 영역(256)에는 제2 방향(D2)으로 연장하는 게이트 라인 컷 패턴(270)이 구비될 수 있다. 게이트 라인 컷 패턴(270)들은 제3 방향(D3)을 따라 복수로 배치될 수 있다. 제2 불순물 영역(265)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 게이트 라인 컷 패턴(270)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 도시되지는 않았지만, 제2 불순물 영역(265) 상에는, 예를 들어 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수도 있다.
예시적인 실시예들에 따르면, 게이트 라인 컷 패턴(270)에 의해 게이트 라인들(260)이 공유되는 메모리 블록들이 정의될 수 있다. 또한, 상기 메모리 블록은 분리막 패턴(206)에 의해 서브 셀 블록으로 다시 구분될 수 있다. 따라서, 하나의 상기 셀 블록의 사이즈를 감소시킬 수 있으며, 이에 따라 보다 세분화된 동작 제어가 가능할 수 있다.
일 실시예에 따르면, 각 베이스 층 패턴(201a, 201b, 201c) 마다 하나의 게이트 라인 컷 패턴(270)이 배치될 수 있다. 도 6에 도시된 바와 같이, 예를 들면, 제2 베이스 층 패턴(201b)의 중앙 부분에 게이트 라인 컷 패턴(270)이 구비될 수 있다.
수직 콘택 및 도전 라인은 각 베이스 층 패턴(201a, 201b, 201c) 마다 구비되어 주변 회로로부터 전기적 신호 및/또는 전압을 인가할 수 있다.
예시적인 실시예들에 따르면, 베이스 층 패턴들(201a, 201b, 201c) 및 분리막 패턴(206)의 측부들 상에 몰드 보호막(212)이 형성될 수 있다. 제1 수직 콘택(248a)은 몰드 보호막(212)을 관통하여 베이스 층 패턴들(201a, 201b, 201c)의 상기 측부에 형성된 불순물 영역(248)과 접촉할 수 있다. 제2 수직 콘택(248b)은 몰드 보호막(212), 베이스 층 패턴(201a, 201b, 201c) 및 제2 하부 절연막(160)을 관통하여 하부 배선(150)과 접촉할 수 있다. 제1 수직 콘택(248a) 및 제2 수직 콘택(248b) 측벽 상에는 각각 제1 절연막 패턴(241a) 및 제2 절연막 패턴(241b)이 형성될 수 있다.
제1 플러그(291) 및 제2 플러그(293)는 상부 절연막(275)을 관통하여 각각 제1 수직 콘택(248a) 및 제2 수직 콘택(248b)과 접촉할 수 있다. 도전 라인(296)은 상부 절연막(275) 상에 형성되어 제1 플러그(291) 및 제2 플러그(293)를 서로 전기적으로 연결시킬 수 있다.
상부 게이트 라인 컷 영역(250) 내부에는 실리콘 산화물과 같은 절연 물질을 포함하는 상부 게이트 라인 컷 패턴(252)이 형성될 수 있다.
예시적인 실시예들에 따르면, 상부 게이트 라인 컷 영역(250) 또는 상부 게이트 라인 컷 패턴(252)은 하나의 상기 셀 블록에 있어서 SSL을 분리하기 위해 제공될 수 있다. 이 경우, 상부 게이트 라인 컷 영역(250) 또는 상부 게이트 라인 컷 패턴(252)은 최상층의 층간 절연막(202g) 및 SSL(260f)을 관통하며, SSL(260f) 저면 바로 아래의 층간 절연막(202f)을 부분적으로 관통할 수 있다.
최상층 층간 절연막(202g), 패드(240), 상부 게이트 라인 컷 패턴(252), 게이트 라인 컷 패턴(270), 제1 수직 콘택(244a) 및 제2 수직 콘택(244b) 상에는 상부 절연막(275)이 형성될 수 있다.
비트 라인 콘택(280)은 상부 절연막(275)을 관통하여 패드(240)와 접촉할 수 있다. 복수의 비트 라인 콘택들(280)이 형성되어 채널(225) 또는 패드(240)의 배열에 상응하는 어레이가 정의될 수 있다.
비트 라인(285)은 상부 절연막(275) 상에 배치되어, 비트 라인 콘택(280)과 전기적으로 연결될 수 있다. 예를 들면, 비트 라인(285)은 제3 방향(D3)을 따라 연장되어 복수의 비트 라인 콘택들(280)과 전기적으로 연결될 수 있다. 이 경우, 비트 라인(285) 및 분리막 패턴(206)은 서로 실질적으로 동일한 방향으로 연장될 수 있다. 도 5에는 수직 콘택(296)과 비트 라인(285)이 동일한 층에 형성되는 것으로 도시되어 있으나, 수직 콘택(296)과 비트 라인(285)이 서로 다른 층에 형성될 수 있다.
상술한 예시적인 실시예들에 따르면, 분리막 패턴(206)에 의해 베이스 층이 서로 물리적으로 분리될 수 있다. 따라서 예를 들면, 서로 독립된 동작이 가능한 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c)이 형성될 수 있다.
분리막 패턴(206)에 의해 상기 셀 블록들이 추가적으로 세분화될 수 있으므로, 상기 셀 블록 사이즈 증가에 따른 동작 신호 간섭 또는 디스터번스(disturbance)를 제거할 수 있으며, 상기 반도체 장치의 동작 신뢰성이 향상될 수 있다.
전술한 바와 같이, 게이트 라인 컷 영역(256)의 상부에서 비트 라인(285)는 제1 비트 라인 세그먼트(285a) 및 제2 비트 라인 세그먼트들(285b)로 절단될 수 있다. 게이트 라인 컷 영역(256)에는 제1 수직 도전 경로(VCPa) 및 제2 수직 도전 경로(VCPb)가 형성될 수 있다. 제1 수직 도전 경로(VCPa) 및 제2 수직 도전 경로(VCPb)는 관통 홀 비아(THV, through-hole via)의 구조를 가질 수 있다. . 제1 수직 도전 경로(VCPa) 및 제2 수직 도전 경로(VCPb)는 수직 콘택들(243b, 245b)을 각각 포함할 수 있고수직 콘택들(243b, 245b)의 측벽 상에는 각각 절연막 패턴들(243a, 245a)이 형성될 수 있다.
도 7은 본 발명의 실시예들에 따른비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 실시예를 나타내는 등가 회로도이다.
도 7을 참조하면, 메모리 셀 어레이는 수직 구조를 가지는 복수의 낸드 스트링(NS)들을 포함할 수 있다. 낸드 스트링(NS)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 낸드 스트링(NS)들은 비트 라인들(BL1, ..., BLm)과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
전술한 바와 같이, 복수의 비트 라인들(BL1~BLm)은 메모리 셀 어레이(MCA)의 상부에 열 방향(D3)으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들(BL1a~BLma) 및 복수의 제2 비트 라인 세그먼트들(BL1b~BLmb)로 각각 절단된다. 이러한 복수의 비트 라인들(BL1~BLm)의 절단에 따라서 메모리 셀 어레이(MCA)는 복수의 제1 비트 라인 세그먼트들(BL1a~BLma)에 연결되는 제1 서브 어레이(MCAa) 및 복수의 제2 비트 라인 세그먼트들(BL1b~BLmb)에 연결되는 제2 서브 어레이(MCAb)로 분할될 수 있다.
제1 수직 도전 경로들(VCP1a~VCPma)은메모리 셀 영역(MCR)의 열 방향(D3)의 중앙 부분을 관통하도록 수직 방향(D1)으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들(BL1a~BLma) 및 페이지 버퍼 영역(미도시)을 각각 연결할 수 있다. 복수의 제2 수직 도전 경로들(VCP1b~VCPmb)은 메모리 셀 영역(MCR)의 열 방향(D3)의 중앙 부분을 관통하도록 수직 방향(D1)으로 신장되어 형성되고 복수의 제2 비트 라인 세그먼트들(BL1b~BLmb) 및 페이지 버퍼 영역을 각각 연결할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11~GSLk1, GSL12~GSLk2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11~SSLk1, SL12~SSLk2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11~GSLk1, 및 스트링 선택 라인들(SSL11~SSLk1, SL12~SSLk2)은 제2 방향(D2)으로 연장되며 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 제2 방향(D2)으로 연장되며 제1 방향(D1) 및 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 제3 방향(D3)으로 연장되며 제2 방향(D2)을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
도 7의 메모리 셀 어레이를 포함하는 수직형 또는 삼차원 낸드 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, 이차원 NAND 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(NS)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 8을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(300), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450), 전압 생성기(460), 스위치 회로(SWCIR)(470) 및 스위치 제어 회로(SWCON)(480)를 포함할 수 있다.
메모리 셀 어레이(300)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(300)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(300)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(300)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(30)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드라인으로 결정하고, 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(460)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압생성기(460)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시, 전압 생성기(460)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작 시, 전압 생성기(460)는 선택 워드라인에 인접한 워드라인에 독출 전압을 인가하고, 선택 워드라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인 세그먼트들(BLa, BLb)을 통해 메모리 셀 어레이(300)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인 세그먼트 쌍(BLa, BLb)이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인 쌍들(BLa, BLb)이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
스위치 회로(470)는 전술한 바와 같은 복수의 제1 스위치들(SWa) 및 복수의 제2 스위치들(SWb)을 포함할 수 있다. 스위치 제어 회로(480)는 후술하는 바와 같이, 프로그램 동작, 독출 동작 또는 소거 동작을 나타내는 모드 신호(MD) 및 메모리 셀 어레이(300)의 복수의 메모리 셀들 중 선택 메모리 셀들을 결정하기 위한 액세스 어드레스에 기초하여 제1 스위치 신호(SSa) 및 제2 스위치 신호(SSb)를 발생할 수 있다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이다. 도 9는 도 1의 구조와 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 9를 참조하면, 비휘발성 메모리 장치는 반도체 기판에 형성되는 복수의 페이지 버퍼들(PB), 복수의 제1 스위치들(SWa) 및 복수의 제2 스위치들(SWb), 메모리 셀 어레이, 복수의 비트 라인들(BL), 복수의 제1 비트 라인 세그먼트들(BLa) 및 제2 비트 라인 세그먼트들(BLb)을 포함한다. 도 9에는 하나의 비트 라인에 상응하는 구성이 도시되어 있으나, 복수의 비트 라인들(BL)이 행 방향(D2)으로 평행하게 반복하여 배치되고, 이에 상응하는 구성 요소들이 행 방향(D2)으로 평행하게 반복하여 배치될 수 있다.
메모리 셀 어레이는 상기 반도체 기판의 상부의 메모리 셀 영역에 형성되고 복수의 메모리 셀들을 포함한다. 일 실시예에서, 비휘발성 메모리 장치는 메모리 셀 어레이(MCA)가 상기 반도체 기판의 상부의 메모리 셀 영역에 형성되고 복수의 메모리 셀들이 상기 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 수직형 낸드 플래시 메모리 장치일 수 있다.
복수의 비트 라인들(BL)은 메모리 셀 어레이(MCA)의 상부에 열 방향(D3)으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들(BLa) 및 복수의 제2 비트 라인 세그먼트들(BLb)로 각각 절단된다. 이러한 복수의 비트 라인들(BL)의 절단에 따라서 메모리 셀 어레이(MCA)는 복수의 제1 비트 라인 세그먼트들(BLa)에 연결되는 제1 서브 어레이(MCAa) 및 복수의 제2 비트 라인 세그먼트들(BLb)에 연결되는 제2 서브 어레이(MCAb)로 분할될 수 있다.
제1 수직 도전 경로들(VCPa)은 메모리 셀 영역(MCR)의 열 방향(D3)의 중앙 부분(GLCR)을 관통하도록 수직 방향(D1)으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들(BLa) 및 페이지 버퍼 영역(PBREF)을 각각 연결할 수 있다.
복수의 제2 수직 도전 경로들(VCPb)은 메모리 셀 영역(MCR)의 열 방향(D3)의 중앙 부분(GLCR)을 관통하도록 수직 방향(D1)으로 신장되어 형성되고 복수의 제2 비트 라인 세그먼트들(BLb) 및 페이지 버퍼 영역(PBREF)을 각각 연결할 수 있다.
도 9에는 도시 및 설명의 편의상 하나의 비트 라인(BLa, BLb)에 8개의 스트링 선택 라인들(SSL1~SSL8)이 도시되어 있으나, 이에 한정되는 것은 아니며, 스트링 선택 라인들의 개수의 동일한 비트 라인에 연결되는 셀 스트링들의 개수에 상응하도록 결정될 수 있다. 이하, SSL1~SSL8은 스트링 선택 라인들의 참조 부호로 이용될 수도 있고, 각각의 스트링 선택 라인들을 통하여 인가되는 스트링 선택 신호들의 참조 부호로 이용될 수도 있다.
도 10은 도 9의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 10에는 전술한 액세스 어드레스의 비트들 중에서 스트링 선택 신호들(SSL1~SSLs)을 발생하기 위한 제1, 제2 및 제3 비트들(R1, R2, R3), 제1, 제2 및 제3 비트들(R1, R2, R3)의 값에 따라 활성화 또는 선택되는 선택 스트링 선택 신호(SSLs), 선택 서브 어레이(MCAs), 선택 스위치(SWs) 및 제2 스위치 신호(SWs)와 제2 스위치 신호(SSb)의 논리 값들(0 또는 1) 또는 논리 레벨들(L 또는 H)가 도시되어 있다. 도 10에 도시된 사항은 전술한 제1 수직 도전 경로들(VCPa) 및 제2 수직 도전 경로들(VCPb)의 선택적인 연결을 설명하기 위한 예시적인 것이며, 논리 값 또는 논리 레벨들은 다양하게 결정될 수 있다.
도 10을 참조하면, 제1, 제2 및 제3 비트들(R1, R2, R3)의 값에 따라서 스트링 선택 신호들(SSL1~SSL8)이 순차적으로 활성화되어 선택 스트링 선택 라인(SSLs)에 연결된 셀 스트링이 비트 라인에 순차적으로 연결될 수 있다. 도 10의 예에서, 제1 비트(R1)는 선택 메모리 셀들이 제1 서브 어레이(MCAa) 및 제2 서브 어레이(MCAb) 중 어디에 속하는지를 나타내는 하나의 어드레스 비트에 해당한다. 즉 제1 비트(R1)가 0일 때는 제1 서브 어레이(MCAa)가 선택되고 1일 때는 제2 서브 어레이(MCAb)가 선택될 수 있다.
예를 들어, 도 10에 도시된 바와 같이 모드 신호(MD)가 논리 로우 레벨(L)일 때는 프로그램 동작(PROGRAM) 또는 독출 동작(RD)을 나타내고 논리 하이 레벨(H)일 때는 소거 동작(ERASE) 동작을 나타낼 수 있다.
모드 신호(MD)가 상기 프로그램 동작 또는 상기 독출 동작을 나타낼 때, 도 9의 스위치 제어 회로(480)는 액세스 어드레스를 디코딩하여 제공되는 스트링 선택 신호들(SSL1~SSL8)에 기초하여 제1 스위치 신호(SSa) 또는 제2 스위치 신호(SSb)를 선택적으로 활성화할 수 있다. 즉 상기 프로그램 동작 또는 상기 독출 동작에서, 제1 스위치들(SWa) 또는 제2 스위치들(SWb)이 선택적으로 턴온될 수 있다. 따라서, 상기 프로그램 동작 또는 상기 독출 동작에서, 복수의 제1 비트 라인 세그먼트들(BLa) 및 복수의 제2 비트 라인 세그먼트들(BLb)이 선택적으로 페이지 버퍼 영역(PBREF) 형성되는 복수의 페이지 버퍼들(BL)에 전기적으로 연결될 수 있다. 반면에 소거 동작에서, 복수의 제1 비트 라인 세그먼트들(BLa) 및 복수의 제2 비트 라인 세그먼트들(BLb)이 모두 복수의 페이지 버퍼들(PB)에 전기적으로 연결될 수 있다.
한편, 모드 신호(MD)가 상기 소거 동작을 나타낼 때, 스위치 제어 회로(480)는 상기 액세스 어드레스에 관계 없이 제1 스위치 신호(SSa) 및 제2 스위치 신호(SSb)를 모두 활성화할 수 있다. 즉 상기 소거 동작에서, 제1 스위치들(SWa) 및 제2 스위치들(SWb)이 모두 턴온될 수 있다. 따라서, 상기 소거 동작에서, 복수의 제1 비트 라인 세그먼트들(BLa) 및 복수의 제2 비트 라인 세그먼트들(BLb)이 모두 페이지 버퍼 영역(PBREF)에 형성되는 페이지 버퍼들(PB)에 전기적으로 연결될 수 있다.
도 11 및 12는 도 9의 비휘발성 메모리 장치에 포함되는 스위치 콘트롤 회로의 실시예들을 나타내는 도면들이다.
도 9, 10 및 11을 참조하면, 스위치 제어 회로(481)는 제1 논리 게이트(LG1) 및 제2 논리 게이트(LG2)를 포함할 수 있다. 예를 들어, 제1 논리 게이트(LG1) 및 제2 논리 게이트(LG2)는 논리합(OR) 게이트로 구현될 수 있다.
제1 논리 게이트(LG1)는 복수의 셀 스트링들에서 선택 스트링들을 결정하기 위한 스트링 선택 비트들(R1, R2, R3) 중에서 최상위 스트링 선택 비트(R1)의 반전 비트 및 프로그램 동작, 독출 동작 또는 소거 동작을 나타내는 모드 신호(MD)에 기초한 논리 연산을 수행하여 제1 스위치 신호(SSa)를 발생할 수 있다. 제2 논리 게이트(LG2)는 최상위 스트링 선택 비트(R1) 및 모드 신호(MD)에 대한 논리 연산을 수행하여 제2 스위치 신호(SSb)를 발생할 수 있다.
결과적으로, 모드 신호(MD)가 상기 프로그램 동작 또는 상기 독출 동작을 나타낼 때, 스위치 제어 회로(481)는, 액세스 어드레스의 비트들 중에서 선택 메모리 셀들이 제1 서브 어레이(MCAa) 및 제2 서브 어레이(MCAb) 중 어디에 속하는지를 나타내는 하나의 어드레스 비트(Ra)에 기초하여 제1 스위치 신호(SSa) 또는 제2 스위치 신호(SSb)를 선택적으로 논리 하이 레벨(H)로 활성화할 수 있다. 또한, 모드 신호(MD)가 상기 소거 동작을 나타낼 때, 스위치 제어 회로(481)는 액세스 어드레스에 관계 없이 제1 스위치 신호(SSa) 및 제2 스위치 신호(SSb)를 모두 논리 하이 레벨(H)로 활성화할 수 있다.
도 9, 10 및 12를 참조하면, 스위치 제어 회로(482)는 제1 논리 게이트(LG1), 제2 논리 게이트(LG2), 제3 논리 게이트(LG3) 및 제4 논리 게이트(LG4)를 포함할 수 있다. 예를 들어, 제1 논리 게이트(LG1) 내지 제4 논리 게이트(LG4)는 논리합(OR) 게이트로 구현될 수 있다.
제1 논리 게이트(LG1)는 제1 서브 어레이(MCAa)에 포함되는 셀 스트링들에 상응하는 스트링 선택 신호들(SSL1~SSL4)에 대한 논리 연산을 수행한다. 제2 논리 게이트(LG2)는 제2 서브 어레이(MCAb)에 포함되는 셀 스트링들에 상응하는 스트링 선택 신호들(SSL5~SSL8)에 대한 논리 연산을 수행한다. 제3 논리 게이트(LG3)은 제1 논리 게이트(LG1)의 출력 및 프로그램 동작, 독출 동작 또는 소거 동작을 나타내는 모드 신호(MD)에 대한 논리 연산을 수행하여 제1 스위치 신호(SSa)를 발생한다. 제4 논리 게이트(LG4)는 제2 논리 게이트(LG2)의 출력 및 모드 신호(MD)에 대한 논리 연산을 수행하여 제2 스위치 신호(SSb)를 발생한다.
결과적으로, 모드 신호(MD)가 상기 프로그램 동작 또는 상기 독출 동작을 나타낼 때, 스위치 제어 회로(482)는, 액세스 어드레스를 디코딩하여 제공되는 스트링 선택 신호들(SSL1~SSL8)에 기초하여 제1 스위치 신호(SSa) 또는 제2 스위치 신호(SSb)를 선택적으로 논리 하이레벨(H)로 활성화할 수 있다. 또한, 모드 신호(MD)가 상기 소거 동작을 나타낼 때, 스위치 제어 회로(482)는 액세스 어드레스에 관계 없이 제1 스위치 신호(SSa) 및 제2 스위치 신호(SSb)를 모두 논리 하이 레벨(H)로 활성화할 수 있다.
도 13, 14 및 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 주변 회로 영역의 구조의 실시예들을 나타내는 도면들이다.
도 13을 참조하면, 주변 회로 영역(PCR1)은 제1 및 제2 영역들(RG1, RG2)로 분할될 수 있다. 제1 영역(RG1)에는 어드레스 디코더(XDEC)가 형성되고 제2 영역(RG2)에는 페이지 버퍼 영역(PBREG)이 형성될 수 있다. 상기 구조에 의해 어드레스 디코더(XDEC)가 게이트 라인들이 신장되는 열 방향(D3)의 길이를 모두 커버하는 것과 동시에 페이지 버퍼 영역(PBREG)이 행 방향(D2)의 길이를 모두 커버할 수 있다.
메모리 셀 어레이가 형성되는 메모리 셀 영역(MCR)에 해당하는 제2 영역(RG2)의 열 방향(D3)의 중앙 부분(GLCR)은 게이트 라인 컷 영역(GLCR)에 해당하고, 전술한 복수의 제1 수직 도전 경로들(VCPa) 및 복수의 제2 수직 도전 경로들(VCPb)은 게이트 라인 라인 컷 영역(GLCR)에 형성될 수 있다.
도 14를 참조하면, 어드레스 디코더(XDEC)는 2개의 서브 디코더들(XDECa, XDECb)을 포함한다. 주변 회로 영역(PCR2)은 제1 내지 제3 영역들(RG1~RG3)로 분할될 수 있다. 제1 및 제2 영역들(RG1, RG2)에는 서브 디코더들(XDECa, XDECb)이 각각 형성되고 제3 영역(RG3)에는 페이지 버퍼 영역(PBREG)이 형성될 수 있다. 상기 구조에 의해 서브 디코더들(XDECa, XDECb)의 각각은 게이트 라인들이 신장되는 열 방향(D3)의 길이를 모두 커버하는 것과 동시에 페이지 버퍼 영역(PBREG)이 행 방향(D2)의 길이를 모두 커버할 수 있다.
메모리 셀 어레이가 형성되는 메모리 셀 영역(MCR)에 해당하는 제3 영역(RG3)의 열 방향(D3)의 중앙 부분(GLCR)은 게이트 라인 컷 영역(GLCR)에 해당하고, 전술한 복수의 제1 수직 도전 경로들(VCPa) 및 복수의 제2 수직 도전 경로들(VCPb)은 게이트 라인 라인 컷 영역(GLCR)에 형성될 수 있다.
도 15를 참조하면, 어드레스 디코더(XDEC)는 2개의 서브 디코더들(XDECa, XDECb)로 분할된다. 주변 회로 영역(PCR3)은 제1 내지 제4 영역들(RG1~RG4)로 분할될 수 있다. 제1 및 제2 영역들(RG1, RG2)에는 서브 디코더들(XDECa, XDECb)이 각각 형성되고 제3 및 제4 영역들(RG3, RG4)에는 페이지 버퍼 영역(PBREG)이 형성될 수 있다. 상기 구조에 의해 서브 디코더들(XDECa, XDECb)은 게이트 라인들이 신장되는 열 방향(D3)의 길이를 모두 커버하는 것과 동시에 페이지 버퍼 영역(PBREG)이 행 방향(D2)의 길이를 모두 커버할 수 있다.
메모리 셀 어레이가 형성되는 메모리 셀 영역(MCR)에 해당하는 제3 및 제4 영역들(RG3, RG4)의 열 방향(D3)의 중앙 부분(GLCR)은 게이트 라인 컷 영역(GLCR)에 해당하고, 전술한 복수의 제1 수직 도전 경로들(VCPa) 및 복수의 제2 수직 도전 경로들(VCPb)은 게이트 라인 라인 컷 영역(GLCR)에 형성될 수 있다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 페이지 버퍼들과 비트 라인들의 연결 구조의 일 실시예를 나타내는 도면이다.
도 16을 참조하면, 페이지 버퍼 영역에 형성되는 복수의 페이지 버퍼들(PB)은 복수의 행들(BR1~BR4) 및 복수의 열들(BC1~BCk)의 매트릭스 형태로 배열될 수 있다. 도 16에는 도시 및 설명의 편의상 복수의 페이지 버퍼들(PB)이 4개의 행들(BR1~BR4)로 배열되는 예를 도시하였으나, 이에 한정되는 것은 아니며 행들의 개수는 다양하게 결정될 수 있다.
복수의 제1 스위치들(SWa)은 제1 스위치 신호(SSa)에 응답하여 복수의 제1 수직 도전 경로들(VCPa)(미도시) 및 복수의 페이지 버퍼들(PB)을 전기적으로 연결한다. 따라서, 복수의 비트 라인들(BL1~BL4k)의 제1 비트 라인 세그먼트들(BLa)은 복수의 제1 수직 도전 경로들(VCPa) 및 복수의 제1 스위치들(SWa)을 통하여 복수의 페이지 버퍼들(PB)에 전기적으로 연결될 수 있다. 복수의 제2 스위치들(SWb)은 제2 스위치 신호(SSb)에 응답하여 복수의 제2 수직 도전 경로들(VCPb)(미도시) 및 복수의 페이지 버퍼들(PB)을 전기적으로 연결한다. 따라서, 복수의 비트 라인들(BL1~BL4k)의 제2 비트 라인 세그먼트들(BLb)은 복수의 제2 수직 도전 경로들(VCPb) 및 복수의 제2 스위치들(SWb을 통하여 복수의 페이지 버퍼들(PB)에 전기적으로 연결될 수 있다.
도 16에 도시된 바와 같이, 복수의 페이지 버퍼들(PB) 중 동일한 열의 페이지 버퍼들에 연결되는 비트 라인들은 열 방향(D3)과 예각(θ)을 이루는 대각선 방향(DD)을 따라 순차적으로 절단될 수 있다. 예를 들어, 제1 열(BC1)의 비트 라인들(BL1~BL4)은 대각선 방향(DD)을 따라 순차적으로 절단되고, 제2 열(BC2)의 비트 라인들(BL5~BL8)도 대각선 방향(DD)을 따라 순차적으로 절단될 수 있다.
이러한 페이지 버퍼들(PB)의 매트릭스 배열 및 비트라인들(BL)의 대각선 방향(DD)을 따른 절단을 통하여 설계 마진을 향상하고 제1 비트 라인 세그먼트들(BLa) 및 제2 비트 라인 세그먼트들(BLb)의 길이의 편차를 감소하여 비트 라인들의 부하 편차를 감소할 수 있다.
도 17은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive) 장치를 나타내는 블록도이다.
도 17을 참조하면, SSD(1000) 장치는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 전압 보상 구조를 포함하여 상대적으로 저항이 큰 타겟 게이트 라인의 전압 강하를 보상한다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
비휘발성 메모리 장치들(1100)은 전술한 바와 같이 COP 구조를 갖는 수직형 낸드 플래시 메모리 장치일 수 있다. 비휘발성 메모리 장치들(1100)은 비트 라인 절단을 통하여 부하를 감소한다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치는 비트 라인 절단을 통하여 비트라인의 부하를 감소하고 성능을 향상시킬 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 페이지 버퍼 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상부의 메모리 셀 영역에 형성되고 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 상부에 상기 반도체 기판의 상면과 평행한 열 방향으로 신장되어 형성되고 복수의 제1 비트 라인 세그먼트들 및 상기 복수의 제1 비트 라인 세그먼트들에 대응하고 상기 복수의 제1 비트 라인 세그먼트들과 상기 열 방향을 따라 정렬되는 복수의 제2 비트 라인 세그먼트들로 각각 절단되는 복수의 비트 라인들;
    상기 메모리 셀 영역을 관통하도록 상기 반도체 기판의 상면과 직교하는 수직 방향으로 신장되어 형성되고, 상기 복수의 제2 비트 라인 세그먼트들의 말단과 인접한 상기 복수의 제1 비트 라인 세그먼트들의 말단과 연결되며, 상기 복수의 제1 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제1 수직 도전 경로들; 및
    상기 메모리 셀 영역을 관통하도록 상기 수직 방향으로 신장되어 형성되고, 상기 복수의 제1 비트 라인 세그먼트들의 말단과 인접한 상기 복수의 제2 비트 라인 세그먼트들의 말단과 연결되며, 상기 복수의 제2 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제2 수직 도전 경로들을 포함하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 메모리 셀 어레이는 프로그램 동작, 독출 동작 및 소거 동작의 단위가 되는 단일 매트 구조에 해당하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    프로그램 동작 및 독출 동작에서, 상기 복수의 제1 비트 라인 세그먼트들 및 상기 복수의 제2 비트 라인 세그먼트들이 선택적으로 상기 페이지 버퍼 영역에 형성되는 복수의 페이지 버퍼들에 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    소거 동작에서, 상기 복수의 제1 비트 라인 세그먼트들 및 상기 복수의 제2 비트 라인 세그먼트들이 모두 상기 페이지 버퍼 영역에 형성되는 복수의 페이지 버퍼들에 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 메모리 셀 어레이는 상기 복수의 메모리 셀들이 상기 반도체 기판에 수직한 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 수직형 낸드 플래시 메모리 장치이고,
    상기 복수의 비트 라인들은 상기 메모리 셀 영역에 포함되는 게이트 라인 컷 영역에서 절단되고,
    상기 복수의 제1 수직 도전 경로들 및 상기 복수의 제2 수직 도전 경로들은 상기 게이트 라인 컷 영역에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 페이지 버퍼 영역은,
    복수의 페이지 버퍼들;
    제1 스위치 신호에 응답하여 상기 복수의 제1 수직 도전 경로들 및 상기 복수의 페이지 버퍼들을 전기적으로 연결하는 복수의 제1 스위치들; 및
    제2 스위치 신호에 응답하여 상기 복수의 제2 수직 도전 경로들 및 상기 복수의 페이지 버퍼들을 전기적으로 연결하는 복수의 제2 스위치들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    프로그램 동작 및 독출 동작에서, 상기 복수의 제1 스위치들 또는 상기 복수의 제2 스위치들이 선택적으로 턴온되고,
    소거 동작에서, 상기 복수의 제1 스위치들 및 상기 복수의 제2 스위치들이 모두 턴온되는 것을 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제6 항에 있어서,
    프로그램 동작, 독출 동작 또는 소거 동작을 나타내는 모드 신호 및 상기 복수의 메모리 셀들 중 선택 메모리 셀들을 결정하기 위한 액세스 어드레스에 기초하여 상기 제1 스위치 신호 및 상기 제2 스위치 신호를 발생하는 스위치 제어 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8 항에 있어서,
    상기 메모리 셀 어레이는 상기 복수의 제1 비트 라인 세그먼트들에 연결되는 제1 서브 어레이 및 상기 복수의 제2 비트 라인 세그먼트들에 연결되는 제2 서브 어레이로 분할되고,
    상기 모드 신호가 상기 프로그램 동작 또는 상기 독출 동작을 나타낼 때, 상기 스위치 제어 회로는, 상기 액세스 어드레스의 비트들 중에서 상기 선택 메모리 셀들이 상기 제1 서브 어레이 및 상기 제2 서브 어레이 중 어디에 속하는지를 나타내는 하나의 어드레스 비트에 기초하여 상기 제1 스위치 신호 또는 상기 제2 스위치 신호를 선택적으로 활성화하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 주변 회로 영역 및 메모리 셀 영역이 서로 적층되는 씨오피 구조의 수직형 낸드 플래시 메모리 장치로서,
    페이지 버퍼 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상부의 상기 메모리 셀 영역에 형성되고 복수의 메모리 셀들이 상기 반도체 기판의 상면과 직교하는 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 상부에 상기 반도체 기판의 상면과 평행한 열 방향으로 신장되어 형성되고, 복수의 제1 비트 라인 세그먼트들 및 상기 복수의 제1 비트 라인 세그먼트들에 대응하고 상기 복수의 제1 비트 라인 세그먼트들과 상기 열 방향을 따라 정렬되는 복수의 제2 비트 라인 세그먼트들로 각각 절단되는 복수의 비트 라인들;
    상기 메모리 셀 영역에 포함되고 상기 복수의 비트 라인들이 절단되는 영역을 나타내는 게이트 라인 컷 영역을 관통하도록 상기 수직 방향으로 신장되어 형성되고, 상기 복수의 제2 비트 라인 세그먼트들의 말단과 인접한 상기 복수의 제1 비트 라인 세그먼트들의 말단과 연결되며, 상기 복수의 제1 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제1 수직 도전 경로들; 및
    상기 게이트 라인 컷 영역을 관통하도록 상기 수직 방향으로 신장되어 형성되고, 상기 복수의 제1 비트 라인 세그먼트들의 말단과 인접한 상기 복수의 제2 비트 라인 세그먼트들의 말단과 연결되며, 상기 복수의 제2 비트 라인 세그먼트들 및 상기 페이지 버퍼 영역을 각각 연결하는 복수의 제2 수직 도전 경로들을 포함하는 수직형 낸드 플래시 메모리 장치.
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