[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102653576B1 - 쉬프트 레지스터를 포함하는 표시장치 - Google Patents

쉬프트 레지스터를 포함하는 표시장치 Download PDF

Info

Publication number
KR102653576B1
KR102653576B1 KR1020180132264A KR20180132264A KR102653576B1 KR 102653576 B1 KR102653576 B1 KR 102653576B1 KR 1020180132264 A KR1020180132264 A KR 1020180132264A KR 20180132264 A KR20180132264 A KR 20180132264A KR 102653576 B1 KR102653576 B1 KR 102653576B1
Authority
KR
South Korea
Prior art keywords
node
tft
reset
circuit unit
voltage
Prior art date
Application number
KR1020180132264A
Other languages
English (en)
Other versions
KR20200049251A (ko
Inventor
구형준
장용호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180132264A priority Critical patent/KR102653576B1/ko
Publication of KR20200049251A publication Critical patent/KR20200049251A/ko
Application granted granted Critical
Publication of KR102653576B1 publication Critical patent/KR102653576B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

본 발명은 쉬프트 레지스터를 포함하는 표시장치에 관한 것으로서, 보다 구체적으로는, GIP(Gate in Panel)의 트랜지스터(TFT)의 개수를 줄여 초소형 내로우 베젤(narrow bezel)을 구현할 수 있는 쉬프트 레지스터를 포함하는 표시장치에 관한 것이다.

Description

쉬프트 레지스터를 포함하는 표시장치 {A display conmprising a shift register}
본 발명은 쉬프트 레지스터를 포함하는 표시장치에 관한 것으로서, 보다 구체적으로는, GIP(Gate in Panel)의 트랜지스터(TFT)의 개수를 줄여 초소형 내로우 베젤(narrow bezel)을 구현할 수 있는 쉬프트 레지스터를 포함하는 표시장치에 관한 것이다.
일반적인 표시장치는 화소마다 형성된 화소 회로를 포함하고, 화소 회로는 데이터 전압에 따른 구동 트랜지스터의 스위칭을 이용하여 발광소자로 흐르는 전류의 크기를 제어하여 발광 소자를 발광시킨다.
이러한 표시장치의 게이트 구동 회로는 복수의 게이트 라인에 게이트 펄스를 순차적으로 공급하기 위한 쉬프트 레지스터를 포함한다. 쉬프트 레지스터는 다수의 트랜지스터를 포함하는 복수의 스테이지를 포함하고, 각각의 스테이지들은 서로 종속적으로(cascade)로 접속되어 게이트 펄스를 순차적으로 출력한다.
최근에는 게이트 구동 회로의 쉬프트 레지스터를 구성하는 트랜지스터를 박막 트랜지스터 형태로 표시 패널의 기판에 내장하는 GIP(Gate in Panel) 구조가 적용되고 있다.
각 스테이지는 Q 노드와 QB 노드를 포함하며, Q 노드 및 QB 노드를 충전 및 방전시키기 위해서는, 이전 스테이지로부터 수신되는 스타트 펄스에 연결되는 스타트 회로부, 다음 스테이지로부터 수신되는 리셋 펄스에 연결되는 리셋 회로부, Q 노드 및 QB 노드의 반전을 위한 인버터 회로부, Q 노드에 의해 제어되어 출력 전압을 출력하는 출력 회로부 등이 필요하다. 또한, 각각의 회로부 내에는 여러 개의 트랜지스터가 필요하며, 특히 Oxide GIP인 경우에는 누설 전류를 방지하기 위해서 추가적인 트랜지스터가 필요하다.
결국, 각 스테이지마다 많은 개수의 트랜지스터가 필요하며, 표시장치 전체의 관점에서는 무수히 많은 스테이지가 요구되어, 베젤의 크기가 증가할 수 밖에 없는 문제가 있다.
본 출원은 전술한 바와 같은 문제를 해결하기 위한 것으로서, GIP의 트랜지스터의 개수를 줄여 초소형 내로우 베젤을 구현할 수 있는 쉬프트 레지스터를 포함하는 표시장치를 제공하는 것을 그 목적으로 한다.
본 발명은 쉬프트 레지스터를 포함하는 표시장치로서, 스타트 펄스를 입력받는 스타트 회로부; 리셋 펄스를 입력받는 리셋 회로부; 상기 스타트 회로부에 의해 전압이 인가되고, 상기 리셋 회로부에 의해 전압이 방전되는 Q1 노드 및 Q2 노드; 상기 Q1 노드 및 상기 Q2 노드에 인가된 전압을 반전시켜 QB 노드에 출력하는 인버터 회로부; 상기 Q1 노드에 의해 제 1 출력을 출력하는 제 1 출력 회로부; 및 상기 Q2 노드에 의해 제 2 출력을 출력하는 제 2 출력 회로부;를 포함하는 쉬프트 레지스터를 포함하는 표시장치가 제공된다.
상기 스타트 펄스에 의해 제어되고, 상기 Q1 노드 및 상기 Q2 노드 사이에 연결되는 스타트 싱크 TFT를 더 포함한다.
상기 스타트 펄스가 게이트 온 전압 레벨인 경우, 상기 스타트 싱크 TFT가 턴-온되고 상기 Q1 노드 및 상기 Q2 노드는 동기화되어 상기 스타트 회로부에 의해 전압이 충전된다.
상기 리셋 펄스에 의해 제어되고, 상기 Q1 노드 및 상기 Q2 노드 사이에 연결되는 리셋 싱크 TFT를 더 포함한다.
상기 리셋 펄스가 게이트 온 전압 레벨인 경우, 상기 리셋 싱크 TFT가 턴-온되고 상기 Q1 노드 및 상기 Q2 노드는 동기화되어 상기 리셋 회로부에 의해 전압이 방전된다.
상기 QB 노드에 의해 제어되고, 상기 Q1 노드 및 상기 Q2 노드 사이에 연결되는 QB 싱크 TFT를 더 포함한다.
상기 인버터 회로부에 의해 상기 QB 노드에 게이트 온 전압 레벨이 인가되는 경우, 상기 QB 싱크 TFT가 턴-온되고 상기 Q1 노드 및 상기 Q2 노드는 동기화되어 상기 리셋 회로부에 의해 로우 전압 상태가 유지된다.
상기 스타트 회로부는: 상기 스타트 펄스에 의해 제어되고 상기 Q1 노드에 연결되는 제 1 스타트 TFT; 상기 스타트 펄스에 의해 제어되고 상기 스타트 펄스 및 상기 제 1 스타트 TFT 사이에 연결되는 제 2 스타트 TFT; 및 상기 Q1 노드에 의해 제어되고 하이 전압 및 상기 제 1 스타트 TFT 사이에 연결되는 제 3 스타트 TFT;를 포함한다.
상기 리셋 회로부는: 상기 리셋 펄스에 의해 제어되고 상기 Q1 노드에 연결되는 제 1 리셋 TFT; 상기 리셋 펄스에 의해 제어되고 상기 제 1 리셋 TFT 및 로우 전압 사이에 연결되는 제 2 리셋 TFT; 상기 QB 노드에 의해 제어되고 상기 Q1 노드에 연결되는 제 3 리셋 TFT; 및 상기 QB 노드에 의해 제어되고 상기 제 3 리셋 TFT 및 상기 로우 전압 사이에 연결되는 제 4 리셋 TFT;를 포함한다.
상기 인버터 회로부는: 하이 전압에 의해 제어되고 상기 하이 전압에 연결되는 제 1 인버터 TFT; 상기 Q1 노드에 의해 제어되고 상기 제 1 인버터 및 상기 Q1 노드 사이에 연결되는 제 2 인버터 TFT; 상기 제 1 인버터 TFT의 출력에 의해 제어되고 상기 하이 전압 및 상기 QB 노드 사이에 연결되는 제 3 인버터 TFT; 및 상기 Q1 노드에 의해 제어되고 상기 QB 노드 및 로우 전압 사이에 연결되는 제 4 인버터 TFT;를 포함한다.
상기 제 1 출력 회로부는: 상기 Q1 노드에 의해 제어되고 제 1 클록 및 제 1 출력 사이에 연결되는 제 1 풀업 TFT; 상기 제 1 풀업 TFT의 게이트 전극 및 소스 전극 사이에 연결되는 제 1 캐패시터; 및 상기 QB 노드에 의해 제어되고 로우 전압 및 상기 제 1 출력 사이에 연결되는 제 1 풀다운 TFT를 포함하고, 상기 제 2 출력 회로부는: 상기 Q2 노드에 의해 제어되고 제 2 클록 및 제 2 출력 사이에 연결되는 제 2 풀업 TFT; 상기 제 2 풀업 TFT의 게이트 전극 및 소스 전극 사이에 연결되는 제 2 캐패시터; 및 상기 QB 노드에 의해 제어되고 상기 로우 전압 및 상기 제 2 출력 사이에 연결되는 제 2 풀다운 TFT를 포함한다.
상기 제 1 캐패시터의 용량은 상기 제 2 캐패시터의 용량보다 더 크다.
상기 Q2 노드에 추가 캐패시터가 연결된다.
본 발명에 따르면, GIP의 트랜지스터의 개수를 줄일 수 있다.
또한, 본 발명에 따르면 초소형 내로우 베젤을 구현할 수 있다.
또한, 본 발명에 따르면 표시장치의 해상도가 높아지더라도 세로 설계 공간의 제약을 벗어날 수 있다.
또한, 본 발명에 따르면, GIP 회로의 복잡도를 낮출 수 있고 그 면적을 저감시킬 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 2는 본 발명에 따른 게이트 드라이버를 나타내는 도면이다.
도 3은 본 발명에 따른 쉬프트 레지스터와 종래의 쉬프트 레지스터를 비교하기 한 도면이다.
도 4는 도 3의 본 발명에 따른 쉬프트 레지스터를 크게 보여주는 도면이다.
도 5는 본 발명에 따른 쉬프트 레지스터 내의 스타트 회로부를 설명하기 위한 도면이다.
도 6은 본 발명에 따른 쉬프트 레지스터 내의 리셋 회로부를 설명하기 위한 도면이다.
도 7은 본 발명에 따른 쉬프트 레지스터 내의 인버터 회로부를 설명하기 위한 도면이다.
도 8은 본 발명에 따른 쉬프트 레지스터 내의 3개의 싱크 TFT 및 출력 회로부를 설명하기 위한 도면이다.
도 9는 본 발명에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 10은 본 발명에 따른 쉬프트 레지스터의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명에 따른 Q1 노드와 Q2 노드의 전압을 설명하기 위한 도면이다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는, 표시패널(PANEL), 데이터 드라이버(DD), 게이트 드라이버(GD) 및 타이밍 컨트롤러(TC)를 포함한다.
표시패널(PANEL)은 가로 i개 및 세로 j개의 복수개의 픽셀(PXL)들을 포함한다. 표시패널(PANEL)은 i개의 데이터 라인들(DL1 내지 DLi)을 통해 데이터 드라이버(DD)와 연결된다. 표시패널(PANEL)은 j개의 게이트 라인들(GL1 내지 GLj)을 통해 게이트 드라이버(GD)와 연결된다. 즉, 하나의 수직 라인을 따라 배열된 j개의 픽셀(PXL)들은 하나의 데이터 라인(DL1, DL2 등)에 공통으로 접속된다. 또한, 하나의 수평 라인을 따라 배열된 i개의 픽셀(PXL)들은 하나의 게이트 라인(GL1, GL2 등)에 공통으로 접속된다. 복수개의 픽셀(PXL)들은 적색 화상을 표시하기 위한 복수개의 적색 픽셀(R)들, 녹색 화상을 표시하기 위한 복수개의 녹색 픽셀(G)들 및 청색 화상을 표시하기 위한 복수개의 청색 픽셀(B)들을 포함한다. 이러한 복수개의 픽셀(PXL)들은 표시패널(PANEL)의 표시부에 매트릭스 형태로 배열된다. 복수개의 픽셀(PXL)들 각각은 박막트랜지스터(Thin Film Transistor, TFT) 및 픽셀전극을 포함한다. 이러한 박막트랜지스터의 게이트 전극은 픽셀이 연결된 게이트 라인에 연결되고, 박막트랜지스터의 드레인 전극은 픽셀이 연결된 데이터 라인에 연결되고, 박막트랜지스터의 소스 전극은 픽셀 전극에 연결된다.
표시패널(PANEL)은 픽셀(PXL)의 픽셀회로의 구성에 따라 액정 표시패널로 구현되거나 유기 발광 표시패널 등으로 구현된다. 예를 들어, 표시패널(PANEL)이 액정 표시패널로 구현되는 경우 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 동작하게 된다. 다른 예를 들어, 표시패널(PANEL)이 유기 발광 표시패널로 구현되는 경우 전면 발광(Top-Emission) 방식 또는 배면 발광(Bottom-Emission) 방식으로 동작하게 된다. 표시장치의 표시패널(PANEL)은 액정 표시패널, 유기 발광 표시패널, 전기 영동 표시패널, 플라즈마 표시패널 등이 선택될 수 있다. 그러나 본 발명은 어느 하나에 한정되는 것이 아님이 이해되어야 한다.
하나의 실시예에 따르면, 픽셀(PXL)들은 표시패널(PANEL) 상에 스트라이프(stripe) 구조로 형성될 수 있다. 이 경우, 하나의 픽셀(PXL)은 적색 서브 픽셀, 녹색 서브 픽셀, 및 청색 서브 픽셀을 포함할 수 있고, 나아가 백색 서브 픽셀을 더 포함할 수 있다.
다른 실시예에 따르면, 픽셀(PXL)들은 표시패널(PANEL) 상에 펜타일(pentile) 구조로 형성될 수 있다. 이 경우, 하나의 픽셀(PXL)은 평면적으로 다각 형태로 배치된 하나의 적색 서브 픽셀, 2개의 녹색 서브 픽셀, 및 하나의 청색 서브 픽셀들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 픽셀(PXL)들은 하나의 적색 서브 픽셀, 2개의 녹색 픽셀, 및 하나의 청색 서브 픽셀들이 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색 서브 픽셀이 가장 큰 크기를 가지며 녹색 서브 픽셀이 가장 작은 크기를 가질 수 있다.
각각의 픽셀은 초기화 구간, 샘플링 구간, 오프셋 전압 형성 구간, 데이터 라이팅 구간, 및 발광 구간의 순서로 동작하여 데이터 라인(DL)에 공급되는 데이터 전압에 대응하는 데이터 전류에 의해 발광한다.
데이터 드라이버(DD)는 화상을 표시하기 위한 i개의 화상 데이터들을 i개의 데이터 라인들(DL1 내지 DLi)로 전송한다. 데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 화상 데이터들을 수신하여 데이터 라인들(DL1 내지 DLi)로 전송한다. 즉, 데이터 드라이버(DD)는 게이트 드라이버(GD)에 의해 구동되는 하나의 수평 라인(GL1, GL2 등)의 i개의 화소들에 해당하는 적색, 녹색 및 청색 화상 데이터들을 데이터 라인들(DL1 내지 DLi)을 통해 표시패널(PANEL)에 전송한다. 이 때, 데이터 드라이버(DD)는 i개의 화상 데이터들을 하나의 수평기간(1H) 동안 두 번에 나누어 순차적으로 출력할 수 있다. 즉, i개의 화상 데이터들 중 일부의 화상 데이터들을 하나의 수평 기간의 전반 기간(1/2H) 동안 동시에 출력하고, 하나의 수평 기간의 후반 기간(2/2H) 동안 동시에 출력한다.
게이트 드라이버(GD)는 하나의 프레임 기간 동인 j개의 게이트 라인들(GL1 내지 GLj)을 순차적으로 구동하여 각 게이트 라인이 구동되는 매 수평기간마다 해당하는 게이트 라인에 공통으로 접속된 i개의 픽셀(PXL)들을 구동한다. 게이트 드라이버(GD)는 각 게이트 라인(GL1 내지 GLi)에 순차적으로 게이트 신호를 공급한다. 또한, 게이트 드라이버(GD)는 각 픽셀(PXL)의 초기화 구간, 샘플링 구간, 오프셋 전압 형성 구간, 데이터 라이팅 구간, 및 발광 구간 각각마다 결정된 전압 레벨을 갖는 제어 신호를 각 픽셀(PXL)에 공급할 수 있다. 이러한 제어 신호는 초기화 신호, 샘플링 신호, 스캔 신호, 발광 신호를 포함할 수 있다.
하나의 실시예에 따르면, 게이트 드라이버(GD)는 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 스캔 신호를 생성하여 게이트 라인에 공급한다. 또한, 게이트 드라이버(GD)는 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 초기화 신호를 생성하여 센싱 라인에 공급한다. 또한, 게이트 드라이버(GD)는 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 샘플링 제어 신호를 생성하여 레퍼런스 라인에 공급한다. 또한, 게이트 드라이버(GD)는 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 캐리 신호를 생성하고, 서로 다른 적어도 2개의 캐리 신호를 기초로 서로 위상 차이를 갖는 제 1게이트 오프 전압 레벨과 제 2게이트 오프 전압 레벨을 포함하는 발광 신호를 생성하여 발광 라인에 공급한다.
이와 같은 게이트 드라이버(GD)는 픽셀(PXL)의 박막 트랜지스터의 제조 공정과 함께 기판의 좌측 및/또는 우측의 비표시 영역에 형성될 수 있다. 예를 들면, 게이트 드라이버(GD)는 기판의 좌측 비표시 영역에 형성되고 싱글 피딩(single feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL)에 스캔 제어 신호를 공급할 수 있다. 다른 예를 들면, 게이트 드라이버(GD)는 기판의 좌측 및 우측의 비표시 영역에 형성되고, 더블 피딩(double feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 제어 신호를 공급할 수 있다. 다른 예를 들면, 게이트 드라이버(GD)는 기판의 좌측 및 우측의 비표시 영역에 형성되고, 더블 피딩 방식의 인터레이싱(interlacing) 방식에 따라 동작하는 복수의 게이트 라인(GL) 각각에 스캔 제어 신호를 공급할 수 있다.
타이밍 컨트롤러(TC)는 호스트 시스템으로부터 화상 데이터를 수신한다. 호스트 시스템으로부터 입력되는 수직 동기신호(V_Sync), 수평 동기신호(H_Sync), 데이터 인에이블 신호(DE), 메인 클록신호(Pixel Clock) 등의 타이밍 신호를 기반으로 데이터 드라이버(DD)와 게이트 드라이버(GD)의 동작 타이밍을 제어한다.
또한, 본 발명에 따른 표시장치는 텔레비전, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터, 웨어러블 디바이스, 홈시어터, 모바일폰 및 가상현실 표시장치(Virtual Reality: VR) 등과 같이 소형, 중형 또는 대형으로 구현 가능하다.
도 2는 본 발명에 따른 게이트 드라이버를 나타내는 도면이다.
도 2를 참조하면, 본 발명에 따른 게이트 드라이버는 쉬프트 레지스터부(SR), 클럭 라인부(CLKs), 및 전원 라인부(VDD, VSS)를 포함한다.
쉬프트 레지스터부(SR)는 복수개의 스테이지들(ST1 내지 STn)을 포함하고, 각각의 스테이지(ST1 내지 STn)는 적어도 2개의 게이트 라인에 연결된다. 예를 들어, 스테이지(ST1)은 2개의 게이트 라인(GL1, GL2)에 연결되고, 스테이지(STn)는 2개의 게이트 라인(GL2n-1, GL2n)에 연결된다. 설명의 편의를 위해 하나의 스테이지가 2개의 게이트 라인에 연결되는 것으로 예시하기로 하며, 하나의 스테이지에 3개 이상의 게이트 라인이 연결되는 실시예 역시도 본 발명의 기술적 사상 내에 포함되는 것으로 이해하여야 한다.
복수의 스테이지(ST1 내지 STn) 각각은 이전의 스테이지로부터 전단 출력 신호(게이트 스타트 펄스)(Vst)에 응답하여 인에이블되고, 이후의 스테이지로부터 후단 출력 신호(또는 게이트 리셋 펄스)(Vrst)에 응답하여 리셋된다. 이를 위해, 복수의 스테이지(ST1 내지 STn) 각각은 산화물 반도체층을 포함하는 복수의 박막 트랜지스터를 포함한다. 여기서, 산화물 반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등으로 이루어질 수 있다.
클럭 라인부(CLKs)는 타이밍 컨트롤러(TC)로부터 순차적으로 위상이 지연되는 복수의 클럭 신호가 공급되는 복수의 클럭 신호 라인을 포함한다. 복수의 클럭 신호 라인은 복수의 스테이지(ST1 내지 STn) 각각에 선택적으로 연결되어 복수의 스테이지(ST1 내지 STn) 각각에 적어도 하나의 클럭 신호를 공급한다.
도 3은 본 발명에 따른 쉬프트 레지스터와 종래의 쉬프트 레지스터를 비교하기 한 도면이다.
도 3의 좌측은 종래의 쉬프트 레지스터를 나타내고, 우측은 본 발명에 따른 쉬프트 레지스터를 나타낸다.
종래의 쉬프트 레지스터는 1개의 출력(Vout1 또는 Vout2)을 출력시키기 위해 1개의 스테이지(ST1 또는 ST2)가 구비된다. 구체적으로, 종래의 쉬프트 레지스터는 복수개의 스테이지들(ST1, ST2 등)을 포함하고, 각각의 스테이지는 Q 노드와 QB 노드를 포함하며, Q 노드 및 QB 노드의 충전 및 방전을 위해, 스타트 회로부(Ts), 리셋 회로부(Tr), 인버터 회로부(INV), 출력 회로부(OC)를 포함한다. 결과적으로, 종래의 쉬프트 레지스터는 1개의 출력(Vout1 또는 Vout2)를 출력시키기 위해 1개의 스테이지가 필요하고, 2개의 출력(Vout2 및 Vout2)를 출력시키기 위해서는 2개의 스테이지가 필요하다.
이에 반해, 본 발명에 따른 쉬프트 레지스터는 2개의 출력(Vout1 및 Vout2)을 출력시키기 위해 1개의 스테이지(ST1)가 구비된다. 구체적으로, 본 발명에 따른 쉬프트 레지스터는 복수개의 스테이지들(ST1 등)을 포함하고, 각각의 스테이지는 2개의 Q 노드(Q1, Q2)와 1개의 QB 노드를 포함하며, Q 노드(Q1, Q2) 및 QB 노드의 충전 및 방전을 위해 1개의 스타트 회로부(Ts), 1개의 리셋 회로부(Tr), 1개의 인버터 회로부(INV), 2개의 출력 회로부(OC1, OC2)를 포함한다. 구체적으로, 스타트 회로부(Ts)는 이전의 스테이지로부터 수신되는 스타트 펄스(Vst)를 입력받아 Q 노드(Q1, Q2)를 충전시킨다. 이 때, QB 노드는 인버터 회로부(INV)에 의해 로우 전압으로 유지 된다. 또한, 리셋 회로부(Tr)는 이후의 스테이지로부터 수신되는 리셋 펄스(Vrst)를 입력받아 Q 노드를 방전시키면서 동시에 Q 노드의 로우 전압을 유지시킨다. 인버터 회로부(INV)는 Q 노드(Q1, Q2)와 QB 노드 사이에 연결되어 Q 노드(Q1, Q2)에 인가된 전압을 반전시켜 QB 노드에 인가한다. 출력 회로부(OC1, OC2)는 Q 노드(Q1, Q2)에 의해 제어되며 인가되는 클록 전압을 출력(Vout1 및 Vout2)으로 출력시킨다.
또한, 본 발명에 따른 쉬프트 레지스터는 Q1 노드와 Q2 노드 사이에서 3개의 TFT를 구비한다. 이러한 3개의 TFT는 스타트 펄스를 Q1 노드와 Q2 노드 사이에 스위칭하기 위한 스타트 싱크 TFT(Tssync), 리셋 펄스를 Q1 노드와 Q2 노드 사이에 스위칭하기 위한 리셋 싱크 TFT(Trsync), QB 노드를 Q1 노드와 Q2 노드 사이에 스위칭하기 위한 QB 싱크 TFT(Tqbsync)를 포함한다. 구체적으로, 스타트 싱크 TFT(Tssync)는 스타트 펄스(Vst)에 의해 제어되고 Q1 노드와 Q2 노드 사이에 연결된다. 리셋 싱크 TFT(Trsync)는 리셋 펄스(Vrst)에 의해 제어되고, Q1 노드와 Q2 노드 사이에 연결된다. QB 싱크 TFT(Tqbsync)는 QB 노드에 의해 제어되고 Q1 노드와 Q2 노드 사이에 연결된다. 이러한 3개의 TFT에 대한 구체적인 동작은 후술하기로 한다. 결과적으로, 본 발명에 따른 쉬프트 레지스터는 2개의 출력(Vout1 및 Vout2)를 출력시키기 위해 1개의 스테이지만 필요하다.
즉, 본 발명에 따른 쉬프트 레지스터의 1개의 스테이지는 종래에 따른 쉬프트 레지스터의 2개의 스테이지에서의 스타트 회로부(Ts), 리셋 회로부(Tr), 인버터 회로부(INV), 및 QB 노드가 공유되는 구조이다. 예를 들어, 스타트 회로부(Ts)가 3개의 TFT를 포함하고, 리셋 회로부(Tr)가 4개의 TFT를 포함하고, 인버터 회로부(INV)가 4개의 TFT를 포함하는 것으로 가정하는 경우, 본 발명에 따른 쉬프트 레지스터는 총 11개의 TFT를 감소시키는 대신에 3개의 TFT(Tssync, Trsync, Tqbsync)를 추가하였으므로, 총합 8개의 TFT를 감소시킬 수 있게 된다. 이에 따라서, 본 발명에 따른 쉬프트 레지스터를 포함하는 표시 장치는 GIP의 트랜지스터의 개수를 줄임으로써 초소형 내로우 베젤을 구현할 수 있고, 표시장치의 해상도가 높아지더라도 세로 설계 공간의 제약에서 벗어날 수 있다. 또한, GIP 회로의 복잡도가 낮아지게 되며, GIP 회로의 면적을 저감시킬 수 있다.
도 4는 도 3의 본 발명에 따른 쉬프트 레지스터를 크게 보여주는 도면이다.
본 발명에 따른 쉬프트 레지스터는 복수개의 스테이지들(ST1 내지 STn)을 포함한다.
본 발명에 따른 쉬프트 레지스터는 2개의 출력(Vout1 및 Vout2)을 출력시키기 위해 1개의 스테이지(ST1)가 구비된다. 각각의 스테이지는 2개의 Q 노드(Q1, Q2)와 1개의 QB 노드를 포함하며, Q 노드(Q1, Q2) 및 QB 노드의 충전 및 방전을 위해 1개의 스타트 회로부(Ts), 1개의 리셋 회로부(Tr), 1개의 인버터 회로부(INV), 2개의 출력 회로부(OC1, OC2)를 포함한다. 구체적으로, 스타트 회로부(Ts)는 이전의 스테이지로부터 수신되는 스타트 펄스(Vst)를 입력받아 Q 노드(Q1, Q2)를 충전시킨다. 이 때, QB 노드는 인버터 회로부(INV)에 의해 로우 전압으로 유지 된다. 또한, 리셋 회로부(Tr)는 이후의 스테이지로부터 수신되는 리셋 펄스(Vrst)를 입력받아 Q 노드(Q1, Q2)를 방전시키면서 동시에 Q 노드(Q1, Q2)의 로우 전압을 유지시킨다. 인버터 회로부(INV)는 Q 노드(Q1, Q2)와 QB 노드 사이에 연결되어 Q 노드(Q1, Q2)에 인가된 전압을 반전시켜 QB 노드에 인가한다. 출력 회로부(OC1, OC2)는 Q 노드(Q1, Q2)에 의해 제어되며 인가되는 클록 전압을 출력(Vout1 및 Vout2)으로 출력시킨다.
또한, 본 발명에 따른 쉬프트 레지스터는 Q1 노드와 Q2 노드 사이에서 3개의 TFT를 구비한다. 이러한 3개의 TFT는 스타트 펄스에 의해 제어되고 Q1 노드와 Q2 노드를 연결하는 스타트 싱크 TFT(Tssync)를 포함한다. 즉, 스타트 싱크 TFT(Tssync)는 게이트 전극이 스타트 펄스(Vst)에 연결되고 드레인 전극이 Q1 노드에 연결되고, 소스 전극이 Q2 노드에 연결된다. 또한, 3개의 TFT는 리셋 펄스에 의해 제어되고 Q1 노드와 Q2 노드를 연결하는 리셋 싱크 TFT(Trsync)를 포함한다. 즉, 리셋 싱크 TFT(Trsync)는 게이트 전극이 리셋 펄스(Vrst)에 연결되고 드레인 전극이 Q1 노드에 연결되고, 소스 전극이 Q2 노드에 연결된다. 또한, 3개의 TFT는 QB 노드에 의해 제어되고 Q1 노드와 Q2 노드를 연결하는 QB 싱크 TFT(Tqbsync)를 포함한다. 즉, QB 싱크 TFT(Tqbsync)는 게이트 전극이 QB 노드에 연결되고 드레인 전극이 Q1 노드에 연결되고 소스 전극이 Q2 노드에 연결된다. 이와 같은 3개의 싱크 TFT에 대한 구체적인 동작은 후술하기로 한다.
도 5는 본 발명에 따른 쉬프트 레지스터 내의 스타트 회로부를 설명하기 위한 도면이다.
본 발명에 따른 스타트 회로부(Ts)는 3개의 TFT(Ts1, Ts2, Ts3) 를 포함하고, 스타트 펄스(Vst)를 수신해 Q1 노드에 전압을 충전시키고 하이 전압(VDD)을 수신해 Q1 노드의 전압을 유지시킨다.
제 1 스타트 TFT(Ts1)는 스타트 펄스(Vst)에 의해 제어되고, 제 2 스타트 TFT(Ts2)와 Q1 노드 사이에 연결된다.
제 2 스타트 TFT(Ts2)는 스타트 펄스(Vst)에 의해 제어되고, 스타트 펄스(Vst)와 제 1 스타트 TFT(Ts1) 사이에 연결된다.
제 3 스타트 TFT(Ts3)는 Q1 노드에 의해 제어되고, 하이 전압(VDD)와 제 1 스타트 TFT(Ts1) 사이에 연결된다.
스타트 회로부(Ts)의 동작을 설명하기로 한다. 스타트 펄스(Vst)가 게이트 온 전압 레벨인 경우, 제 1 스타트 TFT(Ts1)과 제 2 스타트 TFT(Ts2)는 턴-온된다. 이에 따라 Q1 노드에는 스타트 펄스(Vst)가 인가된다. 즉, Q1 노드는 스타트 펄스(Vst)에 의해 충전된다. 또한, 제 3 스타트 TFT(Ts3)가 턴-온되며 이에 따라 하이 전압(VDD)가 Q1 노드에 연결됨으로써 다른 TFT에 의해 누설이 발생하더라도 하이 전압(VDD)에 의해 Q1 노드의 전압이 유지될 수 있다.
결과적으로, 스타트 회로부(Ts)의 동작에 의해 스타트 펄스(Vst)가 인가되는 경우 Q1 노드는 충전된다.
도 6은 본 발명에 따른 쉬프트 레지스터 내의 리셋 회로부를 설명하기 위한 도면이다.
본 발명에 따른 리셋 회로부(Tr)는 4개의 TFT(Tr1, Tr2, Tr3, Tr4)를 포함하고, Q1 노드에 충전된 전압을 로우 전압(VSS)로 방전시키고, Q1 노드의 전압을 로우 상태로 유지시킨다.
제 1 리셋 TFT(Tr1)는 리셋 펄스(Vrst)에 의해 제어되고 Q1 노드와 제 2 리셋 TFT(Tr2) 사이에 연결된다.
제 2 리셋 TFT(Tr2)는 리셋 펄스(Vrst)에 의해 제어되고 제 1 리셋 TFT(Tr1)와 로우 전압(VSS) 사이에 연결된다.
제 3 리셋 TFT(Tr3)는 QB 노드에 의해 제어되고 Q1 노드와 제 4 리셋 TFT(Tr4) 사이에 연결된다.
제 4 리셋 TFT(Tr4)는 QB 노드에 의해 제어되고 제 3 리셋 TFT(Tr3)와 로우 전압(VSS) 사이에 연결된다.
리셋 회로부(Tr)의 동작을 설명하기로 한다. 리셋 펄스(Vrst)가 게이트 온 전압 레벨인 경우, 제 1 리셋 TFT(Tr1)와 제 2 리셋 TFT(Tr2)가 턴-온된다. 이에 따라, Q1 노드는 제 1 리셋 TFT(Tr1)과 제 2 리셋 TFT(Tr2)를 통해 로우 전압(VSS)과 연결되고 Q1 노드에 충전된 전압은 방전된다. Q1 노드가 로우 전압 레벨인 경우, 인버터에 의해 QB 노드에는 하이 전압이 인가되고 이에 따라 제 3 리셋 TFT(Tr3)와 제 4 리셋 TFT(Tr4)가 턴-온된다. 이에 따라, Q1 노드는 제 3 리셋 TFT(Tr3)와 제 4 리셋 TFT(Tr4)를 통해 로우 전압(VSS)과 연결되므로, Q1 노드의 로우 전압 상태가 유지된다.
결과적으로, 리셋 회로부(Tr)의 동작에 의해 리셋 펄스(Vrst)가 인가되는 경우 Q1 노드는 충전된 전압이 방전되고 로우 상태가 유지된다.
도 7은 본 발명에 따른 쉬프트 레지스터 내의 인버터 회로부를 설명하기 위한 도면이다.
본 발명에 따른 인버터 회로부(INV)는 4개의 TFT(Ti1, Ti2, Ti3, Ti4)를 포함하고, Q1 노드와 QB 노드 사이의 전압 상태를 서로 반전시킨다.
제 1 인버터 TFT(Ti1)는 하이 전압(VDD)에 의해 제어되고 하이 전압(VDD)과 제 2 인버터 TFT(Ti2) 사이에 연결된다.
제 2 인버터 TFT(Ti2)는 Q1 노드에 의해 제어되고 제 1 인버터 TFT(Ti1)와 Q1 노드 사이에 연결된다.
제 3 인버터 TFT(Ti3)는 제 1 인버터 TFT(Ti1)의 출력(소스 노드)에 의해 제어되고, 하이 전압(VDD)과 QB 노드 사이에 연결된다.
제 4 인버터 TFT(Ti4)는 Q1 노드에 의해 제어되고, QB 노드와 로우 전압(VSS) 사이에 연결된다.
인버터 회로부(INV)의 동작을 설명하기로 한다. Q1 노드에 하이 전압이 인가되는 경우, 제 4 인버터 TFT(Ti4)는 턴-온된다. 이에 따라, QB 노드는 로우 전압(VSS)에 연결되므로 로우 전압이 인가된다. Q1 노드에 로우 전압이 인가되는 경우, 제 4 인버터 TFT(Ti4)는 턴-오프되고, 제 2 인버터 TFT(Ti2)도 턴-오프된다. 제 1 인버터 TFT(Ti1)은 턴-온되고 이에 의해 제 3 인버터 TFT(Ti3)가 턴-온되어 QB 노드는 하이 전압(VDD)에 연결되므로, 하이 전압이 인가된다.
결과적으로, 인버터 회로부(INV)는 Q1 노드와 QB 사이의 전압 상태를 서로 반전시킨다.
도 8은 본 발명에 따른 쉬프트 레지스터 내의 3개의 싱크 TFT 및 출력 회로부를 설명하기 위한 도면이다.
본 발명에 따른 쉬프트 레지스터 내의 3개의 TFT는 스타트 싱크 TFT(Tssync), 리셋 싱크 TFT(Trsync), QB 싱크 TFT(Tqbsync)를 포함한다. 또한, 본 발명에 따른 쉬프트 레지스터 내의 출력 회로부는 제 1 출력 회로부(OC1), 제 2 출력 회로부(OC2)를 포함한다.
3개의 싱크 TFT(Tssync, Trsync, Tqbsync)의 동작을 설명하기로 한다.
스타트 싱크 TFT(Tssync)는 스타트 펄스(Vst)에 의해 제어되고 Q1 노드와 Q2 노드 사이에 연결된다.
리셋 싱크 TFT(Trsync)는 리셋 펄스(Vrst)에 의해 제어되고 Q1 노드와 Q2 노드 사이에 연결된다.
QB 싱크 TFT(Tqbsync)는 QB 노드에 의해 제어되고 Q1 노드와 Q2 노드 사이에 연결된다.
스타트 펄스(Vst)가 게이트 온 전압 레벨인 경우 스타트 싱크 TFT(Tssync)는 턴온된다. 전술한 바와 같이, 스타트 펄스(Vst)가 게이트 온 전압 레벨인 경우 Q1 노드는 스타트 펄스(Vst)에 의해 충전되는데, 스타트 싱크 TFT(Tssync)가 턴-온되었으므로, Q1 노드에 연결된 Q2 노드는 Q1 노드와 동기화되어 충전된다.
리셋 펄스(Vrst)가 게이트 온 전압 레벨인 경우 리셋 싱크 TFT(Trsync)는 턴-온된다. 전술한 바와 같이, 리셋 펄스(Vrst)가 게이트 온 전압 레벨인 경우 Q1 노드에 충전된 전압은 방전되는데, 리셋 싱크 TFT(Trsync)가 턴-온되었으므로, Q1 노드에 연결된 Q2 노드는 Q1 노드와 동기화되어 방전된다.
QB 노드가 하이 전압인 경우 QB 싱크 TFT(Tqbsync)는 턴-온된다. 전술한 바와 같이, 리셋 펄스(Vrst)가 게이트 온 전압 레벨인 경우 리셋 싱크 TFT(Trsync)가 턴-온됨으로 인해 Q1 노드 및 Q2 노드는 방전된다. 한편, 리셋 펄스(Vrst)가 게이트 오프 전압 레벨인 경우에도 Q1 노드 및 Q2 노드의 방전을 유지시켜야 하는 시간 구간이 있으며, 이는 QB 싱크 TFT(Tqbsync)에 의해 구현된다. 구체적으로, 리셋 펄스(Vrst)가 인가되면 Q1 노드와 Q2 노드는 방전되어 로우 전압이 되고 인버터 회로부(INV)에 의해 QB 노드에는 하이 전압이 인가된다. QB 싱크 TFT(Tqbsync)의 게이트 전극은 QB 노드에 연결됨으로써 QB 싱크 TFT(Tqbsync)는 턴-온된된다. 이에 따라, Q1 노드와 Q2 노드는 QB 싱크 TFT(Tqbsync)에 의해 서로 연결되어 로우 전압이 유지될 수 있다. 즉, 리셋 싱크 TFT(Trsync)가 턴 온된 이후 턴-오프되는 구간(예컨대, 리셋 펄스(Vrst)가 게이트 온 전압 레벨로 된 이후 게이트 오프 전압 레벨로 된 구간)에서도 Q1 노드 및 Q2 노드의 연결이 유지된다. 즉, 리셋 펄스(Vrst)가 게이트 온 전압 레벨인 구간에서는 리셋 싱크 TFT(Trsync)가 턴-온되는 것에 의해 Q1 노드와 Q2 노드가 연결되고, 이후 리셋 펄스(Vrst)가 게이트 오프 전압 레벨로 변화된 구간에서는 QB 싱크 TFT(Tqbsync)가 턴-온되는 것에 의해 Q1 노드와 Q2 노드의 연결이 유지되어 Q1 노드와 Q2 노드는 동기화되어 로우 전압이 유지된다.
출력 회로부(OC1, OC2)의 동작을 설명하기로 한다.
제 1 출력 회로부(OC1)는 제 1 풀업 TFT(Tu1), 제 1 캐패시터(Cu1), 제 1 풀다운 TFT(Td1)를 포함한다. 제 1 풀업 TFT(Tu1)은 Q1 노드에 의해 제어되고, 제 1 클록(CLK1)과 제 1 출력(Vout1) 사이에 연결된다. 제 1 캐패시터(Cu1)은 제 1 풀업 TFT(Tu1)의 게이트 전극 및 소스 전극 사이에 연결된다. 제 1 풀다운 TFT(Td1)는 QB 노드에 의해 제어되고 로우 전압(VSS) 및 제 1 출력(Vout1) 사이에 연결된다. Q1 노드가 충전된 상태에서 제 1 풀업 TFT(Tu1)의 드레인 전극에 연결된 제 1 클록(CLK1)에 하이 전압이 인가되는 경우 제 1 출력(Vout1)에서는 출력이 발생한다. 이 경우, 제 1 클록(CLK1)이 하이 전압인 구간 동안에는 부트스트래핑 (Bootstrapping)이 일어나므로 Q1 노드에 충전된 전압이 상승한다. QB 노드에 하이 전압이 인가되는 경우 제 1 풀 다운 TFT(Td1)는 턴-온되고 이에 따라 출력(Vout1)에는 로우 전압(VSS)이 출력된다.
제 2 출력 회로부(OC2)는 제 2 풀업 TFT(Tu2), 제 2 캐패시터(Cu2), 제 2 풀다운 TFT(Td2)를 포함한다. 제 2 풀업 TFT(Tu2)은 Q2 노드에 의해 제어되고, 제 2 클록(CLK2)과 제 2 출력(Vout2) 사이에 연결된다. 제 2 캐패시터(Cu2)은 제 2 풀업 TFT(Tu2)의 게이트 전극 및 소스 전극 사이에 연결된다. 제 2 풀다운 TFT(Td2)는 QB 노드에 의해 제어되고 로우 전압(VSS) 및 제 2 출력(Vout2) 사이에 연결된다. Q2 노드가 충전된 상태에서 제 2 풀업 TFT(Tu2)의 드레인 전극에 연결된 제 2 클록(CLK2)에 하이 전압이 인가되는 경우 제 2 출력(Vout2)에서는 출력이 발생한다. 이 경우, 제 2 클록(CLK2)이 하이 전압인 구간 동안에는 부트스트래핑 (Boosttrapping)이 일어나므로 Q2 노드에 충전된 전압이 상승한다. QB 노드에 하이 전압이 인가되는 경우 제 2 풀 다운 TFT(Td2)는 턴-온되고 이에 따라 제 2 출력(Vout2)에는 로우 전압(VSS)이 출력된다.
도 9는 본 발명에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 10은 본 발명에 따른 쉬프트 레지스터의 동작을 설명하기 위한 타이밍도이다.
도 9 및 도 10을 참조하여 본 발명에 따른 쉬프트 레지스터의 동작을 설명하기로 한다.
제 1 클록(CLK1)은 게이트 온 전압 레벨과 게이트 오프 전압 레벨의 신호가 주기적으로 반복되는 신호이다. 예를 들어, 제 1 클록(CLK1)은 구간(1)과 구간(2)에서 게이트 오프 전압 레벨이고, 구간(3)에서 게이트 온 전압 레벨이다. 이후의 구간에서는 이와 같은 패턴이 반복된다.
제 2 클록(CLK2)은 게이트 온 전압 레벨과 게이트 오프 전압 레벨의 신호가 주기적으로 반복되는 신호이다. 예를 들어, 제 2 클록(CLK2)은 구간(2) 및 구간(3)에서 게이트 오프 전압 레벨이고, 구간(4)에서 게이트 온 전압 레벨이다. 이후의 구간에서는 이와 같은 패턴이 반복된다.
구간(1)에서 스타트 펄스(Vst)가 게이트 온 전압 레벨이다. 제 1 스타트 TFT(Ts1)과 제 2 스타트 TFT(Ts2)는 턴-온되고 이에 따라 Q1 노드에는 스타트 펄스(Vst)가 인가되며, 제 3 스타트 TFT(Ts3)는 턴-온된다. 또한, 스타트 싱크 TFT(Tssync)는 턴-온된다.
구간(2)에서 스타트 펄스(Vst)는 제 2 스타트 TFT(Ts2) 및 제 1 스타트 TFT(Ts2)을 통해 Q1 노드에 인가된다. 즉, 스타트 펄스(Vst)가 인가됨으로 인해 Q1 노드는 충전된다. 또한, 스타트 싱크 TFT(Tssync)는 턴-온됨으로 인해 Q1 노드에 연결된 Q2 노드는 Q1 노드와 동기화되어 충전된다.
구간(3)에서 제 1 클록(CLK1)은 게이트 온 전압 레벨이다. 구간(2)에서 Q1 노드는 충전된 상태이고 풀업 TFT(Tu1)의 드레인 전극에 연결된 제 1 클록(CLK1)에 게이트 온 레벨의 전압이 인가되었으므로 부트스트래핑이 일어나 Q1 노드에 충전된 전압은 상승하며 출력(Vout1)에서는 출력이 발생한다.
구간(4)에서 제 2 클록(CLK2)은 게이트 온 전압 레벨이다. 구간(3)에서 Q2 노드는 충전된 상태이고 풀업 TFT(Tu2)의 드레인 전극에 연결된 제 2 클록(CLK12)에 게이트 온 레벨의 전압이 인가되었으므로 부트스트래핑이 일어나 Q2 노드에 충전된 전압은 상승하며 출력(Vout2)에서는 출력이 발생한다.
구간(2) 내지 구간(4)에서 Q1 노드 및 Q2 노드는 하이 전압이므로, 인버터에 의해 QB 노드는 로우 전압이 된다.
구간(5)에서 리셋 펄스(Vrst)가 게이트 온 전압 레벨이다. 이에 따라 제 1 리셋 TFT(Tr1)와 제 2 TFT(Tr2)가 턴-온되고, Q1 노드는 제 1 리셋 TFT(Tr1)와 제 2 리셋 TFT(Tr2)를 통해 로우 전압(VSS)와 연결되며, Q1 노드에 충전된 전압은 방전된다. 한편, 인버터에 의해 QB 노드에는 하이 전압이 인가되고 이에 따라 제 3 리셋 TFT(Tr3)와 제 4 리셋 TFT(T4)가 턴-온되며, 이에 따라 Q1 노드는 제 3 TFT(Tr3)와 제 4 리셋 TFT(Tr4)를 통해 로우 전압(VSS)과 연결되므로 Q1 노드의 로우 전압 상태가 유지된다. 또한, 리셋 싱크 TFT(Trsync)는 턴-온되어 Q1 노드와 Q2 노드는 동기화되므로 Q2 노드도 역시 충전된 전압이 방전된다.
구간(6), 구간(7)에서 QB 노드는 하이 전압이 유지된다. QB 싱크 TFT(Tqbsync)는 턴-온되어 있고 Q1 노드와 Q2 노드의 연결이 유지된다. 이에 따라, Q1 노드와 Q2 노드는 제 3 리셋 TFT(Tr3)와 제 4 리셋 TFT(T4)를 통해 로우 전압(VSS)와 연결이 유지되므로 그 전압 상태는 안정적으로 로우 전압 상태를 유지할 수 있다.
스타트 싱크 TFT(Tssync)의 온/오프 동작 특성은, 스타트 펄스(Vst)가 게이트 온 전압 레벨인 구간(1)에서 턴-온되고, 스타트 펄스(Vst)가 게이트 오프 전압 레벨인 구간(2) 내지 구간(7)에서는 턴-오프된다. 구간(1)에서 스타트 싱크 TFT(Tssync)에 의해 Q1 노드와 Q2 노드가 동기화되므로 구간(2)에서 Q1 노드와 Q2 노드는 동기화되어 전압이 충전된다.
리셋 싱크 TFT(Trsync)의 온/오프 동작 특성은, 리셋 펄스(Vrst)가 게이트 온 전압 레벨인 구간(5)에서 턴-온되고, 리셋 펄스(Vrst)가 게이트 오프 전압 레벨인 구간(1),(2),(3),(4),(6),(7)에서 턴-오프된다. 구간(5)에서 리셋 싱크 TFT(Trsync)에 의해 Q1 노드와 Q2 노드가 동기화되므로 Q 1 노드와 Q2 노드는 충전된 전압이 동기화되어 방전된다.
QB 싱크 TFT(Tqbsync)의 온-오프 동작 특성은, QB 노드가 하이 전압인 구간(5),(6),(7)에서 턴-온되고, QB 노드가 로우 전압인 구간(1),(2),(3),(4)에서 턴-오프된다. 구간(6),(7)에서 QB 싱크 TFT(Tqbsync)에 의해 Q1 노드와 Q2 노드가 동기화되므로 Q1 노드와 Q2 노드는 로우 전압으로 방전된 상태가 안정적으로 유지된다.
도 11은 본 발명에 따른 Q1 노드와 Q2 노드의 전압을 설명하기 위한 도면이다.
도 11을 참조하면, Q1 노드의 전압은 구간(2)에서 상승하고 구간(3)에서 부트스트래핑된다. Q2 노드의 전압은 구간(2)에서 상승하고 구간(4)에서 부트스트래핑된다. 이는 도 9 및 도 10을 참조한 바와 같다.
경우에 따라서, 부트스트래핑에 의해 Q1 노드 전압이 상승하는 크기(d1)는 부트스트래핑에 의해 Q2 노드 전압이 상승하는 크기(d2)보다 작을 수 있다. 이는 도 9에 도시된 바와 같이 Q1 노드를 중심으로 스타트 회로부(Ts), 리셋 회로부(Tr), 인버터 회로부(INV)를 구성하고, Q2 노드를 Q1 노드에 연결하는 방식으로 구현하였기 때문이다. 즉, 컴포넌트들과 직접적으로 연결된 Q1 노드의 캐패시턴스와 컴포넌트들과 간접적으로 연결된 Q2 노드의 캐패시턴스가 상이하기 때문에 부트스트래핑의 수준이 다르기 때문이다.
이러한 점을 보완하기 위해 본 발명의 실시예에 따르면 출력회로부(OC)에 연결된 캐패시터(Cu1, Cu2)의 용량을 다르게 설정할 수 있다. 예를 들면, 부트스트래핑 수준이 낮은 Q1 노드에 연결된 출력회로부(OC1)의 제 1 캐패시터(Cu1)의 용량을 부트스트래핑 수준이 높은 Q2 노드에 연결된 출력회로부(OC2)의 제 2 캐패시터(Cu2)의 용량 보다 더 크게 설정할 수 있다. 이 실시예에 따르면, 도 11에서 발생하는 Q1 및 Q2의 부트스트래핑 수준 차이를 감소시킬 수 있다.
이러한 점을 보완하기 위해 본 발명의 다른 실시에에 따르면 부트스트래핑 수준이 높은 Q2 노드에 캐패시터를 추가할 수 있다. 즉, 컴포넌트들에 간접적으로만 연결되어 잇는 Q2 노드에 직접적으로 연결된 캐패시터를 추가할 수 있다. 이 실시예에 따르면, 도 11에서 발생하는 Q1 및 Q2의 부트스트래핑 수준 차이를 감소시킬 수 있다.
TC: 타이밍 컨트롤러
DD: 데이터 드라이버
GD: 게이트 드라이버
PANEL: 표시패널
PXL: 픽셀
Tssync: 스타트 싱크 TFT
Trsync: 리셋 싱크 TFT
Tqbsync: QB 싱크 TFT

Claims (13)

  1. 쉬프트 레지스터를 포함하는 표시장치로서,
    스타트 펄스를 입력받는 스타트 회로부;
    리셋 펄스를 입력받는 리셋 회로부;
    상기 스타트 회로부에 의해 전압이 인가되고, 상기 리셋 회로부에 의해 전압이 방전되는 Q1 노드 및 Q2 노드;
    상기 Q1 노드 및 상기 Q2 노드에 인가된 전압을 반전시켜 QB 노드에 출력하는 인버터 회로부;
    상기 Q1 노드에 의해 제 1 출력을 출력하는 제 1 출력 회로부; 및
    상기 Q2 노드에 의해 제 2 출력을 출력하는 제 2 출력 회로부;를 포함하고,
    상기 스타트 펄스에 의해 제어되고, 상기 Q1 노드 및 상기 Q2 노드 사이에 연결되는 스타트 싱크 TFT를 더 포함하는,
    쉬프트 레지스터를 포함하는 표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 스타트 펄스가 게이트 온 전압 레벨인 경우, 상기 스타트 싱크 TFT가 턴-온되고 상기 Q1 노드 및 상기 Q2 노드는 동기화되어 상기 스타트 회로부에 의해 전압이 충전되는,
    쉬프트 레지스터를 포함하는 표시장치.
  4. 쉬프트 레지스터를 포함하는 표시장치로서,
    스타트 펄스를 입력받는 스타트 회로부;
    리셋 펄스를 입력받는 리셋 회로부;
    상기 스타트 회로부에 의해 전압이 인가되고, 상기 리셋 회로부에 의해 전압이 방전되는 Q1 노드 및 Q2 노드;
    상기 Q1 노드 및 상기 Q2 노드에 인가된 전압을 반전시켜 QB 노드에 출력하는 인버터 회로부;
    상기 Q1 노드에 의해 제 1 출력을 출력하는 제 1 출력 회로부; 및
    상기 Q2 노드에 의해 제 2 출력을 출력하는 제 2 출력 회로부;를 포함하고,
    상기 리셋 펄스에 의해 제어되고, 상기 Q1 노드 및 상기 Q2 노드 사이에 연결되는 리셋 싱크 TFT를 더 포함하는,
    쉬프트 레지스터를 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 리셋 펄스가 게이트 온 전압 레벨인 경우, 상기 리셋 싱크 TFT가 턴-온되고 상기 Q1 노드 및 상기 Q2 노드는 동기화되어 상기 리셋 회로부에 의해 전압이 방전되는,
    쉬프트 레지스터를 포함하는 표시장치.
  6. 쉬프트 레지스터를 포함하는 표시장치로서,
    스타트 펄스를 입력받는 스타트 회로부;
    리셋 펄스를 입력받는 리셋 회로부;
    상기 스타트 회로부에 의해 전압이 인가되고, 상기 리셋 회로부에 의해 전압이 방전되는 Q1 노드 및 Q2 노드;
    상기 Q1 노드 및 상기 Q2 노드에 인가된 전압을 반전시켜 QB 노드에 출력하는 인버터 회로부;
    상기 Q1 노드에 의해 제 1 출력을 출력하는 제 1 출력 회로부; 및
    상기 Q2 노드에 의해 제 2 출력을 출력하는 제 2 출력 회로부;를 포함하고,
    상기 QB 노드에 의해 제어되고, 상기 Q1 노드 및 상기 Q2 노드 사이에 연결되는 QB 싱크 TFT를 더 포함하는,
    쉬프트 레지스터를 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 인버터 회로부에 의해 상기 QB 노드에 게이트 온 전압 레벨이 인가되는 경우, 상기 QB 싱크 TFT가 턴-온되고 상기 Q1 노드 및 상기 Q2 노드는 동기화되어 상기 리셋 회로부에 의해 로우 전압 상태가 유지되는,
    쉬프트 레지스터를 포함하는 표시장치.
  8. 제 1 항에 있어서,
    상기 스타트 회로부는:
    상기 스타트 펄스에 의해 제어되고 상기 Q1 노드에 연결되는 제 1 스타트 TFT;
    상기 스타트 펄스에 의해 제어되고 상기 스타트 펄스 및 상기 제 1 스타트 TFT 사이에 연결되는 제 2 스타트 TFT; 및
    상기 Q1 노드에 의해 제어되고 하이 전압 및 상기 제 1 스타트 TFT 사이에 연결되는 제 3 스타트 TFT;를 포함하는,
    쉬프트 레지스터를 포함하는 표시장치.
  9. 제 1 항에 있어서,
    상기 리셋 회로부는:
    상기 리셋 펄스에 의해 제어되고 상기 Q1 노드에 연결되는 제 1 리셋 TFT;
    상기 리셋 펄스에 의해 제어되고 상기 제 1 리셋 TFT 및 로우 전압 사이에 연결되는 제 2 리셋 TFT;
    상기 QB 노드에 의해 제어되고 상기 Q1 노드에 연결되는 제 3 리셋 TFT; 및
    상기 QB 노드에 의해 제어되고 상기 제 3 리셋 TFT 및 상기 로우 전압 사이에 연결되는 제 4 리셋 TFT;를 포함하는
    쉬프트 레지스터를 포함하는 표시장치.
  10. 제 1 항에 있어서,
    상기 인버터 회로부는:
    하이 전압에 의해 제어되고 상기 하이 전압에 연결되는 제 1 인버터 TFT;
    상기 Q1 노드에 의해 제어되고 상기 제 1 인버터 및 상기 Q1 노드 사이에 연결되는 제 2 인버터 TFT;
    상기 제 1 인버터 TFT의 출력에 의해 제어되고 상기 하이 전압 및 상기 QB 노드 사이에 연결되는 제 3 인버터 TFT; 및
    상기 Q1 노드에 의해 제어되고 상기 QB 노드 및 로우 전압 사이에 연결되는 제 4 인버터 TFT;를 포함하는,
    쉬프트 레지스터를 포함하는 표시장치.
  11. 제 1 항에 있어서,
    상기 제 1 출력 회로부는: 상기 Q1 노드에 의해 제어되고 제 1 클록 및 제 1 출력 사이에 연결되는 제 1 풀업 TFT; 상기 제 1 풀업 TFT의 게이트 전극 및 소스 전극 사이에 연결되는 제 1 캐패시터; 및 상기 QB 노드에 의해 제어되고 로우 전압 및 상기 제 1 출력 사이에 연결되는 제 1 풀다운 TFT를 포함하고,
    상기 제 2 출력 회로부는: 상기 Q2 노드에 의해 제어되고 제 2 클록 및 제 2 출력 사이에 연결되는 제 2 풀업 TFT; 상기 제 2 풀업 TFT의 게이트 전극 및 소스 전극 사이에 연결되는 제 2 캐패시터; 및 상기 QB 노드에 의해 제어되고 상기 로우 전압 및 상기 제 2 출력 사이에 연결되는 제 2 풀다운 TFT를 포함하는,
    쉬프트 레지스터를 포함하는 표시장치.
  12. 제 11 항에 있어서,
    상기 제 1 캐패시터의 용량은 상기 제 2 캐패시터의 용량보다 더 큰,
    쉬프트 레지스터를 포함하는 표시장치.
  13. 제 11 항에 있어서,
    상기 Q2 노드에 추가 캐패시터가 연결되는,
    쉬프트 레지스터를 포함하는 표시장치.


KR1020180132264A 2018-10-31 2018-10-31 쉬프트 레지스터를 포함하는 표시장치 KR102653576B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180132264A KR102653576B1 (ko) 2018-10-31 2018-10-31 쉬프트 레지스터를 포함하는 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180132264A KR102653576B1 (ko) 2018-10-31 2018-10-31 쉬프트 레지스터를 포함하는 표시장치

Publications (2)

Publication Number Publication Date
KR20200049251A KR20200049251A (ko) 2020-05-08
KR102653576B1 true KR102653576B1 (ko) 2024-04-03

Family

ID=70677135

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180132264A KR102653576B1 (ko) 2018-10-31 2018-10-31 쉬프트 레지스터를 포함하는 표시장치

Country Status (1)

Country Link
KR (1) KR102653576B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230145637A (ko) 2022-04-08 2023-10-18 삼성디스플레이 주식회사 주사 구동부

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101020627B1 (ko) * 2008-12-18 2011-03-09 하이디스 테크놀로지 주식회사 액정표시장치의 구동회로
KR101768485B1 (ko) * 2011-04-21 2017-08-31 엘지디스플레이 주식회사 쉬프트 레지스터
KR102385624B1 (ko) * 2014-05-02 2022-04-13 엘지디스플레이 주식회사 쉬프트 레지스터 및 그를 이용한 표시 장치
KR102266207B1 (ko) * 2014-10-22 2021-06-17 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR102268519B1 (ko) * 2014-12-10 2021-06-24 엘지디스플레이 주식회사 두얼 출력 gip 구조
KR102316561B1 (ko) * 2015-07-31 2021-10-25 엘지디스플레이 주식회사 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치

Also Published As

Publication number Publication date
KR20200049251A (ko) 2020-05-08

Similar Documents

Publication Publication Date Title
EP3828875B1 (en) Shift register unit and driving method therefor, gate driving circuit and display apparatus
KR102437170B1 (ko) 게이트 구동 회로 및 이를 구비한 평판 표시 장치
KR102268965B1 (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
US11024245B2 (en) Gate driver and display device using the same
KR20230106558A (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
KR20190061356A (ko) Oled 표시패널
US10446070B2 (en) Display device, scan driver, and method of manufacturing the same
KR102562947B1 (ko) 게이트 구동 회로와 이를 이용한 표시장치
KR20160000097A (ko) 스캔 구동부 및 이를 이용한 표시장치
US20160180817A1 (en) Gate driver and display apparatus having the same
US10217426B2 (en) Display device
KR102054682B1 (ko) 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
KR20230110687A (ko) 게이트 구동 회로와 이를 이용한 표시장치
KR20140036729A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR102312287B1 (ko) 주사 구동부 및 이를 이용한 표시장치
KR20140136254A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR20160092607A (ko) 쉬프트 레지스터 및 이를 이용한 액정표시장치
KR20160019301A (ko) 쉬프트 레지스터 및 그를 이용한 표시 장치
CN113129840B (zh) 栅极驱动电路和包括该栅极驱动电路的图像显示装置
KR102653576B1 (ko) 쉬프트 레지스터를 포함하는 표시장치
CN108615494A (zh) 移位寄存器和包括移位寄存器的栅极驱动器及显示装置
KR20140131448A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR102578709B1 (ko) 인버터를 포함하는 표시장치
KR20190061357A (ko) Oled 표시패널
KR102222277B1 (ko) 표시장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20181031

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210810

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20181031

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230729

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20240115

PG1601 Publication of registration