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KR102268519B1 - 두얼 출력 gip 구조 - Google Patents

두얼 출력 gip 구조 Download PDF

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KR102268519B1
KR102268519B1 KR1020140177395A KR20140177395A KR102268519B1 KR 102268519 B1 KR102268519 B1 KR 102268519B1 KR 1020140177395 A KR1020140177395 A KR 1020140177395A KR 20140177395 A KR20140177395 A KR 20140177395A KR 102268519 B1 KR102268519 B1 KR 102268519B1
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output terminal
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엘지디스플레이 주식회사
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Abstract

본 발명은 GIP(gate in panel)의 면적을 줄여 좁은 베젤(Narrow Bezel)를 확보할 수 있는 두얼 출력 GIP 구조에 관한 것으로, 다수의 스테이지들을 포함하는 쉬프트 레지스터를 구비하고, 각 스테이지는 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 적어도 5개의 클럭 펄스와, 전단 스테이지의 제 1 및 제 2 출력단으로부터 출력된 2개의 스캔 펄스 또는 2개의 스타트 펄스와, 다음단 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스를 수신하여, 2개의 스캔 펄스를 출력함을 특징으로 한 것이다.

Description

두얼 출력 GIP 구조{Gate In Panel structure for dual output}
본 발명은 표시 장치에 관한 것으로, 특히 GIP(gate in panel)의 면적을 줄여 좁은 베젤(Narrow Bezel)를 확보할 수 있는 두얼 출력 GIP 구조에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도이다.
일반적으로, 액정 표시장치는, 도 1에 도시한 바와 같이, 영상을 표시하는 액정패널(2)과, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)와, 상기 액정패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하는 데이터 드라이버(4)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(GCS,DCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 각각 제어하는 타이밍 컨트롤러(8)를 구비한다.
액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인들(DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 상기 박막트랜지스터와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 상기 박막트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다. 상기 박막트랜지스터는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소 전극에 공급한다.
상기 액정 커패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 인가되는 공통전압(SVcom)과의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 이때, 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성될 수 있으며, 박막트랜지스터의 소스 전극과 게이트 라인(GL) 간에는 기생 커패시터(Cgs)가 더 형성되기도 한다.
상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS), 예를 들어, 소스 스타트 신호(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 및 인버젼 신호(Pol Signal) 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 데이터(Data)를 아날로그 전압 즉, 영상신호로 변환한다. 구체적으로, 데이터 드라이버(4)는 SSC에 따라 타이밍 컨트롤러(8)를 통해 정렬된 데이터(Data)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다.
상기 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS)에 따라 각 게이트 라인들(GL1 내지 GLn)을 순차 구동하게 된다. 구체적으로, 게이트 드라이버(4)는 게이트 제어신호(GCS)인 게이트 스타트 신호(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 게이트 하이 전압(VGH) 레벨의 스캔 펄스가 순차적으로 공급되도록 구동한다. 그리고 스캔 펄스가 공급되지 않는 나머지 기간에는 게이트 로우 전압 공급되도록 한다.
상기 타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB) 및 복수의 동기신호들(DCLK,Hsync,Vsync,DE)에 따라 데이터 드라이버(4)와 게이트 드라이버(6)를 각각 제어한다. 구체적으로, 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 액정패널(2)의 구동에 알맞도록 정렬하여 데이터 드라이버(4)에 공급한다. 그리고 외부로부터 입력되는 동기신호 즉, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync,Vsync) 중 적어도 하나를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하고, 이를 게이트 드라이버(6)와 데이터 드라이버(4)에 각각 공급한다.
상기 게이트 드라이버(6)는 상술한 바와 같은 스캔 펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
상기 쉬프트 레지스터는 타이밍 컨트롤러로부터 제공된 복수개의 클럭 펄스들을 근거로 상기 각 게이트 라인(GL1 내지 GLn)에 스캔 펄스를 순차적으로 출력하는 다수의 스테이지들을 포함한다.
상기 쉬프트 레지스터는 표시패널에 내장될 수 있다. 즉, 표시패널은 화상을 표시하기 위한 표시부와 이 표시부를 둘러싸는 비표시부를 갖는데, 쉬프트 레지스터(SR)는 비표시부에 내장될 수 있다(GIP).
상기 각 스테이지로부터 발생된 스캔 펄스는 어느 하나의 게이트 라인에 공급될 뿐만 아니라, 후단 스테이지 및 전단 스테이지들 중 적어도 하나로 공급된다.
상기 각 스테이지는 스캔 펄스를 출력하기 위한 풀업 스위칭소자 및 풀다운 스위칭소자를 포함하는 복수개의 트랜지스터와 한개의 부트스트램핑 커패시터를 포함하여 구성된다.
도 2는 7개의 스위칭소자(T1, T3c, T3n, T3r, T6, T7c, T7d)와 하나의 브트스트램핑 커패시터(CB)로 구성된 종래의 스테이지의 회로도이다.
즉, n번째 스테이지는, 도 2에 도시한 바와 같이, (n-2)번째 스테이지로부터 출력된 스캔 펄스{Gout(n-2)}에 따라 제어되어 상기 스캔 펄스{Gout(n-2)}를 세트 노드(Q)에 충전하는 제 1 스위칭소자(T1)와, n+2번째 스테이지로부터 출력된 스캔 펄스{Gout(n+2}에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 2 스위칭소자(T3n)와, 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n-1)}에 따라 제어되어 (n-1)번째 스테이지로부터 출력된 스캔 펄스{Gout(n-1)}를 상기 세트 노드(Q)에 충전하는 제 3 스위칭소자(T3c)와, 리셋 신호(Reset)에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 4 스위칭소자(T3r)와, 상기 Q노드의 전압을 부트스트램핑하는 커패시터(CB)와, 상기 세트 노드(Q)의 전압에 따라 제어되어 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n)}를 출력단으로 출력하는 제 5 스위칭소자(T6)와, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n+2)}에 따라 제어되어 상기 출력단을 방전시키는 제 6 스위칭소자(T7c)와, 상기 출력단의 전압에 따라 제어되어 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n)}를 스캔 펄스로서 출력단으로 출력하는 제 7 스위칭소자(T7d)를 구비하여 구성된다.
이와 같이 구성된 종래의 n번째 스테이지의 동작을 설명하면 다음과 같다.
도 3은 종래의 스테이지의 입출력 파형 타이밍도이다.
(n-2)번째 스테이지로부터 출력된 스캔 펄스{Gout(n-2)}의 하이 펄스가 제 1 스위칭소자(T1)에 입력되면, 상기 제 1 스위칭소자(T1)는 턴온되어 상기 스캔 펄스{Gout(n-2)}를 세트 노드(Q)에 충전한다. 그리고, 서로 다른 위상을 갖는 복수개의 클럭 펄스 중 하나의 클럭 펄스{CLK(n+2)}의 하이 펄스가 상기 제 6 스위칭소자(T7c)에 입력되면 상기 제 6 스위칭소자(T7c)가 턴온되어 출력단을 방전시킨다.
이와 같은 상태에서, 상기 제 3 스위칭소자(T3c)에 서로 다른 위상을 갖는 복수개의 클럭 펄스 중 하나의 클럭 펄스{CLK(n-1)}와 n-1번째 스테이지로부터 출력된 스캔 펄스{Gout(n-1)}가 입력되고, 상기 클럭 펄스{CLK(n-1)}의 하이 구간에 상기 제 3 스위칭소자(T3c)가 턴온되어 상기 세트 노드(Q)에 상기 스캔 펄스{Gout(n-1)}를 충전한다. 그러면 상기 상기 세트 노드(Q)는 하이 상태를 유지한다.
상기 세트 노드(Q)가 하이 상태를 유지하면, 제 5 스위칭소자(T6)가 턴온되고 커패시터(CB)에 의해 부트스트램핑되며, 상기 제 5 스위칭소자(T6)의 소오스 단자에 입력된 서로 다른 위상을 갖는 복수개의 클럭 펄스 중 하나의 클럭 펄스{CLK(n)}가 출력단으로 출력된다. 이 때 상기 제 7 스위칭소자(T7d)도 턴온되어 클럭 펄스{CLK(n)}가 스캔 펄스{Gout(n)}로서 출력단으로 출력된다.
그리고, 리셋 신호에 의해 제 4 스위칭소자(T3r)가 턴온되어 상기 세트 노드(Q)를 방전시킴과 동시에, 복수개의 클럭 펄스 중 하나의 클럭 펄스{CLK(n+2)}가 제 6 스위칭소자(T7c)에 입력되면 상기 제 6 스위칭소자(T7c)도 턴온되어 상기 출력단을 방전시킨다.
상기에서, 상기 제 5 스위칭소자(T6)의 기생 커패시터의 커패시티 커플링(Capacitive coupling)에 의해 상기 세드 노드(Q)에 리플(ripple)이 발생될 수 있다. 그러나 상기 커패시터(CB)에 의해 상기 세트 노드(Q)의 리플 발생이 방지된다.
상기와 같은 동작에 의해, 종래의 각 스테이지는 다수의 클럭 펄스들, 전단 및 후단의 스테이지에서 출력된 스캔 펄스에 따라 제어되어 하나의 스캔 펄스를 출력한다.
그러나, 이와 같은 종래의 GIP 구조에서는 다음과 같은 문제점이 있었다.
즉, 상술한 바와 같이, 각 스테이지가 다수의 스위칭소자 및 부트스트램핑 커패서터로 구성되므로 GIP의 면적이 크고, 더불어 베젤도 커지게 된다. 특히 상기 부트스트램핑 커패서터는 약 2pF 내지 3pF 정도의 커패시턴스를 갖어야 하기 때문에 GIP 내에서 약 15%의 면적을 차지하게 되므로, GIP의 면적이 커지게 되고, 더불어 좁은 베젤 구현에 한계가 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 면적을 많이 차지하는 부트스트램핑 커패시터를 사용하지 않고, 하나의 스테이지에서 두개의 스캔 펄스가 출력되도록 하여 GIP 면적을 줄이고, 더불어 좁은 베젤을 구현할 수 있는 두얼 출력 GIP 구조를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 두얼 출력 GIP 구조는, 다수의 스테이지들을 포함하는 쉬프트 레지스터를 구비하고, 각 스테이지는 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 적어도 5개의 클럭펄스와, 전단 스테이지의 제 1 및 제 2 출력단으로부터 출력된 2개의 스캔 펄스 또는 2개의 스타트 펄스와, 다음단 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스를 수신하여, 2개의 스캔 펄스를 출력함에 그 특징이 있다.
여기서, 각 스테이지는, 전단 스테이지의 제 1 및 제 2 출력단으로부터 출력된 2개의 스캔 펄스 및 후단 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스, 또는 게이트 스타트 펄스와, 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 적어도 3개의 클럭 펄스를 수신하여 세트 노드(Q)를 제어하는 세트 노드 제어부와,상기 세트 노드의 상태에 따라 제어되어 상기 복수개의 클럭 펄스들 중 적어도 하나의 클럭 펄스를 제 1 스캔 펄스로 출력하는 제 1 출력부와, 상기 세트 노드의 상태에 따라 제어되어 상기 복수개의 클럭 펄스들 중 적어도 하나의 클럭 펄스를 제 2 스캔 펄스로 출력하는 제 2 출력부를 구비하여 구성됨을 특징으로 한다.
n번째 스테이지의 상기 세트 노드 제어부는, 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 제 1 클럭 펄스에 의해 제어되어 (n-1)번째 스테이지의 제 2 출력단으로부터 출력된 스캔 펄스를 상기 세트 노드(Q)에 충전하는 제 1 스위칭소자와, (n+2)번째 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 2 스위칭소자와, 리셋 신호(Reset)에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 3 스위칭소자와, (n-1)번째 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스와 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 2개의 클럭 펄스에 따라 제어되어 상기 세트 노드의 리플을 방지하는 PD 노드 제어부를 구비하여 구성됨을 특징으로 한다.
상기 PD 노드 제어부는, 일측 전극에는 상기 (n-1)번째 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스가 입력되고 타측 전극은 PD노드에 연결되는 제 1 커패시터와, 일측 전극에는 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스 중 제 2 클럭 펄스가 입력되고 타측 전극은 상기 PD노드에 연결되는 제 2 커패시터와, 상기 PD 노드의 전압에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 4 스위칭소자와, 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스 중 제 3 클럭 펄스에 의해 제어되어 상기 PD 노드를 방전시키는 제 5 스위칭소자를 구비하여 구성됨을 특징으로 한다.
상기 제 3 스위칭소자는, 상기 리셋 신호 대신에, 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 어느 하나의 클럭 신호에 의해 제어됨을 특징으로 한다.
상기 n번째 스테이지의 상기 제 1 출력부는, 상기 세트 노드의 전압에 따라 제어되어 상기 서로 다른 위상을 갖는 다수의 클럭 펄스들 중 제 4 클럭 펄스를 제 1 스캔 신호로서 제 1 출력단으로 출력하는 제 6 스위칭소자와, 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 제 3 클럭 펄스에 따라 제어되어 상기 제 1 출력단을 방전시키는 제 7 스위칭소자를 구비함을 특징으로 한다.
상기 n번째 스테이지의 상기 제 1 출력부는, 상기 제 1 출력단의 전압에 따라 제어되어 상기 제 4 클럭 펄스를 제 1 출력단으로 출력하는 제 8 스위칭소자를 더 구비함을 특징으로 한다.
상기 n번째 스테이지의 상기 제 2 출력부는, 상기 세트 노드(Q)의 전압에 따라 제어되어 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 제 2 클럭 펄스를 제 2 스캔 펄스로서 제 2 출력단으로 출력하는 제 9 스위칭소자와, 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 제 5 클럭 펄스에 따라 제어되어 상기 제 2 출력단을 방전시키는 제 10 스위칭소자를 구비함을 특징으로 한다.
상기 n번째 스테이지의 상기 제 2 출력부는, 상기 제 2 출력단의 전압에 따라 제어되어 상기 제 2 클럭 펄스를 제 2 출력단으로 출력하는 제 11 스위칭소자를 더 구비함을 특징으로 한다.
싱기와 같은 특징을 갖는 본 발명에 따른 두얼 출력 GIP 구조에 있어서는 다음가 같은 효과가 있다.
첫째, 본 발명에 따른 두얼 출력 GIP 구조는 하나의 스테이지에서 2개의 스캔 펄스를 출력하므로 GIP의 사이즈를 줄일 수 있고, 더불어 좁은 베젤을 구현할 수 있다.
둘째, 종래의 GIP 구조에서는 2pF 내지 3pF 용량의 부트스트램핑 커패시터를 사용하였지만, 본 발명에 따른 두얼 출력 GIP 구조에서는 상기 부트스트램핑 커패시터를 사용하지 않고 상기 부트스트램핑 커패시터의 약 1/10 정도의 크기인 커패시터를 2개 사용하여 세트 노드의 리플을 방지하므로 GIP의 사이즈를 줄일 수 있고, 더불어 좁은 베젤을 구현할 수 있다.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성도
도 2는 종래의 스테이지의 회로도
도 3은 종래의 스테이지의 입출력 파형 타이밍도
도 4는 본 발명에 따른 쉬프트 레지스터의 구성도
도 5는 본 발명에 따른 스테이지의 회로도
도 6은 본 발명에 따른 n번째 스테이지의 입출력 파형 타이밍도
도 7은 본 발명에 따른 n번째 스테이지의 PD 노드에 의한 커패시턴스의 커플잉 상쇄를 설명하기 위한 타이밍도
상기와 같은 특징을 갖는 본 발명에 따른 분할 구동용 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 쉬프트 레지스터의 구성도이다.
본 발명에 따른 쉬프트 레지스터는, 도 4에 도시된 바와 같이, 다수의 스테이지들(... ST_n-1 내지 ST_n+2)을 포함한다.
각 스테이지는 2개의 출력단(제 1 출력단 및 제 2 출력단)을 구비하여 독립적으로 2개의 스캔 펄스를 출력한다.
각 스테이지는 복수개의 클럭 펄스들(CLK1 내지 CLK6)중 적어도 5개의 클럭펄스와, 전단 스테이지의 제 1 및 제 2 출력단으로부터 출력된 2개의 스캔 펄스(또는 2개의 스타트 펄스(Vst, Vst1))와, 다음단 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스를 수신한다.
즉, n번째 스테이지(ST_n)는 복수개의 클럭 펄스들(CLK1 내지 CLK6)중 적어도 5개의 클럭 펄스와, n-1번째 스테이지(ST_n-1)의 제 1 및 제 2 출력단으로부터 출력된 2개의 스캔 펄스{Gout(2n-2) 및 Gout(2n-1)}와, n+2번째 스테이지(ST_n+2)의 제 1 출력단으로부터 출력된 스캔 펄스{Gout(2n+4)}를 수신한다.
도 5는 본 발명의 제 1 실시예에 따른 어느 하나의 스테이지의 구성을 나타낸 도면이다.
각 스테이지는, 도 5에 도시한 바와 같이, 전단 스테이지의 제 1 및 제 2 출력단으로부터 출력된 2개의 스캔 펄스 및 후단 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스, 또는 게이트 스타트 펄스, 그리고 복수개의 클럭 펄스들(CLK1 내지 CLK6)중 적어도 3개의 클럭 펄스를 수신하여 세트 노드를 제어하는 세트 노드(Q node) 제어부(10)와, 상기 세트 노드의 상태에 따라 제어되어 상기 복수개의 클럭 펄스들(CLK1 내지 CLK6)중 적어도 하나의 클럭 펄스를 제 1 스캔 펄스로 출력하는 제 1 출력부(20), 그리고 상기 세트 노드의 상태에 따라 제어되어 상기 복수개의 클럭 펄스들(CLK1 내지 CLK6)중 적어도 하나의 클럭 펄스를 제 2 스캔 펄스로 출력하는 제 2 출력부(30)를 구비하여 구성된다.
상기 각 스테이지(n번째 스테이지)의 상기 세트 노드(Q node) 제어부(10)는 종래와 다르게 부트스트랩핑 커패시터를 사용하지 않는다. 대신에, (n-1)번째 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스{Gout(2n-2)}와 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 2개의 클럭 펄스{CLK(n+1), CLK(n+3)}}에 따라 제어되어 상기 세트 노드의 리플을 방지하는 PD 노드 제어부(11)를 더 구비한다. 상기 PD 노드부(11)는 세트 노드의 리플(ripple)을 방지하기 위한 PD노드(PD), 및 상기 부트스트랩핑 커패시터의 1/10 크기인 제 1 및 제 2 커패시터(Cout, Cpd) 등으로 구성된다.
즉, n번째 스테이지(ST_n)의 상기 세트 노드(Q node) 제어부(10)는, 서로 다른 위상을 나타내는 다수의 클럭 펄스 중 어느 하나의 클럭 펄스{CLK(n-1)}에 의해 제어되어 (n-1)번째 스테이지(ST_n-1)의 제 2 출력단으로부터 출력된 스캔 펄스{Gout(2n-1)}를 세트 노드(Q)에 충전하는 제 1 스위칭소자(T3C)와, (n+2)번째 스테이지(ST_n+2)의 제 1 출력단으로부터 출력된 스캔 펄스{Gout(2n+4)}에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 2 스위칭소자(T3n)와, 리셋 신호(Reset)에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 3 스위칭소자(T3r)와, 일측 전극에는 (n-1)번째 스테이지(ST_n-1)의 제 1 출력단으로부터 출력된 스캔 펄스{Gout(2n-2)}가 입력되고 타측 전극은 상기 PD노드(PD)에 연결되는 제 1 커패시터(Cout)와, 일측 전극에는 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스 중 어느 하나의 클럭 펄스{CLK(n+1)}가 입력되고 타측 전극은 상기 PD노드(PD)에 연결되는 제 2 커패시터(Cpd)와, 상기 PD 노드(PD)의 전압에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 4 스위칭소자(T2)와, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스 중 어느 하나의 클럭 펄스{CLK(n+3)}에 의해 제어되어 상기 PD 노드(PD)를 방전시키는 제 5 스위칭소자(T1)를 구비하여 구성된다.
여기서, 상기 제 3 스위칭소자(T3r)의 게이트 전극에 인가되는 상기 리셋 신호(Reset) 대신에 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n+4)}를 이용할 수도 있다.
상기 n번째 스테이지(ST_n)의 상기 제 1 출력부(20)는 상기 세트 노드(Q)의 전압에 따라 제어되어 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나의 클럭 펄스{CLK(n)}를 제 1 출력단으로 출력하는 제 6 스위칭소자(T6_1)와, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나의 클럭 펄스{CLK(n+3)}에 따라 제어되어 상기 제 1 출력단을 방전시키는 제 7 스위칭소자(T7c_1)와, 상기 출력단의 전압에 따라 제어되어 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n)}를 출력단으로 출력하는 제 8 스위칭소자(T7d_1)를 구비하여 구성된다.
상기 n번째 스테이지(ST_n)의 상기 제 2 출력부(30)는 상기 세트 노드(Q)의 전압에 따라 제어되어 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나의 클럭 펄스{CLK(n+1)}를 제 2 출력단으로 출력하는 제 9 스위칭소자(T6_2)와, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n+4)}에 따라 제어되어 상기 제 2 출력단을 방전시키는 제 10 스위칭소자(T7c_2)와, 상기 출력단의 전압에 따라 제어되어 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n+1)}를 출력단으로 출력하는 제 11 스위칭소자(T7d_2)를 구비하여 구성된다.
여기서, 상기 제 1 출력단(20)의 제 8 스위칭소자(T7d_1) 및 상기 제 2 출력단(30)의 제 11 스위칭소자(T7d_2)는 구비되지 않아도 무방하다.
이와 같이 구성된 본 발명에 따른 두얼 출력 GIP 구조의 동작을 설명하면 다음과 같다.
도 6은 본 발명에 따른 n번째 스테이지의 입출력 파형 타이밍도이고, 도 7은 본 발명에 따른 n번째 스테이지의 PD 노드에 의한 커패시턴스의 커플링 상쇄를 설명하기 위한 타이밍도이다.
이하, n번째 스테이지의 구성을 이용하여 설명하면 다음과 같다.
먼저, 본 발명에 사용되는 복수개의 클럭 펄스들{CLK(n-1), CLK(n), CLK(n+1), CLK(n+2), CLK(n+3), CLK(n+4)}은, 도 6에 도시한 바와 같이, 서로 다른 위상을 갖고 순차적으로 출력되며, 인접한 클럭 펄스와 2/3 구간씩 중첩되도록 1/3 구간씩 쉬프트된다. 도 6에서는 6개의 클럭 신호를 도시하였으나, 이에 한정되지 않고 4개의 클럭 또는 8개의 클럭 등 다양하게 적용할 수 있다.
상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나의 클럭 펄스{CLK(n-1)}의 하이 펄스가 제 1 스위칭소자(T3c)에 입력되면, 상기 제 1 스위칭소자(T3c)는 턴온되어 (n-1)번째 스테이지의 제 2 출력단(30)로부터 출력된 스캔 펄스{Gout(2n-1)}를 세트 노드(Q)에 충전한다. 이와 같이 상기 세트 노드(Q)가 충전되면, 상기 제 1 출력부(20) 및 제 2 출력부(30)는 각각 스캔 펄스{Gout2n, Gout(2n+1)}를 출력한다.
즉, 상기 n번째 스테이지(ST_n)의 상기 제 1 출력부(20)의 상기 제 6 스위칭소자(T6_1) 및 상기 제 8 스위칭소자(T7d_1)가 턴온되어 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n)}를 스캔 펄스{Gout2n)로서 제 1 출력단으로 출력한다.
또한, 상기와 같이 상기 세트 노드(Q)가 충전되면 상기 n번째 스테이지(ST_n)의 상기 제 2 출력부(30)의 상기 제 9 스위칭소자(T6_2) 및 상기 제 11 스위칭소자(T7d_2)가 턴온되어 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나{CLK(n+1)}를 스캔 펄스{Gout2n+1)로서 제 2 출력단으로 출력한다.
상기 제 1 출력부(20)의 상기 제 6 스위칭소자(T6_1) 및 상기 제 8 스위칭소자(T7d_1)와 상기 제 2 출력부(30)의 상기 제 9 스위칭소자(T6_2) 및 상기 제 11 스위칭소자(T7d_2)가 상기 세트 노드(Q)가 충전되면 턴온되지만, 상기 제 1 출력단(20)에는 상기 클럭 펄스{CLK(n)}가 인가되고, 제 2 출력단(30)에는 상기 클럭 펄스{CLK(n+1)}가 인가되므로, 상기 제 1 출력단(20)에서 출력된 스캔 펄스{Gout2n}와 상기 제 2 출력단(30)에서 출력된 스캔 펄스{Gout(2n+1)}는 서로 다른 위상을 갖는다.
그리고, 상기 (n+2)번째 스테이지(ST_n+2)의 제 1 출력단(20)으로부터 출력된 스캔 펄스{Gout(2n+4)}의 하이 펄스가 상기 제 2 스위칭소자(T3n)에 인가되면, 상기 제 2 스위칭소자(T3n)가 턴온되어 상기 세트 노드(Q)를 저전압(Vss)으로 방전시키고, 상기 리셋 신호(Reset)에 의해 상기 제 3 스위칭소자(T3r)도 턴온되어 상기 세트 노드(Q)를 저전압(Vss)으로 방전시킨다.
또한, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나의 클럭 펄스{CLK(n+3)}의 하이 펄스가 상기 제 7 스위칭소자(T7c_1)에 입력되면 상기 제 7 스위칭소자(T7c_1)가 턴온되어 상기 제 1 출력단(20)을 방전시킨다.
또한, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나의 클럭 펄스{CLK(n+4)}의 하이 펄스가 상기 제 11 스위칭소자(T7c_2)에 입력되면 상기 제 11 스위칭소자(T7c_2)가 턴온되어 상기 제 2 출력단을 방전시킨다.
이 때, 본 발명에서는 종래와 같은 부트스트램핑용 커패시터(CB)이 형성되지 않으므로, 상기 세트 노드(Q)에 리플이 발생될 수 있다.
이와 같은 문제점을 해결하기 위하여, 본 발명에서는 PD 노드부(11)를 형성하였다.
즉, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스 중 어느 하나의 클럭 펄스{CLK(n+1)}가 상기 제 2 커패시터(Cpd)에 입력되면, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스 중 어느 하나의 클럭 펄스{CLK(n+1)}에 의해 상기 PD 노드(PD)가 초기에 충전되고, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나의 클럭 펄스{CLK(n+3)}가 상기 제 5 스위칭소자(T1)에 입력되기 전까지 충전을 유지한다. 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스 중 어느 하나의 클럭 펄스{CLK(n+1)}에 의해 상기 PD 노드(PD)가 충전되면, 상기 제 4 스위칭소자(T2)가 턴온 되어 상기 세트 노드(Q)를 방전시킨다. 그리고, 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스들 중 어느 하나의 클럭 펄스{CLK(n+3)}의 하이 펄스가 상기 제 5 스위칭소자(T1)에 입력되면 상기 제 5 스위칭소자(T1)가 턴온되어 상기 PD 노드를 방전시키고, 더불어 상기 제 4 스위칭소자(T2)는 턴오프된다.
따라서, 상기 세트 노드(Q)가 로우 상태를 유지해야 할 시점에 리플이 발생될 수 있으므로, 상기 리플이 발생될 수 있는 시점에 상기 제 4 스위칭소자(T2)가 턴온 되어 상기 세트 노드(Q)를 방전시키므로, 상기 세트 노드(Q)에 리플이 발생되지 않는다.
한편, 상기 세트 노드(Q)가 충전되는 시점에서는 상기 제 4 스위칭소자(T2)는 턴오프 상태를 유지하므로 상기 세트 노드(Q)가 정상적으로 충전된다.
즉, 상기 (n-1)번째 스테이지(ST_n-1)의 제 1 출력단으로부터 출력된 스캔 펄스{Gout(2n-2)}와 상기 서로 다른 위상을 나타내는 다수의 클럭 펄스 중 어느 하나의 클럭 펄스{CLK(n+1)}가 각각 상기 제 1 커패시터(Cout) 및 제 2 커패시터(Cpd)에 입력된다. 하지만, 상기 스캔 펄스{Gout(2n-2)}와 상기 클럭 펄스{CLK(n+1)}를 비교하면, 상기 클럭 펄스{CLK(n+1)}의 하강 에지에 상기 스캔 펄스{Gout(2n-2)}의 상승 에지가 대응되고, 상기 클럭 펄스{CLK(n+1)}의 상승 에지에 상기 스캔 펄스{Gout(2n-2)}의 하강 에지가 대응되므로,상기 세트 노드(Q)가 충전되는 구간에서는 상기 스캔 펄스{Gout(2n-2)}와 상기 클럭 펄스{CLK(n+1)}가 상쇄되므로, 상기 PD 노드(PD)는 로우 상태를 유지하고 상기 제 4 스위칭소자(T2)는 턴오프 상태를 유지하여 상기 세트 노드(Q)가 정상적으로 충전된다.
결국 상기 PD 노드(PD)는 상기 스캔 펄스{Gout(2n-2)}가 로우 상태이고 상기 클럭 펄스{CLK(n+1)}가 하이 상태이며, 상기 클럭 펄스{CLK(n+3)}가 하이 상태일때만 충전되고, 나머지 기간에는 방전상태를 유지한다.
상기와 같은 동작에 의해, 본 발명에 따른 각 스테이지는 다수의 클럭 펄스들, 전단 및 후단의 스테이지에서 출력된 스캔 펄스들에 따라 2개의 스캔 펄스를 출력한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (9)

  1. 다수의 스테이지들을 포함하는 쉬프트 레지스터를 구비하고,
    각 스테이지는 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 적어도 5개의 클럭 펄스와, 전단 스테이지의 제 1 및 제 2 출력단으로부터 출력된 2개의 스캔 펄스 또는 2개의 스타트 펄스와, 다음단 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스를 수신하여, 2개의 스캔 펄스를 출력하고,
    각 스테이지는, 전단 스테이지의 제 1 및 제 2 출력단으로부터 출력된 2개의 스캔 펄스 및 후단 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스, 또는 게이트 스타트 펄스와, 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 적어도 3개의 클럭 펄스를 수신하여 세트 노드(Q)를 제어하는 세트 노드 제어부와,
    상기 세트 노드의 상태에 따라 제어되어 상기 복수개의 클럭 펄스들 중 적어도 하나의 클럭 펄스를 제 1 스캔 펄스로 출력하는 제 1 출력부와,
    상기 세트 노드의 상태에 따라 제어되어 상기 복수개의 클럭 펄스들 중 적어도 하나의 클럭 펄스를 제 2 스캔 펄스로 출력하는 제 2 출력부를 구비하여 구성됨을 특징으로 하는 두얼 출력 GIP 구조.
  2. 삭제
  3. 제 1 항에 있어서,
    n번째 스테이지의 상기 세트 노드 제어부는 서로 다른 위상을 갖는 복수개의클럭 펄스들 중 제 1 클럭 펄스에 의해 제어되어 (n-1)번째 스테이지의 제 2 출력단으로부터 출력된 스캔 펄스를 상기 세트 노드(Q)에 충전하는 제 1 스위칭소자와,
    (n+2)번째 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 2 스위칭소자와, 리셋 신호(Reset)에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 3 스위칭소자와,
    (n-1)번째 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스와 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 2개의 클럭 펄스에 따라 제어되어 상기 세트 노드의 리플을 방지하는 PD 노드 제어부를 구비하여 구성됨을 특징으로 하는 두얼 출력 GIP 구조.
  4. 제 3 항에 있어서,
    상기 PD 노드 제어부는, 일측 전극에는 상기 (n-1)번째 스테이지의 제 1 출력단으로부터 출력된 스캔 펄스가 입력되고 타측 전극은 PD노드에 연결되는 제 1 커패시터와,
    일측 전극에는 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스 중 제 2 클럭 펄스가 입력되고 타측 전극은 상기 PD노드에 연결되는 제 2 커패시터와,
    상기 PD 노드의 전압에 따라 제어되어 상기 세트 노드(Q)를 방전시키는 제 4 스위칭소자와,
    상기 서로 다른 위상을 갖는 복수개의 클럭 펄스 중 제 3 클럭 펄스에 의해 제어되어 상기 PD 노드를 방전시키는 제 5 스위칭소자를 구비하여 구성됨을 특징으로 하는 두얼 출력 GIP 구조.
  5. 제 3 항에 있어서,
    상기 제 3 스위칭소자는, 상기 리셋 신호 대신에, 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 어느 하나의 클럭 신호에 의해 제어됨을 특징으로 하는 두얼 출력 GIP 구조.
  6. 제 1 항에 있어서,
    상기 제 1 출력부는,
    상기 세트 노드의 전압에 따라 제어되어 상기 서로 다른 위상을 갖는 다수의 클럭 펄스들 중 제 4 클럭 펄스를 제 1 스캔 신호로서 제 1 출력단으로 출력하는 제 6 스위칭소자와,
    상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 제 3 클럭 펄스에 따라 제어되어 상기 제 1 출력단을 방전시키는 제 7 스위칭소자를 구비함을 특징으로하는 두얼 출력 GIP 구조.
  7. 제 6 항에 있어서,
    상기 제 1 출력부는, 상기 제 1 출력단의 전압에 따라 제어되어 상기 제 4 클럭 펄스를 제 1 출력단으로 출력하는 제 8 스위칭소자를 더 구비함을 특징으로 하는 두얼 출력 GIP 구조.
  8. 제 1 항에서 있어서,
    상기 제 2 출력부는,
    상기 세트 노드(Q)의 전압에 따라 제어되어 상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 제 2 클럭 펄스를 제 2 스캔 펄스로서 제 2 출력단으로 출력하는 제 9 스위칭소자와,
    상기 서로 다른 위상을 갖는 복수개의 클럭 펄스들 중 제 5 클럭 펄스에 따라 제어되어 상기 제 2 출력단을 방전시키는 제 10 스위칭소자를 구비함을 특징으로 하는 두얼 출력 GIP 구조.
  9. 제 8 항에 있어서,
    상기 제 2 출력부는,
    상기 제 2 출력단의 전압에 따라 제어되어 상기 제 2 클럭 펄스를 제 2 출력단으로 출력하는 제 11 스위칭소자를 더 구비함을 특징으로 하는 두얼 출력 GIP 구조.
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