[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7402606B2 - 固体撮像装置及び電子機器 - Google Patents

固体撮像装置及び電子機器 Download PDF

Info

Publication number
JP7402606B2
JP7402606B2 JP2018206014A JP2018206014A JP7402606B2 JP 7402606 B2 JP7402606 B2 JP 7402606B2 JP 2018206014 A JP2018206014 A JP 2018206014A JP 2018206014 A JP2018206014 A JP 2018206014A JP 7402606 B2 JP7402606 B2 JP 7402606B2
Authority
JP
Japan
Prior art keywords
substrate
layer
imaging device
state imaging
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018206014A
Other languages
English (en)
Other versions
JP2020072410A (ja
Inventor
良仁 浴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2018206014A priority Critical patent/JP7402606B2/ja
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to US17/283,073 priority patent/US11792551B2/en
Priority to CN201980069354.2A priority patent/CN112889267B/zh
Priority to KR1020217010634A priority patent/KR20210081342A/ko
Priority to PCT/JP2019/041033 priority patent/WO2020090509A1/ja
Priority to EP19879966.0A priority patent/EP3876521A4/en
Priority to TW108138410A priority patent/TWI840429B/zh
Publication of JP2020072410A publication Critical patent/JP2020072410A/ja
Priority to US18/369,507 priority patent/US20240155270A1/en
Application granted granted Critical
Publication of JP7402606B2 publication Critical patent/JP7402606B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H01L27/14647—Multicolour imagers having a stacked pixel-element structure, e.g. npn, npnpn or MQW elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/74—Circuitry for scanning or addressing the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Neurology (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本開示は、固体撮像装置及び電子機器に関する。
従来、静止画や動画を取得する撮像装置として、センサチップや、メモリチップや、ＤＳＰ（Digital Signal Processor）チップなどのチップ同士を複数のバンプで並列に接続した平置き型のイメージセンサが存在する。
また、近年では、撮像装置の小型化を目的として、複数のダイが積層された積層構造を有する１チップのイメージセンサが提案されている。
国際公開第２０１８／０５１８０９号 特開２０１７－１３９４９７号公報
ところで、近年では、画像処理の多様化・高速化や個人情報の保護等の観点から、イメージセンサチップ内でより高度な処理を実行することが望まれている。
そこで本開示では、チップ内でより高度な処理を実行することが可能な固体撮像装置及び電子機器を提案する。
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、第１層を形成する第１の基板と、前記第１の基板に接合されて第２層を形成する第２の基板と、前記第２の基板に接合されて第３層を形成する第３の基板と、行列状に２次元配列する複数の単位画素を備える画素アレイ部と、前記画素アレイ部と接続されるアナログ回路と、前記アナログ回路と接続されるロジック回路と、機械学習処理のプログラムが格納されるメモリと、前記プログラムを用いて前記機械学習処理を実行する機械学習部とを備え、前記画素アレイ部は、前記第１層に配置され、前記アナログ回路は、前記第１層から前記第３層のうちの何れか一つ以上に配置され、前記ロジック回路、前記機械学習部及び前記メモリは、前記第２層及び前記第３層のうちの何れか一つ以上に配置される。
（作用）本開示に係る一形態の固体撮像装置によれば、機械学習部が固体撮像装置のチップ内に設けられるため、チップ内でより高度な処理を実行することが可能となる。
第１の実施形態に係る電子機器としての撮像装置の概略構成例を示すブロック図である。 第１の実施形態に係るイメージセンサのチップ構成例を示す模式図である。 第１の実施形態に係る第１のフロアマップ例を説明するための図である。 第１の実施形態の第１のフロアマップ例に係る第１基板のフロアマップ例を示す上視図である。 第１の実施形態の第１のフロアマップ例に係る第２基板のフロアマップ例を示す上視図である。 第１の実施形態の第１のフロアマップ例に係る第３基板のフロアマップ例を示す上視図である。 第１の実施形態に係る第２のフロアマップ例を説明するための図である。 第１の実施形態に係る第３のフロアマップ例を説明するための図である。 第１の実施形態に係る第４のフロアマップ例を説明するための図である。 第１の実施形態に係る第５のフロアマップ例を説明するための図である。 第１の実施形態に係る第６のフロアマップ例を説明するための図である。 第１の実施形態に係る第７のフロアマップ例を説明するための図である。 第１の実施形態に係る第８のフロアマップ例を説明するための図である。 第１の実施形態に係る第９のフロアマップ例を説明するための図である。 第２の実施形態に係るイメージセンサのチップ構成例を示す模式図である。 図１に例示したイメージセンサのより詳細な構成例を示すブロック図である。 第３の実施形態の第１のフロアマップ例に係る第１基板のフロアマップ例を示す図である。 第３の実施形態の第１のフロアマップ例に係る第２基板のフロアマップ例を示す図である。 第３の実施形態の第１のフロアマップ例に係る第３基板のフロアマップ例を示す図である。 第３の実施形態の第２のフロアマップ例に係る第２基板のフロアマップ例を示す図である。 第３の実施形態の第２のフロアマップ例に係る第３基板のフロアマップ例を示す図である。 第３の実施形態の第３のフロアマップ例に係る第２基板のフロアマップ例を示す図である。 第３の実施形態の第３のフロアマップ例に係る第３基板のフロアマップ例を示す図である。 第３の実施形態の第４のフロアマップ例に係る第２基板のフロアマップ例を示す図である。 第３の実施形態の第４のフロアマップ例に係る第３基板のフロアマップ例を示す図である。 第４の実施形態の第１の例に係る第１層へ電力を供給するための構成を説明するための断面図である。 第４の実施形態の第１の例に係る第２層へ電力を供給するための構成を説明するための断面図である。 第４の実施形態の第１の例の変形例に係る第２層へ電力を供給するための構成を説明するための断面図である。 第４の実施形態の第１の例に係る第３層へ電力を供給するための構成を説明するための断面図である。 第４の実施形態の第１の例の変形例に係る第３層へ電力を供給するための構成を説明するための断面図である。 第４の実施形態の第２の例に係る第１層及び第２層へ電力を供給するための構成を説明するための断面図である。
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
１． 第１の実施形態
１．１ 撮像装置の概略構成例
１．２ イメージセンサチップのチップ構成例
１．３ フロアマップ例
１．３．１ 第１のフロアマップ例
１．３．１．１ 第１基板のフロアマップ例
１．３．１．２ 第２基板のフロアマップ例
１．３．１．３ 第３基板のフロアマップ例
１．３．１．４ 第１のフロアマップの変形例
１．３．２ 第２のフロアマップ例
１．３．２．１ 第２のフロアマップの変形例
１．３．３ 第３のフロアマップ例
１．３．３．１ 第３のフロアマップの変形例
１．３．４ 第４のフロアマップ例
１．３．４．１ 第４のフロアマップの変形例
１．３．５ 第５のフロアマップ例
１．３．５．１ 第５のフロアマップの変形例
１．３．６ 第６のフロアマップ例
１．３．６．１ 第６のフロアマップの変形例
１．３．７ 第７のフロアマップ例
１．３．７．１ 第７のフロアマップの変形例
１．３．８ 第８のフロアマップ例
１．３．８．１ 第８のフロアマップの変形例
１．３．９ 第９のフロアマップ例
１．３．９．１ 第９のフロアマップの変形例
１．４ 作用・効果
２． 第２の実施形態
２．１ イメージセンサチップのチップ構成例
２．２ 作用・効果
３． 第３の実施形態
３．１ イメージセンサの構成例
３．２ フロアマップ例
３．２．１ 第１のフロアマップ例
３．２．１．１ 第１基板のフロアマップ例
３．２．１．２ 第２基板のフロアマップ例
３．２．１．３ 第３基板のフロアマップ例
３．２．１．４ 電磁シールドの位置
３．２．１．５ 変形例
３．２．２ 第２のフロアマップ例
３．２．２．１ 変形例
３．２．３ 第３のフロアマップ例
３．２．３．１ 第１変形例
３．２．３．２ 第２変形例
３．２．４ 第４のフロアマップ例
３．３ 作用・効果
４． 第４の実施形態
４．１ 第１の例
４．１．１ 第１層への電力供給
４．１．２ 第２層への電力供給
４．１．２．１ 第２層への電力供給の変形例
４．１．３ 第３層への電力供給
４．１．３．１ 第３層への電力供給の変形例
４．２ 第２の例
４．２．１ 第１層及び第２層への電力供給
４．３ 作用・効果
１． 第１の実施形態
まず、第１の実施形態について、図面を参照して詳細に説明する。
１．１ 撮像装置の概略構成例
図１は、第１の実施形態に係る電子機器としての撮像装置の概略構成例を示すブロック図である。図１に示すように、撮像装置１は、固体撮像装置であるイメージセンサ１０と、アプリケーションプロセッサ２０とを備える。イメージセンサ１０は、撮像部１１と、コントロール部１２と、変換器（Analog to Digital Converter：以下、ＡＤＣという）１７と、信号処理部１３と、ＤＳＰ（Digital Signal Processor）１４と、メモリ１５と、セレクタ（出力部ともいう）１６とを備えている。
コントロール部１２は、例えば、ユーザの操作や設定された動作モードに従い、イメージセンサ１０内の各部を制御する。
撮像部１１は、例えば、ズームレンズ、フォーカスレンズ、絞り等を備える光学系１０４と、フォトダイオードなどの受光素子を含む単位画素（図４の単位画素１０１ａ）が２次元マトリクス状に配列した構成を備える画素アレイ部１０１とを備える。外部から入射した光は、光学系１０４を介することで、画素アレイ部１０１における受光素子が配列した受光面に結像される。画素アレイ部１０１の各単位画素１０１ａは、その受光素子に入射した光を電変換することで、入射光の光量に応じた電荷を読出可能に蓄積する。
ＡＤＣ１７は、撮像部１１から読み出された単位画素１０１ａ毎のアナログの画素信号をデジタル値に変換することで、デジタルの画像データを生成し、生成した画像データを信号処理部１３及び／又はメモリ１５へ出力する。なお、ＡＤＣ１７には、電源電圧等から撮像部１１を駆動するための駆動電圧を生成する電圧生成回路等が含まれてもよい。
信号処理部１３は、ＡＤＣ１７から入力されたデジタルの画像データ又はメモリ１５から読み出されたデジタルの画像データ（以下、処理対象の画像データという）に対して種々の信号処理を実行する。例えば、処理対象の画像データがカラー画像である場合、信号処理部１３は、この画像データをＹＵＶの画像データやＲＧＢの画像データなどにフォーマット変換する。また、信号処理部１３は、例えば、処理対象の画像データに対し、ノイズ除去やホワイトバランス調整等の処理を必要に応じて実行する。その他、信号処理部１３は、処理対象の画像データに対し、ＤＳＰ１４がその画像データを処理するのに必要となる種々の信号処理（前処理ともいう）を実行する。
ＤＳＰ１４は、例えば、メモリ１５に格納されているプログラムを実行することで、ディープニューラルネットワーク（ＤＮＮ）を利用した機械学習部として機能する。例えば、ＤＳＰ１４は、メモリ１５に記憶されている機械学習処理のプログラムを実行することで、メモリ１５に記憶されている辞書係数と画像データとを掛け合わせる処理を実行する。このような機械学習処理により得られた結果（機械学習結果）は、メモリ１５及び／又はセレクタ１６へ出力される。なお、機械学習結果には、画像データを機械学習することで得られた画像データや、その画像データから得られる各種情報（メタデータ）等が含まれ得る。また、ＤＳＰ１４には、メモリ１５へのアクセスを制御するメモリコントローラが組み込まれていてもよい。
メモリ１５は、ＡＤＣ１７から出力された画像データ、信号処理部１３で信号処理された画像データ、ＤＳＰ１４で得られた機械学習結果等を必要に応じて記憶する。また、メモリ１５は、ＤＳＰ１４が実行する機械学習処理のアルゴリズムをプログラム及び辞書係数として記憶する。
セレクタ１６は、例えばコントロール部１２からの選択制御信号に従うことで、ＤＳＰ１４から出力された画像データ、メモリ１５に記憶されている画像データ、機械学習結果等を選択的に出力する。なお、ＤＳＰ１４が信号処理部１３から出力された画像データに対して処理を実行しない場合であって、セレクタ１６がＤＳＰ１４から出力された画像データを出力する場合には、セレクタ１６は、信号処理部１３から出力された画像データをそのまま出力してもよい。
以上のようにしてセレクタ１６から出力された画像データや機械学習結果は、表示やユーザインタフェースなどを処理するアプリケーションプロセッサ２０に入力される。アプリケーションプロセッサ２０は、例えば、ＣＰＵ（Central Processing Unit）等を用いて構成され、オペレーティングシステムや各種アプリケーションソフトウエア等を実行する。このアプリケーションプロセッサ２０には、ＧＰＵ（Graphics Processing Unit）やベースバンドプロセッサなどの機能が搭載されていてもよい。また、アプリケーションプロセッサ２０は、入力された画像データや機械学習結果に対し、必要に応じた種々処理を実行したり、ユーザへの表示を実行したり、所定のネットワーク４０を介して外部のクラウドサーバ３０へ送信したりしてもよい。
所定のネットワーク４０には、例えば、インターネットや、有線ＬＡＮ（Local Area Network）又は無線ＬＡＮや、移動体通信網や、Ｂｌｕｅｔｏｏｔｈ（登録商標）など、種々のネットワークを適用することができる。また、画像データや機械学習結果の送信先は、クラウドサーバ３０に限定されず、単一で動作するサーバや、各種データを保管するファイルサーバや、携帯電話機等の通信端末など、通信機能を有する種々の情報処理装置（システム）であってよい。
１．２ イメージセンサチップのチップ構成例
次に、図１に示すイメージセンサ１０のチップ構成の例について、以下に図面を参照して詳細に説明する。
図２は、本実施形態に係るイメージセンサのチップ構成例を示す模式図である。図２に示すように、イメージセンサ１０は、それぞれ四角形の平板状の第１基板（ダイ）１００、第２基板（ダイ）１２０、及び、第３基板（ダイ）１４０が貼り合わされた３層の積層構造を有している。
第１基板１００と第２基板１２０と第３基板１４０とのサイズは、例えば、同じであってよい。また、第１基板１００と第２基板１２０と第３基板１４０とは、それぞれシリコン基板などの半導体基板であってよい。
図１に示すイメージセンサ１０において、例えば、撮像部１１の画素アレイ部１０１は、第１基板１００に配置される。また、第１基板１００には、光学系１０４の一部又は全部がオンチップで設けられていてもよい。
イメージセンサ１０におけるアナログ回路２０１の一部又は全部は、第１基板１００から第３基板１４０のいずれにも配置され得る。ここで、アナログ回路２０１とは、イメージセンサ１０のＡＤＣ１７やコントロール部１２等の一部であって、アナログ回路用の電源電圧が供給される回路構成であってよい。例えば、アナログ回路２０１には、画素アレイ部１０１からアナログの画素信号を読み出す各種トランジスタ（以下、画素回路という）や、行列方向の２次元格子状に配列する単位画素１０１ａを行単位で駆動する垂直駆動回路（行ドライバともいう）や、各単位画素１０１ａから読み出したアナログの画素信号をデジタル値に変換するＡＤＣ１７のコンパレータ及びカウンタや、このコンパレータに参照電圧を供給するコントロール部１２内の参照電圧供給部（以下、ＤＡＣ（Digital to Analog Converter）ともいう）や、外部から入力されたマスタークロック等に対して同期を図るＰＬＬ（Phase Locked Loop）回路や、マスタークロックを分周して低周波数のクロックを生成する分周回路等が含まれ得る。
一方、イメージセンサ１０におけるロジック回路２０２は、第２基板１２０又は第３基板１４０に配置され得る。このロジック回路２０２には、信号処理部１３の他に、ＡＤＣ１７やコントロール部１２等の一部であって、ロジック回路用の電源電圧が供給される回路構成が含まれ得る。例えば、ロジック回路２０２には、ＤＳＰ１４やメモリ１５やセレクタ１６等が含まれ得る。また、ロジック回路２０２には、デジタル値に変換された画像信号に対して相関二重サンプリング（ＣＤＳ）を実行するＡＤＣ１７内のレジスタ及び減算器等も含まれ得る。
ただし、アナログ回路２０１とロジック回路２０２との区分けは、上記に限定されず、例えば、ＡＤＣ１７全体をアナログ回路２０１に含めたり、コントロール部１２全体をロジック回路２０２に含めたりなど、種々変更されてよい。
第１基板１００と第２基板１２０と第３基板１４０との貼合せは、第１基板１００、第２基板１２０及び第３基板１４０をそれぞれチップに個片化した後、これら個片化されたチップを貼り合わせる、いわゆるＣｏＣ（Chip on Chip）方式であってもよいし、第１基板１００から第３基板１４０とのうちの少なくとも１つをチップに個片化した後、この個片化されたチップを個片化前のウエハに貼り合わせる、いわゆるＣｏＷ（Chip on Wafer）方式であってもよいし、第１基板１００から第３基板１４０をウエハの状態で貼り合わせる、いわゆるＷｏＷ（Wafer on Wafer）方式であってもよい。
また、第１基板１００と第２基板１２０との接合方法、及び、第２基板１２０と第３基板１４０との接合方法には、それぞれ例えば、プラズマ接合等を使用することができる。ただし、これに限定されず、例えば、それぞれの基板の接合面に露出させた銅（Ｃｕ）同士を接合する、いわゆるＣｕ－Ｃｕボンディング方式など、種々の接合方法を用いることが可能である。
ここで、上述のように、ＤＳＰ１４を機械学習部として動作させる場合、その動作アルゴリズムの実装が、プログラムの実行による、いわゆるソフトウエア実装となる。また、機械学習の動作アルゴリズムは、日々更新されている。そのため、機械学習部として動作するＤＳＰ１４がどのタイミングで処理を実行するかや、ＤＳＰ１４の処理のピークがどのタイミングになるかなどを事前に把握することは困難である。
そして、図２に例示するように、最上層である第１基板１００に画素アレイ部１０１を搭載し、下層である第２基板１２０又は第３基板１４０にＤＳＰ１４を搭載したチップ構成において、ＤＳＰ１４を機械学習部として動作させる場合、画素アレイ部１０１のリセット中や画素アレイ部１０１の露光中や画素アレイ部１０１の各単位画素１０１ａから画素信号を読み出している最中に、ＤＳＰ１４が機械学習処理を開始したりＤＳＰ１４の処理がピークを迎えたりすると、画素アレイ部１０１から読み出される画素信号にノイズが重畳され、結果的に、イメージセンサ１０で取得する画像の品質が低下してしまう可能性が存在する。
そこで、例えば図２に示すように、画素アレイ部１０１とＤＳＰ１４との間に、ＤＳＰ１４で発生したノイズが画素アレイ部１０１へ入り込むのを防止するための電磁シールド１４１を配置してもよい。例えば、ＤＳＰ１４が第２基板１２０に配置された場合、第１基板１００と第２基板１２０との間に、電磁シールド１４１が配置されてもよい。また、ＤＳＰ１４が第３基板１４０に配置された場合、第１基板１００と第２基板１２０との間、又は、第２基板１２０と第３基板１４０との間に、電磁シールド１４１が配置されてもよい。なお、電磁シールド１４１は、少なくともＤＳＰ１４の上方の一部と重畳していればよい。また、電磁シールド１４１には、例えば、銅やニッケルなどの導電性材料による薄板や薄膜等を用いることが可能である。
このように、画素アレイ部１０１とＤＳＰ１４との間に電磁シールド１４１を介在させることで、画素アレイ部１０１へのＤＳＰ１４の信号処理に起因したノイズの入り込みが低減される。これにより、ＤＳＰ１４を機械学習部として動作させた場合でも、イメージセンサ１０で取得する画像の品質の低下を抑制することが可能となる。
１．３ フロアマップ例
次に、本実施形態に係るイメージセンサ１０における第１基板１００から第３基板１４０までの各層のフロアマップについて、幾つか例を挙げて説明する。
１．３．１ 第１のフロアマップ例
図３は、本実施形態に係る第１のフロアマップ例を説明するための図である。図３に示すように、第１のフロアマップ例では、第１基板１００に画素アレイ部１０１が配置され、第２基板１２０にアナログ回路２０１とロジック回路２０２とが配置され、第３基板１４０にＤＳＰ１４とメモリ１５とが配置されている。また、第２基板１２０と第３基板１４０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置されている。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
ここで、第１のフロアマップ例における各層のフロアマップ例を、より詳細に説明する。図４は、第１基板のフロアマップ例を示す上視図であり、図５は、第２基板のフロアマップ例を示す上視図であり、図６は、第３基板のフロアマップ例を示す上視図である。
１．３．１．１ 第１基板のフロアマップ例
図４に示すように、第１基板１００は、第１基板１００の素子形成面の大部分に配置された画素アレイ部１０１を備える。言い換えれば、第１基板１００は、画素アレイ部１０１のサイズに合せるように、画素アレイ部１０１のサイズの一回り大きいサイズに個片化されている。なお、第１基板１００に光学系１０４の一部又は全部を搭載する場合には、光学系１０４の一部又は全部が、画素アレイ部１０１と対応する位置に設けられる。
第１基板１００の４つの辺Ｌ１０１～Ｌ１０４のうち、例えば、画素アレイ部１０１に行列状に２次元配列する単位画素１０１ａの行方向と平行な辺Ｌ１０１に近接する領域には、画素アレイ部１０１中の各単位画素１０１ａを第２基板１２０に配置されたアナログ回路２０１に電気的に接続させるための垂直信号線の一部として、第１基板１００を貫通する複数の貫通配線（Through Silicon Via：以下、ＴＳＶという）が配列するＴＳＶアレイ１０２が設けられている。また、例えば、単位画素１０１ａの配列の列方向と平行な辺Ｌ１０４に近接する領域には、単位画素１０１ａを駆動するための駆動線の一部として、第１基板１００を貫通する複数のＴＳＶが配列するＴＳＶアレイ１０５が設けられている。
また、第１基板１００の４つの辺Ｌ１０１～Ｌ１０４のうちの例えば２つの辺Ｌ１０２及びＬ１０４それぞれには、直線状に配列された複数のパッドよりなるパッドアレイ１０３が設けられている。パッドアレイ１０３には、例えば、画素アレイ部１０１やＡＤＣ１７などのアナログ回路用の電源電圧が印加されるパッド（電源ピンともいう）や、信号処理部１３やＤＳＰ１４やメモリ１５やセレクタ１６やコントロール部１２等のロジック回路用の電源電圧が印加されるパッド（電源ピンともいう）等が含まれる。また、パッドアレイ１０３には、ＭＩＰＩ（Mobile Industry Processor Interface）やＳＰＩ（Serial Peripheral Interface）などのインタフェース用のパッド（信号ピンともいう）や、クロック信号やデータの入出力のためのパッド（信号ピンともいう）等も含まれる。
パッドアレイ１０３における各パッドは、例えば、外部の電源回路やインタフェース回路とワイヤを介して電気的に接続される。各パッドアレイ１０３とＴＳＶアレイ１０２とは、パッドアレイ１０３中の各パッドに接続されたワイヤからの信号の反射の影響を無視できる程度に十分に離れていることが好ましい。
１．３．１．２ 第２基板のフロアマップ例
図５に示すように、第２基板１２０には、第１基板１００を貫通するＴＳＶアレイ１０２中の各ＴＳＶ（以下、単にＴＳＶアレイ１０２という）と接触することで電気的に接続された配線１２２と、第１基板１００を貫通するＴＳＶアレイ１０５中の各ＴＳＶ（以下、単にＴＳＶアレイ１０５という）と接触することで電気的に接続された配線１２５と、第１基板１００のパッドアレイ１０３における各パッドと電気的に接続される複数のパッドが直線状に配列されてなるパッドアレイ１２３とが設けられている。
また、第２基板１２０には、配線１２２に近接する領域から順に、アナログ回路２０１としてのＡＤＣ１７と、ロジック回路２０２としての信号処理部１３とが配置されている。言い換えれば、第２基板１２０には、第１基板１００の画素アレイ部１０１から信号が読み出される配線１２２を上流とし、配線１２２から物理的な距離が長い側を下流とし、配線１２２に読み出された信号が上流から下流に向けて流れるように、アナログ回路２０１とロジック回路２０２とが配置されている。
さらに、第２基板１２０の裏面側、言い換えれば、第２基板１２０における下流側には、例えば、信号処理部１３と第３基板１４０におけるＤＳＰ１４とを電気的に接続するための複数の電極パッドが配列するパッドアレイ１２６が設けられる。
このように、アナログ回路２０１とロジック回路２０２とを信号の流れに沿って上流から下流にかけて配置したレイアウトとすることで、各部を接続する配線を短縮することが可能となる。それにより、信号遅延の低減や信号の伝搬損失の低減やＳ／Ｎ比の向上や消費電力の低減が可能となる。
また、アナログ回路用の信号ピンや電源ピンをアナログ回路２０１の近傍にまとめて配置し、ロジック回路用の信号ピンや電源ピンをロジック回路２０２の近傍にまとめて配置したり、アナログ回路用の電源ピンとロジック回路用の電源ピンとを十分に離して配置したりなどが可能になるというメリットも存在する。
なお、コントロール部１２は、例えば、ＡＤＣ１７と信号処理部１３との間の一部に配置されてよい。
１．３．１．３ 第３基板のフロアマップ例
図６に示すように、第３基板１４０には、第２基板１２０の裏面に設けられたパッドアレイ１２６の各電極パッドと電気的に接続する複数の電極パッドが配列するパッドアレイ１４６と、第２基板１２０のパッドアレイ１２３における各パッドと電気的に接続される複数のパッドが直線状に配列されてなるパッドアレイ１４３とが設けられている。
また、第３基板１４０には、パッドアレイ１４６に近接する領域から順に、ＤＳＰ１４とメモリ１５とが配置されている。言い換えれば、第３基板１４０には、第２基板１２０の信号処理部１３から出力された信号が入力するパッドアレイ１４６を上流とし、パッドアレイ１４６から物理的な距離が長い側を下流とし、パッドアレイ１４６に読み出された信号が上流から下流に向けて流れるように、ＤＳＰ１４とメモリ１５とが配置されている。
さらに、第３基板１４０におけるＤＳＰ１４が設けられた領域と、第２基板１２０との間には、電磁シールド１４１が設けられている。このように、ＤＳＰ１４を覆う電磁シールド１４１を設けることで、ＤＳＰ１４が信号処理を実行することで発生したノイズが画素アレイ部１０１に入り込むことを低減することが可能となる。その結果、ＤＳＰ１４を機械学習部として動作させた場合でも、画素アレイ部１０１へのＤＳＰ１４の信号処理に起因したノイズの入り込みを低減することが可能となるため、品質の劣化が低減された画像を取得することが可能となる。
なお、電磁シールド１４１の挿入位置は、第２基板１２０と第３基板１４０との間に限定されず、第１基板１００と第２基板１２０との間であってもよい。また、電磁シールド１４１は、必ずしもＤＳＰ１４の全体を覆っている必要はなく、ＤＳＰ１４の少なくとも一部を覆っていればよい。
第１基板１００のＴＳＶアレイ１０２及び１０５と第２基板１２０の配線１２２及び１２５との接続には、例えば、第１基板１００に設けられたＴＳＶと第１基板１００から第２基板１２０にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、第１基板１００から第２基板１２０にかけて設けられた共通のＴＳＶで接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。ただし、これらに限定されず、例えば、第１基板１００の接合面と第２基板１２０の接合面とにそれぞれ露出させた銅（Ｃｕ）同士を接合する、いわゆるＣｕ－Ｃｕボンディング方式など、種々の接続形態を採用することが可能である。
また、第１基板１００のパッドアレイ１０３における各パッドと、第２基板１２０のパッドアレイ１２３における各パッドと、第３基板１４０のパッドアレイ１４３における各パッドとの接続には、例えば、ワイヤボンディング方式を採用することができる。ただし、これに限定されず、スルーホールやキャスタレーション等、種々の接続形態を採用することも可能である。
さらに、第２基板１２０裏面のパッドアレイ１２６と第３基板１４０のパッドアレイ１４６との接続には、例えば、Ｃｕ－Ｃｕボンディングを用いることが可能である。ただし、これに限定されず、上述したツインＴＳＶ方式やシェアードＴＳＶ方式など、種々の接続形態を採用することが可能である。
１．３．１．４ 第１のフロアマップの変形例
図３における第２基板１２０と第３基板１４０とを入れ替えた構成とすることも可能である。その場合、第２基板１２０にＤＳＰ１４とメモリ１５とが配置され、第３基板１４０にアナログ回路２０１とロジック回路２０２とが配置される。また、第１基板１００と第２基板１２０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置される。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
１．３．２ 第２のフロアマップ例
次に、第２のフロアマップ例について説明する。図７は、第２のフロアマップ例を説明するための図である。図７に示すように、第２のフロアマップ例では、第１基板１００に画素アレイ部１０１が配置され、第２基板１２０にアナログ回路２０１とメモリ１５とが配置され、第３基板１４０にロジック回路２０２とＤＳＰ１４とが配置されている。また、第１基板１００と第２基板１２０との間であって、ＤＳＰ１４及びメモリ１５の上方には、電磁シールド１４１が配置されている。その際、ＤＳＰ１４とメモリ１５とを上下方向において対応する領域に配置することで、電磁シールド１４１を設ける範囲を縮小することができる。ただし、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。また、電磁シールド１４１は、第２基板１２０と第３基板１４０との間に配置されてもよい。
このような構成において、画素アレイ部１０１の各単位画素１０１ａから読み出されたアナログの画素信号は、例えば、第１基板１００に設けられたＴＳＶアレイ１０２を介して第２基板１２０のアナログ回路２０１に入力されてデジタルの画素信号に変換された後、第３基板１４０のロジック回路２０２に入力される。
以上のように、アナログ回路２０１を第２基板１２０に配置し、ロジック回路２０２を第３基板１４０に配置した構成とすることも可能である。
１．３．２．１ 第２のフロアマップの変形例
図７における第２基板１２０と第３基板１４０とを入れ替えた構成とすることも可能である。その場合、第２基板１２０にロジック回路２０２とＤＳＰ１４とが配置され、第３基板１４０にアナログ回路２０１とメモリ１５とが配置される。また、第１基板１００と第２基板１２０との間であって、ＤＳＰ１４及びメモリ１５の上方には、電磁シールド１４１が配置される。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
１．３．３ 第３のフロアマップ例
次に、第３のフロアマップ例について説明する。図８は、第３のフロアマップ例を説明するための図である。図８に示すように、第３のフロアマップ例では、第１基板１００に画素アレイ部１０１が配置され、第２基板１２０にロジック回路２０２とメモリ１５とが配置され、第３基板１４０にアナログ回路２０１とＤＳＰ１４とが配置されている。また、第１基板１００と第２基板１２０との間であって、ＤＳＰ１４及びメモリ１５の上方には、電磁シールド１４１が配置されている。その際、ＤＳＰ１４とメモリ１５とを上下方向において対応する領域に配置することで、電磁シールド１４１を設ける範囲を縮小することができる。ただし、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。また、電磁シールド１４１は、第２基板１２０と第３基板１４０との間に配置されてもよい。
このような構成において、画素アレイ部１０１の各単位画素１０１ａから読み出されたアナログの画素信号は、例えば、第１基板１００に設けられたＴＳＶアレイ１０２及び第２基板１２０に設けられた不図示のＴＳＶを介して第３基板１４０のアナログ回路２０１に入力されてデジタルの画素信号に変換された後、第２基板１２０のロジック回路２０２に入力される。
以上のように、アナログ回路２０１を第３基板１４０に配置し、ロジック回路２０２を第２基板１２０に配置した構成とすることも可能である。
１．３．３．１ 第３のフロアマップの変形例
図８における第２基板１２０と第３基板１４０とを入れ替えた構成とすることも可能である。その場合、第２基板１２０にアナログ回路２０１とＤＳＰ１４とが配置され、第３基板１４０にロジック回路２０２とメモリ１５とが配置される。また、第１基板１００と第２基板１２０との間であって、ＤＳＰ１４及びメモリ１５の上方には、電磁シールド１４１が配置される。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
１．３．４ 第４のフロアマップ例
次に、第４のフロアマップ例について説明する。図９は、第４のフロアマップ例を説明するための図である。図９に示すように、第４のフロアマップ例では、第１基板１００に画素アレイ部１０１が配置され、第２基板１２０にアナログ回路２０１とロジック回路２０２とＤＳＰ１４とが配置され、第３基板１４０にメモリ１５が配置されている。また、第１基板１００と第２基板１２０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置されている。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
このような構成において、画素アレイ部１０１の各単位画素１０１ａから読み出されたアナログの画素信号は、例えば、第１基板１００に設けられたＴＳＶアレイ１０２を介して第２基板１２０のアナログ回路２０１に入力されてデジタルの画素信号に変換された後、同じく第２基板１２０のロジック回路２０２に入力される。
以上のように、アナログ回路２０１、ロジック回路２０２、ＤＳＰ１４及びメモリ１５のうち、メモリ１５を第３基板１４０に配置し、それ以外を第２基板１２０に配置した構成とすることも可能である。
１．３．４．１ 第４のフロアマップの変形例
図９における第２基板１２０と第３基板１４０とを入れ替えた構成とすることも可能である。その場合、第２基板１２０にメモリ１５が配置され、第３基板１４０にアナログ回路２０１とロジック回路２０２とＤＳＰ１４とが配置される。また、第２基板１２０と第３基板１４０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置される。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。また、電磁シールド１４１は、第１基板１００と第２基板１２０との間に配置されてもよい。
１．３．５ 第５のフロアマップ例
次に、第５のフロアマップ例について説明する。図１０は、第５のフロアマップ例を説明するための図である。図１０に示すように、第５のフロアマップ例では、第１基板１００に画素アレイ部１０１が配置され、第２基板１２０にアナログ回路２０１とロジック回路２０２とメモリとが配置され、第３基板１４０にＤＳＰ１４が配置されている。また、第１基板１００と第２基板１２０との間には、電磁シールド１４１が配置されている。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
このような構成において、画素アレイ部１０１の各単位画素１０１ａから読み出されたアナログの画素信号は、例えば、第１基板１００に設けられたＴＳＶアレイ１０２を介して第２基板１２０のアナログ回路２０１に入力されてデジタルの画素信号に変換された後、同じく第２基板１２０のロジック回路２０２に入力される。
以上のように、アナログ回路２０１、ロジック回路２０２、ＤＳＰ１４及びメモリ１５のうち、ＤＳＰ１４を第３基板１４０に配置し、それ以外を第２基板１２０に配置した構成とすることも可能である。
１．３．５．１ 第５のフロアマップの変形例
図１０における第２基板１２０と第３基板１４０とを入れ替えた構成とすることも可能である。その場合、第２基板１２０にＤＳＰ１４が配置され、第３基板１４０にアナログ回路２０１とロジック回路２０２とメモリ１５とが配置される。また、第１基板１００と第２基板１２０との間には、電磁シールド１４１が配置される。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
１．３．６ 第６のフロアマップ例
次に、第６のフロアマップ例について説明する。図１１は、第６のフロアマップ例を説明するための図である。図１１に示すように、第６のフロアマップ例では、第１基板１００に画素アレイ部１０１が配置され、第２基板１２０にアナログ回路２０１とＤＳＰ１４とメモリ１５とが配置され、第３基板１４０にロジック回路２０２が配置されている。また、第１基板１００と第２基板１２０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置されている。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
このような構成において、画素アレイ部１０１の各単位画素１０１ａから読み出されたアナログの画素信号は、例えば、第１基板１００に設けられたＴＳＶアレイ１０２を介して第２基板１２０のアナログ回路２０１に入力されてデジタルの画素信号に変換された後、同じく第２基板１２０のロジック回路２０２に入力される。
以上のように、アナログ回路２０１、ロジック回路２０２、ＤＳＰ１４及びメモリ１５のうち、ロジック回路２０２を第３基板１４０に配置し、それ以外を第２基板１２０に配置した構成とすることも可能である。
１．３．６．１ 第６のフロアマップの変形例
図１１における第２基板１２０と第３基板１４０とを入れ替えた構成とすることも可能である。その場合、第２基板１２０にロジック回路２０２が配置され、第３基板１４０にアナログ回路２０１とＤＳＰ１４とメモリ１５とが配置される。また、第２基板１２０と第３基板１４０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置される。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。また、電磁シールド１４１は、第１基板１００と第２基板１２０との間に配置されてもよい。
１．３．７ 第７のフロアマップ例
次に、第７のフロアマップ例について説明する。図１２は、第７のフロアマップ例を説明するための図である。図１２に示すように、第７のフロアマップ例では、第１基板１００に画素アレイ部１０１が配置され、第２基板１２０にロジック回路２０２とＤＳＰ１４とメモリ１５とが配置され、第３基板１４０にアナログ回路２０１が配置されている。また、第１基板１００と第２基板１２０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置されている。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。
このような構成において、画素アレイ部１０１の各単位画素１０１ａから読み出されたアナログの画素信号は、例えば、第１基板１００に設けられたＴＳＶアレイ１０２及び第２基板１２０に設けられた不図示のＴＳＶを介して第３基板１４０のアナログ回路２０１に入力されてデジタルの画素信号に変換された後、第２基板１２０のロジック回路２０２に入力される。
以上のように、アナログ回路２０１、ロジック回路２０２、ＤＳＰ１４及びメモリ１５のうち、アナログ回路２０１を第３基板１４０に配置し、それ以外を第２基板１２０に配置した構成とすることも可能である。
１．３．７．１ 第７のフロアマップの変形例
図１２における第２基板１２０と第３基板１４０とを入れ替えた構成とすることも可能である。その場合、第２基板１２０にアナログ回路２０１が配置され、第３基板１４０にロジック回路２０２とＤＳＰ１４とメモリ１５とが配置される。また、第２基板１２０と第３基板１４０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置される。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。また、電磁シールド１４１は、第１基板１００と第２基板１２０との間に配置されてもよい。
１．３．８ 第８のフロアマップ例
次に、第８のフロアマップ例について説明する。図１３は、第８のフロアマップ例を説明するための図である。図１３に示すように、第８のフロアマップ例では、第１基板１００に画素アレイ部１０１とアナログ回路２０１の一部であるアナログ回路２１１とが配置され、第２基板１２０にアナログ回路２０１の残りのアナログ回路２２１とロジック回路２０２とが配置され、第３基板１４０にＤＳＰ１４とメモリ１５とが配置されている。また、第２基板１２０と第３基板１４０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置されている。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。また、電磁シールド１４１は、第１基板１００と第２基板１２０との間に配置されてもよい。
このような構成において、画素アレイ部１０１の各単位画素１０１ａから読み出されたアナログの画素信号は、第１基板１００に配置されたアナログ回路２１１に入力された後、例えば、第１基板１００に設けられたＴＳＶアレイ１０２を介して第２基板１２０のアナログ回路２２１に入力されてデジタルの画素信号に変換され、そして、同じく第２基板１２０のロジック回路２０２に入力される。
以上のように、アナログ回路２０１の一部を第１基板１００に配置し、残りのアナログ回路２２１を第２基板１２０に配置した構成とすることも可能である。
１．３．８．１ 第８のフロアマップの変形例
図１３では、残りのアナログ回路２２１を第２基板１２０に配置した場合を例示したが、これに限定されるものではない。すなわち、第２基板１２０と第３基板１４０とのフロアマップについては、第１～第７のフロアマップ例又はその変形例で説明したレイアウトと同様のレイアウトとすることが可能である。その場合、第１～第７のフロアマップ例又はその変形例におけるアナログ回路２０１がアナログ回路２２１に置き換えられる。
１．３．９ 第９のフロアマップ例
次に、第９のフロアマップ例について説明する。図１４は、第９のフロアマップ例を説明するための図である。図１４に示すように、第９のフロアマップ例では、第１基板１００に画素アレイ部１０１とアナログ回路２０１とが配置され、第２基板１２０にロジック回路２０２が配置され、第３基板１４０にＤＳＰ１４とメモリ１５とが配置されている。また、第２基板１２０と第３基板１４０との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置されている。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。また、電磁シールド１４１は、第１基板１００と第２基板１２０との間に配置されてもよい。
このような構成において、画素アレイ部１０１の各単位画素１０１ａから読み出されたアナログの画素信号は、第１基板１００に配置されたアナログ回路２０１に入力されてデジタルの画素信号に変換された後、例えば、第１基板１００に設けられたＴＳＶアレイ１０２を介して第２基板１２０のロジック回路２０２に入力される。
以上のように、アナログ回路２０１を第１基板１００に配置した構成とすることも可能である。
１．３．９．１ 第９のフロアマップの変形例
図１３では、ロジック回路２０２を第２基板１２０に配置し、ＤＳＰ１４とメモリ１５とを第３基板１４０に配置した場合を例示したが、これに限定されるものではない。すなわち、ロジック回路２０２とＤＳＰ１４とメモリ１５とのうちの１つが第２基板１２０に配置されてもよい。
また、ロジック回路２０２とＤＳＰ１４とメモリ１５とのうちの１つが第３基板１４０に配置され、残りが第２基板１２０に配置された構成とすることも可能である。
１．４ 作用・効果
以上のように、本実施形態によれば、３層構造のイメージセンサ１０において、ＤＳＰ１４を機械学習部として機能させることが可能となる。それにより、イメージセンサ１０のチップ内でより高度な処理を実行することが可能となる。
また、本実施形態では、第１基板１００に配置された画素アレイ部１０１と、第２基板１２０又は第３基板１４０に配置されたＤＳＰ１４との間の少なくとも一部に、ノイズである電磁波を遮断する電磁シールド１４１が設けられる。それにより、画素アレイ部１０１へのＤＳＰ１４の信号処理に起因したノイズの入り込みを低減することが可能となるため、ＤＳＰ１４を機械学習部として動作させた場合でも、品質の劣化が低減された画像を取得することが可能となる。
２． 第２の実施形態
次に、第２の実施形態について、図面を参照して詳細に説明する。なお、以下の説明において、第１の実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。また、以下の説明では、第１の実施形態における第１のフロアマップ例をベースとした場合を例示するが、これに限定されず、第２～第９のフロアマップ例をベースとすることも可能である。
第２の実施形態に係る電子機器としての撮像装置は、例えば、第１の実施形態において図１を用いて説明した撮像装置１と同様であってよいため、ここではそれを引用して詳細な説明を省略する。
２．１ イメージセンサチップのチップ構成例
つづいて、本実施形態に係るイメージセンサのチップ構成の例について、以下に図面を参照して詳細に説明する。図１５は、本実施形態に係るイメージセンサのチップ構成例を示す模式図である。
図１５に示すように、本実施形態では、第１の実施形態の第１のフロアマップ例における第３基板１４０が、２つの基板１４７及び１４８に分割されている。一方の基板１４７には、例えば、ＤＳＰ１４が配置され、他方の基板１４８には、例えば、メモリ１５が配置されている。また、第２基板１２０と基板１４７との間であって、ＤＳＰ１４及びメモリ１５上には、電磁シールド１４１が配置されている。なお、電磁シールド１４１は、少なくともＤＳＰ１４の一部と対応する位置に配置されていればよい。また、電磁シールド１４１は、第１基板１００と第２基板１２０との間に配置されてもよい。
第２基板１２０と２つの基板１４７及び１４８との貼り合わせには、第２基板１２０と基板１４７及び１４８とをそれぞれチップに個片化した後に貼り合わせるＣｏＣ（Chip on Chip）方式や、それぞれ個片化された基板１４７及び１４８をウエハ状態の第２基板１２０に貼り合わせるＣｏＷ（Chip on Wafer）方式を採用することができる。
なお、第２基板１２０に対する基板１４７及び１４８の貼合せ場所は、例えば、第２基板１２０に対するＤＳＰ１４及びメモリ１５の配置が第１のフロアマップ例と同様となる場所であってよい。
２．２ 作用・効果
以上のように、ＤＳＰ１４とメモリ１５とをそれぞれ別のチップとすることも可能である。それにより、ＤＳＰ１４とメモリ１５とをそれぞれ別の製造プロセスにて作製することが可能となる。なお、他の構成及び効果については、第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
３． 第３の実施形態
次に、第３の実施形態について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。
第３の実施形態に係る電子機器としての撮像装置は、例えば、第１の実施形態において図１を用いて説明した撮像装置１と同様であってよい。ただし、説明の都合上、図１に例示したイメージセンサ１０のより詳細な構成例を、先に図１６を用いて説明する。なお、図１６では、撮像部１１における光学系１０４が省略されている。
３．１ イメージセンサの構成例
図１６に示すように、イメージセンサ１０におけるコントロール部１２は、例えば、タイミング制御回路２２１と、行駆動部２２０と、参照電圧供給部（ＤＡＣ）２１２と、水平走査回路２２３とを備える。
タイミング制御回路２２１は、各部の動作に必要な内部クロックや各部が動作を開始するタイミングを与えるパルス信号等を出力する。また、タイミング制御回路２２１は、外部からマスタークロックや動作モードなどを指令するデータを受け取ったり、イメージセンサ１０の情報を含むデータを出力したりする。
例えば、タイミング制御回路２２１は、各単位画素１０１ａから画素信号を読み出すタイミングを与えるパルス信号を垂直駆動回路２１１へ出力する。また、タイミング制御回路２２１は、ＡＤＣ１７によりデジタル値に変換された画素信号を列毎にＡＤＣ１７から順次読み出すための列アドレス信号を水平走査回路２２３へ出力する。
さらに、タイミング制御回路２２１では、外部から入力されるマスタークロックと同じ周波数のクロックや、それを２分周したクロックや、より分周した低速のクロック等を、イメージセンサ１０内の各部、例えば、行駆動部２２０、参照電圧供給部２１２、ＡＤＣ１７、水平走査回路２２３などに内部クロックとして供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックという。
行駆動部２２０は、例えば、画素アレイ部１０１において行列状に２次元配列する単位画素１０１ａの行を選択し、その行（以下、読出し行という）の駆動に必要なパルスを出力する。そこで、行駆動部２２０は、例えば、読出し行を規定する（画素アレイ部１０１の行を選択する）垂直デコーダ２２２と、垂直デコーダ２２２にて規定された読出アドレス上（行方向）の単位画素１０１ａに対する画素駆動線にパルスを供給して駆動する垂直駆動回路２１１とを備える。なお、垂直デコーダ２２２は、画素信号を読み出す行の他に、電子シャッタ用の行などを選択してもよい。
参照電圧供給部２１２は、各単位画素１０１ａから読み出されたアナログの画素信号をデジタルの画素信号に変換するための参照電圧をＡＤＣ１７へ供給する。例えば、ＡＤＣ１７がシングルスロープ型である場合、参照電圧供給部２１２は、直線状又は階段状に昇圧又は降圧する鋸波状（ランプ状ともいう）の波形を有する参照電圧を出力する。一方、ＡＤＣ１７が逐次比較型である場合、参照電圧供給部２１２は、一定の電圧値を持つ参照電圧を出力する。その場合、各ＡＤＣ１７は、例えば、一定の電圧である参照電圧を分圧することで、逐次比較に用いる複数の参照電圧を生成する。
図１６には、シングルスロープ型のＡＤＣ１７が示されている。シングルスロープ型のＡＤＣ１７は、例えば、コンパレータ２１３と、カウンタ２１４とを備える。コンパレータ２１２は、各単位画素１０１ａから読み出されたアナログの画素信号の電圧値と、参照電圧供給部２１２から供給されたランプ状の参照電圧とを比較し、その比較結果をカウンタ２１４へ出力する。カウンタ２１４は、アナログの画素信号の電圧値が参照電圧を上回る又は下回るまでにタイミング制御回路２２１から入力されたクロック数をカウントし、そのカウント値を画素信号のデジタル値とする。なお、ＡＤＣ１７が逐次比較型である場合、ＡＤＣ１７は、例えば、コンパレータと、容量性ＤＡＣと、レジスタと、減算器とから構成される。
水平走査回路２２３は、例えば、タイミング制御回路２２１から入力された列アドレス信号に従って、列アドレス信号で指定された読出列のＡＤＣ１７から水平信号線へ、デジタルの画素信号よりなる画像データを読み出すシフト動作（走査）を実行する。読み出された画像データは、画像信号処理部２２４に入力される。
画像信号処理部２２４は、例えば、信号処理部１３と、ＤＳＰ１４と、メモリ１５と、セレクタ１６とを備える。それぞれの動作は、第１の実施形態において説明した動作と同様であってよいため、ここでは詳細な説明を省略する。
また、イメージセンサ１０は、外部とタイミング制御回路２２１との間で、マスタークロックや各種データの入出力を行なうためのインタフェース（Ｉ／Ｆ）２２５と、セレクタ１６を介して出力された画像データをアプリケーションプロセッサ２０へ出力するためのＩ／Ｆ２２６と、周辺部から機械学習処理のためのプログラムや辞書係数等を入力するＩ／Ｆ２２７とを備える。
上記構成において、垂直駆動回路２１１、参照電圧供給部２１２、コンパレータ２１３及びカウンタ２１４は、例えば、アナログ回路２０１に含まれる。一方、タイミング制御回路２２１、垂直デコーダ２２２、水平走査回路２２３、画像信号処理部２２４、及び各種Ｉ／Ｆ２２５～２２７は、例えば、ロジック回路２０２に含まれる。
３．２ フロアマップ例
次に、本実施形態に係るイメージセンサ１０における各層のフロアマップについて、幾つか例を挙げて説明する。なお、本実施形態に係るイメージセンサ１０のチップ構成例は、例えば、第１の実施形態において図２を用いて説明した積層構造と同様に、第１基板から第３基板よりなる三層積層構造であるとする。
３．２．１ 第１のフロアマップ例
図１７～図１９は、本実施形態に係る第１のフロアマップ例を説明するための図である。なお、図１７は、第１層である第１基板３００のフロアマップ例を示し、図１８は、第２層である第２基板３２０のフロアマップ例を示し、図１９は、第３像である第３基板３４０のフロアマップ例を示している。
３．２．１．１ 第１基板のフロアマップ例
図１７に示すように、第１基板３００は、図４に示した第１基板１００と同様に、第１基板３００の素子形成面の大部分に配置された画素アレイ部１０１を備える。なお、第１基板３００に光学系１０４の一部又は全部を搭載する場合には、光学系１０４の一部又は全部が、画素アレイ部１０１と対応する位置に設けられる。
画素アレイ部１０１の周囲には、画素アレイ部１０１中の各単位画素１０１ａを下層に配置された回路素子に電気的に接続させるための配線の一部として、第１基板３００を貫通する複数のＴＳＶが配列するＴＳＶアレイ３０２及び３０５が設けられている。図１７に示す例では、画素アレイ部１０１を３方向から囲むＴＳＶアレイのうち、ＴＳＶアレイ３０２は、画素アレイ部１０１の各単位画素１０１ａと行駆動部２２０の垂直駆動回路２１１とを接続するためのＴＳＶアレイであり、ＴＳＶアレイ３０５は、画素アレイ部１０１の各単位画素１０１ａとＡＤＣ１７のコンパレータ２１３とを接続するためのＴＳＶアレイである。
また、ＴＳＶアレイ３０２及び３０５のさらに外側の周囲には、直線状に配列された複数のパッドよりなるパッドアレイ３０３が設けられる。例えば、図１７に示す例では、第１基板３００の４つの辺のうちの対向する２つの辺それぞれに、パッドアレイ３０３が設けられている。
なお、パッドアレイ３０３には、上述した実施形態におけるパッドアレイ１０３と同様に、アナログ回路用の電源電圧が印加されるパッド（電源ピン）や、ロジック回路用の電源電圧が印加されるパッド（電源ピン）等が含まれる。また、パッドアレイ３０３には、各種インタフェース用のパッド（信号ピン）や、クロック信号やデータの入出力のためのパッド（信号ピン）等も含まれ得る。パッドアレイ３０３における各パッドは、例えば、外部の電源回路やインタフェース回路とワイヤを介して電気的に接続される。各パッドアレイ３０３とＴＳＶアレイ３０２及び３０５とは、パッドアレイ３０３中の各パッドに接続されたワイヤからの信号の反射の影響を無視できる程度に十分に離れていることが好ましい。
３．２．１．２ 第２基板のフロアマップ例
図１８に示すように、第２基板３２０には、ＴＳＶアレイ３２２及び３２５が設けられている。ＴＳＶアレイ３２２は、例えば、第１基板３００を貫通するＴＳＶアレイ３０２と接触することで電気的に接続されている。ＴＳＶアレイ３２５は、同じく第１基板３００を貫通するＴＳＶアレイ３０５と接触することで電気的に接続されている。
また、第２基板３２０には、垂直駆動回路２１１、ＤＳＰ１４及びメモリ１５も配置されている。垂直駆動回路２１１は、例えば、第１基板３００のＴＳＶアレイ３０２に接続されたＴＳＶアレイ３２２と近接する位置に配置されている。
ＤＳＰ１４及びメモリ１５は、例えば、第１基板３００の画素アレイ部１０１に対して直下となる領域に配置される。その際、メモリ１５がＤＳＰ１４を周囲から囲むように配置することで、メモリ１５における各メモリ素子とＤＳＰ１４とを結ぶ信号線の長さの分散（例えば、最短の信号線の長さと最長の信号線の長さとの差）を小さくすることが可能となる。それにより、信号遅延の低減や信号の伝搬損失の低減やＳ／Ｎ比の向上や消費電力の低減が可能となる。
３．２．１．３ 第３基板のフロアマップ例
図１９に示すように、第３基板３４０には、第２基板３２０を貫通するＴＳＶアレイ３２２及び３２５と接触することで電気的に接続されたＴＳＶアレイ３４２及び３４５が設けられている。
また、第３基板３４０には、垂直デコーダ２２２、ＡＤＣ１７を構成するコンパレータ２１３及びカウンタ２１４、水平走査回路２２３、画素駆動部１３、タイミング制御回路２２１及び参照電圧供給部（ＤＡＣ）２１２も配置されている。なお、信号処理部１３には、ＭＰＵ（Micro Processing Unit）が含まれてもよい。
垂直デコーダ２２２は、例えば、第２基板３２０のＴＳＶアレイ３２２に接続されたＴＳＶアレイ３４２と近接する位置に配置されている。すなわち、垂直デコーダ２２２は、ＴＳＶアレイ３４２を介して第２基板３２０の垂直駆動回路２１１に接続されている。
ＴＳＶアレイ３２５及び３０５を介して画素アレイ部１０１に接続されたＴＳＶアレイ３４５それぞれの近傍には、ＡＤＣ１７を構成するコンパレータ２１３及びカウンタ２１４が順に配置されている。したがって、画素アレイ部１０１から読み出された画素信号は、ＴＳＶアレイ３０５、３２５及び３４５を介してコンパレータ２１３に入力される。
各カウンタ２１４の出力側には、水平走査回路２２３が配置される。また、水平走査回路２２３で挟まれた領域、すなわち、第３基板３４０の中央付近には、信号処理部１３と、参照電圧供給部（ＤＡＣ）２１２と、タイミング制御回路２２１とが配置されている。
信号処理部１３は、例えば、第３基板３４０の略中央に設けられたＴＳＶ３４４を介して、第２基板３２０のＤＳＰ１４及びメモリ１５に接続されている。
３．２．１．４ 電磁シールドの位置
図１７～図１９に示す積層構造において、上述の実施形態において例示した電磁シールド１４１は、例えば、第１基板３００と第２基板３２０との間に配置される。電磁シールド１４１は、少なくともＤＳＰ１４全体を覆う領域、例えば、第１基板３００と第２基板３２０との間全体に設けられている。このように、ＤＳＰ１４を覆う電磁シールド１４１を設けることで、ＤＳＰ１４が信号処理を実行することで発生したノイズが画素アレイ部１０１に入り込むことを低減することが可能となる。その結果、ＤＳＰ１４を機械学習部として動作させた場合でも、画素アレイ部１０１へのＤＳＰ１４の信号処理に起因したノイズの入り込みを低減することが可能となるため、品質の劣化が低減された画像を取得することが可能となる。なお、電磁シールド１４１は、必ずしもＤＳＰ１４の全体を覆っている必要はなく、ＤＳＰ１４の少なくとも一部を覆っていればよい。
３．２．１．５ 変形例
第１のフロアマップ例では、第２基板３２０にＤＳＰ１４及びメモリ１５を配置し、第３基板３４０にアナログ回路２０１と残りのロジック回路２０２とを配置した場合を例示したが、第２基板３２０と第３基板３４０とを入れ替えることも可能である。その場合、電磁シールド１４１は、第１基板３００と第２基板３２０との間、又は、第２基板３２０と第３基板３４０との間であって、少なくともＤＳＰ１４全体を覆う領域に設けられてよい。
３．２．２ 第２のフロアマップ例
次に、第２のフロアマップ例について、図面を参照して詳細に説明する。図２０は、第２のフロアマップ例に係る第２基板のフロアマップ例を示す図である。図２１は、第２のフロアマップ例に係る第３基板のフロアマップ例を示す図である。なお、第１基板３００のフロアマップ例は、第１のフロアマップ例において図１７を用いて説明したフロアマップ例と同様であってよいため、ここでは詳細な説明を省略する。
図２０及び図２１に示すように、第２のフロアマップ例では、第１のフロアマップ例において第２基板３２０に配置されていたＤＳＰ１４が、第３基板３４０に配置されている。ＤＳＰ１４は、信号処理部１３とともにＴＳＶ３４４を挟む位置に配置され、ＴＳＶ３４４を介して、第２基板３２０のメモリ１５に接続される。
また、電磁シールド１４１は、例えば、第１基板３００と第２基板３２０との間、又は、第２基板３２０と第３基板３４０との間であって、少なくともＤＳＰ１４全体を覆う領域、例えば、第１基板３００と第２基板３２０との間全体、又は、第２基板３２０と第３基板３４０との間全体に設けられる。このように、ＤＳＰ１４を覆う電磁シールド１４１を設けることで、第１のフロアマップ例と同様に、ＤＳＰ１４が信号処理を実行することで発生したノイズが画素アレイ部１０１に入り込むことを低減することが可能となる。
３．２．２．１ 変形例
第２のフロアマップ例も、第１のフロアマップ例と同様に、第２基板３２０と第３基板３４０とを入れ替えることが可能である。その場合、電磁シールド１４１は、第１基板３００と第２基板３２０との間であって、少なくともＤＳＰ１４全体を覆う領域に設けられてよい。
３．２．３ 第３のフロアマップ例
次に、第３のフロアマップ例について、図面を参照して詳細に説明する。図２２は、第３のフロアマップ例に係る第２基板のフロアマップ例を示す図である。図２３は、第３のフロアマップ例に係る第３基板のフロアマップ例を示す図である。なお、第１基板３００のフロアマップ例は、第１のフロアマップ例において図１７を用いて説明したフロアマップ例と同様であってよいため、ここでは詳細な説明を省略する。
図２２及び図２３に示すように、第３のフロアマップ例では、第１のフロアマップ例において第２基板３２０に配置されていた垂直駆動回路２１１が、第３基板３４０に配置されている。すなわち、第３のフロアマップ例では、第３基板３４０に、行駆動部２２０が配置されている。行駆動部２２０は、ＴＳＶアレイ３４５、３２５及び３０５を介して、第１基板３００の画素アレイ部１０１に接続されている。
なお、電磁シールド１４１は、例えば、第１のフロアマップ例と同様に、第１基板３００と第２基板３２０との間であって、少なくともＤＳＰ１４全体を覆う領域、例えば、第１基板３００と第２基板３２０との間全体に設けられてよい。
３．２．３．１ 第１変形例
第３のフロアマップ例も、第１及び第２のフロアマップ例と同様に、第２基板３２０と第３基板３４０とを入れ替えることが可能である。その場合、電磁シールド１４１は、第１基板３００と第２基板３２０との間、又は、第２基板３２０と第３基板３４０との間であって、少なくともＤＳＰ１４全体を覆う領域に設けられてよい。
３．２．３．２ 第２変形例
また、図２２及び図２３では、図１８及び図１９に示した第１のフロアマップ例をベースとした場合を例示したが、これに限定されず、例えば、第２のフロアマップ例をベースとすることも可能である。その場合も同様に、第２基板３２０における垂直駆動回路２１１が第３基板３４０に配置されることで、行駆動部２２０が第３基板３４０に位置する。
３．２．４ 第４のフロアマップ例
次に、第４のフロアマップ例について、図面を参照して詳細に説明する。図２４は、第４のフロアマップ例に係る第２基板のフロアマップ例を示す図である。図２５は、第４のフロアマップ例に係る第３基板のフロアマップ例を示す図である。なお、第１基板３００のフロアマップ例は、第１のフロアマップ例において図１７を用いて説明したフロアマップ例と同様であってよいため、ここでは詳細な説明を省略する。
図２４及び図２５に示すように、第４のフロアマップ例では、第２基板３２０に、ＡＤＣ１７のコンパレータ２１３と、参照電圧供給部２１２と、行駆動部２２０と、メモリ１５とが配置され、第３基板３４０に、ＡＤＣ１７のカウンタ２１４と、水平走査回路２２３と、タイミング制御回路２２１と、信号処理部１３と、ＤＳＰ１４と、各種Ｉ／Ｆ２２８（Ｉ／Ｆ２２５、２２６及び２２７を含む）が配置される。また、第２基板３２０には、第２基板を貫通して第３基板３４０と電気的に接続されたＴＳＶアレイ３２７及びＴＳＶ３２４が設けられ、第３基板３４０には、第２基板３２０のＴＳＶアレイ３２７と電気的に接続されたＴＳＶアレイ３４７が設けられている。なお、タイミング制御回路２２１には、ＭＰＵが含まれてもよい。また、第２基板３２０には、各種プログラムやデータ（学習済みモデルのプログラム等を含む）を格納するＯＴＰ（One Time Programmable Read Only Memory）３２６が配置されてもよい。
第２基板３２０のコンパレータ２１３は、ＴＳＶアレイ３２５及び３０５を介して、第１基板３００の画素アレイ部１０１に接続される。また、コンパレータ２１３は、ＴＳＶアレイ３２７及び３４７を介して、第３基板３４０のカウンタ２１４に接続される。第３基板３４０の信号処理部１３及びＤＳＰ１４は、ＴＳＶ３２４及び３４４を介して、第２基板３２０のメモリ１５に接続されている。
このような積層構造において、電磁シールド１４１は、例えば、第１基板３００と第２基板３２０との間、又は、第２基板３２０と第３基板３４０との間に配置される。電磁シールド１４１は、少なくともＤＳＰ１４全体を覆う領域、例えば、第１基板３００と第２基板３２０との間全体、又は、第２基板３２０と第３基板３４０との間全体に設けられている。このように、ＤＳＰ１４を覆う電磁シールド１４１を設けることで、ＤＳＰ１４が信号処理を実行することで発生したノイズが画素アレイ部１０１に入り込むことを低減することが可能となる。
３．３ 作用・効果
以上のように、本実施形態によれば、イメージセンサ１０を構成するアナログ回路２０１とロジック回路２０２とをより細かく分類することで、それぞれを各層に最適に分類することが可能となる。その際、ＤＳＰ１４と画素アレイ部１０１との間の少なくとも一部に電磁シールド１４１を介在させることで、画素アレイ部１０１へのＤＳＰ１４の信号処理に起因したノイズの入り込みを低減することが可能となるため、ＤＳＰ１４を機械学習部として動作させた場合でも、品質の劣化が低減された画像を取得することが可能となる。
その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
４． 第４の実施形態
次に、第４の実施形態について、図面を参照して詳細に説明する。本実施形態では、第１基板１００／３００で構成された第１層から第３基板１４０（１４７、１４８）／３４０で構成された第３層までの各層への電力供給について説明する。なお、以下の説明において、上述した実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。また、第４の実施形態に係る電子機器としての撮像装置は、例えば、上述の実施形態において図１を用いて説明した撮像装置１と同様であってよいため、ここでは詳細な説明を省略する。
４．１ 第１の例
図２６～図２８は、本実施形態の第１の例に係る各層への電力供給を説明するための断面図である。なお、第１の例では、イメージセンサ１０が裏面照射型である場合を例示している。
４．１．１ 第１層への電力供給
図２６は、第１層へ電力を供給するための構成を説明するための断面図である。図２６に示すように、第１層へ電力を供給するための電源ピン４０３－１（上述したパッドアレイ１０３／３０３に含まれるパッド）は、例えば、第１基板１００／３００の裏面側（図面中、上面側）から第１層の配線層５０１の途中までに形成されたトレンチ５０２－１内に設けられる。トレンチ５０２－１の底部には、配線層５０１中に形成された電極パッド４０４－１が露出している。したがって、トレンチ５０２－１内に形成された電源ピン４０３－１は、電源パッド４０４－１と接触することで電気的に接続されている。
電源パッド４０４－１は、例えば、上から、タンタル（Ｔａ）、アルミニウム（Ａｌ）－銅（Ｃｕ）合金、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）の積層膜であってもよい。一方、電源ピン４０３－１には、例えば、鉛（Ｐｂ）や銅（Ｃｕ）や金（Ａｕ）などを用いることが可能である。
電極パッド４０４－１は、配線層５０１に設けられた不図示の配線を介して、第１層に配置された画素アレイ部１０１等の回路素子に接続されている。また、電源ピン４０３－１は、例えば、第１層に設けられた回路素子用の不図示の電源に接続される。したがって、電源ピン４０３－１に供給された電力は、電源パッド４０４－１及び配線層５０１内の配線を介して、第１層に配置された画素アレイ部１０１等の回路素子に供給される。
４．１．２ 第２層への電力供給
図２７は、第２層へ電力を供給するための構成を説明するための断面図である。図２７に示すように、第２層へ電力を供給するための電源ピン４０３－２（上述したパッドアレイ１０３／３０３に含まれるパッド）は、例えば、第１層へ電力供給するための電源ピン４０３－１と同様に、第１基板１００／３００の裏面側（図面中、上面側）から第１層の配線層５０１の途中までに形成されたトレンチ５０２－２内に設けられる。トレンチ５０２－２の底部には、配線層５０１中に形成された電極パッド４０４－２が露出している。したがって、トレンチ５０２－２内に形成された電源ピン４０３－２は、電源パッド４０４－２と接触することで電気的に接続されている。
電源パッド４０４－２は、例えば、電源パッド４０４－１と同様に、上から、タンタル（Ｔａ）、アルミニウム（Ａｌ）－銅（Ｃｕ）合金、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）の積層膜であってもよい。また、電源ピン４０３－２も同様に、電源ピン４０３－１と同じ材料、例えば、鉛（Ｐｂ）や銅（Ｃｕ）や金（Ａｕ）などを用いることが可能である。
第１基板１００／３００から第２基板１２０／３２０にかけては、電源ピン４０３－２を介して供給された電力を第２基板１２０／３２０へ導くための電源ラインが形成されている。この電源ラインには、例えば、第１基板１００／３００を貫通するＴＳＶ４１２と、第１基板１００／３００から第１層と第２層との間の層間絶縁膜５０３にかけて貫通するＴＳＶ４１３とが、第１基板１００／３００の裏面側に形成された配線４１１で接続されたツインＴＳＶが含まれ得る。また、電源ラインには、ツインＴＳＶを介して第２基板１２０／３２０の裏面側に供給された電力を、第２基板１２０／３２０の表面側（素子形成面側）に導くための、第２基板１２０／３２０を貫通するＴＳＶ４２２も含まれ得る。
第１層から第２層にかけて形成されたＴＳＶ４１３と、第２基板１２０／３２０を貫通するＴＳＶ４２２とは、第２基板１２０／３２０の裏面側に形成された配線４２１を介して接続されている。また、ＴＳＶ４２２は、第２層の配線層５０５に形成された配線４２４に接続されている。配線４２４は、第２層に設けられた回路素子４０１と電気的に接続されている。したがって、回路素子４０１用の不図示の電源から電源ピン４０３－２に供給された電力は、電源パッド４０４－２、ＴＳＶ４１２、配線４１１、ＴＳＶ４１３、配線４２１、ＴＳＶ４２２及び配線４２４を介して、第２層の回路素子４０１へ供給される。なお、回路素子４０１には、上述の実施形態において第２基板１２０／３２０に配置されたアナログ回路やロジック回路等が含まれ得る。
４．１．２．１ 第２層への電力供給の変形例
図２８は、第２層へ電力を供給するための構成の変形例を説明するための断面図である。上述の図２７に示した例では、電源ピン４０３－２に供給された電力をＴＳＶ４１２で第１基板１００／３００の裏面側に導いた後に２つのＴＳＶ４１３及び４２２を介して第２層へ供給する場合を例示した。これに対し、本変形例では、電源ピン４０３－２に供給された電力を直接的に第２層へ供給する場合について例示する。
図２８に示すように、本変形例では、電源ピン４０３－２を形成するためのトレンチ５０２－２ａが、第１層と第２層との間の層間絶縁膜５０３にまで達している。トレンチ５０２－２ａの底部には、電源ピン４０３－２と接触する電源パッド４０４－２が形成されている。
電源パッド４０４－２は、第２基板１２０／３２０の裏面側に形成された配線４４１と接触している。配線４４１は、第２基板１２０／３２０を貫通して第２層の配線層５０５に形成された配線４４３と接触するＴＳＶ４４２と接続されている。配線４４３は、第２層に設けられた回路素子４０１と電気的に接続されている。したがって、回路素子４０１用の不図示の電源から電源ピン４０３－２に供給された電力は、電源パッド４０４－２、配線４４１、ＴＳＶ４４２及び配線４４３を介して、第２層の回路素子４０１へ供給される。
４．１．３ 第３層への電力供給
図２９は、第３層へ電力を供給するための構成を説明するための断面図である。図２９に示すように、第３層へ電力を供給するための構成では、例えば、上述において図２８を用いて説明した構成と同様に、第１基板１００／３００の裏面側（図面中、上面側）から第１層と第２層との間の層間絶縁膜５０３まで貫通するトレンチ５０２－３内に、電源ピン４０３－３（上述したパッドアレイ１０３／３０３に含まれるパッド）及び電源パッド４０４－３が設けられている。
電源パッド４０４－３は、第２基板１２０／３２０の裏面側に形成された配線４５１と接触している。配線４５１は、第２基板１２０／３２０から第２層と第３層との間の層間絶縁膜５０７まで貫通して第３層の配線層５０６に形成された配線４５３と接触するＴＳＶ４５２と接続されている。配線４５３は、第３層に設けられた回路素子４０２と電気的に接続されている。したがって、回路素子４０２用の不図示の電源から電源ピン４０３－３に供給された電力は、電源パッド４０４－３、配線４５１、ＴＳＶ４５２及び配線４５３を介して、第３層の回路素子４０２へ供給される。なお、回路素子４０２には、上述の実施形態において第３基板１４０（１４７、１４８）／３４０に配置されたアナログ回路やロジック回路等が含まれ得る。
４．１．３．１ 第３層への電力供給の変形例
図３０は、第３層へ電力を供給するための構成の変形例を説明するための断面図である。上述の図２９に示した例では、第１基板１００／３００の裏面側から第１層と第２層との間の層間絶縁膜５０３まで貫通するトレンチ５０２－３内に、電源ピン４０３－３及び電極パッド４０４－３を形成する場合を例示した。これに対し、本変形例では、第１基板１００／３００の裏面側から第２層と第３層との間の層間絶縁膜５０３まで達するトレンチ５０２－３ａ内に、電源ピン４０３－３及び電極パッド４０４－３を形成する場合について例示する。
図３０に示すように、第１基板１００／３００の裏面側から第２層と第３層との間の層間絶縁膜５０３まで達するトレンチ５０２－３ａ内に形成された電源パッド４０４－３は、トレンチ５０２－３ａの底面に露出した配線４６１と接触している。配線４６１は、第２層と第３層との間の層間絶縁膜５０７を貫通して第３層の配線層５０６に形成された配線４５３と接触するＴＳＶ４６２と接続されている。配線４５３は、第３層に設けられた回路素子４０２と電気的に接続されている。したがって、回路素子４０２用の不図示の電源から電源ピン４０３－３に供給された電力は、電源パッド４０４－３、配線４６１、ＴＳＶ４６２及び配線４５３を介して、第３層の回路素子４０２へ供給される。
４．２ 第２の例
４．２．１ 第１層及び第２層への電力供給
図３１は、本実施形態の第２の例に係る第１層及び第２層への電力供給を説明するための断面図である。なお、第２の例では、イメージセンサ１０が裏面照射型である場合を例示している。また、第２の例では、第３層への電力供給は、第１の例において図２９を用いて説明した構成と同様の構成であってよいため、ここでは詳細な説明を省略する。
図３１に示すように、第２の例に係る第１層及び第２層へ電力を供給するための構成では、例えば、上述において図２８を用いて説明した構成と同様に、第１基板１００／３００の裏面側（図面中、上面側）から第１層と第２層との間の層間絶縁膜５０３まで貫通するトレンチ５０２－１２内に、電源ピン４０３－１２及び電源パッド４０４－１２が設けられている。
電源パッド４０４－１２は、第２基板１２０／３２０の裏面側に形成された配線４７１と接触している。配線４７１は、第１の例において図２６を用いて説明したＴＳＶ４１３と、同じく第１の例において図２７を用いて説明したＴＳＶ４２２とにそれぞれ接続されている。したがって、第１層に配置された画素アレイ部１０１等の回路素子及び第２層に配置された回路素子４０２用の不図示の電源から電源ピン４０３－１２に供給された電力は、電源パッド４０４－１２、配線４７１、ＴＳＶ４１３、配線４１１及びＴＳＶ４１２と第１層の配線層５０１に形成された配線４１４とを介して画素アレイ部１０１等の回路素子へ供給されるとともに、電源パッド４０４－１２、配線４７１、ＴＳＶ４２２及び配線４２４を介して第２層の回路素子４０１へ供給される。
４．３ 作用・効果
以上のような構成によれば、第１層から第３層の各層に対し、電力の供給先となる回路素子に応じて独立した電源から電力を供給することが可能となる。それにより、各回路素子へより安定的に電力を供給することが可能となる。なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、個々では詳細な説明を省略する。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の各実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
さらに、上述した各実施形態は、それぞれ単独で使用されてもよいし、他の実施形態と組み合わせて使用されてもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
第１層を形成する第１の基板と、
前記第１の基板に接合されて第２層を形成する第２の基板と、
前記第２の基板に接合されて第３層を形成する第３の基板と、
行列状に２次元配列する複数の単位画素を備える画素アレイ部と、
前記画素アレイ部と接続されるアナログ回路と、
前記アナログ回路と接続されるロジック回路と、
機械学習処理のプログラムが格納されるメモリと、
前記プログラムを用いて前記機械学習処理を実行する機械学習部と、
を備え、
前記画素アレイ部は、前記第１層に配置され、
前記アナログ回路は、前記第１層から前記第３層のうちの何れか一つ以上に配置され、
前記ロジック回路、前記機械学習部及び前記メモリは、前記第２層及び前記第３層のうちの何れか一つ以上に配置される
固体撮像装置。
（２）
前記ロジック回路は、前記複数の単位画素における読出し行を規定する垂直デコーダを含み、
前記アナログ回路は、前記垂直デコーダにて規定された前記読出し行における単位画素を駆動する垂直駆動回路を含む
前記（１）に記載の固体撮像装置。
（３）
前記垂直駆動回路と前記垂直デコーダとは、互いに異なる層に配置される前記（２）に記載の固体撮像装置。
（４）
前記アナログ回路は、
前記第２層又は前記第３層に配置されたコンパレータと、
前記第２層又は前記第３層に配置されたカウンタと、
を含む前記（１）～（３）の何れか１項に記載の固体撮像装置。
（５）
前記コンパレータと前記カウンタとは、互いに異なる層に配置される前記（４）に記載の固体撮像装置。
（６）
前記アナログ回路は、前記第２層又は前記第３層に配置されたデジタル－アナログ変換器をさらに含む前記（４）又は（５）に記載の固体撮像装置。
（７）
前記コンパレータと前記デジタル－アナログ変換器とは、同一の層に配置される前記（６）に記載の固体撮像装置。
（８）
前記ロジック回路は、前記カウンタと同一の層に配置された信号処理部を含む前記（４）～（７）の何れか１項に記載の固体撮像装置。
（９）
前記ロジック回路は、前記信号処理部と同一の層に配置されたタイミング調整回路をさらに含む前記（８）に記載の固体撮像装置。
（１０）
前記機械学習部は、前記信号処理部と同一の層に配置される前記（８）又は（９）に記載の固体撮像装置。
（１１）
前記メモリと前記機械学習部とは、同一の層に配置される前記（１）～（９）の何れか１項に記載の固体撮像装置。
（１２）
前記アナログ回路は、第１の電源に接続され、
前記ロジック回路は、第２の電源に接続される
前記（１）～（１１）の何れか１項に記載の固体撮像装置。
（１３）
前記第１の電源と前記第２の電源とは、異なる電源である前記（１２）に記載の固体撮像装置。
（１４）
前記機械学習部と前記第１の基板との間の少なくとも一部に配置された電磁シールドをさらに備える前記（１）～（１３）の何れか１項に記載の固体撮像装置。
（１５）
前記第３の基板とは別に前記第２の基板に接合されて前記第３層を形成する第４の基板をさらに備え、
前記機械学習部は、前記第４の基板に配置される
前記（１）～（１４）の何れか１項に記載の固体撮像装置。
（１６）
固体撮像装置と、
前記固体撮像装置から出力された画像データに対して所定の処理を実行するプロセッサと、
を備え、
前記固体撮像装置は、
第１層を形成する第１の基板と、
前記第１の基板に接合されて第２層を形成する第２の基板と、
前記第２の基板に接合されて第３層を形成する第３の基板と、
行列状に２次元配列する複数の単位画素を備える画素アレイ部と、
前記画素アレイ部と接続されるアナログ回路と、
前記アナログ回路と接続されるロジック回路と、
機械学習処理のプログラムが格納されるメモリと、
前記プログラムを用いて前記機械学習処理を実行する機械学習部と、
を備え、
前記画素アレイ部は、前記第１層に配置され、
前記アナログ回路は、前記第１層から前記第３層のうちの何れか一つ以上に配置され、
前記ロジック回路、前記機械学習部及び前記メモリは、前記第２層及び前記第３層のうちの何れか一つ以上に配置される
電子機器。
１ 撮像装置
１０ イメージセンサ
１１ 撮像部
１２ コントロール部
１３ 信号処理部
１４ ＤＳＰ
１５ メモリ
１６ セレクタ
１７ ＡＤＣ
２０ アプリケーションプロセッサ
３０ クラウドサーバ
４０ ネットワーク
１００、３００ 第１基板
１０１ 画素アレイ部
１０１ａ 単位画素
１０２、１０５、３０２、３０５、３２２、３２５、３２７、３４２、３４５、３４７ ＴＳＶアレイ
１０３、１２３、１２６、１４３、１４６、３０３ パッドアレイ
１０４ 光学系
１２０、３２０ 第２基板
１２２、１２５ 配線
１４０、３４０ 第３基板
１４１ 電磁シールド
１４７、１４８ 基板
２０１、２１１、２２１ アナログ回路
２０２ ロジック回路
２１１ 垂直駆動回路
２１２ 参照電圧供給部（ＤＡＣ）
２１３ コンパレータ
２１４ カウンタ
２２０ 行駆動部
２２１ タイミング制御回路
２２２ 垂直デコーダ
２２３ 水平走査回路
２２４ 画像信号処理部
２２５、２２６、２２７、２２８ Ｉ／Ｆ
３２４、３４４ ＴＳＶ
３２６ ＯＴＰ
４０１、４０２ 回路素子
４０３－１、４０３－２、４０３－３、４０３－１２ 電源ピン
４０４－１、４０４－２、４０４－３、４０４－１２ 電源パッド
４１１、４２１、４２４、４４１、４４３、４５１、４５３、４６１、４７１ 配線
４１２、４１３、４２２、４４２、４５２、４６２ ＴＳＶ
５０１、５０５、５０６ 配線層
５０２－１、５０２－２、５０２－２ａ、５０２－３、５０２－３ａ トレンチ
５０３、５０７ 層間絶縁膜

Claims (16)

  1. 第１層を形成する第１の基板と、
    前記第１の基板に接合されて第２層を形成する第２の基板と、
    前記第２の基板に接合されて第３層を形成する第３の基板と、
    行列状に２次元配列する複数の単位画素を備え、アナログ信号を出力する画素アレイ部と、
    前記画素アレイ部と接続され、前記アナログ信号に基づきデジタル信号を出力するアナログ回路と、
    前記アナログ回路と接続され、前記デジタル信号に基づく撮像画像を出力するロジック回路と、
    機械学習処理のプログラムが格納されるメモリと、
    前記プログラムを用いて、前記撮像画像に対して前記機械学習処理を実行する機械学習部と、
    前記機械学習部の上方の一部と重畳する電磁シールドと、
    を備え、
    前記画素アレイ部は、前記第１層に配置され、
    前記アナログ回路は、前記第１層から前記第３層のうちの何れか一つ以上に配置され、
    前記ロジック回路、前記機械学習部及び前記メモリは、前記第２層及び前記第３層のうちの何れか一つ以上に配置され、
    前記第１の基板における第１周辺部によって定義される第１領域と、前記第２の基板における第２周辺部によって定義される第２領域と、前記第３の基板における第３周辺部によって定義される第３領域とは、平面視において重なり合う
    固体撮像装置。
  2. 前記ロジック回路は、前記複数の単位画素における読出し行を規定する垂直デコーダを含み、
    前記アナログ回路は、前記垂直デコーダにて規定された前記読出し行における単位画素を駆動する垂直駆動回路を含む
    請求項１に記載の固体撮像装置。
  3. 前記垂直駆動回路と前記垂直デコーダとは、互いに異なる層に配置される請求項２に記載の固体撮像装置。
  4. 前記アナログ回路は、
    前記第２層又は前記第３層に配置されたコンパレータと、
    前記第２層又は前記第３層に配置されたカウンタと、
    を含む請求項１に記載の固体撮像装置。
  5. 前記コンパレータと前記カウンタとは、互いに異なる層に配置される請求項４に記載の固体撮像装置。
  6. 前記アナログ回路は、前記第２層又は前記第３層に配置されたデジタル－アナログ変換器をさらに含む請求項４に記載の固体撮像装置。
  7. 前記コンパレータと前記デジタル－アナログ変換器とは、同一の層に配置される請求項６に記載の固体撮像装置。
  8. 前記ロジック回路は、前記カウンタと同一の層に配置された信号処理部を含む請求項４に記載の固体撮像装置。
  9. 前記ロジック回路は、前記信号処理部と同一の層に配置されたタイミング調整回路をさらに含む請求項８に記載の固体撮像装置。
  10. 前記機械学習部は、前記信号処理部と同一の層に配置される請求項８に記載の固体撮像装置。
  11. 前記メモリと前記機械学習部とは、同一の層に配置される請求項１に記載の固体撮像装置。
  12. 前記アナログ回路は、第１の電源に接続され、
    前記ロジック回路は、第２の電源に接続される
    請求項１に記載の固体撮像装置。
  13. 前記第１の電源と前記第２の電源とは、異なる電源である請求項１２に記載の固体撮像装置。
  14. 前記電磁シールドは、前記機械学習部と前記第１の基板との間の少なくとも一部に配置される請求項１に記載の固体撮像装置。
  15. 前記第３の基板とは別に前記第２の基板に接合されて前記第３層を形成する第４の基板をさらに備え、
    前記機械学習部は、前記第４の基板に配置される
    請求項１に記載の固体撮像装置。
  16. 固体撮像装置と、
    前記固体撮像装置から出力された画像データに対して所定の処理を実行するプロセッサと、
    を備え、
    前記固体撮像装置は、
    第１層を形成する第１の基板と、
    前記第１の基板に接合されて第２層を形成する第２の基板と、
    前記第２の基板に接合されて第３層を形成する第３の基板と、
    行列状に２次元配列する複数の単位画素を備え、アナログ信号を出力する画素アレイ部と、
    前記画素アレイ部と接続され、前記アナログ信号に基づきデジタル信号を出力するアナログ回路と、
    前記アナログ回路と接続され、前記デジタル信号に基づく撮像画像を出力するロジック回路と、
    機械学習処理のプログラムが格納されるメモリと、
    前記プログラムを用いて、前記撮像画像に対して前記機械学習処理を実行する機械学習部と、
    前記機械学習部の上方の一部と重畳する電磁シールドと、
    を備え、
    前記画素アレイ部は、前記第１層に配置され、
    前記アナログ回路は、前記第１層から前記第３層のうちの何れか一つ以上に配置され、
    前記ロジック回路、前記機械学習部及び前記メモリは、前記第２層及び前記第３層のうちの何れか一つ以上に配置され、
    前記第１の基板における第１周辺部によって定義される第１領域と、前記第２の基板における第２周辺部によって定義される第２領域と、前記第３の基板における第３周辺部によって定義される第３領域とは、平面視において重なり合う
    電子機器。
JP2018206014A 2018-10-31 2018-10-31 固体撮像装置及び電子機器 Active JP7402606B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2018206014A JP7402606B2 (ja) 2018-10-31 2018-10-31 固体撮像装置及び電子機器
CN201980069354.2A CN112889267B (zh) 2018-10-31 2019-10-18 堆叠式光接收传感器和电子装置
KR1020217010634A KR20210081342A (ko) 2018-10-31 2019-10-18 적층형 수광 센서 및 전자 기기
PCT/JP2019/041033 WO2020090509A1 (ja) 2018-10-31 2019-10-18 積層型受光センサ及び電子機器
US17/283,073 US11792551B2 (en) 2018-10-31 2019-10-18 Stacked light receiving sensor and electronic apparatus
EP19879966.0A EP3876521A4 (en) 2018-10-31 2019-10-18 Stacked light receiving sensor and electronic device
TW108138410A TWI840429B (zh) 2018-10-31 2019-10-24 積層型受光感測器及電子機器
US18/369,507 US20240155270A1 (en) 2018-10-31 2023-09-18 Stacked light receiving sensor and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018206014A JP7402606B2 (ja) 2018-10-31 2018-10-31 固体撮像装置及び電子機器

Publications (2)

Publication Number Publication Date
JP2020072410A JP2020072410A (ja) 2020-05-07
JP7402606B2 true JP7402606B2 (ja) 2023-12-21

Family

ID=70463660

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018206014A Active JP7402606B2 (ja) 2018-10-31 2018-10-31 固体撮像装置及び電子機器

Country Status (7)

Country Link
US (2) US11792551B2 (ja)
EP (1) EP3876521A4 (ja)
JP (1) JP7402606B2 (ja)
KR (1) KR20210081342A (ja)
CN (1) CN112889267B (ja)
TW (1) TWI840429B (ja)
WO (1) WO2020090509A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6876426B2 (ja) * 2016-12-21 2021-05-26 Fdk株式会社 アルカリ二次電池
JP7402606B2 (ja) * 2018-10-31 2023-12-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
KR20200139327A (ko) * 2019-06-04 2020-12-14 삼성전자주식회사 이미지 센싱 장치
JP7345301B2 (ja) * 2019-07-18 2023-09-15 キヤノン株式会社 光電変換装置および機器
US11125575B2 (en) * 2019-11-20 2021-09-21 Here Global B.V. Method and apparatus for estimating a location of a vehicle
CN115699793A (zh) * 2020-07-07 2023-02-03 索尼半导体解决方案公司 摄像装置和电子设备
KR20220006178A (ko) * 2020-07-08 2022-01-17 주식회사 디비하이텍 3차원 이미지 센서
JP2022044465A (ja) * 2020-09-07 2022-03-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
CN218071873U (zh) * 2021-01-19 2022-12-16 深圳市品茂电子科技有限公司 一种环境特征主动传感控制模组
JP2022119383A (ja) 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置、光電変換システム、半導体基板
JP2022119378A (ja) * 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置、機器
JP2022119377A (ja) * 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置、光電変換システム、移動体、半導体基板
JP2022119374A (ja) * 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置、光電変換システム、移動体
JP2022119375A (ja) 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置
US11706546B2 (en) * 2021-06-01 2023-07-18 Sony Semiconductor Solutions Corporation Image sensor with integrated single object class detection deep neural network (DNN)
TW202310607A (zh) * 2021-07-29 2023-03-01 美商元平台技術有限公司 用於耦合數位像素感測器和計算構件的改良架構
US20230032925A1 (en) * 2021-07-29 2023-02-02 Meta Platforms Technologies, Llc Improved architecture for coupling digital pixel sensors and computing components
WO2023119953A1 (ja) * 2021-12-22 2023-06-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器、および信号処理方法
WO2023218934A1 (ja) * 2022-05-10 2023-11-16 ソニーセミコンダクタソリューションズ株式会社 イメージセンサ
WO2023238716A1 (en) * 2022-06-10 2023-12-14 Sony Semiconductor Solutions Corporation Imaging element and electronic apparatus
WO2023243669A1 (ja) * 2022-06-16 2023-12-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置および撮像装置
WO2024038757A1 (ja) * 2022-08-17 2024-02-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置および電子機器
WO2024171737A1 (ja) * 2023-02-17 2024-08-22 ソニーセミコンダクタソリューションズ株式会社 センサ装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015159728A1 (ja) 2014-04-15 2015-10-22 ソニー株式会社 撮像素子、電子機器
WO2016056409A1 (ja) 2014-10-08 2016-04-14 ソニー株式会社 積層型デバイスおよび製造方法、並びに、電子機器
WO2018003502A1 (ja) 2016-06-28 2018-01-04 ソニー株式会社 撮像装置、撮像方法、プログラム

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4349232B2 (ja) * 2004-07-30 2009-10-21 ソニー株式会社 半導体モジュール及びｍｏｓ型固体撮像装置
RU2012130911A (ru) * 2009-12-23 2014-01-27 Нокиа Корпорейшн Воспроизведение пиксельной информации с использованием нейронных сетей
JP5685898B2 (ja) * 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP6042636B2 (ja) * 2012-05-28 2016-12-14 オリンパス株式会社 固体撮像素子および固体撮像装置
JP2014022402A (ja) * 2012-07-12 2014-02-03 Toshiba Corp 固体撮像装置
US8933544B2 (en) * 2012-07-12 2015-01-13 Omnivision Technologies, Inc. Integrated circuit stack with integrated electromagnetic interference shielding
US9343497B2 (en) * 2012-09-20 2016-05-17 Semiconductor Components Industries, Llc Imagers with stacked integrated circuit dies
JP6376245B2 (ja) 2012-10-18 2018-08-22 ソニー株式会社 固体撮像装置、および電子機器
CN110110843B (zh) * 2014-08-29 2020-09-25 谷歌有限责任公司 用于处理图像的方法和系统
KR102653044B1 (ko) * 2015-09-01 2024-04-01 소니그룹주식회사 적층체
EP3726830A1 (en) * 2016-05-31 2020-10-21 Sony Semiconductor Solutions Corporation Image capturing device, image capturing method, camera module, and electronic device
KR20220058975A (ko) * 2016-09-16 2022-05-10 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 장치 및 전자 기기
JP2018051809A (ja) 2016-09-26 2018-04-05 セイコーエプソン株式会社 液体吐出装置、駆動回路および駆動方法
JP6832155B2 (ja) * 2016-12-28 2021-02-24 ソニーセミコンダクタソリューションズ株式会社 画像処理装置、画像処理方法、及び画像処理システム
US10726627B2 (en) * 2017-07-25 2020-07-28 Facebook Technologies, Llc Sensor system based on stacked sensor layers
US11735614B2 (en) * 2018-07-31 2023-08-22 Sony Semiconductor Solutions Corporation Stacked light-receiving sensor and electronic device
JP7402606B2 (ja) * 2018-10-31 2023-12-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US11888002B2 (en) * 2018-12-17 2024-01-30 Meta Platforms Technologies, Llc Dynamically programmable image sensor
US11176652B2 (en) * 2019-04-05 2021-11-16 Waymo Llc High bandwidth camera data transmission
US20210366952A1 (en) * 2020-05-19 2021-11-25 Vergence Automation, Inc. In-pixel embedded analog image processing
KR20220138701A (ko) * 2021-04-06 2022-10-13 삼성전자주식회사 스파이더 라우팅을 포함하는 이미지 센서

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015159728A1 (ja) 2014-04-15 2015-10-22 ソニー株式会社 撮像素子、電子機器
WO2016056409A1 (ja) 2014-10-08 2016-04-14 ソニー株式会社 積層型デバイスおよび製造方法、並びに、電子機器
WO2018003502A1 (ja) 2016-06-28 2018-01-04 ソニー株式会社 撮像装置、撮像方法、プログラム

Also Published As

Publication number Publication date
JP2020072410A (ja) 2020-05-07
CN112889267B (zh) 2024-08-06
EP3876521A4 (en) 2021-12-29
WO2020090509A1 (ja) 2020-05-07
TWI840429B (zh) 2024-05-01
US20210385403A1 (en) 2021-12-09
CN112889267A (zh) 2021-06-01
KR20210081342A (ko) 2021-07-01
TW202027491A (zh) 2020-07-16
US20240155270A1 (en) 2024-05-09
US11792551B2 (en) 2023-10-17
EP3876521A1 (en) 2021-09-08

Similar Documents

Publication Publication Date Title
JP7402606B2 (ja) 固体撮像装置及び電子機器
US11532651B2 (en) Image pickup device and electronic apparatus
US10854667B2 (en) Solid-state imaging device, manufacturing method of solid-state imaging element, and imaging apparatus
US11616089B2 (en) Semiconductor device, solid-state imaging device, and camera system
JP4846244B2 (ja) 半導体装置
JP6779825B2 (ja) 半導体装置および機器
JP5716347B2 (ja) 固体撮像装置及び電子機器
US7462929B2 (en) Semiconductor device and an image sensing device
US7361989B1 (en) Stacked imager package
US20160254299A1 (en) Solid-state imaging device, imaging device, solid-state imaging device manufacturing method
JP6439076B2 (ja) 撮像素子、内視鏡および内視鏡システム
JP2015060909A (ja) 半導体装置
US9865641B2 (en) Solid-state imaging device, manufacturing method therefor, and imaging apparatus
JP6066658B2 (ja) 半導体装置
JP6600000B2 (ja) 固体撮像装置および撮像装置
WO2015122299A1 (ja) 固体撮像装置、電子機器、および固体撮像装置の製造方法
JP2021125491A (ja) 半導体装置、半導体システム、移動体
EP4425535A1 (en) Semiconductor device, method for producing same, and electronic device
JP5272052B2 (ja) 半導体装置
WO2023058336A1 (ja) 半導体装置およびその製造方法
JP2004111543A (ja) 半導体チップ
JP2019024067A (ja) 半導体装置および固体撮像装置
JP2009070967A (ja) 半導体集積回路
JP2013031092A (ja) 固体撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211004

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230210

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230825

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231211

R150 Certificate of patent or registration of utility model

Ref document number: 7402606

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150