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KR102620813B1 - 반도체 장치, 그 동작 방법 및 메모리 시스템 - Google Patents

반도체 장치, 그 동작 방법 및 메모리 시스템 Download PDF

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KR102620813B1
KR102620813B1 KR1020170000844A KR20170000844A KR102620813B1 KR 102620813 B1 KR102620813 B1 KR 102620813B1 KR 1020170000844 A KR1020170000844 A KR 1020170000844A KR 20170000844 A KR20170000844 A KR 20170000844A KR 102620813 B1 KR102620813 B1 KR 102620813B1
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voltage
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에스케이하이닉스 주식회사
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Abstract

반도체 장치의 동작 방법은 선택된 제1 메모리 스트링에 대응하는 제1 선택 라인을 턴 온시키고, 비선택된 제2 메모리 스트링에 대응하는 제2 선택 라인을 턴 오프시키는 단계; 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인에 패스 전압을 인가하는 단계; 및 상기 선택된 워드라인과 상기 비선택된 워드라인을 이퀄라이징하는 단계를 포함하고, 상기 이퀄라이징 단계에서 상기 제2 선택 라인을 턴온시킬 수 있다.

Description

반도체 장치, 그 동작 방법 및 메모리 시스템 {SEMICONDUCTOR DEVICE, OPERATING METHOD THEREOF AND MEMORY SYSTEM}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치, 그 동작 방법 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
선행기술문헌 정보 : KR 10-2013-0095499 A
본 발명의 실시 예는 향상된 신뢰성을 갖고 향상된 동작 속도를 갖는 반도체 장치, 반도체 장치의 동작 방법 및 메모리 시스템을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은 선택된 제1 메모리 스트링에 대응하는 제1 선택 라인을 턴 온시키고, 비선택된 제2 메모리 스트링에 대응하는 제2 선택 라인을 턴 오프시키는 단계; 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인에 패스 전압을 인가하는 단계; 및 상기 선택된 워드라인과 상기 비선택된 워드라인을 이퀄라이징하는 단계를 포함하고, 상기 이퀄라이징 단계에서 상기 제2 선택 라인을 턴온시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은 선택된 제1 메모리 스트링에 대응하는 제1 드레인 선택 라인 및 제1 소스 선택 라인을 턴 온시키고, 비선택된 제2 메모리 스트링에 대응하는 제2 드레인 선택 라인 및 제2 소스 선택 라인을 턴 오프시키는 단계; 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인에 패스 전압을 인가하는 단계; 및 상기 선택된 워드라인과 상기 비선택된 워드라인을 이퀄라이징하는 단계를 포함하고, 상기 이퀄라이징 단계에서 상기 제2 소스 선택 라인을 턴온시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 비트라인; 상기 비트라인과 공통으로 연결된 복수의 메모리 스트링들; 상기 복수의 메모리 스트링들과 상기 비트라인 간의 연결을 각각 제어하는 복수의 제1 선택 라인들; 상기 복수의 메모리 스트링들과 공통으로 연결된 소스라인; 상기 복수의 메모리 스트링들과 상기 소스 라인 간의 연결을 각각 제어하는 복수의 제2 선택 라인들; 및 리드 동작 시, 상기 제1 및 제2 선택 라인들 중 비 선택된 메모리 스트링들과 연결된 적어도 하나의 선택 라인을 일시적으로 턴온시키는 제어 로직을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 컨트롤러; 및 메모리 스트링들, 상기 메모리 스트링들과 연결된 워드라인들 및 상기 메모리 스트링들과 연결된 선택 라인들을 포함하고, 상기 컨트롤러의 제어에 따라 리드 동작을 수행하는 메모리 장치를 포함하고, 상기 리드 동작은, 선택된 워드라인과 비선택된 워드라인들을 이퀄라이징시키고 비 선택된 메모리 스트링들과 연결된 선택 라인들 중 적어도 하나의 선택 라인을 일시적으로 턴온시키는 구간을 포함할 수 있다.
리드 동작 시에 비선택된 메모리 스트링들과 연결된 적어도 하나의 선택 라인을 일시적으로 턴온시키킨다. 예를 들어, 이퀄라이징 구간에서 상기 적어도 하나의 선택 라인을 이퀄라이징 구간에서 턴온시킨다. 따라서, 비선택된 메모리 스트링들의 채널을 초기화할 수 있으며, 반도체 장치의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(100)의 구성을 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(100)의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다.
셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 셀 어레이(110)의 상세 구조는 도 2, 도 4 및 도 5을 참조하여 후술하도록 한다.
또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결된다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어한다.
제어 로직(125)은 리드 동작 시에 비선택된 메모리 스트링들과 연결된 적어도 하나의 선택 라인을 일시적으로 턴온시키도록 반도체 장치(100)를 제어할 수 있다. 예를 들어, 제어 로직(125)은 선택된 워드라인과 비선택된 워드라인들을 이퀄라이징시키고, 이퀄라이징 구간에서 상기 적어도 하나의 선택 라인을 턴온시킨다. 즉, 리드 동작은 선택된 워드라인과 비선택된 워드라인들을 이퀄라이징시키는 이퀄라이징 구간을 포함하고, 상기 적어도 하나의 선택 라인이 이퀄라이징 구간에서 턴온된다.
이러한 제어 방식에 따르면, 비선택된 메모리 스트링들과 연결된 적어도 하나의 선택 라인을 일시적으로 턴온시키는 구간이 리드 동작에 포함되므로, 비선택된 메모리 스트링들의 채널을 초기화할 수 있다. 따라서, 반도체 장치(100)의 신뢰성을 개선할 수 있다.
제어 로직(125)은 비선택된 워드라인들에 패스 전압을 인가하기 전에 패스 전압보다 낮은 레벨을 갖는 기준 전압을 인가하도록, 반도체 장치(100)를 제어할 수 있다. 또한, 제어 로직(125)은 선택된 워드라인에 리드 전압을 인가하기 전에 패스 전압을 인가하고, 패스 전압을 인가하기 전에 기준 전압을 인가하도록, 반도체 장치(100)를 제어할 수 있다.
이러한 제어 방식에 따르면, 비선택된 워드라인 등에 패스 전압이 인가되기 전에 기준 전압이 인가되므로, 비선택된 메모리 스트링들의 플로팅 레벨을 감소시키고 셀 분포 열화를 감소시킬 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 셀 어레이(110)에 연결되며, 제어 로직(125)의 제어에 응답하여 행 라인들(RL)을 제어하도록 구성된다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
일 예로, 반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행된다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고, 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택한다.
다른 예로, 반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 비트 라인들(BL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2를 참조하면, 제1 및 제2 메모리 스트링들(MS1, MS2)이 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결된다. 또한, 각각의 메모리 스트링들(MS1, MS2)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC1~MCn) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 본 도면에는 도시되지 않았으나, 각각의 메모리 스트링들(MS1, MS2)은 복수의 메모리 셀들(MC1~MCn)의 사이에 위치된 파이프 트랜지스터를 더 포함할 수 있다.
제1 및 제2 메모리 스트링들(MS1, MS2)이 비트라인(BL)에 공통으로 연결된다. 또한, 제1 드레인 선택 라인(DSL1)이 제1 메모리 스트링(MS1)과 비트라인(BL)의 연결을 제어하고, 제2 드레인 선택 라인(DSL2)이 제2 메모리 스트링(MS2)과 비트라인(BL)의 연결을 제어한다.
제1 및 제2 메모리 스트링들(MS1, MS2)이 공통 소스 라인(CSL)에 공통으로 연결된다. 또한, 제1 소스 선택 라인(SSL1)이 제1 메모리 스트링(MS1)과 공통 소스 라인(CSL)의 연결을 제어하고, 제2 소스 선택 라인(SSL2)이 제2 메모리 스트링(MS2)과 공통 소스 라인(CSL)의 연결을 제어한다.
제1 내지 제n 워드라인들(WL1~WLn)은 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트 전극들에 각각 연결된다. 또한, 제1 메모리 스트링(MS1)과 제2 메모리 스트링(MS2)은 제1 내지 제n 워드라인들(WL1~WLn)을 공유한다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다. 이하에서는, 도 2의 셀 어레이 구조를 갖는 반도체 장치가 리드 동작을 수행함에 있어서, 제1 메모리 스트링(MS1) 및 제2 워드라인(WL2)이 선택된 경우에 대해 설명하도록 한다.
먼저, 워드라인들(WL1~WLn)에 패스 전압이 인가된다(S110). 여기서, 패스 전압은 메모리 셀에 저장된 데이터에 관계없이 메모리 셀을 턴-온시키는 레벨을 갖는다. 예를 들어, 패스 전압은 동작 전압(VCC)일 수 있다. 또한, 워드라인들(WL1~WLn)에 패스 전압을 인가하기 전에, 패스 전압보다 낮은 레벨을 갖는 기준 전압을 인가할 수 있다.
선택된 제1 메모리 스트링(MS1)에 대응하는 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)을 턴-온시키고, 비선택된 제2 메모리 스트링(MS2)에 대응하는 제2 드레인 선택 라인(DSL2) 및 제2 소스 선택 라인(SSL2)을 턴-오프시킨다.
이어서, 선택된 워드라인(WL2)에 리드 전압을 인가하고, 비선택된 워드라인들(WL1, WL3~WLn)에 패스 전압을 인가한다(S120). 여기서, 리드 전압은 메모리 셀에 저장된 데이터를 판별할 수 있는 레벨을 갖는다. 예를 들어, 리드 전압은 프로그램된 메모리 셀의 문턱 전압보다 낮고 소거된 메모리 셀의 문턱 전압보다 높은 레벨을 갖는다.
이를 통해, 선택된 메모리 셀(MC2)의 프로그램 상태, 즉, 문턱 전압에 따라, 선택된 제1 메모리 스트링(MS1)에 채널이 형성되거나 형성되지 않는다. 따라서, 비트라인(BL)의 전압 또는 전류의 변화에 따라 선택된 메모리 셀(MC2)의 데이터를 리드할 수 있다. 또한, 비선택된 제2 메모리 스트링(MS2)은 비트라인(BL)과 공통 소스 라인(CSL)으로부터 분리되어 플로팅되고, 채널 전압이 부스팅된다.
이어서, 선택된 워드라인(WL2)과 비선택된 워드라인들(WL1, WL3~WLn)을 이퀄라이징한다(S130). 이를 통해, 선택된 워드라인(WL2)과 비선택된 워드라인들(WL1, WL3~WLn)이 실질적으로 동일한 레벨을 갖게 된다.
또한, 이퀄라이징 구간에서 비선택된 제2 메모리 스트링(MS2)과 연결된 적어도 하나의 선택 라인을 턴-온시켜, 제2 메모리 스트링(MS2)의 채널을 초기화한다. 예를 들어, 제2 소스 선택 라인(SSL2)을 턴-온시키거나, 제2 드레인 선택 라인(DSL2) 및 제2 소스 선택 라인(SSL2)을 턴-온시킨다. 이러한 경우, 제2 메모리 스트링(MS2)의 소스 선택 트랜지스터(SST)가 턴-온되거나, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴-온된다. 따라서, 제2 메모리 스트링(MS2)이 공통 소스 라인(CSL)과 연결되며, 제2 메모리 스트링(MS2)의 채널이 0V로 초기화된다.
만약, 리드 동작을 수행함에 있어서, 비선택된 제2 메모리 스트링(MS2)에 대응하는 제2 소스 선택 라인(SSL2) 및 제2 드레인 선택 라인(DSL2)이 지속적으로 턴-오프 상태를 유지하면, 비선택된 제2 메모리 스트링(MS2)이 플로팅 레벨을 유지하게된다. 즉, 제2 메모리 스트링(MS2)의 채널을 초기화시키지 못하고, 채널이 0V보다 높거나 낮은 레벨을 갖게 된다. 따라서, 채널 내의 전계 차로 인해 HCI(Hot Carrier Injection) 타입의 디스터브가 유발되거나, 반도체 장치의 신뢰성이 저하될 수 있다. 따라서, 본 발명의 일 실시예에서는, 비선택된 제2 메모리 스트링들(MS2)에 대응하는 선택 라인을 일시적으로 턴온시키는 구간을 리드 동작에 포함시킨다. 예를 들어, 이퀄라이징 구간에서 제2 메모리 스트링(MS2)에 대응하는 선택 라인을 일시적으로 턴온시킨다. 이를 통해, 디스터브가 유발되거나 반도체 장치의 신뢰성이 저하되는 것을 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 4를 참조하면, 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 이하에서는 제1 메모리 블록(BLK1)의 내부 구성을 중심으로 설명하고, 나머지 메모리 블록들(BLK2~BLKz)은 제1 메모리 블록(BLK1)과 내부 구성 및 기능이 유사하므로, 그 설명을 생략하도록 한다.
제1 메모리 블록(BLK1)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 예를 들어, 제1 메모리 블록(BLK1)은 행 방향(예를 들어, +X 방향)으로 배열된 m개의 메모리 스트링들 및 열 방향(예를 들어, +Y 방향)으로 배열된 2개의 메모리 스트링들을 포함할 수 있다. 물론, 열 방향으로 3개 이상의 메모리 스트링들이 배열되는 것도 가능하다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 U 형태로 배열될 수 있다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
여기서, 제1 내지 제n 메모리 셀들(MC1~MCn)은 +Z 방향으로 적층된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결되고, 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 게이트(PG)에 연결된다.
하나의 메모리 블록(BLK1)에 포함된 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 또한, 소스 선택 라인들(SSL1, SSL2)에 의해 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)과 공통 소스 라인(CSL) 간의 연결을 각각 제어할 수 있다.
여기서, 동일한 행에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 소스 선택 트랜지스터들(SST)은 동일한 행 방향으로 신장되는 소스 선택 라인(SSL1, SSL2)에 의해 제어될 수 있다. 예를 들어, 제1 행의 제1 메모리 스트링들(MS11~MS1m)의 소스 선택 트랜지스터들(SST)은 제1 소스 선택 라인(SSL1)에 의해 제어되고, 제2 행의 제2 메모리 스트링들(MS21~MS2m)의 소스 선택 트랜지스터들(SST)은 제2 소스 선택 라인(SSL2)에 의해 제어된다.
하나의 메모리 블록(BLK1)에 포함된 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 복수의 비트 라인들(BL1~BLm)에 연결된다. 또한, 드레인 선택 라인들(DSL1, DSL2)에 의해 복수의 메모리 스트링(MS11~MS1m, MS21~MS2m)과 비트 라인(BL) 간의 연결을 각각 제어한다.
여기서, 동일한 행에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST)은 동일한 행 방향으로 신장되는 드레인 선택 라인(DSL1, DSL2)에 의해 제어될 수 있다. 예를 들어, 제1 행의 제1 메모리 스트링들(MS11~MS1m)의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(SSL1)에 의해 제어되고, 제2 행의 제2 메모리 스트링들(MS21~MS2m)의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 의해 제어된다.
또한, 동일한 열 방향으로 배열되는 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 열 방향으로 신장되는 비트 라인(BL)에 연결된다. 예를 들어, 제1 열의 메모리 스트링들(MS11, MS21)은 제1 비트 라인(BL1)에 공통으로 연결되고, 제 m 열의 메모리 스트링들(MS1m, MS2m)은 제 m 비트 라인(BLm)에 공통으로 연결된다. 따라서, 하나의 비트 라인(BL1)에 메모리 스트링들(MS11, MS21)이 공통으로 연결된 경우, 공통으로 연결된 메모리 스트링들(MS11, MS21)과 비트 라인(BL1) 간의 연결은 제1 및 제2 드레인 선택 라인들(DSL1, DSL2)에 의해 각각 제어된다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 5를 참조하면, 셀 어레이(110)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 이하에서는 제1 메모리 블록(BLK1')의 내부 구성을 중심으로 설명하고, 나머지 메모리 블록들(BLK2'~BLKz')은 제1 메모리 블록(BLK1')과 내부 구성 및 기능이 유사하므로, 그 설명을 생략하도록 한다. 또한, 앞서 설명된 내용과 중복되 내용은 생략하여 설명하도록 한다.
제1 메모리 블록(BLK1')은 복수의 메모리 스트링들(MS11'~MS1m', MS21'~MS2m')을 포함한다. 예를 들어, 제1 메모리 블록(BLK1')은 행 방향(예를 들어, +X 방향)으로 배열된 m개의 메모리 스트링들 및 열 방향(예를 들어, +Y 방향)으로 배열된 2개의 메모리 스트링들을 포함할 수 있다. 또한, 각각의 메모리 스트링들(MS11'~MS1m', MS21'~MS2m')은 +Z 방향을 따라 신장될 수 있다.
각각의 메모리 스트링들(MS11'~MS1m', MS21'~MS2m')은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
복수의 메모리 스트링들(MS11'~MS1m', MS21'~MS2m')은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL)의 사이에 연결된다. 제1 행에 배열된 제1 메모리 스트링들(MS11'~MS1m')의 소스 선택 트랜지스터들(SST)은 제1 소스 선택 라인(SSL1)에 연결되고, 제2 행에 배열된 제2 메모리 스트링들(MS21'~MS2m')의 소스 선택 트랜지스터들(SST)은 제2 소스 선택 라인(SSL2)에 연결된다. 제1 행의 제1 메모리 스트링들(MS11'~MS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결되고, 제2 행의 제2 메모리 스트링들(MS21'~MS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결된다. 또한, 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트 전극들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
결과적으로, 각 메모리 스트링(MS11'~MS1m', MS21'~MS2m')이 파이프 트랜지스터를 포함하지 않는 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 타이밍도로서, 도 4 및 도 5의 셀 어레이 구조를 갖는 반도체 장치의 리드 동작에 관한 것이다. 이하에서는, 메모리 스트링들(MS11~MS1m) 및 제2 워드라인(WL2)이 선택된 리드 동작을 가정하여 설명하도록 한다.
도 4 및 도 5를 참조하면, 선택된 메모리 블록(BLK1)은 선택된 제1 메모리 스트링들(MS11~MS1m)과 비선택된 제2 메모리 스트링들(MS21~MS2m)을 포함한다. 따라서, 선택된 제1 메모리 스트링들(MS11~MS1m)에 대응하는 제1 드레인 및 소스 선택 라인들(DSL1, SSL1)과 비선택된 제2 메모리 스트링들(MS21~MS2m)에 대응하는 드레인 및 소스 선택 라인들(DSL2, SSL2)은 서로 상이하게 구동된다.
도 6의 제1 구간(T1)을 살펴보면, 선택된 제1 드레인 선택 라인(DSL1) 및 선택된 제1 소스 선택 라인(SSL1)에 턴온 전압(VON)이 인가된다. 여기서, 턴온 전압(VON)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 턴-온시키는 레벨을 갖는다. 예를 들어, 턴온 전압(VON)은 패스 전압(VPASS)과 실질적으로 동일한 레벨을 가질 수 있다. 또한, 비선택된 제2 드레인 선택 라인(DSL2) 및 비선택된 제2 소스 선택 라인(SSL2)에 접지 전압(VSS)이 인가된다. 이를 통해, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴-오프된다.
워드라인들(WL1~WLn)에 패스 전압(VPASS)이 인가된다. 따라서, 선택 여부에 관계없이 모든 워드라인들(WL1~WLn)에 패스 전압(VPASS)이 인가된다. 또한, 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가된다.
실시예로서, 선택된 제1 드레인 선택 라인(DSL1), 선택된 제1 소스 선택 라인(SSL1) 및 워드라인들(WL1~WLn)은 동시에 셋팅되거나, 시간 차를 두고 셋팅될 수 있다. 예를 들어, 선택된 제1 드레인 선택 라인(DSL1) 및 선택된 제1 소스 선택 라인(SSL1)를 턴-온시킨 후에 워드라인들(WL1~WLn)에 패스 전압(VPASS)이 인가될 수 있다.
다른 실시예로서, 워드라인들(WL~WLn)에 패스 전압(VPASS)이 인가되기 전에, 기준 전압(VREF)이 인가될 수 있다. 여기서, 기준 전압(VREF)은 0V보다 높고 패스 전압(VPASS) 보다는 낮은 레벨을 가질 수 있다. 이러한 방식에 따르면, 비선택된 메모리 스트링들(MS21~MS2m)에 포함된 메모리 셀들(MC1~MCn)의 분포 열화를 방지할 수 있다.
앞서 설명한 셀 어레이 구조에 따르면, 선택된 제1 메모리 스트링들(MS11~MS1m)과 비선택된 제2 메모리 스트링들(MS21~MS2m)이 워드라인들(WL1~WLn)을 공유하기 때문에, 패스 전압(VPASS) 인가 시에 비선택된 제2 메모리 스트링들(MS21~MS2m)의 채널이 부스팅될 수 있다. 또한, 그로 인해, 비선택된 제2 메모리 스트링들(MS21~MS2m)에서 GIDL(Gate Induced Drain Leakage) 현상이 유발되어, 소스 선택 트랜지스터(SST) 또는 드레인 선택 트랜지스터(DST)와 인접한 메모리 셀들의 셀 분포가 열화될 수 있다. 따라서, 본 발명의 일 실시예에서는 패스 전압(VPASS)을 인가하기 전에 기준 전압(VREF)을 인가함으로써, 채널의 플로팅 레벨을 기준 전압(VREF)만큼 감소시킨다. 이를 통해, 셀 분포 열화를 방지할 수 있다.
참고로, 도 4의 셀 어레이에서는 파이프 게이트(PG)에 패스 전압(VPASS)이 인가된다. 여기서, 패스 전압(VPASS)은 파이프 트랜지스터(PT)를 턴-온시키는 레벨을 갖는다. 또한, 파이프 게이트(PG)에 패스 전압(VPASS)을 인가하기에 앞서 기준 전압(VREF)을 인가할 수 있다.
제2 구간(T2)을 살펴보면, 선택된 워드라인(WL2)에 리드 전압(VREAD)이 인가되고, 비선택된 워드라인들(WL1, WL2~WLn)에 패스 전압(VPASS)이 인가된다. 또한, 선택된 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)은 턴-온 상태를 유지하고, 비선택된 제2 드레인 선택 라인(DSL2) 및 제2 소스 선택 라인(SSL2)은 턴-오프 상태를 유지하고, 공통 소스 라인(CSL)은 접지 상태를 유지한다.
이러한 조건에 따르면, 선택된 메모리 셀의 문턱 전압에 따라 선택된 메모리 스트링들에 채널이 형성되거나 형성되지 않으므로, 선택된 메모리 셀의 데이터를 리드 할 수 있다. 예를 들어, 선택된 메모리 셀(MC2)이 소거 상태이면, 리드 전압(VREAD)에 의해 해당 메모리 셀(MC2)이 턴-온되고, 해당 메모리 스트링(MS11)에 채널이 형성된다. 따라서, 해당 메모리 스트링(MS11)에 대응되는 비트 라인(BL1)으로부터 공통 소스라인(CSL)으로 전류가 흐르게 되며, 해당 비트 라인(BL1)의 전압이 낮아진다. 또한, 선택된 메모리 셀(MC2)이 프로그램 상태이면, 리드 전압(VREAD)에 의해 해당 메모리 셀(MC2)이 턴-오프되고, 해당 메모리 스트링(MS1m)에 채널이 형성되지 않는다. 따라서, 해당 메모리 스트링(MS1m)에 대응되는 비트 라인(BLm)으로부터 공통 소스라인(CSL)으로 전류가 흐르지 않게 되며, 비트 라인(BLm)의 전압이 유지된다.
또한, 이러한 조건에 따르면, 비선택된 제2 메모리 스트링들(MS21~MS2m)은 비트라인들(BL1~BLm) 및 공통 소스 라인(CSL)으로부터 분리되어 플로팅된다. 또한, 비선택된 제2 메모리 스트링들(MS21~MS2m)은 선택된 제1 메모리 스트링들(MS11~MS1m)과 워드라인들(WL1~WLn)을 공유하므로, 비선택된 제2 메모리 스트링들(MS21~MS2m)의 채널 전압이 부스팅된다.
제3 구간(T3)을 살펴보면, 선택된 워드라인(WL2)과 비선택된 워드라인들(WL1, WL3~WLn)이 실질적으로 동일한 레벨을 갖도록, 워드라인들(WL1~WLn)에 이퀄라이징 전압(VEQ)이 인가된다. 여기서, 이퀄라이징 전압(VEQ)은 리드 전압(VREAD)보다 높은 레벨을 갖고 패스 전압(VPASS)보다 낮은 레벨을 가질 수 있다. 따라서, 선택된 워드라인(WL2)은 리드 전압(VREAD)보다 소정 레벨 상향되고, 비선택된 워드라인들(WL1, WL3~WLn)은 패스 전압(VPASS)보다 소정 레벨 하향되어 이퀄리이징 된다.
또한, 비선택된 제2 소스 선택 라인(SSL2)을 턴-온시키거나, 비선택된 제2 드레인 선택 라인(DSL2) 및 비선택된 제2 소스 선택 라인(SSL2)을 턴-온시킨다. 이러한 경우, 비선택된 메모리 스트링들(MS21~MS2m)의 소스 선택 트랜지스터(SST)이 턴-온되거나, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴-온된다. 따라서, 비선택된 제2 메모리 스트링들(MS21~MS2m)의 채널을 초기화 할 수 있다. 예를 들어, 비선택된 제2 메모리 스트링들(MS21~MS2m)의 채널을 0V로 초기화 할 수 있다.
실시예로서, 제3구간(T3)에서 비선택된 제2 소스 선택 라인(SSL2) 및/또는 비선택된 제2 소스 선택 라인(SSL2)을 턴-온시키는 시점은, 제3 구간(T3)의 시작 시점보다 늦을 수 있다. 또한, 비선택된 제2 소스 선택 라인(SSL2)과 비선택된 제2 드레인 선택 라인(DSL2)을 모두 턴-온시킬 경우, 턴온 시점이 동일할 수 있다.
실시예로서, 제3 구간(T3)에서 비선택된 제2 소스 선택 라인(SSL2) 및/또는 비선택된 제2 소스 선택 라인(SSL2)에 인가된 전압이 턴온 전압(VON)에서 접지 전압(VSS)으로 변경되는 시점과, 선택된 제1 소스 선택 라인(SSL1) 및 선택된 제1 드레인 선택 라인(DSL1)에 인가된 전압이 턴온 전압(VON)에서 접지 전압(VSS)으로 변경되는 시점이 동일할 수 있다. 이때, 변경되는 시점은 제3 구간(T3)의 종료 시점보다 이를 수 있다.
전술한 바와 같은 구동 방식에 따르면, 비선택된 제2 메모리 스트링들(MS21~MS2m)과 연결된 적어도 하나의 선택 라인을 일시적으로 턴온시키는 구간이 리드 동작에 포함되므로, 비선택된 제2 메모리 스트링들(MS21~MS2m)의 채널을 초기화할 수 있다. 따라서, 반도체 장치의 신뢰성을 개선할 수 있다.
또한, 비선택된 워드라인(WL2), 파이프 게이트(PG) 등에 패스 전압(VPASS)이 인가되기 전에 기준 전압(VREF)이 인가되므로, 비선택된 제2 메모리 스트링들(MS11~MS1m)의 플로팅 레벨을 감소시키고 셀 분포 열화를 감소시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(1000)의 구성을 나타낸 블록도이다. 도 7을 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(미도시)로부터의 요청에 응답하여 메모리 장치(100')에 특정 동작을 커맨드한다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다.
리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
리드 동작을 수행함에 있어서, 메모리 장치(100')는 비선택된 메모리 스트링들과 연결된 적어도 하나의 선택 라인을 턴온시킬 수 있다. 즉, 리드 동작은 상기 적어도 하나의 선택 라인을 일시적으로 턴온시키는 구간을 포함한다. 예를 들어, 리드 동작은 선택된 워드라인과 비선택된 워드라인들을 이퀄라이징시키는 이퀄라이징 구간을 포함하고, 이퀄라이징 구간에서 상기 적어도 하나의 선택 라인을 턴온시킨다.
이러한 방식에 따르면, 비선택된 메모리 스트링들과 연결된 적어도 하나의 선택 라인을 일시적으로 턴온시키는 구간이 리드 동작에 포함되므로, 비선택된 메모리 스트링들의 채널을 초기화할 수 있다. 따라서, 메모리 장치(100')의 신뢰성을 개선할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 8을 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)의 구성을 나타낸 블록도이다. 도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 8을 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 7을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 7 및 도 8을 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 장치 110: 셀 어레이
120: 주변 회로 121: 어드레스 디코더
123: 읽기 및 쓰기 회로 124: 입출력 회로
125: 제어 로직

Claims (18)

  1. 선택된 제1 메모리 스트링에 대응하는 제1 선택 라인을 턴 온시키고, 비선택된 제2 메모리 스트링에 대응하는 제2 선택 라인을 턴 오프시키는 단계;
    선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인에 패스 전압을 인가하는 단계; 및
    상기 선택된 워드라인과 상기 비선택된 워드라인의 전압을 이퀄라이징하는 단계
    를 포함하고,
    상기 선택된 워드라인과 상기 비선택된 워드라인의 전압을 이퀄라이징하는 동안 상기 제2 선택 라인을 턴온시키는
    반도체 장치의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 선택 라인은 소스 선택 라인이거나, 소스 및 드레인 선택 라인들인
    반도체 장치의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 선택 라인은 상기 이퀄라이징 단계에서 일시적으로 턴온되어 상기 제2 메모리 스트링의 채널을 초기화시키는
    반도체 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 비선택된 제2 메모리 스트링의 채널을 0V로 초기화시키는
    반도체 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 패스 전압을 인가하기 전에, 상기 패스 전압보다 낮은 기준 전압을 상기 비선택된 워드라인에 인가하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 리드 전압을 인가하기 전에 상기 패스 전압을 상기 선택된 워드라인에 인가하는
    반도체 장치의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 선택된 워드라인에 상기 패스 전압을 인가하기 전에, 상기 패스 전압보다 낮은 기준 전압을 상기 선택된 워드라인에 인가하는
    반도체 장치의 동작 방법.
  8. 선택된 제1 메모리 스트링에 대응하는 제1 드레인 선택 라인 및 제1 소스 선택 라인을 턴 온시키고, 비선택된 제2 메모리 스트링에 대응하는 제2 드레인 선택 라인 및 제2 소스 선택 라인을 턴 오프시키는 단계;
    선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인에 패스 전압을 인가하는 단계; 및
    상기 선택된 워드라인과 상기 비선택된 워드라인의 전압을 이퀄라이징하는 단계
    를 포함하고,
    상기 선택된 워드라인과 상기 비선택된 워드라인의 전압을 이퀄라이징하는 동안 상기 제2 소스 선택 라인을 턴온시키는
    반도체 장치의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 이퀄라이징 단계에서 상기 제2 소스 선택 라인 및 상기 제2 드레인 선택 라인을 턴온시키는
    반도체 장치의 동작 방법.
  10. 비트라인;
    상기 비트라인과 공통으로 연결된 복수의 메모리 스트링들;
    상기 복수의 메모리 스트링들에 연결된 복수의 워드라인들;
    상기 복수의 메모리 스트링들과 상기 비트라인 간의 연결을 각각 제어하는 복수의 제1 선택 라인들;
    상기 복수의 메모리 스트링들과 공통으로 연결된 소스라인;
    상기 복수의 메모리 스트링들과 상기 소스 라인 간의 연결을 각각 제어하는 복수의 제2 선택 라인들; 및
    리드 동작 시, 선택된 워드라인 및 비선택된 워드라인들의 전압을 이퀄라이징하는 동안 상기 제1 및 제2 선택 라인들 중 비 선택된 메모리 스트링들과 연결된 적어도 하나의 선택 라인을 일시적으로 턴온시키는 제어 로직
    을 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제어 로직은, 상기 선택된 워드라인에 리드 전압을 인가하고 상기 비선택된 워드라인들에 패스 전압을 인가하는
    반도체 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제어 로직은, 상기 패스 전압을 인가하기 전에 상기 패스 전압보다 낮은 기준 전압을 상기 비선택된 워드라인들에 인가하는
    반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제어 로직은, 상기 리드 전압을 인가하기 전에 상기 패스 전압을 상기 선택된 워드라인에 인가하는
    반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제어 로직은, 상기 선택된 워드라인에 상기 패스 전압을 인가하기 전에 상기 패스 전압보다 낮은 기준 전압을 상기 선택된 워드라인에 인가하는
    반도체 장치.
  16. 컨트롤러; 및
    메모리 스트링들, 상기 메모리 스트링들과 연결된 워드라인들 및 상기 메모리 스트링들과 연결된 선택 라인들을 포함하고, 상기 컨트롤러의 제어에 따라 리드 동작을 수행하는 메모리 장치
    를 포함하고,
    상기 리드 동작은, 선택된 워드라인과 비선택된 워드라인들의 전압을 이퀄라이징시키는 동안 비 선택된 메모리 스트링들과 연결된 선택 라인들 중 적어도 하나의 선택 라인을 일시적으로 턴온시키는 구간을 포함하는
    메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 리드 동작은, 선택된 워드라인에 리드 전압을 인가하고 비선택된 워드라인들에 패스 전압을 인가하는 구간을 포함하는
    메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 패스 전압을 인가하기 전에, 상기 패스 전압보다 낮은 기준 전압을 상기 비선택된 워드라인들에 인가하는
    메모리 시스템.
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