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KR102561277B1 - 표시 장치 - Google Patents

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KR102561277B1
KR102561277B1 KR1020160098174A KR20160098174A KR102561277B1 KR 102561277 B1 KR102561277 B1 KR 102561277B1 KR 1020160098174 A KR1020160098174 A KR 1020160098174A KR 20160098174 A KR20160098174 A KR 20160098174A KR 102561277 B1 KR102561277 B1 KR 102561277B1
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KR
South Korea
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line
crack detection
data
test
detection line
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KR1020160098174A
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이승규
권태훈
가지현
곽원규
김동수
배한성
신혜진
차승지
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삼성디스플레이 주식회사
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Publication date
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Priority to CN202110757421.9A priority patent/CN113487967B/zh
Priority to JP2017147880A priority patent/JP7144132B2/ja
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Priority to US16/885,995 priority patent/US11189204B2/en
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Abstract

실시예에 따른 표시 장치는 표시 영역과 표시 영역 주변의 주변 영역을 포함하는 기판, 기판의 표시 영역에 위치하는 복수의 화소, 그리고 기판에 위치하고, 복수의 화소에 연결되어 있는 복수의 신호선을 포함하고, 복수의 신호선은, 복수의 화소에 연결되는 복수의 데이터선, 제1 트랜지스터를 통해 복수의 데이터선 중 제1 데이터선에 연결되며, 주변 영역에 배치되는 크랙 감지선, 그리고 제1 트랜지스터의 게이트와 연결되는 제어선을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
실시예는 표시 장치에 관한 것이다.
표시 장치가 경량화 및 박형화됨에 따라, 외부 충격 등에 의해 발생할 수 있는 크랙(crack), 스크래치(scratch) 또는 깨짐 현상에 대한 표시 장치의 내구성 증가가 요구된다.
표시 장치에 크랙이 발생하는 경우, 표시 장치의 표시 영역으로 수분 등 이물질이 침투할 수 있다. 크랙에 의한 이물질의 침투는 표시 장치 불량의 원인이 된다.
따라서, 표시 장치에 크랙이 발생하였는지 여부를 정확하게 검출하는 것이 중요한 문제로 부각되고 있다.
실시예는 크랙에 따른 표시 장치의 불량을 용이하게 검출할 수 있는 표시 장치를 제공한다.
실시예는 표시 장치에 발생한 미세한 크랙을 검출할 수 있는 표시 장치를 제공한다.
실시예에 따른 표시 장치는 표시 영역과 표시 영역 주변의 주변 영역을 포함하는 기판, 기판의 표시 영역에 위치하는 복수의 화소, 그리고 기판에 위치하고, 복수의 화소에 연결되어 있는 복수의 신호선을 포함하고, 복수의 신호선은, 복수의 화소에 연결되는 복수의 데이터선, 제1 트랜지스터를 통해 복수의 데이터선 중 제1 데이터선에 연결되며, 주변 영역에 위치하는 크랙 감지선, 그리고 제1 트랜지스터의 게이트와 연결되는 제어선을 포함한다.
제1 트랜지스터는 주변 영역에 위치할 수 있다.
주변 영역에 위치하고, 복수의 데이터선과 연결되며, 복수의 화소로 인가되는 데이터 전압을 전달하는 복수의 데이터 패드를 더 포함하고, 제1 트랜지스터는 복수의 데이터 패드와 복수의 데이터선 사이의 영역에 위치할 수 있다.
크랙 감지선은 표시 영역의 가장자리를 따라 일주하는 형태의 배선일 수 있다.
크랙 감지선은 표시 영역의 한 변을 따라 지그재그 형태로 왕복하는 배선일 수 있다.
크랙 감지선은 블랙 계조 전압을 인가하는 제1 전압 패드에 접속될 수 있다.
크랙 감지선 및 복수의 데이터선은 서로 다른 층으로 위치할 수 있다.
복수의 신호선은, 복수의 데이터선 중 제1 데이터선을 제외한 제2 데이터선들에 제2 트랜지스터를 통해 연결되는 테스트 전압선을 더 포함할 수 있다.
테스트 전압선은 크랙 감지선의 배선 저항에 대응하는 저항 값을 갖는 저항을 포함할 수 있다.
테스트 전압선의 저항은 배선 저항의 크기 및 제1 데이터선의 개수에 비례하고, 제2 데이터선의 개수에 반비례할 수 있다.
크랙 감지선 및 테스트 전압선은 동일한 층으로 위치할 수 있다.
테스트 전압선은 블랙 계조 전압을 인가하는 제1 전압 패드에 접속될 수 있다.
제어선은 제2 트랜지스터의 게이트에 연결될 수 있다.
실시예에 따른 표시 장치는 표시 장치의 불량을 쉽게 검출할 수 있다.
실시예에 따른 표시 장치는 표시 장치에 발생한 미세한 크랙을 검출할 수 있다.
도 1a는 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1b는 실시예에 따른 표시 장치의 개략적인 배치도이다.
도 2는 일 실시예에 따른 표시 장치의 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 신호의 파형도이다.
도 4는 도 3의 파형도를 구체적으로 나타낸 도면이다.
도 5는 테스트 신호가 인가된 일 실시예에 따른 표시 장치의 표시 영역을 나타낸 도면이다.
도 6은 테스트 트랜지스터와 데이터선, 크랙 감지선 및 테스트 전압선간의 접속 구조의 일부를 나타낸 평면도이다.
도 7은 도 6의 I-I' 선을 따라 잘라 나타낸 단면도이다.
도 8은 도 6의 II-II' 선을 따라 잘라 나타낸 단면도이다.
도 9는 다른 실시예에 따른 표시 장치의 배치도이다.
도 10은 테스트 신호가 인가된 다른 실시예에 따른 표시 장치의 표시 영역을 나타낸 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1a 및 도 1b를 참고하여, 실시예에 따른 표시 장치에 대하여 설명한다. 도 1a은 실시예에 따른 표시 장치를 나타낸 평면도이고, 도 1b는 실시예에 따른 표시 장치의 개략적인 배치도이다.
도 1a을 참고하면, 일 실시예에 따른 표시 장치는 기판(SUB), 영상(image)을 표시하는 표시 영역(DA)과 표시 영역(DA)의 가장자리에 위치하는 주변 영역(NDA)을 포함한다.
기판(SUB)은 유리, 폴리머 또는 스테인리스 강 등을 포함하는 절연성 기판이다. 기판(SUB)은 플렉서블(flexible)하거나, 스트렛쳐블(stretchable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)할 수 있다. 기판(SUB)이 플렉서블하거나, 스트렛쳐블하거나, 폴더블하거나, 벤더블하거나, 롤러블함으로써, 표시 장치 전체가 플렉서블하거나, 스트렛쳐블하거나, 폴더블하거나, 벤더블하거나, 롤러블할 수 있다. 일례로, 기판(SUB)은 폴리이미드 등의 수지를 포함하는 플렉서블 필름(film) 형태를 가질 수 있다.
도시한 실시예에서, 주변 영역(NDA)은 표시 영역(DA)을 둘러싸는 형태로 위치하는 것으로 설명하였으나, 주변 영역(NDA)은 표시 영역(DA)의 양쪽 또는 한쪽에 위치할 수도 있다.
도 1b에 도시된 바와 같이, 기판(SUB)의 표시 영역(DA)은 복수의 화소(P)와 복수의 화소(P)에 연결된 복수의 데이터선(D1~Dm)을 포함한다. 화소(P)는 영상을 표시하는 최소 단위이고, 행렬의 형태로 표시 영역 내에 위치할 수 있다.
기판(SUB)의 주변 영역(NDA)에는 데이터 패드부(DP), 테스트 전압 패드들(VP1, VP2), 테스트 제어 패드(TP), 그리고 테스트 트랜지스터들(T1~To)이 위치한다.
데이터 패드부(DP)는 복수의 데이터선(D1~Dm)과 연결되어, 화소(P)들로 대응하는 데이터 신호를 공급한다.
테스트 전압 패드들(VP1, VP2)은 테스트 트랜지스터들(T1-To)의 일단들에 접속된다. 테스트 전압 패드들(VP1, VP2)에는 동일한 테스트 전압이 공급될 수 있다.
테스트 제어 패드(TP)는 테스트 트랜지스터들(T1-To) 각각의 게이트에 접속된다. 테스트 제어 패드(TP)에는 테스트 제어신호가 공급된다.
테스트 트랜지스터들(T1-To)은 주변 영역(NDA)내에서 표시 영역(DA)과 데이터 패드부(DP) 사이에 위치할 수 있다. 테스트 트랜지스터들(T1-To)은 데이터선들(D1~Dm)과 테스트 전압 패드들(VP1, VP2) 사이에 접속된다.
테스트 트랜지스터들(T1-To) 중 일부의 테스트 트랜지스터들(T2, To-1) 각각의 일단과 대응하는 테스트 전압 패드(VP1, VP2) 사이에는 대응하는 크랙 감지선(CD1, CD2)이 연결될 수 있다.
제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2)에 연결되지 않은 테스트 트랜지스터들(T1, T3~To-2, To)의 일단들과 테스트 전압 패드들(VP1, VP2) 사이에는 대응하는 테스트 전압선(ML1, ML2)이 연결될 수 있다.
제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2) 각각은 표시 영역(DA)의 바깥쪽을 일주(一周)하는 형태의 배선일 수 있다. 예를 들어, 제1 크랙 감지선(CD1)은 표시 영역(DA)의 좌측 바깥쪽에 위치할 수 있으며, 제2 크랙 감지선(CD2)은 표시 영역(DA)의 우측 바깥쪽에 위치할 수 있다.
다음으로, 도 2를 참고하여 일 실시예에 따른 표시 장치의 배치에 대하여 상세하게 설명한다. 도 2는 일 실시예에 따른 표시 장치의 배치도이다.
도시된 바와 같이, 표시 장치는 복수의 화소(P)가 위치하는 표시 영역(DA)과 표시 영역 주변의 주변 영역(NDA)을 포함한다.
복수의 신호선은 기판(SUB)의 표시 영역(DA)에 위치하는 게이트선(S1~Sn) 및 데이터선(D1~Dm), 기판(SUB)의 주변 영역(NDA)에 위치하는 제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제1 테스트 전압선(ML1) 및 제2 테스트 전압선(ML2)을 포함한다. 또한, 복수의 신호선은 복수의 DC 전압선들(DC_R, DC_G, DC_B) 및 DC 제어선들(DC_GATE_R, DC_GATE_G, DC_GATE_B)을 더 포함할 수 있다.
제1 크랙 감지선(CD1), 및 제2 크랙 감지선(CD2)이 위치하는 주변 영역(NDA)은 벤딩(bending)될 수 있다.
기판(SUB)의 주변 영역(NDA)에는 데이터 패드들(DP1~DPo, o는 m보다 크거나 이와 같은 양의 정수), 스위칭 소자들(Q1, Q2, Q3), 테스트 전압 패드들(VP1, VP2), 테스트 제어 패드(TP)들, 그리고 테스트 트랜지스터들(T1~To)이 위치할 수 있다.
데이터 패드들(DP1~DPo)은 데이터선들(D1~Dm)에 접속된다. 도시하지는 않았지만, 표시 장치는 소스 드라이브 IC를 더 포함할 수 있고, 이 경우 데이터 패드들(DP1~DPo)은 소스 드라이브 IC에 접속된다. 즉, 소스 드라이브 IC는 데이터 패드들(DP1~DPo)에 데이터 전압들을 공급함으로써, 표시 장치의 데이터선들(D1~Dm)에 데이터 전압이 공급될 수 있다.
테스트 제어 패드(TP)는 테스트 트랜지스터들(T1-To) 각각의 게이트에 접속된다. 테스트 제어 패드(TP)에는 테스트 제어신호가 공급된다.
테스트 전압 패드들(VP1, VP2)은 테스트 트랜지스터들(T1-To)의 일단들에 접속된다. 테스트 전압 패드들(VP1, VP2)에는 동일한 테스트 전압이 공급될 수 있다.
테스트 트랜지스터들(T1-To)은 주변 영역(NDA)에 위치한다. 테스트 트랜지스터들(T1-To)은 주변 영역(NDA)내에서 표시 영역(DA)과 데이터 패드들(DP1~DPo) 사이에 위치할 수 있다.
테스트 트랜지스터들(T1-To)은 데이터선들(D1~Dm)과 테스트 전압 패드들(VP1, VP2) 사이에 접속된다. 테스트 트랜지스터들(T1-To)의 게이트들(TG)은 테스트 제어 패드(TP)에 접속된다.
테스트 트랜지스터들(T1-To) 각각의 게이트(TG)는 테스트 제어 패드(TP)에 접속되고, 일단은 테스트 전압 패드들(VP1, VP2) 중 어느 하나에 접속되며, 타단은 데이터선들(D1~Dm) 중 어느 하나에 접속될 수 있다.
테스트 트랜지스터들(T1-To) 중 일부의 테스트 트랜지스터들(T2, To-1) 각각의 일단과 대응하는 테스트 전압 패드(VP1, VP2) 사이에는 대응하는 크랙 감지선(CD1, CD2)이 위치할 수 있다.
제1 크랙 감지선(CD1)은 데이터선(D2)에 접속되어 있는 테스트 트랜지스터(T2)의 일단과 테스트 전압 패드(VP1) 사이에 위치할 수 있다. 제2 크랙 감지선(CD2)은 데이터선(Dm-1)에 접속되어 있는 테스트 트랜지스터(To-1)의 일단과 테스트 전압 패드(VP2) 사이에 위치할 수 있다.
제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2) 각각은 표시 영역(DA)의 바깥쪽의 주변 영역(NDA)에 위치할 수 있다.
또한, 게이트 구동부(20)가 표시 영역(DA)의 일측 바깥쪽의 주변 영역(NDA)에 형성되는 경우, 제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2)은 게이트 구동부(20)보다 더 바깥쪽에 위치할 수 있다.
제1 크랙 감지선(CD1)은 표시 영역(DA)의 좌측 바깥쪽을 일주하도록 위치할 수 있으며, 제2 크랙 감지선(CD2)은 표시 영역(DA)의 우측 바깥쪽을 일주하도록 위치할 수 있다.
제1 크랙 감지선(CD1)은 표시 영역(DA)의 한 변을 따라 지그재그(zigzag) 형태로 왕복하는 배선일 수 있다. 제2 크랙 감지선(CD2)은 표시 영역(DA)의 다른 한 변을 따라 지그재그 형태로 왕복하는 배선일 수 있다. 크랙 감지선은 단일의 배선일 수 있고, 표시 영역(DA)의 둘레를 따라 일주하도록 위치할 수도 있으며, 이에 한정되지 않는다.
또한, 기판(SUB)의 주변 영역(NDA)에는 저항들(R1, R2)이 더 위치할 수 있다. 저항들(R1, R2)은 제1 테스트 전압선(ML1) 또는 제2 테스트 전압선(ML2)에 의해 형성될 수 있다.
그리고, 저항들(R1, R2)은 제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2)의 배선 저항에 의해, 데이터 선들(D2, Dm-1)로 인가되는 테스트 전압 값과 데이터선들(D1, D3~Dm-2, Dm)로 인가되는 테스트 전압 값의 차이를 보상하기 위해 형성될 수 있다.
즉, 제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2)에 연결되지 않은 테스트 트랜지스터들(T1, T3~To-2, To)의 일단들과 테스트 전압 패드들(VP1, VP2)을 연결하는 제1 테스트 전압선(ML1) 및 제2 테스트 전압선(ML2)에 각각 저항들(R1, R2)이 연결될 수 있다.
이때, 저항(R1)의 저항값을 크랙 감지선(CD1)의 배선 저항값을 이용하여 설계함으로써, 크랙 감지선(CD1)의 배선 저항으로 인한 테스트 전압의 편차는 최소화될 수 있다. 예를 들어, 저항(R1)의 저항 값은 하기의 수학식 1에 따라 설계될 수 있다.
수학식 1에서, R은 저항(R1)의 저항 값, RCD는 크랙 감지선(CD1)의 배선 저항, k는 제1 테스트 전압선(ML1)에 연결된 데이터선의 개수, T는 크랙 감지선(CD1)에 연결되는 데이터선의 개수일 수 있다. 이때, 1.25는 0보다 큰 양의 정수로 변경 가능한 상수이다.
저항(R1)은 제1 테스트 전압선(ML1)이 위치하는 영역 내에서 제1 테스트 전압선(ML1)의 형태를 변경하여 설계될 수 있다. 예를 들어, 제1 테스트 전압선(ML1)의 두께, 길이 또는 폭을 조정하여, 수학식 1로 산출된 저항값을 만족시키는 저항(R1)을 형성할 수 있다.
제1 테스트 전압선(ML1)은 테스트 전압 패드(VP1)가 위치한 영역과 테스트 트랜지스터(T1)의 일단이 위치한 영역 사이의 영역에 위치할 수 있으므로, 저항(R1)의 배선 배치를 위한 영역의 확보가 용이하다.
상기에서는 저항(R1)의 저항 값 설계에 대해서 설명하였으나, 저항(R2)의 저항 값도 이와 동일한 방법으로 설계될 수 있다.
복수의 제1 스위칭 소자(Q1) 각각의 일단에는 대응하는 DC 전압선(DC_R)이 연결되고, 타단에는 대응하는 데이터선이 연결되며, 게이트에는 DC 제어선(DC_GATE_R)이 연결될 수 있다.
복수의 제2 스위칭 소자(Q2) 각각의 일단에는 대응하는 DC 전압선(DC_G)이 연결되고, 타단에는 대응하는 데이터선이 연결되며, 게이트에는 DC 제어선(DC_GATE_G)이 연결될 수 있다.
복수의 제3 스위칭 소자(Q3) 각각의 일단에는 대응하는 DC 전압선(DC_B)이 연결되고, 타단에는 대응하는 데이터선이 연결되며, 게이트에는 DC 제어선(DC_GATE_B)이 연결될 수 있다.
도시한 실시예에서, 주변 영역(NDA)의 상부에 복수의 스위칭 소자들(Q1, Q2, Q3), 복수의 DC 전압선들(DC_R, DC_G, DC_B) 및 DC 제어선들(DC_GATE_R, DC_GATE_G, DC_GATE_B)이 위치하고, 주변 영역(NDA)의 하부에 데이터 패드들(DP1~DPo), 테스트 제어 패드(TP), 테스트 전압 패드들(VP1, VP2), 테스트 트랜지스터들(T1-To), 저항들(R1, R2)이 위치하는 것으로 설명하였으나, 주변 영역(NDA)의 신호선 및 패드부, 트랜지스터, 저항의 배치는 이에 한정되지 않는다.
다음으로, 도 3을 참조하여, 표시 장치에 인가되는 신호들에 대하여 설명한다. 도 3은 일 실시예에 따른 표시 장치의 신호의 파형도이다.
도 3에는 DC 제어선들(DC_GATE_R, DC_GATE_G, DC_GATE_B)에 인가되는 제어신호들(DC_GATE_R, DC_GATE_G, DC_GATE_B), 테스트 제어 패드(TP)들에 인가되는 테스트 제어신호(TS), 및 주사신호들(S[1]~S[n])이 도시되어 있다.
도 3을 참고하면, 제어신호들(DC_GATE_R, DC_GATE_G, DC_GATE_B)은 테스트 제어신호(TS)가 이네이블 레벨(L)인 기간(t1~tn) 동안, 디세이블 레벨(H)로 유지된다.
테스트 제어신호(TS)가 이네이블 레벨(L)이면, 테스트 트랜지스터들(T1~To)이 턴 온될 수 있다. 테스트 전압은 블랙 계조에 대응하는 전압 레벨을 가질 수 있다. 이하에서 테스트 전압은 디세이블 레벨(H)인 것으로 가정한다. 그러면, 턴 온된 테스트 트랜지스터들(T1~To)를 통해 데이터선들(D1~Dm)로 테스트 전압이 공급될 수 있다.
주사신호들(S[1]~S[n])은 테스트 제어신호(TS)가 이네이블 레벨(L)인 기간(t1~tn) 동안 순차적으로 이네이블 레벨(L)로 변경될 수 있다. 예를 들어, 주사신호(S[1])가 t1 시점에서 이네이블 레벨로 변경되고, t2 시점에서 디세이블 레벨로 변경된다. 그러면, 주사신호(S[2])가 t2 시점에서 이네이블 레벨로 변경된다.
주사신호들(S[1]~S[n])이 화소로 공급됨에 따라, 테스트 전압이 화소에 기입될 수 있다. 화소에 기입된 테스트 전압에 의해, 화소는 블랙 계조를 표현하게 된다.
이하에서는, 도 3과 함께 도 4 및 도 5를 참고하여, 일 실시예에 따른 표시 장치의 크랙 검사방법을 상세히 설명한다.
도 4는 도 3의 파형도를 구체적으로 나타낸 도면이고, 도 5는 테스트 신호가 인가된 일 실시예에 따른 표시 장치의 표시 영역을 나타낸 도면이다.
도 4에 도시된 바와 같이, tn-1 시점 내지 tn 시점 사이의 기간 내에서 주사신호(S[n])가 이네이블 레벨로 변경되면, 데이터선(D1)에는 디세이블 레벨(H)의 테스트 전압이 인가될 수 있다. 따라서, 데이터선(D1)에 연결된 화소는 블랙 계조를 표현할 수 있다.
하지만, 표시 장치에 크랙(crack)이 발생하는 경우, 데이터선들(D1~Dm) 또는 제1 및 제2 크랙 감지선(CD1, CD2)이 단선되거나, 데이터선들(D1~Dm) 또는 제1 및 제2 크랙 감지선(CD1, CD2)의 배선 저항이 증가할 수 있다.
일례로, 표시 장치에 크랙이 발생하여 데이터선(D2) 또는 제1 크랙 감지선(CD1)이 단선된 경우, 테스트 전압이 데이터선(D2)에 공급되지 않는다.
다른 예로, 표시 장치에 크랙이 발생하여 데이터선(D2) 또는 제1 크랙 감지선(CD1)의 배선 저항이 증가한 경우, 배선 저항 증가에 따른 전압 강하에 의해 데이터선(D2)으로 인가되는 테스트 전압은 디세이블 레벨 보다 낮은 소정 레벨(L1)을 가진다.
따라서, tn-1 시점 내지 tn 시점 사이의 기간 동안, 데이터선(D2)에 연결되어 주사신호(S[n])가 인가된 화소로 공급되는 전압은 디세이블 레벨(H)보다 낮은 레벨(L1)을 가진다.
그 결과, 데이터선(D2)에 연결된 화소에는 낮은 레벨(L1)의 전압이 인가된다. 데이터선(D2)에 연결된 화소는 낮은 레벨(L1)의 전압에 의해 화이트 계조 내지는 그레이 계조를 표현하게 된다. 즉, 데이터선(D2)에 연결된 화소들에 의해 명선이 시인될 수 있다.
도 5에 도시된 바와 같이, 제1 크랙 감지선(CD1)에 의해 테스트 전압을 인가 받는 데이터선(D2)에 연결된 화소들이 화이트 계조 내지는 그레이 계조를 표현하므로, 명선(점선으로 도시함)으로 시인될 수 있다. 이는 주변 영역(NDA) 내의 제1 크랙 감지선(CD1)이 위치한 영역에 크랙이 발생한 것으로 판단될 수 있다.
한편, 제1 및 제2 크랙 감지선(CD1, CD2)에 연결되지 않은 테스트 트랜지스터(Ti)와 연결된 데이터선(Di)도 명선(점선으로 도시)으로 시인될 수 있다. 이는 표시 장치의 크랙이 아닌 다른 원인에 의한 것으로 판단될 수 있다.
그리고, 제2 크랙 감지선(CD2)에 의해 테스트 전압을 인가받는 데이터선(Dm-1)에 연결된 화소들이 블랙 계조를 표현하므로, 암선(실선으로 도시함)으로 시인될 수 있다. 이는 주변 영역(NDA) 내의 제2 크랙 감지선(CD2)이 위치한 영역에 크랙이 발생하지 않은 것으로 판단될 수 있다.
이상에서 살펴본 바와 같이, 일 실시예는 데이터선들(D1~Dm)의 단선 또는 배선 저항 변화와 표시 영역(DA)의 바깥쪽에 형성되는 크랙 감지선의 단선 또는 배선 저항의 변화를 이용하여 표시 장치의 크랙 발생 여부를 판단할 수 있다. 즉, 크랙 감지선으로부터 테스트 전압을 인가받는 데이터선에서 명선이 시인되는 경우, 표시 장치에 크랙이 발생했다고 판단할 수 있다.
이하에서는, 도 6 내지 도 8을 참조하여, 일 실시예에 따른 표시 장치의 테스트 트랜지스터와 데이터선 간의 접속 구조, 테스트 트랜지스터와 크랙 감지선 간의 접속 구조, 및 테스트 트랜지스터와 테스트 전압선 간의 접속 구조에 대하여 설명한다.
도 6은 테스트 트랜지스터와 데이터선, 크랙 감지선 및 테스트 전압선간의 접속 구조의 일부를 나타낸 평면도이고, 도 7은 도 6의 I-I' 선을 따라 잘라 나타낸 단면도이며, 도 8은 도 6의 II-II' 선을 따라 잘라 나타낸 단면도이다.
도 6에서는 설명의 편의를 위해 네 개의 데이터선들(D1, D2, D3, D4) 및 네 개의 데이터선들(D1, D2, D3, D4)에 접속된 네 개의 테스트 트랜지스터들(T1, T2, T3, T4)만을 도시하였다. 그리고, 테스트 트랜지스터들(T3, T4)은 테스트 트랜지스터(T1)와 그 구조가 동일하므로, 이하에서는 테스트 트랜지스터들(T1, T2)에 대해서만 설명한다.
도 6 및 도 7을 참조하면, 트랜지스터(T1)의 게이트(TG)는 트랜지스터(T1)의 액티브층(T1_ACT)과 소정의 영역에서 중첩된다. 트랜지스터(T1)의 액티브층(T1_ACT)의 일단은 제1 콘택홀(CNT1)을 통해 데이터선(D1)에 접속된다. 액티브층(T1_ACT)의 타단은 제2 콘택홀(CNT2)을 통해 연결 전극(BE1)과 접속된다. 연결 전극은 제3 콘택홀(CNT3)을 통해 제1 테스트 전압선(ML1)의 일단에 접속된다. 제1 테스트 전압선(ML1)은 저항(R1)을 통해 테스트 전압 패드(VP1)에 접속된다.
트랜지스터(T1)의 게이트(TG) 및 제1 테스트 전압선(ML1)은 제1 금속 패턴으로 형성될 수 있고, 트랜지스터(T1)의 액티브층(T1_ACT)은 반도체 패턴으로 형성될 수 있으며, 데이터선(D1) 및 연결 전극(BE1)은 제2 금속 패턴으로 형성될 수 있다.
도 6 및 도 8을 참조하면, 트랜지스터(T2)의 게이트(TG)는 트랜지스터(T2)의 액티브층(T2_ACT)과 소정의 영역에서 중첩된다. 트랜지스터(T2)의 액티브층(T2_ACT)의 일단은 제4 콘택홀(CNT4)을 통해 데이터선(D2)에 접속된다. 액티브층(T2_ACT)의 타단은 제5 콘택홀(CNT5)을 통해 연결 전극(BE2)과 접속된다. 연결 전극은 제6 콘택홀(CNT6)을 통해 크랙 감지선(CD1)의 일단에 접속된다. 크랙 감지선(CD1)은 도 2와 같이 표시 영역(DA)의 바깥쪽을 일주하도록 위치할 수 있다. 크랙 감지선(CD1)의 타단은 테스트 전압 패드(VP1)에 접속될 수 있다.
트랜지스터(T2)의 게이트(TG) 및 크랙 감지선(CD1)은 제1 금속 패턴으로 형성될 수 있고, 트랜지스터(T2)의 액티브층(T2_ACT)은 반도체 패턴으로 형성될 수 있으며, 데이터선(D2) 및 연결 전극(BE2)은 제2 금속 패턴으로 형성될 수 있다.
제1 금속 패턴은 게이트 금속 패턴일 수 있으며, 제2 금속 패턴은 소스/드레인 금속 패턴일 수 있다. 반도체 패턴은 다결정 실리콘(poly silicon)으로 형성될 수 있으나, 이에 한정되지 않으며, 단결정 실리콘, 비정질 실리콘(amorphous silicon) 또는 산화물(oxide) 반도체 물질로 형성될 수 있다. 제1 금속 패턴과 반도체 패턴을 절연하기 위해 제1 금속 패턴과 반도체 패턴 사이에는 게이트 절연막(gate insulator, GI)이 형성될 수 있다. 또한, 반도체 패턴과 제2 금속 패턴을 절연하기 위해 반도체 패턴과 제2 금속 패턴 사이에는 절연막(insulating layer, IL)이 형성될 수 있다.
앞서 설명한 실시예들에 따른 표시 장치에 따르면, 제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제1 테스트 전압선(ML1) 및 제2 테스트 전압선(ML2)이 게이트 금속 패턴으로 형성되는 것으로 설명하였으나, 제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제1 테스트 전압선(ML1) 및 제2 테스트 전압선(ML2)은 소스/드레인 금속 패턴으로 형성될 수 있다.
또한, 제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제1 테스트 전압선(ML1) 및 제2 테스트 전압선(ML2)이 하나의 층의 금속 패턴으로 형성되는 것으로 설명하였으나, 제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제1 테스트 전압선(ML1) 및 제2 테스트 전압선(ML2)은 게이트 금속 패턴의 제1 층, 그리고 소스/드레인 금속 패턴의 제2 층을 포함하는 복수의 층으로 이루어질 수도 있다.
다음으로, 도 9를 참조하여, 다른 실시예에 따른 표시 장치의 배치에 대하여 설명한다.
도 9는 다른 실시예에 따른 표시 장치의 배치도이다. 도 9의 테스트 트랜지스터들(T1~To)과 크랙 감지선들(CD1, CD2), 제1 테스트 전압선(ML1) 및 제2 테스트 전압선(ML2)와의 접속 구조를 제외한 표시 장치의 구성은 도 2의 실시예에 따른 표시 장치와 동일하므로, 설명을 생략한다.
테스트 트랜지스터들(T1-To) 중 일부의 테스트 트랜지스터들(T2, T5, To-4, To-1)의 일단과 대응하는 테스트 전압 패드(VP1, VP2) 사이에는 크랙 감지선(CD1, CD2)이 위치할 수 있다.
테스트 트랜지스터들(T2, T5)은 제1 크랙 감지선(CD1)에 일단이 연결되고, 테스트 트랜지스터들(To-4, To-1)은 제2 크랙 감지선(CD2)에 일단이 연결될 수 있다.
즉, 도 2의 실시예와 비교하여, 하나의 크랙 감지선은 대응하는 복수의 테스트 트랜지스터의 일단에 연결될 수 있다.
이 경우, 상기의 수학식 1과 같이, T의 값은 증가하고, m의 값은 감소하여, 저항(R1) 또는 저항(R2)의 저항 값이 도 2의 실시예에 비해 증가할 수 있다. 저항(R1)의 저항 값이 증가하면, 제1 테스트 전압선(ML1)이 위치하는 영역 내에서 저항(R1)의 형태를 변경하여 설계할 수 있다. 제1 테스트 전압선(ML1)은 테스트 전압 패드(VP1)가 위치한 영역과 테스트 트랜지스터(T1)의 일단이 위치한 영역 사이의 영역에 위치할 수 있으므로, 저항(R1)의 배선 배치를 위한 영역의 확보가 용이하다.
상기에서는 저항(R1)의 저항 값 설계에 대해서 설명하였으나, 저항(R2)의 저항 값도 이와 동일한 방법으로 설계될 수 있다.
도 9의 표시 장치는 도 3 및 도 4에서 설명한 신호들에 의해 구동될 수 있다. 표시 장치에 크랙이 발생하는 경우, 데이터선들(D1~Dm) 또는 제1 및 제2 크랙 감지선(CD1, CD2)이 단선되거나, 데이터선들(D1~Dm) 또는 제1 및 제2 크랙 감지선(CD1, CD2)의 배선 저항이 증가할 수 있다.
일례로, 표시 장치에 크랙이 발생하여 데이터선들(D2, D5) 또는 제1 크랙 감지선(CD1)이 단선된 경우, 테스트 전압이 데이터선들(D2, D5)에 공급되지 않는다.
다른 예로, 표시 장치에 크랙이 발생하여 데이터선들(D2, D5) 또는 제1 크랙 감지선(CD1)의 배선 저항이 증가한 경우, 배선 저항 증가에 따른 전압 강하에 의해 데이터선들(D2, D5)로 인가되는 테스트 전압은 디세이블 레벨 보다 낮은 소정 레벨을 가진다.
그 결과, 도 9에 도시된 바와 같이, 제1 크랙 감지선(CD1)에 의해 테스트 전압을 인가 받는 데이터선들(D2, D5)에 연결된 화소들이 모두 화이트 계조 내지는 그레이 계조를 표현하므로, 데이터선들(D2, D5)이 모두 명선(점선으로 도시함)으로 시인될 수 있다. 이는 주변 영역(NDA) 내의 제1 크랙 감지선(CD1)이 위치한 영역에 크랙이 발생한 것으로 판단될 수 있다.
한편, 제1 및 제2 크랙 감지선(CD1, CD2)에 연결되지 않은 테스트 트랜지스터(Ti)와 연결된 데이터선(Di)도 명선(점선으로 도시)으로 시인될 수 있다. 이는 표시 장치의 크랙이 아닌 다른 원인에 의한 것으로 판단될 수 있다.
제2 크랙 감지선(CD2)에 의해 테스트 전압을 인가받는 데이터선(Dm-1)에 연결된 화소들은 블랙 계조를 표현하고, 제2 크랙 감지선(CD2)에 의해 테스트 전압을 인가받는 데이터선(Dm-4)에 연결된 화소들이 화이트 계조 내지는 그레이 계조를 표현하므로, 이는 주변 영역(NDA) 내의 제2 크랙 감지선(CD2)이 위치한 영역에 크랙이 발생하지 않은 것으로 판단될 수 있다.
즉, 동일한 크랙 감지선(CD1)에 의해 테스트 전압을 인가받는 데이터선들(D2, D5)이 모두 화이트 계조 내지는 그레이 계조를 표현하는 경우에만, 해당 크랙 감지선(CD1)에 대응하는 표시 장치의 일 영역에 크랙이 발생한 것으로 판단될 수 있다.
이상에서 살펴본 바와 같이, 일 실시예는 데이터선들(D1~Dm)의 단선 또는 배선 저항 변화와 표시 영역(DA)의 바깥쪽에 형성되는 크랙 감지선의 단선 또는 배선 저항의 변화를 이용하여 표시 장치의 크랙 발생 여부를 판단할 수 있다. 즉, 크랙 감지선으로부터 테스트 전압을 인가받는 데이터선들에서 명선이 시인되는 경우, 표시 장치에 크랙이 발생했다고 판단할 수 있다.
CD1, CD2: 크랙 감지선
S1~Sn: 게이트선
D1~Dm: 데이터선
DP1~DPo: 데이터 패드
TP: 테스트 제어 패드
VP1, VP2: 테스트 전압 패드
T1~To: 테스트 트랜지스터
R1, R2: 저항

Claims (13)

  1. 표시 영역과 상기 표시 영역 주변의 주변 영역을 포함하는 기판,
    상기 기판의 상기 표시 영역에 위치하는 복수의 화소, 그리고
    상기 기판에 위치하고, 상기 복수의 화소에 연결되어 있는 복수의 신호선을 포함하고,
    상기 복수의 신호선은,
    상기 복수의 화소에 연결되는 복수의 데이터선,
    일단이 제1 노드에서 제1 전압 패드에 연결되고, 타단이 제1 트랜지스터를 통해 상기 복수의 데이터선 중 제1 데이터선에 연결되며, 상기 주변 영역에 위치하는 크랙 감지선,
    일단이 상기 제1 노드에서 상기 제1 전압 패드에 연결되고, 타단이 상기 복수의 데이터선 중 상기 제1 데이터선을 제외한 제2 데이터선들에 연결된 복수의 제2 트랜지스터의 일단에 연결되며, 상기 일단과 상기 타단 사이에 상기 크랙 감지선의 배선 저항에 대응하는 저항 값을 갖는 저항을 포함하는 테스트 전압선, 그리고
    상기 제1 트랜지스터의 게이트와 연결되는 제어선
    을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터는 상기 주변 영역에 위치하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 주변 영역에 위치하고, 상기 복수의 데이터선과 연결되며, 상기 복수의 화소로 인가되는 데이터 전압을 전달하는 복수의 데이터 패드를 더 포함하고,
    상기 제1 트랜지스터는 상기 복수의 데이터 패드와 상기 복수의 데이터선 사이의 영역에 위치하는, 표시 장치.
  4. 제1 항에 있어서,
    상기 크랙 감지선은 상기 표시 영역의 가장자리를 따라 일주하는 형태의 배선인, 표시 장치.
  5. 제1 항에 있어서,
    상기 크랙 감지선은 상기 표시 영역의 한 변을 따라 지그재그 형태로 왕복하는 배선인, 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 전압 패드는 블랙 계조 전압을 인가하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 크랙 감지선 및 상기 복수의 데이터선은 서로 다른 층으로 위치하는, 표시 장치.
  8. 삭제
  9. 삭제
  10. 제1 항에 있어서,
    상기 저항의 저항 값은 상기 배선 저항의 크기 및 상기 제1 데이터선의 개수에 비례하고, 상기 제2 데이터선의 개수에 반비례하는, 표시 장치.
  11. 제1 항에 있어서,
    상기 크랙 감지선 및 상기 테스트 전압선은 동일한 층으로 위치하는, 표시 장치.
  12. 삭제
  13. 제1 항에 있어서,
    상기 제어선은 상기 제2 트랜지스터의 게이트에 연결되는, 표시 장치.
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