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KR102564626B1 - 에피택셜 반도체 공정용 패시베이션 층 - Google Patents

에피택셜 반도체 공정용 패시베이션 층 Download PDF

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KR102564626B1
KR102564626B1 KR1020200167417A KR20200167417A KR102564626B1 KR 102564626 B1 KR102564626 B1 KR 102564626B1 KR 1020200167417 A KR1020200167417 A KR 1020200167417A KR 20200167417 A KR20200167417 A KR 20200167417A KR 102564626 B1 KR102564626 B1 KR 102564626B1
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semiconductor
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인-카이 리아오
젠-쳉 리우
쿠안-치에 후앙
지-밍 훙
이-신 추
시앙-린 첸
신-이 지앙
포-춘 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 집적 칩에 관한 것이다. 집적 칩은 제1 반도체 물질을 갖는 기판을 포함한다. 제2 반도체 물질이 제1 반도체 물질 상에 배치된다. 제2 반도체 물질은 IV 족 반도체 또는 III-V 족 화합물 반도체이다. 제2 반도체 물질 상에 패시베이션 층이 배치된다. 패시베이션 층은 제1 반도체 물질을 포함한다. 제1 도핑 영역 및 제2 도핑 영역이 패시베이션 층을 통해 제2 반도체 물질 내로 연장된다.

Description

에피택셜 반도체 공정용 패시베이션 층{PASSIVATION LAYER FOR EPITAXIAL SEMICONDUCTOR PROCESS}
관련 출원에 대한 참조
본 출원은 2020년 5월 28일에 출원된 미국 가출원 번호 63/030,980의 이익을 주장하며, 이에 의해 그 내용은 전체가 참조로 포함된다.
광 디바이스(photonic device)를 갖는 집적 칩(integrated chip, IC)은 수많은 현대 전자 디바이스에서 발견된다. 예를 들어, 이미지 센서를 포함하는 광 디바이스는 카메라, 비디오 레코더 및 기타 타입의 사진 시스템에서 이미지를 캡처하는 데 사용된다. 광 디바이스는 또한 깊이 센서와 같은 다른 응용 분야에서도 널리 사용되는 것으로 알려져 있으며, 깊이 센서는 TOF(time-of-flight) 시스템에서 센서와 대상 물체 사이의 거리를 결정하는 데 사용된다. TOF 시스템용 깊이 센서는 (예를 들어, 안면 인식 용) 스마트 폰, 자동차, 드론, 로봇 공학 등에 사용될 수 있다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 피처가 축척에 따라 그려진 것이 아니라는 것을 유의한다. 사실, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 늘리거나 줄일 수 있다.
도 1은 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩의 일부 실시예의 단면도를 도시한다.
도 2는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 3a-3c는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩의 일부 대안적인 실시예의 단면도를 도시한다.
도 4는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 광 디바이스를 포함하는 집적 칩의 일부 실시예의 단면도를 도시한다.
도 5는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 광 디바이스를 포함하는 집적 칩의 일부 대안적인 실시예의 단면도를 도시한다.
도 6a는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 깊이 센서를 포함하는 집적 칩의 일부 실시예의 단면도를 도시한다.
도 6b는 개시된 깊이 센서를 포함하는 TOF(time-of-flight) 시스템의 일부 실시예의 블록도를 도시한다.
도 7-13은 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 실시예의 단면도를 도시한다.
도 14는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 도시한다.
도 15-20은 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 대안적인 실시예의 단면도를 도시한다.
도 21은 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 대안적인 실시예의 흐름도를 도시한다.
다음의 개시는 제공된 대상(subject matter)의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 물론 이것들은 단지 예일 뿐이며 제한하려는 의도는 없다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
광 디바이스는 전자기 복사를 생성하거나 검출할 수 있는 전자 디바이스를 포함한다. 예를 들어, 일부 광 디바이스(예를 들어, 포토다이오드, 깊이 센서 등)는 광자를 전류로 변환함으로써 전자기 복사를 검출하도록 구성된다. 이러한 디바이스에서 입사광이 반도체 바디 내의 원자에 닿을 때(strike), 원자는 전자를 방출하여 전자-정공 쌍을 형성할 수 있다. 전자 및/또는 정공은 입사광의 존재를 나타내기 위해 다른 회로 컴포넌트에 제공된다.
실리콘이 CMOS(complementary metal-oxide-semiconductor) 공정에서 종종 사용되는 반면, 다른 반도체 물질은 실리콘보다 더 나은 성능을 가진 광 디바이스를 제공하는 밴드 갭(band-gap)을 가질 수 있다. 예를 들어, 게르마늄은 NIR 스펙트럼 내에서 높은 흡수율을 갖기 때문에 게르마늄으로 형성된 일부 광 디바이스는 실리콘으로 형성된 광 디바이스보다 NIR(near infrared) 응용 분야에서 더 잘 수행될 수 있다. 그러나, 게르마늄 기반 디바이스의 누설 전류는 게르마늄의 더 작은 밴드 갭과 게르마늄과 위에 있는 유전체(예를 들어, 에칭 정지 층, ILD 층 등) 사이의 계면을 따라 존재하는 결함(예를 들어, 계면 결함)으로 인해 실리콘 기반 디바이스의 누설 전류보다 더 높다는 것이 인식되고 있다. 예를 들어, 게르마늄의 상부 면을 따라 흐르는 누설 전류는 실리콘의 경우보다 대략 6 배 더 클 수 있다. 또한 게르마늄은 실리콘보다 암전류(dark current)에 더 민감하여 이에 의해 누설 전류를 더욱 악화시킨다는 것도 또한 인식되고 있다.
일부 실시예에서, 본 개시는 제1 반도체 물질(예를 들어, 실리콘)을 포함하는 기판 상에 배열된 제2 반도체 물질(예를 들어, 게르마늄, IV 족 반도체, III-V 족 반도체 등)를 갖는 집적 칩에 관한 것이다. 반도체 디바이스(예를 들어, 깊이 센서, 포토다이오드 등)가 제2 반도체 물질 내에 배열되고, 패시베이션 층이 제2 반도체 물질 위에 배치된다. 패시베이션 층은 제2 반도체 물질의 상부 표면을 따라 배치된 결함(예를 들어, 계면 결함)을 패시베이션하도록 구성된다. 제2 반도체 물질의 상부 면을 따라 결함을 패시베이션함으로써 제2 반도체 물질의 상부 면을 따라 누설 전류가 감소되어 이에 의해 반도체 디바이스의 성능이 향상된다.
도 1은 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩(100)의 일부 실시예의 단면도를 도시한다.
집적 칩(100)은 제1 반도체 물질이거나 제1 반도체 물질을 포함하는 기판(102)을 포함한다. 제2 반도체 물질(104)이 기판(102) 상에 배치된다. 일부 실시예에서, 제2 반도체 물질(104)은 기판(102)의 하나 이상의 표면을 따라 기판(102)의 제1 반도체 물질과 접촉한다. 예를 들어, 일부 실시예에서, 제2 반도체 물질(104)은 기판(102) 내에 매립될 수 있어서, 제2 반도체 물질(104)은 제1 반도체 물질을 포함하는 기판(102)의 측벽 및 수평 연장 표면과 접촉한다. 기판(102)의 제1 반도체 물질 및 제2 반도체 물질(104)은 상이한 반도체 물질이거나 이를 포함한다. 예를 들어, 일부 실시예에서, 기판(102)의 제1 반도체 물질은 실리콘이거나 이를 포함할 수 있고, 제2 반도체 물질(104)은 IV 족 반도체 물질(예를 들어, 게르마늄), 화합물 반도체 물질(예를 들어, III-V 족 반도체 물질) 등이거나, 이를 포함할 수 있다.
반도체 디바이스(108)는 제2 반도체 물질(104) 내에 배치된다. 일부 실시예에서, 반도체 디바이스(108)는 포토다이오드(예를 들어, PN 포토다이오드, PIN 포토다이오드, 애벌랜치 포토다이오드, 단일 포토 애벌랜치 포토다이오드 등), TOF(time-of-flight) 시스템용 깊이 센서 등을 포함할 수 있다. 일부 실시예에서, 반도체 디바이스(108)는 제2 반도체 물질(104) 내에 배치된 하나 이상의 도핑 영역을 포함한다. 예를 들어, 일부 실시예에서, 반도체 디바이스(108)는 제1 도핑 타입(예를 들어, n-타입)을 갖는 제1 도핑 영역(110) 및 제1 도핑 타입과는 상이한 제2 도핑 타입(예를 들어, p- 타입)을 갖는 제2 도핑 영역(112)을 포함할 수 있다. 일부 실시예에서, 제1 도핑 영역(110)은 제2 반도체 물질(104)에 의해 제2 도핑 영역(112)으로부터 횡방향으로 분리될 수 있다. 일부 실시예에서, 반도체 디바이스(108)는 2 개가 넘는 도핑 영역을 포함할 수 있다.
동작 동안, 입사 전자기 복사(118)(예를 들어, 근적외선(NIR) 복사)는 제1 도핑 영역(110)과 제2 도핑 영역(112) 사이에서 제2 반도체 물질(104)에 닿을 수 있다. 입사 전자기 복사(118)는 전자-정공 쌍(120)이 제2 반도체 물질(104) 내에 형성되게 할 수 있다. 제2 반도체 물질(104)은 반도체 디바이스(108)의 성능을 개선하는 하나 이상의 특성을 포함할 수 있다. 예를 들어, 일부 실시예에서, 제2 반도체 물질(104)은 실리콘의 밴드 갭보다 더 작은(예를 들어, 1.1 eV 미만) 밴드 갭을 포함할 수 있다. 일부 실시예에서, 제2 반도체 물질(104)은 NIR 대역폭 내에서 (예를 들어, 대략 800 nm 내지 2,500 nm의 파장을 갖는 전자기 복사에 대해) 반도체 디바이스(108)의 흡수 및/또는 양자 효율을 개선하기 위해 게르마늄을 포함할 수 있다.
패시베이션 층(106)이 제2 반도체 물질(104) 위에 배치되고 층간 유전체(inter-level dielectric, ILD) 구조(114)가 패시베이션 층(106) 위에 배치된다. 패시베이션 층(106)은 제2 반도체 물질(104)과는 상이한 반도체 물질이거나 이를 포함한다. 일부 실시예에서 패시베이션 층(106)은 제1 반도체 물질이거나 이를 포함할 수 있다. 다른 실시예에서, 패시베이션 층(106)은 제1 반도체 물질 및 제2 반도체 물질(104)과는 상이한 반도체 물질이거나 이를 포함할 수 있다. 복수의 인터커넥트(116)가 ILD 구조(114) 내에 배치된다. 다양한 실시예에서, 복수의 인터커넥트(116)는 전도성 콘택트, 인터커넥트 비아, 및/또는 인터커넥트 와이어 중 하나 이상을 포함할 수 있다.
일반적으로, 제2 반도체 물질(104)과 ILD 구조(114) 사이의 계면은 제2 반도체 물질(104)의 최상부 표면을 따라 누설 전류를 유발할 수 있는 결함(예를 들어, 계면 결함)을 포함할 수 있다. 패시베이션 층(106)은 제2 반도체 물질(104)의 최상부 표면과 접촉하고, (예를 들어, 계면 결함을 전기적으로 작동 불가능하게 만들기 위해) 제2 반도체 물질(104)의 최상부 표면 상의 결함을 패시베이션한다. 제2 반도체 물질(104)의 최상부 표면 상의 결함을 패시베이션함으로써, 제2 반도체 물질(104)의 최상부 표면을 따라 누설 전류를 감소시켜 반도체 디바이스(108)의 성능을 향상시킨다. 또한, 패시베이션 층(106)이 제2 반도체 물질(104)로부터의 원자가 또한 기판(102)의 다른 부분 및/또는 다른 기판 상에 재퇴적되는 것을 방지할 수 있다는 것이 인식되고 있다. 제2 반도체 물질(104)로부터의 원자가 기판(102)의 다른 부분 및/또는 다른 기판 상에 재퇴적되는 것을 방지함으로써, 기판(102) 및/또는 다른 기판의 오염이 감소될 수 있고 수율이 개선될 수 있다.
도 2는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩(200)의 일부 추가 실시예의 단면도를 도시한다.
집적 칩(200)은 제1 반도체 물질이거나 이를 포함하는 기판(102)을 포함한다. 제2 반도체 물질(104)이 기판(102) 내에 매립되어, 제2 반도체 물질(104)이 기판(102)의 측벽(102s) 및 수평 연장 표면(102h)을 따라 기판(102)의 제1 반도체 물질과 접촉한다. 일부 실시예에서, 기판(102)의 측벽(102s)은 기판(102)의 상부 표면(102u)에 수직인 라인에 대해 0이 아닌 제1 각도(θ)로 각을 이룰 수 있다. 일부 실시예에서, 0이 아닌 제1 각도(θ)는 대략 0 °및 대략 20 °사이, 대략 5 °및 대략 10 °사이의 범위에 있거나 기타 적절한 값일 수 있다. 일부 실시예에서, 반도체 디바이스(108)의 폭은 기판(102)의 수평 연장 표면(102h)에 걸친 거리가 증가함에 따라 증가할 수 있다.
일부 실시예에서, 제1 반도체 물질은 실리콘이거나 이를 포함할 수 있다. 일부 실시예에서, 제2 반도체 물질(104)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn), 실리콘 카바이드(SiC) 등과 같은 IV 족 반도체이거나 이를 포함할 수 있다. 다른 실시예에서, 제2 반도체 물질(104)은 갈륨 비소(gallium arsenide, GaAs), 인듐 인화물(indium phosphide, InP), 갈륨 질화물(gallium nitride, GaN), 인듐 갈륨 비화물(indium gallium arsenide, InGaAs), 인듐 알루미늄 비화물(indium aluminum arsenide, InAlAs), 갈륨 안티몬화물(gallium antimonide, GaSb), 알루미늄 안티몬화물(aluminum antimonide, AlSb), 알루미늄 비화물(aluminum arsenide, AlAs), 알루미늄 인화물(aluminum phosphide, AlP), 갈륨 인화물(gallium phosphide, GaP) 등과 같은 III-V 족 화합물 반도체이거나 이를 포함할 수 있다. 다양한 실시예에서, 제2 반도체 물질(104)은 대략 0.5 마이크론과 대략 0.9 마이크론 사이, 대략 0.2 마이크론과 대략 0.7 마이크론 사이의 범위에 있는 두께(203), 또는 다른 적절한 값을 가질 수 있다.
패시베이션 층(106)이 제2 반도체 물질(104) 위에 배치된다. 일부 실시예에서, 패시베이션 층(106)의 측벽(106s)은 기판(102) 및/또는 제2 반도체 물질(104) 바로 위에 있을 수 있다. 일부 실시예에서, 측벽(106s)은 기판(102)의 상부 표면에 수직인 라인에 대해 0이 아닌 제2 각도(Φ)로 각을 이룰 수 있다. 일부 실시예에서, 0이 아닌 제2 각도(Φ)는 대략 0 °및 대략 20 °사이, 대략 5 °및 대략 10 °사이의 범위에 있거나 기타 적절한 값일 수 있다. 일부 실시예에서, 패시베이션 층(106)의 폭은 제2 반도체 물질(104)에 걸친 거리가 증가함에 따라 감소할 수 있다.
일부 실시예에서, 패시베이션 층(106)은 제1 반도체 물질을 포함할 수 있다. 예를 들어, 다양한 실시예에서, 패시베이션 층(106)은 실리콘, 폴리실리콘, 비정질 실리콘, 단결정 실리콘 등이거나 이를 포함할 수 있다. 다양한 실시예에서, 패시베이션 층(106)은 대략 1 Å 및 대략 10,000 Å 사이의 범위에 있는 두께(204)를 가질 수 있다. 일부 추가 실시예에서, 패시베이션 층(106)은 대략 500 Å, 대략 1,000 Å, 대략 1,500 Å, 대략 2,000 Å, 대략 3,000 Å, 대략 4,000 Å, 대략 5,000 Å, 대략 6,000 Å, 대략 7,000 Å, 대략 8,000 Å, 대략 9,000 Å, 대략 10,000 Å 등의 두께(204)로 형성될 수 있다. 일부 실시예에서, 제2 반도체 물질(104)은 기판(102)의 제1 반도체 물질과 접촉하는 최하부 표면과 패시베이션 층(106)과 접촉하는 최상부 표면 사이에서 연속적으로 연장된다.
일부 실시예에서, 패시베이션 층(106)의 최대 폭은 제2 반도체 물질(104)의 최대 폭과 실질적으로 동일할 수 있다. 다른 실시예에서, 패시베이션 층(106)은 제2 반도체 물질(104)의 최대 폭과는 상이한 최대 폭을 가질 수 있다. 예를 들어, 일부 실시예에서 패시베이션 층(106)의 최대 폭은 제2 반도체 물질(104)의 최대 폭보다 클 수 있다. 이러한 일부 실시예에서, 기판(102)은 패시베이션 층(106) 바로 아래의 제1 상부 표면, 및 제1 상부 표면 아래로 0이 아닌 거리(208)에 있고 횡방향으로 패시베이션 층(106) 외부에 있는 리세싱된 상부 표면을 가질 수 있다. 일부 대안적인 실시예에서(도시되지 않음), 패시베이션 층(106)의 폭은 제2 반도체 물질(104)의 폭보다 작을 수 있다. 일부 실시예에서, 패시베이션 층(106)은 제2 반도체 물질(104)의 하나 이상의 최외곽 측벽을 지나 0이 아닌 거리(206)만큼 횡방향으로 연장된다. 일부 실시예에서(도시되지 않음), 제2 반도체 물질(104)은 패시베이션 층(106)의 하나 이상의 최외곽 측벽을 지나 0이 아닌 거리만큼 횡방향으로 연장된다.
제1 도핑 영역(110) 및 제2 도핑 영역(112)은 패시베이션 층(106) 및 제2 반도체 물질(104) 내에 배열된다. 일부 실시예에서, 제2 반도체 물질은 제1 도핑 영역(110) 및/또는 제2 도핑 영역(112)을 지나 거리(210)만큼 횡방향으로 연장된다. 일부 실시예에서, 제1 도핑 영역(110)은 게이트 구조에 의해 제2 도핑 영역(112)으로부터 분리되지 않는다. 일부 실시예에서, 제1 도핑 영역(110) 및 제2 도핑 영역(112)은 0이 아닌 하나 이상의 거리만큼 제2 반도체 물질(104)의 바닥으로부터 분리된다. 실리사이드(202)는 제1 도핑 영역(110) 및 제2 도핑 영역(112)의 상부를 따라 배치된다. 일부 실시예에서, 실리사이드(202)는 패시베이션 층(106)의 바닥 표면 위에 있는 하부(lower) 표면을 갖는다. 일부 실시예에서, 실리사이드(202)는 실리콘 및 금속(예를 들어, 주석, 니켈 등)을 포함할 수 있다.
층간 유전체(ILD) 구조(114)가 기판(102) 및 패시베이션 층(106) 상에 배치된다. ILD 구조(114)는 복수의 인터커넥트(116)를 둘러싼다. 복수의 인터커넥트(116)는 제1 도핑 영역(110) 및 제2 도핑된 영역(112)에 전기적으로 결합된다. 패시베이션 층(106)이 너무 얇으면(예를 들어, 대략 10 마이크론 미만, 대략 1 마이크론 미만 등), 실리사이드(202)가 패시베이션 층(106) 상에 형성될 수 없으므로, 제1 도핑 영역(110) 및/또는 제2 도핑 영역(112)과 위에 놓인 인터커넥트 사이의 저항을 증가시킬 수 있다.
일부 실시예에서, ILD 구조(114)는 패시베이션 층(106)의 측벽(106s)을 따라 연장될 수 있다. 일부 실시예에서, ILD 구조(114)는 복수의 적층된 ILD 층을 포함할 수 있다. 일부 실시예에서, 복수의 적층된 ILD 층은 이산화규소, 탄소 도핑된 이산화규소, 실리콘 산질화물, BSG(borosilicate glass), PSG(phosphorus silicate glass), BPSG(borophosphosilicate), FSG(fluorosilicate glass), USG(undoped silicate glass), 다공성 유전체 물질 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, CESL(contact etch stop layer)(212)은 패시베이션 층(106) 및 기판(102)으로부터 ILD 구조(114)를 횡방향 및 수직으로 분리할 수 있다. 일부 실시예에서, CESL(212)은 패시베이션 층(106)의 양 측면을 지나 횡방향으로 연장될 수 있다.
도 3a는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩(300)의 일부 대안적인 실시예들의 단면도를 예시한다.
집적 칩(300)은 제1 반도체 물질이거나 이를 포함하는 기판(102)을 포함한다. 제2 반도체 물질(104)이 기판(102) 내에 매립되어, 제2 반도체 물질(104)이 기판(102)의 제1 반도체 물질의 측벽 및 수평 연장 표면과 접촉한다.
패시베이션 층(106)은 기판(102) 및 제2 반도체 물질(104)의 상부 표면 상에 배열된다. ILD 구조(114)는 패시베이션 층(106) 상에 배치된다. 패시베이션 층(106)은 제2 반도체 물질(104) 및 기판(102)의 상부 표면을 ILD 구조(114)의 하부 표면으로부터 수직으로 분리한다. 일부 실시예(도시되지 않음)에서, 접촉 에칭 정지 층은 패시베이션 층(106)과 ILD 구조(114) 사이에 배열될 수 있다.
일부 실시예에서, 패시베이션 층(106)은 기판(102) 및 제2 반도체 물질(104) 모두의 상부 표면을 완전히 덮는다. 일부 실시예에서, 패시베이션 층(106)은 기판(102) 및 제2 반도체 물질(104) 모두의 상부 표면과 수직으로 접촉한다. 패시베이션 층(106)이 기판(102) 및 제2 반도체 물질(104) 모두의 상부 표면을 덮도록 함으로써, 패시베이션 층(106)을 패터닝하는 데 사용되는 패터닝 공정을 제거함으로써 집적 칩(300)을 형성하는 데 사용되는 제조 공정이 단순화될 수 있다.
도 3b는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩(302)의 일부 대안적인 실시예의 단면도를 도시한다.
집적 칩(302)은 제1 반도체 물질이거나 이를 포함하는 기판(102)을 포함한다. 제2 반도체 물질(104)이 기판(102) 상에 배치된다. 제2 반도체 물질(104)의 바닥 표면은 수평 연장 계면을 따라 기판(102)의 제1 반도체 물질의 상부 표면(102u)과 접촉한다. 패시베이션 층(106)이 제2 반도체 물질(104)의 상부 표면(104u) 상에 배열된다. 일부 실시예에서, 제2 반도체 물질(104)은 기판(102)과 접촉하는 하부 표면으로부터 패시베이션 층(106)과 접촉하는 상부 표면(104u)까지 연속적으로 연장된다.
ILD 구조(114)는 패시베이션 층(106) 상에 배치된다. 패시베이션 층(106)은 ILD 구조(114)로부터 제2 반도체 물질(104)을 분리한다. 일부 실시예에서(도시되지 않음), 접촉 에칭 정지 층은 패시베이션 층(106) 및 ILD 구조(114) 사이에 수직으로 배열될 수 있다. 제2 반도체 물질(104)이 기판(102)의 상부 표면(102u)을 덮도록 하고 패시베이션 층(106)이 제2 반도체 물질(104)의 상부 표면(104u)을 덮도록 함으로써, 집적 칩을 형성하는데 사용되는 제조 공정은 패터닝 공정 및 평탄화 공정을 제거함으로써 단순화될 수 있다.
도 3c는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩(304)의 일부 대안적인 실시예의 단면도를 도시한다.
집적 칩(304)은 제1 반도체 물질이거나 이를 포함하는 기판(102)을 포함한다. 제2 반도체 물질(104)이 기판(102) 상에 배치된다. 제2 반도체 물질(104)은 기판(102)의 제1 반도체 물질의 측벽 및 수평 연장 표면과 접촉한다. 패시베이션 층(106)은 제2 반도체 물질(104)의 상부 표면 상에 배열된다. 일부 실시예에서, 패시베이션 층(106)은 또한 기판(102)의 측벽을 따라 배열된다. 일부 실시예에서, 패시베이션 층(106) 및 기판(102)은 실질적으로 동일 평면(예를 들어, 화학적 기계적 평탄화 공정의 공차 내에서 동일 평면)인 상부 표면을 갖는다.
도 4는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 광 디바이스를 포함하는 이미지 감지 집적 칩(image sensing integrated chip)(400)의 일부 실시예의 단면도를 도시한다.
이미지 감지 집적 칩(400)은 제1 반도체 물질이거나 이를 포함하는 기판(102) 내에 배치된 복수의 픽셀 영역(402a-402b)을 포함한다. 복수의 픽셀 영역(402a-402b)은 각각 기판(102) 내에 매립된 제2 반도체 물질(104)를 포함한다. 제1 도핑 영역(110) 및 제2 도핑 영역(112)은 복수의 픽셀 영역(402a-402b) 각각 내의 제2 반도체 물질(104) 내에 배치된다. 제1 도핑 영역(110) 및 제2 도핑 영역(112)은 복수의 반도체 디바이스(108a-108b)를 규정한다. 일부 실시예에서, 복수의 반도체 디바이스(108a-108b)는 입사 방사선을 검출하도록 구성된다.
패시베이션 층(106)은 기판(102)의 제1 면(102a)을 따라 배치된다. 일부 실시예에서, 패시베이션 층(106)은 복수의 픽셀 영역(402a-402b) 중 둘 이상을 지나 연속적으로 연장된다. 다른 실시예(도시되지 않음)에서, 복수의 픽셀 영역(402a-402b) 각각 내의 패시베이션 층(106)은 인접한 픽셀 영역 내의 패시베이션 층으로부터 분리되어, 패시베이션 층(106)이 복수의 픽셀 영역(402a-402b) 중 2 개 이상을 지나 연속적으로 연장되지 않는다. ILD 구조(114)는 패시베이션 층(106) 상에 배열된다. ILD 구조(114)는 복수의 인터커넥트(116)를 둘러싼다.
일부 실시예에서, 복수의 컬러 필터(404)가 기판(102)의 제2 면(102b)을 따라 배열된다. 복수의 컬러 필터(404)는 특정 파장의 입사 방사선을 투과시키도록 구성된다. 예를 들어, 복수의 컬러 필터(404) 중 제1 컬러 필터는 제1 범위(예를 들어, 녹색광에 대응) 내의 파장을 갖는 방사선을 투과시키는 한편, 제1 범위와는 상이한 제2 범위(예를 들어, 적색광에 대응) 내의 파장을 갖는 방사선을 반사시키도록 구성될 수 있다. 복수의 마이크로 렌즈(406)가 복수의 컬러 필터(404) 상에 배치된다. 복수의 마이크로 렌즈(406)는 복수의 픽셀 영역(402a-402b)을 향해 방사선을 집속하도록 구성된다.
도 5는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 광 디바이스를 포함하는 집적 칩(500)의 일부 대안 실시예의 단면도를 도시한다.
집적 칩(500)은 제1 반도체 물질이거나 이를 포함하는 기판(102) 내에 매립된 제2 반도체 물질(104)을 포함한다. 활성 영역(active region)(502)은 하나 이상의 제1 도핑 영역(508)을 포함하는 가드 링 사이에 배열된다. 일부 실시예에서, 활성 영역(502)은 제2 반도체 물질(104) 내에 배열된 얕은 도핑 영역(504)을 포함한다. 일부 실시예에서, 활성 영역(502)은 얕은 도핑 영역(504) 아래의 제2 반도체 물질(104) 내에 배치된 하부 도핑 영역(506)을 더 포함할 수 있다. 가드 링은 하나 이상의 제2 도핑 영역(510)을 포함하는 싱커(sinker)로부터 활성 영역(502)을 횡방향으로 분리한다. 일부 실시예에서, 얕은 도핑 영역(504) 및 하부 도핑 영역(506)의 도핑 타입은 상이할 수 있는 반면, 얕은 도핑 영역(504)의 도핑 타입은 하나 이상의 제1 도핑 영역(508)과 동일하고 하나 이상의 제2 도핑 영역(510)과 상이할 수 있다. 예를 들어, 일부 실시예에서, 얕은 도핑 영역(504) 및 하나 이상의 제1 도핑 영역(508)은 제1 도핑 타입(예를 들어, p 형 도핑)을 가질 수 있는 반면, 하부 도핑 영역(506) 및 하나 이상의 제2 도핑 영역(510)은 제2 도핑 타입(예를 들어, n 형 도핑)을 가질 수 있다.
패시베이션 층(106)이 제2 반도체 물질(104) 위에 배열된다. 하나 이상의 제1 도핑 영역(508) 및 하나 이상의 제2 도핑 영역(510)은 패시베이션 층(106)을 통해 제2 반도체 물질(104) 내로 수직으로 연장된다. ILD 구조(114)는 패시베이션 층(106) 위에 배치된다. ILD 구조(114)는 얕은 도핑된 영역(504) 및 하나 이상의 제2 도핑 영역(510)에 결합되는 복수의 인터커넥트(116)를 둘러싼다. 동작 중에, 바이어스 전압이 복수의 인터커넥트(116)를 통해 얕은 도핑된 영역(504) 및 하나 이상의 제2 도핑 영역(510)에 인가될 수 있다. 일부 실시예에서, 바이어스 전압은 디바이스의 항복 전압을 초과할 수 있다.
도 6a는 TOF(time-of-flight) 시스템을 위한 깊이 센서를 포함하는 집적 칩(600)의 일부 실시예의 블록도를 도시한다.
집적 칩(600)은 제1 반도체 물질이거나 이를 포함하는 기판(102) 내에 매립된 제2 반도체 물질(104)을 포함한다. 제1 도핑 영역(604) 및 제2 도핑 영역(606)은 중심 영역(602) 주위의 제2 반도체 물질(104) 내에 배열된다. 제3 도핑 영역(608) 및 제4 도핑 영역(610)도 제2 반도체 물질(104) 내에 배열되고 제1 도핑 영역(604) 및 제2 도핑 영역(606)을 횡방향으로 둘러싼다. 제1 도핑 영역(604) 및 제2 도핑 영역(606)은 제1 도핑 타입(예를 들어, p 형 도핑)을 포함하는 반면, 제3 도핑 영역(608) 및 제4 도핑 영역(610)은 제1 도핑 타입과는 상이한 제2 도핑 타입(예를 들어, n 형 도핑)을 포함한다.
패시베이션 층(106)이 제2 반도체 물질(104) 위에 배열된다. 제1 도핑 영역(604), 제2 도핑 영역(606), 제3 도핑 영역(608) 및 제4 도핑 영역(610)은 패시베이션 층(106)을 통해 제2 반도체 물질(104) 내로 수직으로 연장된다. ILD 구조(114)가 패시베이션 층(106) 위에 배치된다. ILD 구조(114)는 복수의 인터커넥트(116)를 둘러싼다. 일부 실시예에서, 복수의 인터커넥트(116)는 제1 도핑 영역(604), 제2 도핑 영역(606), 제3 도핑 영역(608) 및 제4 도핑 영역(610)에 전기적으로 결합된다. 일부 대안적인 실시예에서(도시되지 않음), 복수의 인터커넥트(116)가 제1 도핑 영역(604) 및 제2 도핑 영역(606)에 전기적으로 결합되기보다는, 제1 도핑 영역(604) 및 제2 도핑 영역(606) 상에 배치된 게이트 구조에 전기적으로 결합된다.
동작 중에, 제2 반도체 물질(104)에 닿는 입사 전자기 복사(118)는 중심 영역(602) 내에 전하 캐리어가 형성되게 한다. 제어 유닛(612)은 제3 도핑 영역(608) 및/또는 제4 도핑 영역(610)에 바이어스 전압을 선택적으로 인가하도록 구성된다. 일부 실시예에서, 제어 유닛(612)은 제3 도핑 영역(608) 및/또는 제4 도핑 영역(610)에 바이어스 전압을 교대로 인가할 수 있다. 바이어스 전압이 제3 도핑 영역(608)에 인가될 때, 제3 도핑 영역(608) 내의 전하에 의해 생성된 전기장이 전하 캐리어가 중심 영역(602)으로부터 제1 도핑 영역(604)으로 이동하게 할 수 있다. 바이어스 전압이 제4 도핑 영역(610)에 인가될 때, 제4 도핑 영역(610) 내의 전하에 의해 생성된 전기장은 전하 캐리어가 중심 영역(602)으로부터 제4 도핑 영역(610)으로 이동하게 할 수 있다.
도 6b는 개시된 깊이 센서를 포함하는 TOF(time-of-flight) 시스템(614)의 일부 실시예의 블록도를 도시한다.
TOF 시스템(614)은 패키지 기판(616) 상에 배치된 집적 칩(600)을 포함한다. 집적 칩(600)은 (예를 들어, 도 6a에서 전술한 바와 같이) 깊이 센서를 포함한다. 일부 실시예에서, 패키지 기판(616)은 인쇄 회로 기판, 인터포저 기판 등을 포함할 수 있다. 조명 집적 칩(illumination integrated chip)(618)이 또한 패키지 기판(616) 상에 배치된다. 일부 실시예에서, 조명 집적 칩(618)은 발광 다이오드, VCSEL(vertical cavity surface emitting laser) 등을 포함할 수 있다. 일부 실시예에서, 패키지(620)는 집적 칩(600) 및 조명 집적 칩(618)을 둘러싼다.
일부 실시예에서, 작동 동안, 조명 집적 칩(618)은 조명 전자기 복사(622)(예를 들어, NIR 방사선)를 생성하도록 구성된다. 이러한 일부 실시예에서, 제2 제어 유닛(628)은 조명 전자기 방사선(622)의 펄스를 생성하기 위해 짧은 기간(예를 들어, 대략 50 ns 이하) 동안 조명 집적 칩(618)을 작동시키도록 구성된다. 조명 전자기 복사(622)의 펄스는 대상 물체(624)에서 반사되어, 반사된 전자기 복사(626)로서 집적 칩(600)을 향해 다시 반사될 수 있다. 집적 칩(600)은 반사된 전자기 복사(626)를 검출하도록 구성된다. 제어 유닛(612)은 제3 도핑 영역(608) 및/또는 제4 도핑 영역(610)에 인가된 바이어스 전압을 조명 집적 칩(618)에 의해 생성된 조명 전자기 복사(622)의 펄스의 길이와 동기화하도록 구성되어, 조명 전자기 복사(622)의 펄스에 의해 생성된 전하 캐리어의 제1 부분이 제1 도핑 영역(604)으로 보내지고, 펄스에 의해 생성된 전하 캐리어의 제2 부분이 제2 도핑 영역(606)으로 보내진다.
시간이 지남에 따라 제3 도핑 영역(608)에 제1 전하(Q1)가 축적되고 제4 도핑 영역(610)에 제4 전하(Q2)가 축적될 것이다. 제1 전하(Q1)는 대상 물체(624)까지의 거리에 의존하는 조명 전자기 복사(622)의 지연으로 인해 제2 전하(Q2)와는 상이할 것이다. 처리 유닛(630)은 제1 전하(Q1) 및 제2 전하(Q2)를 나타내는 전기 신호를 수신하고 제1 전하(Q1) 및 제2 전하(Q2)의 비율(예를 들어, d = ½ cΔt(Q2/(Q1 + Qe), 여기서 d는 대상 물체(624)까지의 거리, c는 광속, Δt는 조명 전자기 복사(622)의 펄스의 길이임)로부터 대상 물체(624)까지의 거리를 결정하도록 구성된다. 일부 실시예에서, 대상 물체(624)까지의 거리는 집적 칩(600) 내의 각 픽셀에 대해 계산될 수 있고 대상 물체(624)의 3 차원 이미지를 형성하는 데 사용될 수 있다.
일부 실시예에서, 제어 유닛(612), 제2 제어 유닛(628) 및/또는 처리 유닛(630)은 패키지(620) 내에 배치되는 하나 이상의 집적 칩 다이 내에 형성될 수 있다. 일부 실시예에서, 제어 유닛(612), 제2 제어 유닛(628) 및/또는 처리 유닛(630)은 2.5DIC 또는 3DIC 시스템의 일부일 수 있다.
도 7-13은 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩의 일부 실시예의 단면도(700-1300)를 도시한다. 도 7-13은 방법과 관련하여 설명되었으나, 도 7-13은 이러한 방법에 국한되지 않고 대신에 방법과 무관한 구조로서 독립적일 수 있다는 것이 이해될 것이다.
도 7의 단면도(700)에 도시된 바와 같이, 제1 마스킹 층(702)이 기판(102) 위에 형성된다. 제1 마스킹 층(702)은 기판(102)의 상부 표면(102u)을 노출시키는 개구를 규정하는 측벽을 포함한다. 다양한 실시예에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이뿐만 아니라 임의의 다른 타입의 반도체 및/또는 그와 관련된 에피택셜 층과 같은 임의의 타입의 반도체 바디(예를 들어, 실리콘, SiGe, SOI 등)일 수 있다. 일부 실시예에서, 기판(102)은 제1 반도체 물질이거나 이를 포함할 수 있다. 일부 실시예에서, 제1 반도체 물질은 실리콘이거나 이를 포함할 수 있다. 다른 실시예에서, 제1 반도체 물질은 게르마늄, 갈륨 등이거나 이를 포함할 수 있다. 일부 실시예에서, 제1 마스킹 층(702)은 감광성 물질(예를 들어, 포토레지스트)을 포함할 수 있다. 이러한 실시예에서, 제1 마스킹 층(702)은 스핀 코팅 공정에 의해 기판(102) 상에 형성될 수 있다. 제1 마스킹 층은 이후 전자기 방사선(예를 들어, 자외선)에 노출된 후 현상 공정이 이어진다. 다른 실시예에서, 제1 마스킹 층(702)은 탄화물(예를 들어, 실리콘 카바이드, 실리콘 옥시카바이드 등), 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물, 티타늄 질화물 등), 산화물(예를 들어, 실리콘 산화물, 티타늄 산화물 등) 등을 포함하는 하드 마스크 층을 포함할 수 있다.
기판(102)은 기판(102) 내로 연장되는 리세스(704)를 형성하기 위해 제1 마스킹 층(702)에 따라 선택적으로 패터닝된다. 리세스(704)는 기판(102)의 측벽(102s) 및 수평 연장 표면(102h)에 의해 규정된다. 일부 실시예에서, 측벽(102s) 및 수평 연장 표면(102h)은 제1 반도체 물질(예를 들어, 실리콘)일 수 있다. 일부 실시예에서, 기판(102)은 제1 마스킹 층(702)에 의해 노출된 영역에서 기판(102)을 제1 에칭제(706)에 노출시킴으로써 선택적으로 패터닝될 수 있다. 일부 실시예에서, 제1 에칭제(706)는 (예를 들어, 불소 화학, 염소 화학 등을 갖는) 건식 에칭제를 포함할 수 있다. 다른 실시예에서, 제1 에칭제(706)는 (예를 들어, 불화 수소산, 수산화칼륨 등을 포함하는) 습식 에칭제를 포함할 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 제2 반도체 물질(104)이 기판(102)의 리세스(704) 내에 형성된다. 제2 반도체 물질(104)은 기판(102)의 제1 반도체 물질과 상이하다. 일부 실시예에서, 제2 반도체 물질(104)은 IV 족 반도체, 화합물 반도체(예를 들어, III-V 족 화합물 반도체) 등이거나 이를 포함할 수 있다. 예를 들어, 일부 실시예에서 제2 반도체 물질(104)은 Ge, SiGe, GeSn, SiC 등이거나 이를 포함할 수 있다. 다른 실시예에서, 제2 반도체 물질(104)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP 등이거나 이를 포함할 수 있다.
일부 실시예에서, 제2 반도체 물질(104)은 에피택셜 성장 공정을 통해 형성될 수 있다. 예를 들어, 다양한 실시예에서, 제2 반도체 물질(104)은 화학 기상 퇴적(chemical vapor deposition, CVD) 공정, 플라즈마 강화 CVD(plasma enhanced CVD, PE-CVD) 공정, 원자 층 퇴적(atomic layer deposition, ALD) 공정, 물리적 기상 퇴적(physical vapor deposition, PVD) 공정, 분자 빔 에피택시(molecular beam epitaxy, MBE) 공정 등에 의해 형성될 수 있다. 일부 실시예에서, 제2 반도체 물질(104)은 리세스(704) 내에 그리고 기판(102)의 상부 표면(102u) 위에 형성될 수 있다. 이러한 일부 실시예에서, 평탄화 공정(예를 들어, CMP 공정)은 제2 반도체 물질(104)에 대해 수행된다. 평탄화 공정은 기판(102) 위의 제2 반도체 물질(104)의 일부를 제거하기 위해 라인(802)을 따라 수행된다. 일부 실시예에서, 평탄화 공정은 제2 반도체 물질(104)의 상부 표면이 기판(102)의 상부 표면(102u)과 실질적으로 동일 평면이 되도록 한다. 일부 실시예에서, 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 포함할 수 있다.
도 9a의 단면도(900)에 도시된 바와 같이, 패시베이션 층(106)이 기판(102) 및 제2 반도체 물질(104) 상에 형성된다. 패시베이션 층(106)은 제2 반도체 물질(104)의 바로 위로부터 제2 반도체 물질(104)의 양 측벽을 지나서까지 연속적으로 연장된다. 패시베이션 층은 반도체 물질이거나 이를 포함할 수 있다. 일부 실시예에서, 패시베이션 층(106)은 제1 반도체 물질이거나 이를 포함할 수 있다. 다양한 실시예에서, 패시베이션 층(106)은 실리콘, 폴리실리콘, 비정질 실리콘, 단결정 실리콘 등이거나 이를 포함할 수 있다.
다양한 실시예에서, 패시베이션 층(106)은 에피택셜 성장 기법에 의해 형성될 수 있다. 예를 들어, 패시베이션 층(106)은 저압 화학 기상 퇴적(low-pressure chemical vapor deposition, LPCVD), 선택적 LPCVD, 에피택셜 퍼니스 성장(epitaxial furnace growth) 등에 의해 형성될 수 있다. 다양한 실시예들에서, 패시베이션 층(106)은 대략 1 Å 및 대략 10,000 Å 사이의 범위의 두께로 형성될 수 있다. 일부 추가 실시예들에서, 패시베이션 층(106)은 대략 100 Å 및 대략 9,000 Å, 대략 3,000 Å 및 대략 7,000 Å 등의 범위의 두께로 형성될 수 있다.
도 9b의 단면도(902)에 도시된 바와 같이, 패시베이션 층(106)은 일부 실시예에서 선택적으로 패터닝될 수 있다. 패시베이션 층(106)을 선택적으로 패터닝하면 패시베이션 층(106)이 기판(102) 및/또는 제2 반도체 물질(104) 위에 있는 측벽을 갖게 된다. 일부 실시예에서, 패시베이션 층(106)의 측벽은 제2 반도체 물질(104)의 측벽과 실질적으로 정렬된다. 다른 실시예에서, 패시베이션 층(106)은 제2 반도체 물질(104)보다 더 큰 폭 또는 더 작은 폭을 가질 수 있다. 일부 실시예에서, 패시베이션 층(106)은 제2 마스킹 층(906)에 의해 노출된 영역에서 기판(102)을 제2 에칭제(904)에 노출시킴으로써 선택적으로 패터닝될 수 있다. 다양한 실시예에서, 패시베이션 층(106)은 (예를 들어, 염소 또는 불소 에칭 화학 물질을 포함하는) 건식 에칭 공정 또는 (예를 들어, 불화 수소산, 수산화칼륨 등을 포함하는) 습식 에칭 공정을 사용하여 선택적으로 패터닝될 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 패시베이션 층(106) 및 제2 반도체 물질(104) 모두 내에 제1 도핑 영역(110)을 형성하기 위해 제1 주입(implantation) 공정이 수행된다. 일부 실시예에서, 제1 주입 공정은 제1 도핑 타입(예를 들어, n-형)을 갖도록 제1 도핑 영역(110)을 형성한다. 일부 실시예에서, 제1 주입 공정은 제2 반도체 물질(104) 위에 제1 개구(1006)를 갖는 제3 마스킹 층(1004)에 따라 하나 이상의 제1 도펀트 종(dopant species)(1002)을 주입함으로써 수행될 수 있다. 일부 실시예에서, 하나 이상의 제1 도펀트 종(1002)은 붕소, 갈륨, 인듐 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 제3 마스킹 층(1004)은 감광성 물질(예를 들어, 포토레지스트)를 포함할 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 패시베이션 층(106) 및 제2 반도체 물질(104) 모두 내에 제2 도핑 영역(112)을 형성하기 위해 제2 주입 공정이 수행된다. 일부 실시예에서, 제2 도핑 영역(112)은 제2 반도체 물질(104)를 통해 연장되는 0이 아닌 거리만큼 제1 도핑 영역(110)으로부터 횡방향으로 분리된다. 일부 실시예에서, 제2 주입 공정은 제2 도핑 타입(예를 들어, p-형)을 갖도록 제2 도핑 영역(112)을 형성한다. 일부 실시예에서, 제2 주입 공정은 제2 반도체 물질(104) 위에 제2 개구(1106)를 갖는 제4 마스킹 층(1104)에 따라 하나 이상의 제2 도펀트 종(1102)을 주입함으로써 수행될 수 있다. 일부 실시예에서, 하나 이상의 제2 도펀트 종(1102)은 인, 비소 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 제4 마스킹 층(1104)은 감광성 물질(예를 들어, 포토레지스트)를 포함할 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제1 도핑 영역(110) 및 제2 도핑 영역(112)의 상부를 따라 실리사이드(silicide)(202)를 형성하기 위해 살리사이드(salicide) 공정이 수행된다. 일부 실시예에서, 실리사이드(202)는 패시베이션 층(106)의 바닥 표면 위로 거리(1202)를 두고 바닥 표면을 갖는다. 일부 실시예에서, 살리사이드 공정은 금속 층(예를 들어, 니켈 층)을 퇴적한 다음 열 어닐링 공정(예를 들어, 급속 열 어닐링)을 수행함으로써 수행되어 실리사이드(202)를 형성할 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 하나 이상의 인터커넥트(116)가 기판(102) 위에 형성된 ILD 구조(114) 내에 형성될 수 있다. 일부 실시예에서, ILD 구조(114)는 복수의 적층된 ILD 층을 포함한다. 일부 실시예에서, 하나 이상의 인터커넥트(116)는 전도성 콘택트, 인터커넥트 와이어, 및/또는 인터커넥트 비아 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 하나 이상의 인터커넥트(116)는 기판(102) 위에 ILD 층을 형성하고, ILD 층을 선택적으로 에칭하여 ILD 층 내에 비아 홀 및/또는 트렌치를 규정하고, 비아 홀 및/또는 트렌치 내에 전도성 물질(예를 들어, 구리, 알루미늄 등)을 형성하고, 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)를 수행하여 ILD 층 위로부터 과잉의 전도성 물질을 제거함으로써 형성될 수 있다.
도 14는 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩을 형성하는 방법(1400)의 일부 실시예의 흐름도를 도시한다.
개시된 방법(예를 들어, 1400 및 2100)이 본 명세서에서 일련의 액트(act) 또는 사건(event)으로 예시되고 설명되지만, 그러한 액트 또는 사건의 예시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 액트는 본 명세서에 예시 및/또는 설명된 것과는 별개로 다른 액트 또는 사건과 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 모든 예시된 액트가 요구되는 것은 아니다. 또한, 본 명세서에 묘사된 하나 이상의 액트는 하나 이상의 개별 액트 및/또는 단계에서 수행될 수 있다.
행위(1402)에서, 제1 반도체 물질을 포함하는 기판이 패터닝되어 기판 내에 리세스를 규정한다. 도 7은 액트(1402)에 대응하는 일부 실시예의 단면도(700)를 도시한다.
행위(1404)에서, 제2 반도체 물질이 리세스 내에 형성된다. 도 8은 액트(1404)에 대응하는 일부 실시예의 단면도(800)를 도시한다.
행위(1406)에서, 평탄화 공정이 제1 반도체 물질 위에서 제2 반도체 물질을 제거하기 위해 수행된다. 도 8은 액트(1406)에 대응하는 일부 실시예의 단면도(800)를 도시한다.
행위(1408)에서, 패시베이션 층이 기판 및 제2 반도체 물질 위에 형성된다. 일부 실시예에서, 패시베이션 층은 제1 반도체 물질을 포함한다. 도 9a는 액트(1408)에 대응하는 일부 실시예의 단면도(900)를 도시한다.
행위(1410)에서, 일부 실시예에서, 패시베이션 층이 패터닝된다. 도 9b는 액트(1410)에 대응하는 일부 실시예의 단면도(902)를 도시한다.
행위(1412)에서, 도펀트가 주입되어 패시베이션 층 및 제2 반도체 물질 내에 제1 및 제2 도핑 영역을 형성한다. 일부 실시예에서, 제1 및 제2 도핑 영역은 상이한 도핑 타입을 갖는다. 도 10-11은 액트(1412)에 대응하는 일부 실시예의 단면도(1100)를 도시한다.
행위(1414)에서, 살리사이드 공정이 수행되어 제1 도핑 영역 및 제2 도핑 영역의 상부에 실리사이드를 형성한다. 도 12는 액트(1414)에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
행위(1416)에서, 하나 이상의 인터커넥트가 기판 위에 형성된 층간 유전체 구조 내에 형성된다. 도 13은 액트(1416)에 대응하는 일부 실시예의 단면도(1300)를 도시한다.
도 15-20은 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 대안적인 실시예의 단면도(1500-2000)를 도시한다. 도 15-20은 방법과 관련하여 설명되지만, 도 15-20에 개시된 구조는 그러한 방법으로 제한되지 않고, 대신 방법과 독립적인 구조로서 독립적일 수 있다는 것이 이해될 것이다.
도 15의 단면도(1500)에 도시된 바와 같이, 제2 반도체 물질(104)이 기판(102) 상에 형성된다. 일부 실시예에서, 기판(102)은 제1 반도체 물질이거나 이를 포함할 수 있다. 일부 실시예에서, 제1 반도체 물질은 실리콘이거나 이를 포함할 수 있다. 다른 실시예에서, 제1 반도체 물질은 게르마늄, 갈륨 등일 수 있다. 제2 반도체 물질(104)은 기판(102)의 제1 반도체 물질과 상이하다. 일부 실시예에서, 제2 반도체 물질(104)은 IV 족 반도체, III-V 족 화합물 반도체 등이거나 이를 포함할 수 있다. 예를 들어, 일부 실시예에서 제2 반도체 물질(104)은 Ge, SiGe, GeSn, SiC 등이거나 이를 포함할 수 있다. 다른 실시예에서, 제2 반도체 물질(104)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP 등이거나 이를 포함할 수 있다. 일부 실시예에서, 제2 반도체 물질(104)은 에피택셜 성장 공정을 통해 형성될 수 있다. 예를 들어, 다양한 실시예에서, 제2 반도체 물질(104)은 CVD 공정, PE-CVD 공정, ALD 공정, PVD 공정, MBE 공정 등에 의해 형성될 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 패시베이션 층(106)이 기판(102) 및 제2 반도체 물질(104) 상에 형성된다. 일부 실시예에서, 패시베이션 층(106)은 제2 반도체 물질(104)의 최외곽 측벽 사이에서 연속적으로 연장된다. 패시베이션 층은 반도체 물질이거나 이를 포함한다. 일부 실시예에서, 패시베이션 층(106)은 제1 반도체 물질이거나 이를 포함할 수 있다. 다양한 실시예에서, 패시베이션 층(106)은 실리콘, 폴리실리콘, 비정질 실리콘, 단결정 실리콘 등이거나 이를 포함할 수 있다
도 17의 단면도(1700)에 도시된 바와 같이, 패시베이션 층(106) 및 제2 반도체 물질(104) 모두 내에 제1 도핑 영역(110)을 형성하기 위해 제1 주입 공정이 수행된다. 일부 실시예에서, 제1 주입 공정이 제1 도핑 타입(예를 들어, n-형)을 갖는 제1 도핑 영역(110)을 형성한다. 일부 실시예에서, 제1 주입 공정은 제2 반도체 물질(104) 위에 제1 개구(1706)를 갖는 제1 마스킹 층(1704)에 따라 하나 이상의 제1 도펀트 종(1702)을 주입함으로써 수행될 수 있다. 일부 실시예에서, 하나 이상의 제1 도펀트 종(1702)은 붕소, 갈륨, 인듐 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 제1 마스킹 층(1704)은 감광성 물질(예를 들어, 포토레지스트)를 포함할 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 패시베이션 층(106) 및 제2 반도체 물질(104) 모두 내에 제2 도핑 영역(112)을 형성하기 위해 제2 주입 공정이 수행된다. 일부 실시예에서, 제2 도핑 영역(112)은 제2 반도체 물질(104)를 통해 연장되는 0이 아닌 거리만큼 제1 도핑 영역(110)으로부터 횡방향으로 분리된다. 일부 실시예에서 제2 주입 공정은 제2 도핑 타입(예를 들어, p-형)을 갖는 제2 도핑 영역(112)을 형성한다. 일부 실시예에서, 제2 주입 공정은 제2 반도체 물질(104) 위에 제2 개구(1806)를 갖는 제2 마스킹 층(1804)에 따라 하나 이상의 제2 도펀트 종(1802)을 주입함으로써 수행될 수 있다. 일부 실시예에서, 하나 이상의 제2 도펀트 종(1802)은 인, 비소 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 제2 마스킹 층(1804)은 감광성 물질(예를 들어, 포토레지스트)을 포함할 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 제1 도핑 영역(110) 및 제2 도핑 영역(112)의 상부를 따라 실리사이드(202)를 형성하기 위해 살리사이드 공정이 수행된다. 일부 실시예에서, 살리사이드 공정은 금속 층(예를 들어, 니켈 층)을 퇴적한 다음, 열 어닐링 공정(예를 들어, 급속 열 어닐링)을 수행하여 실리사이드(202)를 형성함으로써 수행된다.
도 20의 단면도(2000)에 도시된 바와 같이, 하나 이상의 인터커넥트(116)는 기판(102) 위에 형성된 ILD 구조(114) 내에 형성될 수 있다. 일부 실시예에서, ILD 구조(114)는 복수의 적층된 ILD 층을 포함한다. 일부 실시예에서, 하나 이상의 인터커넥트(116)는 전도성 콘택트, 인터커넥트 와이어, 및/또는 인터커넥트 비아 중 하나 이상을 포함할 수 있다.
도 21은 패시베이션 층에 의해 덮인 반도체 물질 내에 배치된 반도체 디바이스를 포함하는 집적 칩을 형성하는 방법(2100)의 일부 실시예의 흐름도를 도시한다.
행위(2102)에서, 제1 반도체 물질을 포함하는 기판 위에 제2 반도체 물질이 형성된다. 도 15는 액트(2102)에 대응하는 일부 실시예의 단면도(1500)를 도시한다.
행위(2104)에서, 패시베이션 층이 제2 반도체 물질 위에 형성된다. 일부 실시예에서, 패시베이션 층은 제1 반도체 물질이거나 이를 포함할 수 있다. 도 16은 액트(2104)에 대응하는 일부 실시예의 단면도(1600)를 도시한다.
행위(2106)에서, 패시베이션 층 및 제2 반도체 물질 내에 제1 및 제2 도핑 영역을 형성하기 위해 도펀트가 주입된다. 일부 실시예에서, 제1 및 제2 도핑 영역은 상이한 도핑 타입을 갖는다. 도 17-18은 액트(2106)에 대응하는 일부 실시예의 단면도(1700 및 1800)를 도시한다.
행위(2108)에서, 제1 도핑 영역 및 제2 도핑 영역의 상부에 실리사이드를 형성하기 위해 살리사이드 공정이 수행된다. 도 19는 액트(2108)에 대응하는 일부 실시예의 단면도(1900)를 도시한다.
행위(2110)에서, 하나 이상의 인터커넥트가 기판 위에 형성된 층간 유전체 구조 내에 형성된다. 도 20은 액트(2110)에 대응하는 일부 실시예의 단면도(2000)를 도시한다.
따라서, 일부 실시예에서, 본 개시는 제1 반도체 물질을 포함하는 기판 상에 배열된 제2 반도체 물질 내에 배치된 반도체 디바이스(예를 들어, 광 디바이스)를 갖는 집적 칩 구조에 관한 것이다. 패시베이션 층이 제2 반도체 물질 상에 배치되며, 제2 반도체 물질의 상부 표면을 따라 배치된 결함을 패시베이션함으로써 제2 반도체 물질의 상부 표면을 따라 누설 전류를 감소시키도록 구성된다.
일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은 제1 반도체 물질을 포함하는 기판; 제1 반도체 물질 상에 배치되고, IV 족 반도체 또는 III-V 족 화합물 반도체인 제2 반도체 물질; 제2 반도체 물질 상에 배치되고, 제1 반도체 물질을 포함하는 패시베이션 층; 및 패시베이션 층을 통해 제2 반도체 물질 내로 연장되는 제1 도핑 영역 및 제2 도핑 영역을 포함한다. 일부 실시예에서, 제1 반도체 물질은 실리콘이다. 일부 실시예에서, 기판의 제1 반도체 물질은 수직으로 그리고 횡방향으로 제2 반도체 물질과 접촉한다. 일부 실시예에서, 패시베이션 층은 제2 반도체 물질의 최상부 표면과 접촉한다. 일부 실시예에서, 집적 칩은 패시베이션 층 내에 그리고 제1 도핑 영역 및 제2 도핑 영역의 상부를 따라 배열된 실리사이드를 더 포함한다. 일부 실시예에서, 제1 반도체 물질은 실리콘이고 제2 반도체 물질은 게르마늄이다. 일부 실시예에서, 기판은 기판 내에 리세스를 규정하는 수평 연장 표면 및 측벽을 갖고; 제2 반도체 물질은 리세스 내에 배열된다. 일부 실시예에서, 제2 반도체 물질은 제2 반도체 물질이 수평 연장 표면에 걸친 제1 거리가 증가함에 따라 감소하는 제1 폭을 갖도록 하는 각진 측벽을 갖고; 패시베이션 층은 패시베이션 층이 수평으로 연장되는 표면에 걸친 제2 거리가 증가함에 따라 증가하는 제2 폭을 갖도록 하는 각진 측벽을 갖는다. 일부 실시예에서, 제1 도핑 영역은 제1 도핑 타입을 갖고, 제2 도핑 영역은 제1 도핑 타입과는 상이한 제2 도핑 타입을 갖는다. 일부 실시예에서, 제1 도핑 영역 및 제2 도핑 영역은 0이 아닌 하나 이상의 거리만큼 제2 반도체 물질의 바닥으로부터 수직으로 분리된다.
다른 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은 실리콘을 포함하는 기판; 기판의 실리콘과 접촉하는 최하부 표면을 갖고 IV 족 반도체 또는 III-V 족 화합물 반도체를 포함하는 제2 반도체 물질; 제2 반도체 물질의 최상부 표면과 접촉하는 실리콘을 포함하는 패시베이션 층; 제1 도핑 타입을 가지며 패시베이션 층을 통해 제2 반도체 물질 내로 연장되는 제1 도핑 영역; 및 제2 도핑 타입을 갖고 패시베이션 층을 통해 제2 반도체 물질 내로 연장되는 제2 도핑 영역을 포함하고, 제1 도핑 영역 및 제2 도핑 영역은 제2 반도체 물질에 의해 제2 반도체 물질의 최하부 표면으로부터 분리된다. 일부 실시예에서, 집적 칩은 기판 위의 ILD 구조 내에 배치된 복수의 인터커넥트를 더 포함하고, ILD 구조는 패시베이션 층의 측벽을 따라 연장된다. 일부 실시예에서, 제1 도핑 영역 및 제2 도핑 영역은 광 디바이스를 규정한다. 일부 실시예에서, 제2 반도체 물질은 패시베이션 층과는 상이한 폭을 갖는다. 일부 실시예에서, 패시베이션 층은 기판 바로 위에 측벽을 갖는다. 일부 실시예에서, 제2 반도체 물질은 기판의 실리콘과 접촉하는 최하부 표면과 패시베이션 층의 실리콘과 접촉하는 최상부 표면 사이에서 연속적으로 연장된다. 일부 실시예에서, 기판은 패시베이션 층 바로 아래에 있는 제1 상부 표면 및 패시베이션 층의 횡방향 외측에 있는 제2 상부 표면을 가지며, 제2 상부 표면은 제1 상부 표면 아래에서 리세싱된다. 일부 실시예에서, 제1 도핑 영역 및 제2 도핑 영역은 기판의 측벽과 제2 반도체 물질 사이의 계면으로부터 횡방향으로 분리된다.
다른 실시예에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은 제1 반도체 물질을 포함하는 기판 상에 제2 반도체 물질을 형성하는 단계; 제2 반도체 물질 상에 패시베이션 층을 형성하는 단계; 제1 도핑 타입을 갖고 패시베이션 층을 통해 제2 반도체 물질 내로 연장되는 제1 도핑 영역을 형성하기 위해 제1 주입 공정을 수행하는 단계; 및 제2 도핑 타입을 갖고 패시베이션 층을 통해 제2 반도체 물질 내로 연장되는 제2 도핑 영역을 형성하기 위해 제2 주입 공정을 수행하는 단계를 포함한다. 일부 실시예에서, 방법은 기판 내에 리세스를 규정하기 위해 기판을 패터닝하는 단계; 리세스 내에 제2 반도체 물질을 형성하는 단계; 상기 기판 위의 과잉의 제2 반도체 물질을 제거하기 위해 평탄화 공정을 수행하는 단계; 및 기판 및 제2 반도체 물질 상에 상기 기판 및 제2 반도체 물질과 접촉하여 패시베이션 층을 형성하는 단계를 더 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 여기에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 교체를 할 수 있음을 인식해야 한다.
<부기>
1. 집적 칩에 있어서,
제1 반도체 물질을 포함하는 기판;
상기 제1 반도체 물질 상에 배치되고, IV 족 반도체 또는 III-V 족 화합물 반도체인 제2 반도체 물질;
상기 제2 반도체 물질 상에 배치되고, 상기 제1 반도체 물질을 포함하는 패시베이션 층; 및
상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역 및 제2 도핑 영역을 포함하는 집적 칩.
2. 제1항에 있어서, 상기 제1 반도체 물질은 실리콘인 것인 집적 칩.
3. 제1항에 있어서, 상기 기판의 제1 반도체 물질은 수직으로 그리고 횡방향으로 상기 제2 반도체 물질과 접촉하는 것인 집적 칩.
4. 제1항에 있어서, 상기 패시베이션 층은 상기 제2 반도체 물질의 최상부 표면과 접촉하는 것인 집적 칩.
5. 제1항에 있어서,
상기 패시베이션 층 내에 그리고 상기 제1 도핑 영역 및 상기 제2 도핑 영역의 상부를 따라 배열된 실리사이드를 더 포함하는 집적 칩.
6. 제1항에 있어서, 상기 제1 반도체 물질은 실리콘이고 상기 제2 반도체 물질은 게르마늄인 것인 집적 칩.
7. 제1항에 있어서,
상기 기판은 상기 기판 내에 리세스를 규정하는 측벽 및 수평 연장 표면을 가지고;
상기 제2 반도체 물질은 상기 리세스 내에 배열되는 것인 집적 칩.
8. 제7항에 있어서,
상기 제2 반도체 물질은 상기 제2 반도체 물질이 상기 수평 연장 표면에 걸친 제1 거리가 증가함에 따라 감소하는 제1 폭을 갖도록 하는 각진 측벽을 갖고;
상기 패시베이션 층은 상기 패시베이션 층이 상기 수평 연장 표면에 걸친 제2 거리가 증가함에 따라 증가하는 제2 폭을 갖도록 하는 각진 측벽을 갖는 것인 집적 칩.
9. 제1항에 있어서, 상기 제1 도핑 영역은 제1 도핑 타입을 갖고, 상기 제2 도핑 영역은 상기 제1 도핑 타입과는 상이한 제2 도핑 타입을 갖는 것인 집적 칩.
10. 제1항에 있어서, 상기 제1 도핑 영역 및 상기 제2 도핑 영역은 하나 이상의 0이 아닌 거리만큼 상기 제2 반도체 물질의 바닥으로부터 수직으로 분리되는 것인 집적 칩.
11. 집적 칩에 있어서,
실리콘을 포함하는 기판;
상기 기판의 실리콘과 접촉하는 최하부 표면을 갖고 IV 족 반도체 또는 III-V 족 화합물 반도체를 포함하는 제2 반도체 물질;
상기 제2 반도체 물질의 최상부 표면과 접촉하는 실리콘을 포함하는 패시베이션 층;
제1 도핑 타입을 가지며 상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역; 및
제2 도핑 타입을 가지며 상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제2 도핑 영역을 포함하고,
상기 제1 도핑 영역 및 상기 제2 도핑 영역은 상기 제2 반도체 물질에 의해 상기 제2 반도체 물질의 최하부 표면으로부터 분리되는 것인 집적 칩.
12. 제11항에 있어서,
상기 기판 위의 ILD(inter-level dielectric) 구조 내에 배치된 복수의 인터커넥트를 더 포함하고,
상기 ILD 구조는 상기 패시베이션 층의 측벽을 따라 연장되는 것인 집적 칩.
13. 제11항에 있어서, 상기 제1 도핑 영역 및 상기 제2 도핑 영역은 광 디바이스(photonic device)를 규정하는 것인 집적 칩.
14. 제11항에 있어서, 상기 제2 반도체 물질은 상기 패시베이션 층과는 상이한 폭을 갖는 것인 집적 칩.
15. 제11항에 있어서, 상기 패시베이션 층은 상기 기판 바로 위에 측벽을 갖는 것인 집적 칩.
16. 제11항에 있어서, 상기 제2 반도체 물질은 상기 기판의 실리콘과 접촉하는 최하부 표면과 상기 패시베이션 층의 실리콘과 접촉하는 최상부 표면 사이에서 연속적으로 연장되는 것인 집적 칩.
17. 제11항에 있어서, 상기 기판은 상기 패시베이션 층 바로 아래에 있는 제1 상부 표면 및 상기 패시베이션 층의 횡방향 외측에 있는 제2 상부 표면을 가지며, 상기 제2 상부 표면은 상기 제1 상부 표면 아래에서 리세싱되는 것인 집적 칩.
18. 제11항에 있어서, 상기 제1 도핑 영역 및 상기 제2 도핑 영역은 상기 제2 반도체 물질과 상기 기판의 측벽들 사이의 계면으로부터 횡방향으로 분리되는 것인 집적 칩.
19. 집적 칩을 형성하는 방법에 있어서,
제1 반도체 물질을 포함하는 기판 상에 제2 반도체 물질을 형성하는 단계;
상기 제2 반도체 물질 상에 패시베이션 층을 형성하는 단계;
제1 도핑 타입을 가지며 상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역을 형성하기 위해 제1 주입 공정을 수행하는 단계; 및
제2 도핑 타입을 가지며 상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제2 도핑 영역을 형성하기 위해 제2 주입 공정을 수행하는 단계를 포함하는 집적 칩 형성 방법.
20. 제19항에 있어서,
상기 기판 내에 리세스를 규정하기 위해 상기 기판을 패터닝하는 단계;
상기 리세스 내에 상기 제2 반도체 물질을 형성하는 단계;
상기 기판 위의 과잉의 제2 반도체 물질을 제거하기 위해 평탄화 공정을 수행하는 단계; 및
상기 기판 및 상기 제2 반도체 물질 상에 상기 기판 및 제2 반도체 물질과 접촉하여 상기 패시베이션 층을 형성하는 단계를 더 포함하는 집적 칩 형성 방법.

Claims (10)

  1. 집적 칩에 있어서,
    제1 반도체 물질을 포함하는 기판;
    상기 제1 반도체 물질 상에 배치되고, IV 족 반도체 또는 III-V 족 화합물 반도체인 제2 반도체 물질;
    상기 제2 반도체 물질 상에 배치되고, 상기 제1 반도체 물질을 포함하는 패시베이션 층; 및
    상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역 및 제2 도핑 영역
    을 포함하고,
    상기 제1 반도체 물질은 실리콘이고,
    상기 기판의 제1 반도체 물질은 수직으로 그리고 횡방향으로 상기 제2 반도체 물질과 접촉하는 것인, 집적 칩.
  2. 삭제
  3. 집적 칩에 있어서,
    제1 반도체 물질을 포함하는 기판;
    상기 제1 반도체 물질 상에 배치되고, IV 족 반도체 또는 III-V 족 화합물 반도체인 제2 반도체 물질;
    상기 제2 반도체 물질 상에 배치되고, 상기 제1 반도체 물질을 포함하는 패시베이션 층; 및
    상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역 및 제2 도핑 영역
    을 포함하고,
    상기 기판의 제1 반도체 물질은 수직으로 그리고 횡방향으로 상기 제2 반도체 물질과 접촉하는 것인 집적 칩.
  4. 집적 칩에 있어서,
    제1 반도체 물질을 포함하는 기판;
    상기 제1 반도체 물질 상에 배치되고, IV 족 반도체 또는 III-V 족 화합물 반도체인 제2 반도체 물질;
    상기 제2 반도체 물질 상에 배치되고, 상기 제1 반도체 물질을 포함하는 패시베이션 층; 및
    상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역 및 제2 도핑 영역
    을 포함하고,
    상기 패시베이션 층은 상기 제2 반도체 물질의 최상부 표면과 접촉하는 것인 집적 칩.
  5. 집적 칩에 있어서,
    제1 반도체 물질을 포함하는 기판;
    상기 제1 반도체 물질 상에 배치되고, IV 족 반도체 또는 III-V 족 화합물 반도체인 제2 반도체 물질;
    상기 제2 반도체 물질 상에 배치되고, 상기 제1 반도체 물질을 포함하는 패시베이션 층; 및
    상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역 및 제2 도핑 영역;
    상기 패시베이션 층 내에 그리고 상기 제1 도핑 영역 및 상기 제2 도핑 영역의 상부를 따라 배열된 실리사이드
    를 포함하는 집적 칩.
  6. 집적 칩에 있어서,
    제1 반도체 물질을 포함하는 기판;
    상기 제1 반도체 물질 상에 배치되고, IV 족 반도체 또는 III-V 족 화합물 반도체인 제2 반도체 물질;
    상기 제2 반도체 물질 상에 배치되고, 상기 제1 반도체 물질을 포함하는 패시베이션 층; 및
    상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역 및 제2 도핑 영역
    을 포함하고,
    상기 기판은 상기 기판 내에 리세스를 규정하는 측벽 및 수평 연장 표면을 가지고;
    상기 제2 반도체 물질은 상기 리세스 내에 배열되는 것인 집적 칩.
  7. 제1항에 있어서, 상기 제1 도핑 영역은 제1 도핑 타입을 갖고, 상기 제2 도핑 영역은 상기 제1 도핑 타입과는 상이한 제2 도핑 타입을 갖는 것인 집적 칩.
  8. 집적 칩에 있어서,
    제1 반도체 물질을 포함하는 기판;
    상기 제1 반도체 물질 상에 배치되고, IV 족 반도체 또는 III-V 족 화합물 반도체인 제2 반도체 물질;
    상기 제2 반도체 물질 상에 배치되고, 상기 제1 반도체 물질을 포함하는 패시베이션 층; 및
    상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역 및 제2 도핑 영역
    을 포함하고,
    상기 제1 도핑 영역 및 상기 제2 도핑 영역은 하나 이상의 0이 아닌 거리만큼 상기 제2 반도체 물질의 바닥으로부터 수직으로 분리되는 것인 집적 칩.
  9. 집적 칩에 있어서,
    실리콘을 포함하는 기판;
    상기 기판의 실리콘과 접촉하는 최하부 표면을 갖고 IV 족 반도체 또는 III-V 족 화합물 반도체를 포함하는 제2 반도체 물질;
    상기 제2 반도체 물질의 최상부 표면과 접촉하는 실리콘을 포함하는 패시베이션 층;
    제1 도핑 타입을 가지며 상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역; 및
    제2 도핑 타입을 가지며 상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제2 도핑 영역을 포함하고,
    상기 제1 도핑 영역 및 상기 제2 도핑 영역은 상기 제2 반도체 물질에 의해 상기 제2 반도체 물질의 최하부 표면으로부터 분리되는 것인 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    제1 반도체 물질을 포함하는 기판 상에 제2 반도체 물질을 형성하는 단계;
    상기 제2 반도체 물질 상에 패시베이션 층을 형성하는 단계 - 상기 패시베이션 층은 실리콘을 포함함 - ;
    제1 도핑 타입을 가지며 상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제1 도핑 영역을 형성하기 위해 제1 주입 공정을 수행하는 단계; 및
    제2 도핑 타입을 가지며 상기 패시베이션 층을 통해 상기 제2 반도체 물질 내로 연장되는 제2 도핑 영역을 형성하기 위해 제2 주입 공정을 수행하는 단계를 포함하고,
    상기 기판의 제1 반도체 물질은 수직으로 그리고 횡방향으로 상기 제2 반도체 물질과 접촉하는 것인, 집적 칩 형성 방법.
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