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KR102553314B1 - 이미지 센서 - Google Patents

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KR102553314B1
KR102553314B1 KR1020180101918A KR20180101918A KR102553314B1 KR 102553314 B1 KR102553314 B1 KR 102553314B1 KR 1020180101918 A KR1020180101918 A KR 1020180101918A KR 20180101918 A KR20180101918 A KR 20180101918A KR 102553314 B1 KR102553314 B1 KR 102553314B1
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김상훈
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삼성전자주식회사
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Abstract

본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는, 활성 영역 및 더미 영역을 포함하는 기판; 상기 활성 영역에 제공된 복수개의 단위 픽셀들; 상기 기판의 제1 면 상의 투명 도전층; 상기 투명 도전층 상에 제공되어 상기 투명 도전층과 전기적으로 연결되는 차광층, 상기 차광층은 광 투과 영역들을 정의하는 격자 구조를 갖고; 및 상기 더미 영역 상에서 상기 차광층과 전기적으로 연결되는 패드를 포함한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 씨모스(CMOS) 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본 발명이 해결하고자 하는 과제는 암전류 특성이 향상된 이미지 센서를 제공하는데 있다.
본 발명의 개념에 따른 이미지 센서는, 활성 영역 및 더미 영역을 포함하는 기판; 상기 활성 영역에 제공된 복수개의 단위 픽셀들; 상기 기판의 제1 면 상의 투명 도전층; 상기 투명 도전층 상에 제공되어 상기 투명 도전층과 전기적으로 연결되는 차광층, 상기 차광층은 광 투과 영역들을 정의하는 격자 구조를 갖고; 및 상기 더미 영역 상에서 상기 차광층과 전기적으로 연결되는 패드를 포함할 수 있다.
본 발명의 다른 개념에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판; 상기 제1 면 상의 제1 소자 분리 패턴, 상기 제1 소자 분리 패턴은 상기 기판 내의 복수개의 단위 픽셀들을 정의하는 트렌치를 채우고; 및 상기 제1 소자 분리 패턴 상의 투명 도전층을 포함할 수 있다. 상기 트렌치의 깊이는 상기 기판의 두께보다 작을 수 있다.
본 발명의 또 다른 개념에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판; 상기 기판 내의 복수개의 단위 픽셀들을 정의하는 트렌치; 및 상기 기판의 상기 제1 면 상의 투명 도전층을 포함할 수 있다. 상기 투명 도전층은 상기 트렌치를 채우는 수직부를 포함하고, 상기 제1 면에 인접하는 상기 수직부의 폭은 상기 제2 면에 인접하는 상기 수직부의 폭보다 클 수 있다.
본 발명에 따른 이미지 센서는, 단위 픽셀들 상의 투명 도전층에 음의 전압이 인가되어, 단위 픽셀들에서 생성된 양전하가 투명 도전층을 통해 제거될 수 있다. 결과적으로, 이미지 센서의 암전류 특성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4a, 도 4b 및 도 4c는 각각 도 3의 I-I' 선, II-II' 선 및 III- III' 선을 따라 자른 단면도들이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도들이다.
도 8a, 도 8b 및 도 8c는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 각각 도 3의 I-I' 선, II-II' 선 및 III- III' 선을 따라 자른 단면도들이다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 10a, 도 10b 및 도 10c는 각각 도 9의 I-I' 선, II-II' 선 및 III- III' 선을 따라 자른 단면도들이다.
도 11 내지 도 14a는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 도 9의 I-I'선에 따른 단면도들이다. 도 14b는 도 9의 III-IIII'선에 따른 단면도이다.
도 14b는 도 9의 III-IIII'선에 따른 단면도이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 각각 도 9의 I-I' 선 및 III- III' 선을 따라 자른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array, 1), 행 디코더(row decoder, 2), 행 드라이버(row driver, 3), 열 디코더(column decoder, 4), 타이밍 발생기(timing generator, 5), 상관 이중 샘플러(CDS: Correlated Double Sampler, 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter, 7) 및 입출력 버퍼(I/O buffer, 8)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
행 드라이버(3)는, 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS, 6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC, 7)는 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 센서 어레이(1)는 복수의 단위 픽셀들(PX)을 포함하며, 단위 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 각각의 단위 픽셀들(PX)은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다. 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다. 각각의 단위 픽셀들(PX)은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다.
광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 광전 변환 소자(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 및 이들의 조합을 포함할 수 있다. 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 인가될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면, 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 드라이브 트랜지스터(DX)는 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 드레인 전극으로 인가될수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 4a, 도 4b 및 도 4c는 각각 도 3의 I-I' 선, II-II' 선 및 III- III' 선을 따라 자른 단면도들이다.
도 3 및 도 4a 내지 도 4c를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는, 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 배선층(20)과 광 투과층(30) 사이에 개재될 수 있다. 광전 변환층(10)은, 반도체 기판(100) 및 반도체 기판(100) 내에 제공된 광전 변환 영역들(110)을 포함할 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다.
반도체 기판(100)은 서로 대향하는(opposite) 제1 면(100a, 또는 전면) 및 제2 면(100b, 또는 후면)을 가질 수 있다. 배선층(20)은 반도체 기판(100)의 제1 면(100a) 상에 배치될 수 있고, 광 투과층(30)은 반도체 기판(100)의 제2 면(100b) 상에 배치될 수 있다.
반도체 기판(100)은 제1 도전형(예를 들어, p형)의 벌크(bulk) 실리콘 기판 상에 상기 제1 도전형의 에피택시얼층이 형성된 기판일 수 있다. 이미지 센서의 제조 공정 동안 상기 벌크 실리콘 기판이 제거됨으로써, 반도체 기판(100)은 상기 제1 도전형의 에피택시얼층으로 이루어질 수 있다. 다른 예로, 반도체 기판(100)은 상기 제1 도전형의 웰을 포함하는 벌크 실리콘 기판일 수 있다. 또 다른 예로, 반도체 기판(100)은 제2 도전형(예를 들어, n형)의 에피택시얼층, 상기 제2 도전형의 벌크 실리콘 기판, 또는 SOI 기판을 포함할 수 있다.
반도체 기판(100)은, 그의 중앙에 배치된 활성 영역(AR) 및 활성 영역(AR)을 둘러싸는 더미 영역(DR)을 포함할 수 있다. 활성 영역(AR)에 복수개의 단위 픽셀들(PX)이 배치될 수 있다. 더미 영역(DR)의 적어도 일부에 복수개의 더미 픽셀들(DPX)이 배치될 수 있다. 더미 픽셀(DPX)은 단위 픽셀(PX)과 유사한 구조를 갖지만, 단위 픽셀(PX)과 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다.
활성 영역(AR)은 복수개의 단위 픽셀들(PX)을 포함할 수 있다. 반도체 기판(100)의 제2 면(100b)에 인접하여, 복수개의 단위 픽셀들(PX)을 정의하는 제1 소자 분리 패턴(101)이 제공될 수 있다. 제1 소자 분리 패턴(101)은 반도체 기판(100)의 제2 면(100b)으로부터 제1 면(100a)을 향해 연장되는 트렌치(TR)를 부분적으로 채울 수 있다. 제1 소자 분리 패턴(101)은 반도체 기판(100)의 제2 면(100b)을 덮을 수 있다. 다시 말하면, 제1 소자 분리 패턴(101)은 트렌치(TR)를 채우는 제1 부분 및 반도체 기판(100)의 제2 면(100b)을 덮는 제2 부분을 포함할 수 있다. 제1 소자 분리 패턴(101)은 반도체 기판(100, 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질을 포함할 수 있다. 예를 들어, 제1 소자 분리 패턴(101)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다.
트렌치(TR)의 바닥(TRb)은 반도체 기판(100)의 제1 면(100a)으로부터 이격될 수 있다. 다시 말하면, 트렌치(TR)의 깊이는 반도체 기판(100)의 두께보다 작을 수 있다. 트렌치(TR)의 폭은 반도체 기판(100)의 제2 면(100b)에서 제1 면(100a)으로 갈수록 점진적으로 감소할 수 있다.
단위 픽셀들(PX)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)으로 2차원적으로 배열될 수 있다. 다시 말하면, 단위 픽셀들(PX)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
광전 변환 영역(110)이 각각의 단위 픽셀들(PX) 내에 제공될 수 있다. 광전 변환 영역(110)은, 반도체 기판(100)의 제1 도전형과 다른 제2 도전형(예를 들어, n형)을 갖는 불순물 영역일 수 있다. 일 예로, 광전 변환 영역(110)은 반도체 기판(100)의 제2 면(100b)과 인접하고, 제1 면(100a)과 수직적으로 이격될 수 있다. 광전 변환 영역(110)은, 제1 면(100a)에 인접한 제1 영역과 제2 면(100b)에 인접한 제2 영역 간에 불순물 농도 차이를 가질 수 있다.
반도체 기판(100)과 광전 변환 영역(110)은 포토다이오드를 구성할 수 있다. 각각의 단위 픽셀들(PX) 내에서, 상기 제1 도전형의 반도체 기판(100)과 상기 제2 도전형의 광전 변환 영역(110)의 p-n 접합(p-n junction)에 의해 포토다이오드가 구성될 수 있다. 상기 포토다이오드를 구성하는 광전 변환 영역(110)은, 입사광의 세기에 비례하여 광전하를 생성 및 축적할 수 있다.
반도체 기판(100)의 제1 면(100a)에 인접하여, 활성 패턴들을 정의하는 제2 소자 분리 패턴(103)이 제공될 수 있다. 각각의 단위 픽셀들(PX)은 상기 활성 패턴들을 포함할 수 있다. 예를 들어, 각각의 상기 활성 패턴들은 플로팅 확산 영역(FD) 및 불순물 영역(DR)을 포함할 수 있다.
제2 소자 분리 패턴(103)의 폭은 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점차 감소할 수 있다. 제2 소자 분리 패턴(103)은 제1 소자 분리 패턴(101)과 수직적으로 이격될 수 있다. 제2 소자 분리 패턴(103)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다.
앞서 도 2를 참조하여 설명한 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)이 반도체 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 전송 트랜지스터(TX)가 각각의 단위 픽셀들(PX) 상에 제공될 수 있다. 전송 트랜지스터(TX)는 광전 변환 영역(110)과 전기적으로 연결될 수 있다.
전송 트랜지스터(TX)는 전송 게이트(TG) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 전송 게이트(TG)는 반도체 기판(100) 내로 삽입된 하부 부분과, 상기 하부 부분과 연결되며 반도체 기판(100)의 제1 면(100a) 상으로 돌출된 상부 부분을 포함할 수 있다. 전송 게이트(TG)와 반도체 기판(100) 사이에 게이트 유전막(GI)이 개재될 수 있다. 플로팅 확산 영역(FD)은 반도체 기판(100)의 제1 도전형과는 다른 제2 도전형(예를 들어, n형)을 가질 수 있다.
로직 트랜지스터들(도 2의 RX, SX, DX)이 각각의 단위 픽셀들(PX) 상에 제공될 수 있다. 일 예로, 상기 로직 트랜지스터들은 리셋 트랜지스터(RX)를 포함할 수 있다.
배선층(20)은, 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)을 덮는 제1 내지 제3 층간 절연막들(221, 222, 223) 및 제1 및 제2 배선들(212, 213)을 포함할 수 있다. 제1 및 제2 배선들(212, 213)은 하부 콘택 플러그들(BCP)을 통해 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)과 전기적으로 연결될 수 있다.
광전 변환 영역들(110)에서 변환된 전기적 신호는 배선층(20)에서 신호 처리될 수 있다. 제1 및 제2 배선들(212, 213)은, 반도체 기판(100)의 제1 면(100a) 상에 적층된 제2 및 제3 층간 절연막들(222, 223) 내에 각각 배치될 수 있다. 본 발명의 실시예들에서, 제1 및 제2 배선들(212, 213)은 광전 변환 영역들(110)의 배열과 관계없이 배치될 수 있다. 평면적 관점에서, 제1 및 제2 배선들(212, 213)은 광전 변환 영역들(110)을 가로지를 수도 있다.
광 투과층(30)은 투명 도전층(TEL), 차광층(GR), 제1 내지 제3 컬러 필터들(303a, 303b, 303c) 및 마이크로 렌즈들(307)을 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링하여, 광을 광전 변환층(10)으로 제공할 수 있다.
제1 소자 분리 패턴(101) 상에 투명 도전층(TEL)이 제공될 수 있다. 투명 도전층(TEL)은 제1 소자 분리 패턴(101)에 의해 반도체 기판(100)과 절연될 수 있다. 투명 도전층(TEL) 상에 차광층(GR)이 제공될 수 있다. 일 예로, 투명 도전층(TEL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 또는 유기 투명 도전 물질을 포함할 수 있다. 일 예로, 차광층(GR)은 텅스텐(W), 구리(Cu), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co) 또는 니켈(Ni)과 같은 금속을 포함할 수 있다.
차광층(GR)은 격자(grid) 구조를 가질 수 있다. 구체적으로, 차광층(GR)은 제1 방향(D1)으로 연장되는 제1 연장부들(GRa) 및 제2 방향(D2)으로 연장되는 제2 연장부들(GRb)을 포함할 수 있다. 제1 연장부들(GRa)과 제2 연장부들(GRb)이 교차하면서 광 투과 영역들(LPR)이 정의될 수 있다. 광 투과 영역들(LPR)은 제1 방향(D1) 및 제2 방향(D2)으로 2차원적으로 배열될 수 있다. 광 투과 영역들(LPR)은 단위 픽셀들(PX) 및 더미 픽셀들(DPX)과 수직적으로 중첩될 수 있다. 광 투과 영역들(LPR)을 통해 광이 단위 픽셀들(PX)에 입사될 수 있다.
차광층(GR)은 더미 영역(DR) 상의 차광부(GRc)를 더 포함할 수 있다. 차광부(GRc)는 더미 픽셀들(DPX)에 인접할 수 있다. 차광부(GRc)는 광을 차단할 수 있다.
차광층(GR)은 반도체 기판(100)의 주변 영역(예를 들어, 더미 영역(DR)의 외곽) 상의 패드(PAD)와 전기적으로 연결될 수 있다. 일 예로, 패드(PAD)로부터 연장된 도전 라인 및 상기 도전 라인과 차광층(GR) 사이의 상부 콘택 플러그(TCP)를 통해 차광층(GR)과 패드(PAD)가 서로 전기적으로 연결될 수 있다.
패드(PAD)에 음의 전압이 인가될 수 있다. 일 예로, 패드(PAD)는 차지 펌프(charge pump)에 연결되어 차지 펌프로부터 음의 전압이 인가될 수 있다. 상기 음의 전압은 정전압으로 인가될 수 있다.
투명 도전층(TEL)은 수평부(HP) 및 수직부(VP)를 포함할 수 있다. 수평부(HP)는 반도체 기판(100)의 제2 면(100b)의 전면 상에 제공될 수 있다. 수평부(HP)는 반도체 기판(100)의 제2 면(100b)과 평행할 수 있다. 수평부(HP)는 차광층(GR)과 제1 소자 분리 패턴(101) 사이에 개재될 수 있다. 수평부(HP)는 제1 내지 제3 컬러 필터들(303a, 303b, 303c)과 제1 소자 분리 패턴(101) 사이에 개재될 수 있다. 수평부(HP)는 단위 픽셀들(PX) 및 더미 픽셀들(DPX)과 수직적으로 중첩될 수 있다.
수직부(VP)는, 반도체 기판(100)의 제2 면(100b)으로부터 제1 면(100a)을 향하여 수직하게 연장할 수 있다. 평면적 관점에서, 수직부(VP)는 차광층(GR)의 제1 연장부들(GRa) 및 제2 연장부들(GRb)과 중첩될 수 있다. 다시 말하면, 수직부(VP)는 격자 구조를 가질 수 있다. 수직부(VP)는 제1 소자 분리 패턴(101)을 제외한 트렌치(TR)의 남은 영역을 채울 수 있다. 수직부(VP)는 서로 인접하는 한 쌍의 단위 픽셀들(PX) 사이에 개재될 수 있다. 평면적 관점에서, 수직부(VP)는 각각의 단위 픽셀들(PX)을 둘러쌀 수 있다. 수직부(VP)의 폭은 반도체 기판(100)의 제2 면(100b)에서 제1 면(100a)으로 갈수록 점진적으로 감소할 수 있다. 일 예로, 제2 면(100b)에 인접하는 수직부(VP)의 폭(W1)은 제1 면(100a)에 인접하는 수직부(VP)의 폭(W2)보다 클 수 있다.
차광층(GR)과 투명 도전층(TEL)은 서로 직접 접하여, 서로 전기적으로 연결될 수 있다. 패드(PAD) 및 차광층(GR)을 통해 음의 전압이 투명 도전층(TEL)에 인가될 수 있다. 단위 픽셀들(PX)에서 생성된 양전하가 단위 픽셀들(PX)을 둘러싸는 투명 도전층(TEL)을 통해 제거될 수 있다. 결과적으로, 이미지 센서의 암전류 특성이 개선될 수 있다.
제1 내지 제3 컬러 필터들(303a, 303b, 303c)이 투명 도전층(TEL) 및 차광층(GR) 상에 제공될 수 있다. 제1 내지 제3 컬러 필터들(303a, 303b, 303c)은 단위 픽셀들(PX) 상에 각각 배치될 수 있다. 마이크로 렌즈들(307)이 제1 내지 제3 컬러 필터들(303a, 303b, 303c) 상에 각각 제공될 수 있다. 제1 내지 제3 컬러 필터들(303a, 303b, 303c)과 마이크로 렌즈들(307) 사이에 평탄막(305)이 개재될 수 있다.
제1 내지 제3 컬러 필터들(303a, 303b, 303c)은 원색 컬러 필터들(Primary Color Filter)일 수 있다. 일 예로, 제1 컬러 필터(303a)는 녹색 컬러 필터이고, 제2 컬러 필터(303b)는 청색 컬러 필터이며, 제3 컬러 필터(303c)는 적색 컬러 필터일 수 있다. 제1 내지 제3 컬러 필터들(303a, 303b, 303c)은 베이어 패턴(bayer pattern) 방식으로 배열될 수 있다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도들이다.
도 3 및 도 5를 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 활성 영역(AR) 및 더미 영역(DR)을 포함할 수 있다. 반도체 기판(100)은 제1 도전형(예를 들어, p형)을 갖도록 불순물로 도핑될 수 있다.
기판(100)의 제1 면(100a) 상에 제2 소자 분리 패턴(103)이 형성될 수 있다. 제2 소자 분리 패턴(103)을 형성하는 것은, 기판(100)의 제1 면(100a)에 얕은 트렌치들을 형성하는 것, 및 상기 얕은 트렌치들을 절연막으로 채우는 것을 포함할 수 있다. 상기 절연막은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 이용하여 형성될 수 있다.
제2 소자 분리 패턴(103)은 활성 패턴들을 정의할 수 있다. 각각의 상기 활성 패턴들에 불순물을 도핑하여, 플로팅 확산 영역(FD) 및 불순물 영역(DR)이 형성될 수 있다. 앞서 도 2를 참조하여 설명한 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)이 상기 활성 패턴들 상에 형성될 수 있다.
기판(100)의 제1 면(100a) 상에 제1 층간 절연막(221)이 형성될 수 있다. 제1 층간 절연막(221)은 기판(100)의 제1 면(100a) 상에 형성된 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)을 덮도록 형성될 수 있다.
제1 층간 절연막(221) 상에 제2 및 제3 층간 절연막들(222, 223)이 형성될 수 있다. 제2 및 제3 층간 절연막들(222, 223) 내에 각각 제1 및 제2 배선들(212, 213)이 형성될 수 있다. 제1 및 제2 배선들(212, 213)을 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)에 전기적으로 연결시키는 하부 콘택 플러그들(BCP)이 형성될 수 있다.
도 3 및 도 6을 참조하면, 기판(100)의 제2 면(100b) 상에 식각 공정을 수행하여, 트렌치(TR)가 형성될 수 있다. 트렌치(TR)의 깊이는 반도체 기판(100)의 두께보다 작도록 형성될 수 있다. 트렌치(TR)의 폭은 반도체 기판(100)의 제2 면(100b)에서 제1 면(100a)으로 갈수록 점진적으로 감소하도록 형성될 수 있다. 평면적 관점에서, 트렌치(TR)는 격자 구조를 갖도록 형성될 수 있다. 트렌치(TR)에 의해 활성 영역(AR)에 복수개의 단위 픽셀들(PX)이 정의될 수 있다. 단위 픽셀들(PX)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)으로 2차원적으로 배열될 수 있다.
도 3 및 도 7을 참조하면, 트렌치(TR)를 채우는 제1 소자 분리 패턴(101) 및 투명 도전층(TEL)이 순차적으로 형성될 수 있다. 제1 소자 분리 패턴(101)은 콘포멀하게 형성되어, 트렌치(TR)를 부분적으로 채울 수 있다. 제1 소자 분리 패턴(101)은 기판(100)의 제2 면(100b)을 덮을 수 있다. 일 예로, 제1 소자 분리 패턴(101)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다.
투명 도전층(TEL)은 트렌치(TR)를 완전히 채우도록 형성될 수 있다. 투명 도전층(TEL)은, 기판(100)의 제2 면(100b) 상의 수평부(HP), 및 트렌치(TR)를 채우는 수직부(VP)를 포함할 수 있다. 일 예로, 투명 도전층(TEL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 또는 유기 투명 도전 물질을 포함할 수 있다.
활성 영역(AR)의 단위 픽셀들(PX) 내에 불순물을 도핑하여, 광전 변환 영역들(110)이 형성될 수 있다. 광전 변환 영역들(110)은, 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)을 가질 수 있다.
도 3 및 도 4a 내지 도 4c를 다시 참조하면, 기판(100)의 제2 면(100b) 상에 평탄화 공정이 수행되어, 투명 도전층(TEL)의 상면이 평평해질 수 있다. 투명 도전층(TEL) 상에 차광층(GR)이 형성될 수 있다. 차광층(GR)은 격자 구조를 갖도록 형성될 수 있다. 차광층(GR) 상에 제1 내지 제3 컬러 필터들(303a, 303b, 303c)이 형성될 수 있다. 제1 내지 제3 컬러 필터들(303a, 303b, 303c)은 단위 픽셀들(PX) 상에 각각 형성될 수 있다. 제1 내지 제3 컬러 필터들(303a, 303b, 303c) 상에 마이크로 렌즈들(307)이 형성될 수 있다.
도 8a, 도 8b 및 도 8c는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 각각 도 3의 I-I' 선, II-II' 선 및 III- III' 선을 따라 자른 단면도들이다. 본 실시예에서는, 앞서 도 3 및 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 8a 내지 도 8c를 참조하면, 제1 소자 분리 패턴(101)이 트렌치(TR)를 완전히 채울 수 있다. 다시 말하면, 도 4a 내지 도 4c를 참조하여 설명한 투명 도전층(TEL)의 수직부(VP)는 생략될 수 있다. 투명 도전층(TEL)은 제1 소자 분리 패턴(101)의 상면을 덮을 수 있다. 투명 도전층(TEL)은 반도체 기판(100)의 제2 면(100b)과 평행할 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 10a, 도 10b 및 도 10c는 각각 도 9의 I-I' 선, II-II' 선 및 III- III' 선을 따라 자른 단면도들이다. 본 실시예에서는, 앞서 도 3 및 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9 및 도 10a 내지 도 10c를 참조하면, 반도체 기판(100)을 관통하는 트렌치(TR) 내에 제1 소자 분리 패턴(101) 및 도전 패턴(105)이 제공될 수 있다. 트렌치(TR)의 깊이는 반도체 기판(100)의 두께와 실질적으로 동일할 수 있다. 트렌치(TR)의 폭은 반도체 기판(100)의 제2 면(100b)에서 제1 면(100a)으로 갈수록 점진적으로 증가할 수 있다.
제1 소자 분리 패턴(101)은 콘포멀하게 트렌치(TR)를 부분적으로 채울 수 있다. 도전 패턴(105)은 제1 소자 분리 패턴(101)을 제외한 트렌치(TR)의 남은 부분을 모두 채울 수 있다. 도전 패턴(105)의 상면 및 제1 소자 분리 패턴(101)의 상면은 반도체 기판(100)의 제2 면(100b)과 공면을 이룰 수 있다. 도전 패턴(105)의 바닥면 및 제1 소자 분리 패턴(101)의 바닥면은 반도체 기판(100)의 제1 면(100a)과 공면을 이룰 수 있다.
평면적 관점에서, 도전 패턴(105)은 격자 구조를 가질 수 있다. 도전 패턴(105)은 차광층(GR)의 제1 연장부들(GRa) 및 제2 연장부들(GRb)과 중첩될 수 있다. 도전 패턴(105)은 서로 인접하는 한 쌍의 단위 픽셀들(PX) 사이에 개재될 수 있다. 도전 패턴(105)의 폭은 반도체 기판(100)의 제2 면(100b)에서 제1 면(100a)으로 갈수록 점진적으로 증가할 수 있다. 도전 패턴(105)은 도전 물질을 포함할 수 있다. 일 예로, 도전 패턴(105)은 n형 또는 p형으로 도핑된 폴리 실리콘을 포함할 수 있다.
반도체 기판(100)의 제2 면(100b) 상에 제1 평탄막(301)이 제공될 수 있다. 제1 평탄막(301)은 실리콘 산화막을 포함할 수 있다. 제1 평탄막(301) 상에 투명 도전층(TEL)이 제공될 수 있다. 도 4a 내지 도 4c를 참조하여 설명한 투명 도전층(TEL)의 수직부(VP)는 생략될 수 있다.
도 9 및 도 10c를 다시 참조하면, 투명 도전층(TEL)은 더미 영역(DR) 상의 콘택부들(CNT)을 포함할 수 있다. 평면적 관점에서, 콘택부(CNT)는 서로 인접하는 한 쌍의 더미 픽셀들(DPX) 사이에 제공될 수 있다. 콘택부들(CNT)은 제1 평탄막(301)을 관통하여 도전 패턴(105)과 접할 수 있다. 콘택부들(CNT)을 통해 투명 도전층(TEL)이 도전 패턴(105)과 전기적으로 연결될 수 있다. 활성 영역(AR) 상에서 투명 도전층(TEL)은 제1 평탄막(301)을 사이에 두고 도전 패턴(105)과 이격될 수 있다. 다시 말하면, 콘택부들(CNT)은 활성 영역(AR) 상에 제공되지 않을 수 있다.
도 11 내지 도 14a는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 도 9의 I-I'선에 따른 단면도들이다. 도 14b는 도 9의 III-IIII'선에 따른 단면도이다.
도 9 및 도 11을 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 반도체 기판(100)이 제공될 수 있다. 기판(100)의 제1 면(100a) 상에 제2 소자 분리 패턴(103)이 형성될 수 있다. 제2 소자 분리 패턴(103)은 활성 패턴들을 정의할 수 있다.
도 9 및 도 12를 참조하면, 기판(100)의 제1 면(100a) 상에 식각 공정을 수행하여, 트렌치(TR)가 형성될 수 있다. 트렌치(TR)의 폭은 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점진적으로 감소하도록 형성될 수 있다. 평면적 관점에서, 트렌치(TR)는 격자 구조를 갖도록 형성될 수 있다. 트렌치(TR)에 의해 활성 영역(AR)에 복수개의 단위 픽셀들(PX)이 정의될 수 있다.
트렌치(TR)를 채우는 제1 소자 분리 패턴(101) 및 도전 패턴(105)이 형성될 수 있다. 제1 소자 분리 패턴(101) 및 도전 패턴(105)을 형성하는 것은, 트렌치(TR)를 부분적으로 채우는 소자 분리막을 콘포멀하게 형성하는 것, 상기 소자 분리막 상에 트렌치(TR)를 채우는 도전막을 형성하는 것, 및 기판(100)의 제1 면(100a)이 노출될 때까지 상기 소자 분리막 및 상기 도전막을 평탄화하는 것을 포함할 수 있다. 일 예로, 제1 소자 분리 패턴(101)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있고, 도전 패턴(105)은 n형 또는 p형으로 도핑된 폴리 실리콘을 포함할 수 있다.
도 9 및 도 13을 참조하면, 각각의 상기 활성 패턴들에 불순물을 도핑하여, 플로팅 확산 영역(FD) 및 불순물 영역(DR)이 형성될 수 있다. 앞서 도 2를 참조하여 설명한 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)이 상기 활성 패턴들 상에 형성될 수 있다.
기판(100)의 제1 면(100a) 상에 제1 내지 제3 층간 절연막들(221, 222, 223)이 형성될 수 있다. 제2 및 제3 층간 절연막들(222, 223) 내에 제1 및 제2 배선들(212, 213)이 각각 형성될 수 있다. 하부 콘택 플러그들(BCP)이 형성될 수 있다.
도 9, 도 14a 및 도 14b를 참조하면, 반도체 기판(100)의 제2 면(100b) 상에 평탄화 공정을 수행하여, 도전 패턴(105)이 노출될 수 있다. 반도체 기판(100)의 제2 면(100b) 상에 제1 평탄막(301)이 형성될 수 있다. 제1 평탄막(301)은 노출된 도전 패턴(105)의 상면을 덮을 수 있다.
더미 영역(DR) 상의 도전 패턴(105)을 패터닝하여, 도전 패턴(105)의 상면을 노출하는 홀들(HO)이 형성될 수 있다. 평면적 관점에서, 홀(HO)은 서로 인접하는 한 쌍의 더미 픽셀들(DPX) 사이에 형성될 수 있다.
도 9 및 도 10a 내지 도 10c를 다시 참조하면, 제1 평탄막(301) 상에 투명 도전층(TEL)이 형성될 수 있다. 투명 도전층(TEL)은 홀들(HO)을 채우는 콘택부들(CNT)을 포함할 수 있다. 투명 도전층(TEL) 상에 차광층(GR)이 형성될 수 있다. 차광층(GR)은 격자 구조를 갖도록 형성될 수 있다. 차광층(GR) 상에 제1 내지 제3 컬러 필터들(303a, 303b, 303c)이 형성될 수 있다. 제1 내지 제3 컬러 필터들(303a, 303b, 303c)은 단위 픽셀들(PX) 상에 각각 형성될 수 있다. 제1 내지 제3 컬러 필터들(303a, 303b, 303c) 상에 마이크로 렌즈들(307)이 형성될 수 있다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 각각 도 9의 I-I' 선 및 III- III' 선을 따라 자른 단면도들이다. 본 실시예에서는, 앞서 도 9 및 도 10a 내지 도 10c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9, 도 15a 및 도 15b를 참조하면, 도전 패턴(105)은 투명 도전 물질을 포함할 수 있다. 도전 패턴(105)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 또는 유기 투명 도전 물질을 포함할 수 있다. 일 예로, 도전 패턴(105)은 투명 도전층(TEL)과 동일한 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 활성 영역 및 더미 영역을 포함하는 기판;
    상기 활성 영역에 제공된 복수개의 단위 픽셀들;
    상기 복수개의 단위 픽셀들을 정의하는 트렌치를 채우는 소자 분리 패턴;
    상기 기판의 제1 면 상의 투명 도전층;
    상기 투명 도전층 상에 제공되어 상기 투명 도전층과 전기적으로 연결되는 차광층, 상기 차광층은 광 투과 영역들을 정의하는 격자 구조를 갖고; 및
    상기 더미 영역 상에서 상기 차광층과 전기적으로 연결되는 패드를 포함하되,
    상기 투명 도전층은:
    상기 제1 면과 평행한 수평부; 및
    상기 트렌치를 채우는 수직부를 포함하는 이미지 센서.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 수직부는 상기 차광층의 상기 격자 구조와 수직적으로 중첩되는 이미지 센서.
  5. 제2항에 있어서,
    상기 소자 분리 패턴은 상기 제1 면과 상기 투명 도전층 사이에 개재되는 이미지 센서.
  6. 제2항에 있어서,
    상기 트렌치의 깊이는 상기 기판의 두께보다 작은 이미지 센서.
  7. 삭제
  8. 제1항에 있어서,
    상기 차광층 상의 컬러 필터들; 및
    상기 컬러 필터들 상의 마이크로 렌즈들을 더 포함하는 이미지 센서.
  9. 제1항에 있어서,
    상기 복수개의 단위 픽셀들 각각은 광전 변환 영역을 포함하는 이미지 센서.
  10. 제1항에 있어서,
    상기 기판의 제2 면 상의 전송 트랜지스터들 및 로직 트랜지스터들; 및
    상기 제2 면 상의 층간 절연막 내에 제공되어, 상기 전송 및 로직 트랜지스터들과 전기적으로 연결되는 배선들을 더 포함하는 이미지 센서.
  11. 서로 대향하는 제1 면 및 제2 면을 포함하는 기판;
    상기 제1 면 상의 제1 소자 분리 패턴, 상기 제1 소자 분리 패턴은 상기 기판 내의 복수개의 단위 픽셀들을 정의하는 트렌치를 채우고; 및
    상기 제1 소자 분리 패턴 상의 투명 도전층을 포함하되,
    상기 트렌치의 깊이는 상기 기판의 두께보다 작고,
    상기 투명 도전층은:
    상기 제1 면 상의 수평부; 및
    상기 수평부로부터 상기 트렌치 내부로 연장되는 수직부를 포함하는 이미지 센서.
  12. 제11항에 있어서,
    상기 투명 도전층 상에 제공되어 상기 투명 도전층과 전기적으로 연결되는 차광층을 더 포함하되,
    상기 차광층은, 상기 복수개의 단위 픽셀들과 각각 수직적으로 중첩되는 광 투과 영역들을 정의하는 격자 구조를 갖는 이미지 센서.
  13. 제12항에 있어서,
    상기 차광층 상의 컬러 필터들; 및
    상기 컬러 필터들 상의 마이크로 렌즈들을 더 포함하는 이미지 센서.
  14. 삭제
  15. 제11항에 있어서,
    상기 제2 면 상에 제공되어, 복수개의 활성 패턴들을 정의하는 제2 소자 분리 패턴; 및
    상기 제2 면 상의 층간 절연막 내에 제공되어, 상기 활성 패턴과 전기적으로 연결되는 배선을 더 포함하는 이미지 센서.
  16. 서로 대향하는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판 내의 복수개의 단위 픽셀들을 정의하는 트렌치;
    상기 기판의 상기 제1 면 상의 투명 도전층; 및
    상기 기판과 상기 투명 도전층 사이에 개재된 소자 분리 패턴을 포함하되,
    상기 소자 분리 패턴은 상기 트렌치를 부분적으로 채우며,
    상기 투명 도전층은 상기 트렌치를 채우는 수직부를 포함하고,
    상기 제1 면에 인접하는 상기 수직부의 폭은 상기 제2 면에 인접하는 상기 수직부의 폭보다 큰 이미지 센서.
  17. 제16항에 있어서,
    상기 투명 도전층 상에 제공되어 상기 투명 도전층과 전기적으로 연결되는 차광층을 더 포함하되,
    상기 차광층은, 상기 복수개의 단위 픽셀들과 각각 수직적으로 중첩되는 광 투과 영역들을 정의하는 격자 구조를 갖고,
    상기 수직부는 상기 차광층의 상기 격자 구조와 수직적으로 중첩되는 이미지 센서.
  18. 제17항에 있어서,
    상기 기판의 주변 영역 상에 제공되어, 상기 차광층과 전기적으로 연결되는 패드를 더 포함하는 이미지 센서.
  19. 제16항에 있어서,
    상기 투명 도전층은 상기 제1 면과 평행한 수평부를 더 포함하는 이미지 센서.
  20. 삭제
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