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KR102551789B1 - 디스플레이 장치 - Google Patents

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KR102551789B1
KR102551789B1 KR1020160074732A KR20160074732A KR102551789B1 KR 102551789 B1 KR102551789 B1 KR 102551789B1 KR 1020160074732 A KR1020160074732 A KR 1020160074732A KR 20160074732 A KR20160074732 A KR 20160074732A KR 102551789 B1 KR102551789 B1 KR 102551789B1
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line
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Abstract

본 발명의 일 실시예는, 제1방향을 따라 연장된 스캔선과, 제1방향과 교차하는 제2방향으로 연장된 데이터선 및 구동전압선과, 스캔선 및 데이터선에 연결된 스위칭 박막트랜지스터와, 스위칭 박막트랜지스터와 연결되며 구동 반도체층 및 구동 게이트전극을 포함하는 구동 박막트랜지스터와, 구동 박막트랜지스터와 연결되며 제1 및 제2 스토리지 축전판을 포함하는 스토리지 커패시터와, 구동 게이트전극에 연결되며 데이터선 및 구동전압선 사이에 배치된 노드연결선, 및 데이터선 및 노드연결선 사이에 개재된 차폐부를 포함하는, 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display device}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였으며, 이러한 박막트랜지스터들에 전기적 신호를 전달하는 배선들의 개수 역시 증가하였다.
그러나 이러한 종래의 디스플레이 장치에는, 소형 또는 해상도가 높은 디스플레이 장치를 구현하기 위해 디스플레이 장치에 포함되는 박막트랜지스터들의 구성요소들 및/또는 배선들 사이의 간격이 줄어들면서 구동 박막트랜지스터의 기생 커패시턴스와 같은 요소들이 증가하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 기생 커패시턴스의 발생을 방지하고, 오프전류의 발생을 감소시킨 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 제1방향을 따라 연장된 스캔선; 상기 제1방향과 교차하는 제2방향으로 연장된 데이터선 및 구동전압선; 상기 스캔선 및 상기 데이터선에 연결된 스위칭 박막트랜지스터; 상기 스위칭 박막트랜지스터와 연결되며, 구동 반도체층 및 구동 게이트전극을 포함하는 구동 박막트랜지스터; 상기 구동 박막트랜지스터와 연결되며, 제1 및 제2 스토리지 축전판을 포함하는 스토리지 커패시터; 상기 구동 게이트전극에 연결되며, 상기 데이터선 및 상기 구동전압선 사이에 배치된 노드연결선; 및 상기 데이터선 및 상기 노드연결선 사이에 개재된 차폐부;를 포함하는, 디스플레이 장치를 개시한다.
본 실시예에 있어서, 상기 스캔선의 스캔선호에 의해 턴온되어 상기 구동 박막트랜지스터를 다이오드 연결시키며, 보상 반도체층 및 보상 게이트전극을 포함하는 보상 박막트랜지스터를 더 포함할 수 있다.
본 실시예에 있어서, 상기 노드연결선의 일측은 상기 보상 반도체층에 연결될 수 있다.
본 실시예에 있어서, 상기 구동전압선은 상기 보상 박막트랜지스터를 적어도 일부 커버할 수 있다.
본 실시예에 있어서, 상기 차폐부는 상기 제2방향을 따라 연장될 수 있다.
본 실시예에 있어서, 초기화 전압을 제공하는 초기화전압선을 더 포함하며, 상기 차폐부는 상기 초기화전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 차폐부는, 상기 구동 반도체층과 동일한 물질을 포함하는 차폐 반도체층, 및 금속성 소재를 포함하는 차폐 금속층 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 차폐부와 교차하도록 상기 제1방향을 따라 연장된 추가 스캔선을 더 포함할 수 있다.
본 실시예에 있어서, 상기 차폐부는 차폐 반도체층을 포함하고, 상기 차폐 반도체층은, 추가 스캔선을 사이에 두고 상기 제2방향을 따라 상호 이격된 제1차폐영역 및 제2차폐영역을 포함할 수 있다.
본 실시예에 있어서, 상기 제1차폐영역 및 상기 제2차폐영역은 도전층에 의해 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 도전층은 상기 차폐 금속층일 수 있다.
본 실시예에 있어서, 상기 차폐 반도체층은 폴리 실리콘을 포함할 수 있다.
본 실시예에 있어서, 상기 차폐 금속층은, 상기 데이터선, 상기 노드연결선, 및 상기 제2스토리지 축전판 중 적어도 어느 하나와 동일한 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 구동 게이트전극 및 상기 제1스토리지 축전판은 동일한 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 구동 박막트랜지스터와 전기적으로 연결된 유기발광소자를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 디스플레이 장치는, 기생 커패시턴스의 발생을 방지할 수 있으며, 오프 전류를 저감시켜 고품질의 이미지를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 디스플레이 장치의 하나의 화소의 등가 회로도이다.
도 3은 도 2의 화소의 복수의 박막트랜지스터들, 스토리지 커패시터 및 화소전극의 위치를 개략적으로 나타낸 평면도이다.
도 4는 내지 도 8은 도 3에 도시된 복수개의 박막트랜지스터들, 스토리지 커패시터 및 화소전극과 같은 구성요소들을 층별로 개략적으로 도시하는 평면도들이다.
도 9는 도 3의 IX-IX선에 따른 단면도이다.
도 10 내지 도 14는 본 발명의 또 다른 실시예들에 따른 화소의 구조를 개략적으로 나타낸 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 면도이다.
도 1을 참조하면, 디스플레이 장치는 기판(110)을 구비한다. 기판(110)은 디스플레이영역(DA)과 이 디스플레이영역(DA) 외측의 주변영역(PA)을 갖는다.
기판(110)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소(PX)들이 배치될 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만 본 발명이 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 도 1의 디스플레이 장치의 하나의 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 신호선들(121, 122, 123, 124 171), 신호선들에 연결되어 있는 복수개의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 초기화전압선(134), 구동전압선(172) 및 유기발광소자(OLED)를 포함한다.
도 2에서는 하나의 화소(PX) 마다 신호선들(121, 122, 123, 124, 171), 초기화전압선(134), 및 구동전압선(172)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(121, 122, 123, 124 171) 중 적어도 어느 하나, 또는/및 초기화전압선(134)은 이웃하는 화소들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(121), 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7) 각각에 이전 스캔신호(Sn-1) 및 이후 스캔신호(Sn+1)를 전달하는 이전 스캔선(122) 및 이후 스캔선(124), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(123), 스캔선(121)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(171)을 포함한다. 구동전압선(172)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(134)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(172)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(121)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(171)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(172)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(171)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(121)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(122)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)과 초기화전압선(134)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(123)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압선(172)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(123)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(123)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이후 스캔선(124)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압선(134)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(124)을 통해 전달받은 이전 스캔신호(Sn+1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 2에서는 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 각각 이전 스캔선(122) 및 이후 스캔선(124)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)는 모두 이전 스캔선(122)에 연결될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)은 구동전압선(172)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에서는 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다. 또한, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4) 외의 다른 박막트랜지스터들(T1, T2, T5, T6, T7) 중 적어도 어느 하나가 듀얼 게이트전극을 가질 수도 있는 것과 같이 다양한 변형이 가능하다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(122)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(134)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 스캔선(121)을 통해 스캔신호(Sn)가 공급되면, 스캔신호(Sn)에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(171)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다. 스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(123)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 게이트전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광소자(OLED)에 공급된다.
이하, 도 3 내지 도 9를 참조하여, 도 2에 도시된 화소의 구체적 구조에 대하여 설명한다.
도 3은 도 2의 화소의 복수의 박막트랜지스터들, 스토리지 커패시터 및 화소전극의 위치를 개략적으로 나타낸 평면도고, 도 4는 내지 도 8은 도 3에 도시된 복수개의 박막트랜지스터들, 스토리지 커패시터 및 화소전극과 같은 구성요소들을 층별로 개략적으로 도시하는 평면도들이며, 도 9는 도 3의 IX-IX선에 따른 단면도이다.
도 4 내지 도 8 각각은 동일층에 위치하는 배선, 전극, 반도체층 등의 배치를 도시한 것으로서, 도 4 내지 도 8에 도시된 층들 사이에는 절연층이 개재될 수 있다. 예컨대, 도 4에 도시된 층과 도 5에 도시된 층 사이에는 제1게이트절연층(141, 도 9 참조)이 개재되고, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 제2게이트절연층(143, 도 9 참조)이 개재되며, 도 6에 도시된 층과 도 7에 도시된 층 사이에는 층간절연층(150, 도 9 참조)이 개재되고, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 평탄화 절연층(160, 도 9참조)이 개재된다. 전술한 절연층들 중 적어도 일부 절연층에 정의된 콘택홀을 통해, 도 4 내지 도 8에 도시된 층들은 서로 전기적으로 연결될 수 있다.
도 3을 참조하면, 화소(PX)는 스캔신호(Sn), 이전 스캔신호(Sn-1), 발광제어신호(En), 이후 스캔신호(Sn+1) 및 초기화전압(Vint)을 각각 인가하며 제1방향(x 방향)을 따라 연장된 스캔선(121), 이전 스캔선(122), 발광제어선(123), 이후 스캔선(124), 및 초기화전압선(134)을 포함한다. 그리고, 화소(PX)는 스캔선(121), 이전 스캔선(122), 발광제어선(123), 이후 스캔선(124), 및 초기화전압선(134)과 교차하도록 제2방향(y 방향)을 따라 연장되며, 데이터신호(Dm) 및 구동전압(ELVDD)을 각각 인가하는 데이터선(171)과 구동전압선(172)을 포함할 수 있다. 그리고, 화소(PX)는 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst), 이들과 전기적으로 연결된 유기발광소자(OLED, 도 2 참조)를 포함하며, 구동 박막트랜지스터(T1)와 보상 박막트랜지스터(T3)를 연결하는 노드연결선(174) 및 데이터선(171) 사이의 기생 커패시턴스 발생을 방지 또는 감소시키는 차폐부(106)를 포함한다.
차폐부(106)는 데이터선(171)과 노드연결선(174) 사이에 배치되며, 이들 사이의 기생 커패시턴스의 발생을 감소시켜 크로스토크를 개선할 수 있다. 차폐부(106)는 차폐 반도체층(126) 및 이와 중첩하는 차폐 금속층(186)을 포함할 수 있으며, 정전압이 인가된다. 예컨대, 차폐부(106)는 초기화전압선(134)에 연결되며, 차폐부(106)에는 초기화전압(예컨대, 약 -.3.5V)이 인가될 수 있다.
이하에서는, 설명의 편의를 위해 적층 순서에 따라 설명한다.
도 3, 도 4 및 도 9를 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7)의 반도체층(130a 내지 130g)은 동일 층에 배치되며, 동일한 물질을 포함한다.
반도체층(130a 내지 130g)은 기판(110) 상에 배치된 버퍼층(111) 상에 배치될 수 있다. 기판(110)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 버퍼층(111)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다.
구동 박막트랜지스터(T1)의 구동 반도체층(130a), 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(130b), 보상 박막트랜지스터(T3)의 보상 반도체층(130c), 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(130d), 동작제어 박막트랜지스터(T5)의 동작제어 반도체층(130e), 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(130f), 및 제2초기화 박막트랜지스터(T7)의 제2초기화 반도체층(130g)은, 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
차폐 반도체층(126)은 데이터선(171)과 노드연결선(174) 사이에 개재되며, 제2방향을 따라 배치될 수 있다. 차폐 반도체층(126)은 제2방향을 따라 배열되며, 이전 스캔선(122)을 사이에 두고 상호 이격된 제1차폐영역(126a) 및 제2차폐영역(126b)을 포함할 수 있다.
제1차폐영역(126a)은 제1 및 제2초기화 반도체층(130d, 130g)에 연결될 수 있고, 제2차폐영역(126b)은 제1차폐영역(126a)으로부터 이격된 채 스위칭 반도체층(130b) 및 보상 반도체층(130c) 사이로 연장될 수 있다. 본 실시예에서, 차폐 반도체층(126)의 제1차폐영역(126a)이 제1 및 제2초기화 반도체층(130d, 130g)과 연결된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로, 차폐 반도체층(126)은 제1 및 제2초기화 반도체층(130d, 130g)과 연결되지 않은 아일랜드 타입일 수 있다.
차폐 반도체층(126)은 반도체층(130a 내지 130g)과 동일 층에 배치되고, 동일한 물질을 포함할 수 있다. 차폐 반도체층(126) 및 반도체층(130a 내지 130g)은 다결정 실리콘을 포함할 수 있다. 또는, 차폐 반도체층(126) 및 반도체층(130a 내지 130g)은 비정질 실리콘이나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체를 포함할 수 있다. 이하에서는, 설명의 편의를 위하여 다결정 실리콘을 포함하는 경우를 설명한다.
반도체층(130a 내지 130g)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 반도체층(130a 내지 130g)은, 도 5를 참조하여 후술할 스캔선(121), 이전 스캔선(122), 발광제어선(123), 이후 스캔선(124) 및 제1전극층(125a)을 셀프얼라인 마스크로 불순물이 도핑될 수 있으며, 따라서 스캔선(121), 이전 스캔선(122), 발광제어선(123), 이후 스캔선(124) 및 제1전극층(125a)과 비중첩하는 소스영역 및 드레인영역은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역이 불순물로 도핑될 때, 차폐 반도체층(126)도 소스영역 및 드레인영역과 동일한 불순물로 도핑될 수 있다. 반도체층(130a 내지 130g)의 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 반도체층(130a)은 구동 채널영역(131a), 구동 채널영역(131a)의 양측의 구동 소스영역(176a) 및 구동 드레인영역(177a)을 포함한다. 구동 채널영역(131a)은 다른 채널영역(131b 내지 131g)보다 길게 형성될 수 있다. 예컨대, 구동 반도체층(131a)이 오메가 또는 알파벳 "S" 등과 같이 복수회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역(131a)이 길게 형성되므로, 구동 게이트전극인 제1전극층(125a)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 반도체층(130b)은 스위칭 채널영역(131b), 스위칭 채널영역(131b)의 양측의 스위칭 소스영역(176b) 및 스위칭 드레인영역(177b)을 포함한다. 스위칭 드레인영역(177b)은 구동 소스영역(176a)과 연결된다.
보상 반도체층(130c)은 보상 채널영역(131c1, 131c3), 및 채널영역(131c1, 131c3)의 양측의 보상 소스영역(176c) 및 보상 드레인영역(177c)을 포함한다. 보상 반도층(130c)에 형성되는 보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역(131c1, 131c3)을 구비하며, 보상 채널영역(131c1, 131c3)들 사이의 영역(131c2)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막트랜지스터 중 어느 하나의 소스영역이면서 다른 하나의 드레인영역에 해당한다.
제1초기화 반도체층(130d)은 제1초기화 채널영역(131d1, 131d3), 제1초기화 채널영역(131d1, 131d3)의 양측의 제1초기화 소스영역(176d) 및 제1초기화 드레인영역(177d)을 포함한다. 제1초기화 반도층(130D)에 형성되는 제1초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1초기화 채널영역(131d1, 131d3)을 구비하며, 제1초기화 채널영역(131d1, 131d3)들 사이의 영역(131d2)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막트랜지스터 중 어느 하나의 소스영역이면서 다른 하나의 드레인영역에 해당한다.
동작제어 반도체층(130e)은 동작제어 채널영역(131e), 동작제어 채널영역(131e)의 양측의 동작제어 소스영역(176e) 및 동작제어 드레인영역(177e)을 포함한다. 동작제어 드레인영역(177e)은 구동 소스영역(176a)과 연결될 수 있다.
발광제어 반도체층(130f)은 발광제어 채널영역(131f), 발광제어 채널영역(131f)의 양측의 발광제어 소스영역(176f) 및 발광제어 드레인영역(177f)을 포함한다. 발광제어 소스영역(176f)은 구동 드레인영역(177a)과 연결될 수 있다.
제2초기화 반도체층(130g)은 제2초기화 채널영역(131g), 제2초기화 채널영역(131g)의 양측의 제2초기화 소스영역(176g) 및 제2초기화 드레인영역(177g)을 포함한다.
반도체층(130a 내지 130g) 상에는 제1게이트절연층(141)이 위치한다. 제1게이트절연층(141)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1게이트절연층(141)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 3, 도 5, 및 도 9를 참조하면, 제1게이트절연층(141) 상에 스캔선(121), 이전 스캔선(122), 발광제어선(123), 이후 스캔선(124) 및 제1전극층(125a)이 배치된다. 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 제1전극층(125a)은 동일 물질을 포함한다. 예컨대, 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 제1전극층(125a)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
스캔선(121), 이전 스캔선(122), 발광제어선(123), 이후 스캔선(124) 및 제1전극층(125a) 각각의 일 부분 또는 돌출된 부분은 박막트랜지스터(T1 내지 T7)의 게이트전극에 해당한다.
스캔선(121) 중 스위칭 채널영역(131b) 및 보상 채널영역(131c1, 131c3)과 중첩하는 영역은, 각각 스위칭 게이트전극(125b), 및 보상 게이트전극(125c1, 125c2)에 해당한다. 이전 스캔선(122) 중 제1초기화 채널영역(131d1, 131d3)과 중첩하는 영역은, 각각 제1초기화 게이트전극(125d1, 125d2)에 해당한다. 발광제어선(123) 중 동작제어 채널영역(131e) 및 발광제어 채널영역(125f)과 중첩하는 영역은, 각각 동작제어 게이트전극(125e) 및 발광제어 게이트전극(125f)에 해당한다. 이후 스캔선(124) 중 제2초기화 채널영역(131g)과 중첩하는 영역은, 제2초기화 게이트전극(125g)에 해당한다.
보상 게이트전극(125c)은 제1보상 게이트전극(125c1)과 제2보상 게이트전극(125c2)을 포함하는 듀얼 게이트전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다.
제1전극층(125a) 중 구동 채널영역(131a)과 중첩하는 부분은, 구동 게이트전극에 해당한다. 제1전극층(125a)은 구동 게이트전극이면서 동시에 스토리지 커패시터(Cst)의 제1스토리지 축전판으로 사용된다. 즉, 구동 게이트전극(125a)과 제1스토리지 축전판(125a)은 일체(一體)인 것으로 이해될 수 있다.
스캔선(121), 이전 스캔선(122), 발광제어선(123), 이후 스캔선(124) 및 제1전극층(125a) 상에는 제2게이트절연층(143)이 위치한다. 제2게이트절연층(143)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(143)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 3, 도 6, 및 도 9를 참조하면, 제2게이트절연층(143) 상에 초기화전압선(134), 및 제2전극층(127)이 배치된다. 초기화전압선(134), 및 제2전극층(127)은 동일 물질을 포함한다. 예컨대, 초기화전압선(134), 및 제2전극층(127)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
초기화전압선(134)은 구동 박막트랜지스터(T1) 및 화소전극(210)을 초기화하는 초기화전압(Vint)을 전달한다. 초기화전압선(134)은 제1초기화 소스전극(176d) 및 제2초기화 드레인전극(177g)에 각각 전기적으로 연결된다. 예컨대, 초기화전압선(134)은 차폐 금속층(186)을 통해 제1초기화 소스전극(176d) 및 제2초기화 드레인전극(177g)과 전기적으로 연결될 수 있다.
제2전극층(127)은 제1전극층(125a)과의 사이에 제2게이트절연층(143)을 두고, 제1전극층(125a)과 중첩하게 배치된다. 제2전극층(127)은 스토리지 커패시터(Cst)의 제2스토리지 축전판에 해당한다. 제2전극층(127)은 제1전극층(125a)을 노출하는 개구(127h)를 포함한다. 개구(127h)를 통해 노드연결선(174)의 일 단부가 제1전극층(125a)과 연결된다.
초기화전압선(134), 및 제2전극층(127) 상에는 층간절연층(150)이 위치한다. 층간절연층(150)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 3, 도 7, 및 도 9를 참조하면, 층간절연층(150) 상에 데이터선(171), 구동전압선(172), 노드연결선(174), 중간연결층(175) 및 차폐 금속층(186)이 위치한다. 데이터선(171), 구동전압선(172), 노드연결선(174), 중간연결층(175) 및 차폐 금속층(186)은 동일 층에 배치되고, 동일 물질을 포함한다.
예컨대, 데이터선(171), 구동전압선(172), 노드연결선(174), 중간연결층(175) 및 차폐 금속층(186)은, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터선(171), 구동전압선(172), 노드연결선(174), 중간연결층(175) 및 차폐 금속층(186)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(171)은 제2방향(y 방향)을 따라 연장되며, 층간절연층(150)을 관통하는 콘택홀(151)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(176b)과 연결된다.
구동전압선(172)은 제2방향(y 방향)을 따라 연장되며, 층간절연층(150)에 정의된 콘택홀(152, 153)을 통해 각각, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역(176e) 및 제2전극층(127)과 연결된다.
구동전압선(172)은 보상 박막트랜지스터(T3)를 적어도 일부 커버하도록 배치되며, 외광에 의한 오프전류의 발생을 방지 또는 감소시킬 수 있다. 일 실시예로, 구동전압선(172)은 듀얼 게이트인 보상 게이트전극(125c1, 125c2)들 사이에서 노출된 영역, 즉 보상 채널영역(131c1, 131c3) 사이의 영역(131c2)을 커버할 수 있다. 예컨대, 구동전압선(172)은 듀얼 게이트로 형성된 보상 박막트랜지스터(T3) 중 노드연결선(174)에 인접한 영역의 적어도 일부를 커버할 수 있다.
만약, 구동전압선(172)이 보상 박막트랜지스터(T3)를 커버하지 않는다면, 외광에 의한 오프전류가 증가하고, 구동 박막트랜지스터(T1)으로 누설전류(leakage current)가 유입되어 색편차가 발생할 수 있다. 그러나, 본 발명의 일 실시예에 따르면 구동전압선(172)이 보상 박막트랜지스터(T3)의 적어도 일부를 커버하므로 누설전류에 의한 색편차를 방지 또는 감소시킬 수 있다.
노드연결선(174)은 콘택홀(154, 155)을 통해 제1전극판(125a)과 보상 박막트랜지스터(T3)의 보상 드레인영역(177c)을 연결한다. 노드연결선(174)에 의해 아일랜드 타입의 제1전극층(125a)은 보상 박막트랜지스터(T3)와 전기적으로 연결될 수 있다.
중간연결층(175)은 콘택홀(156)을 통해 발광제어 박막트랜지스터(T6)와 연결된다. 예컨대, 중간연결층(175)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(177f)과 연결될 수 있다.
차폐 금속층(186)은 콘택홀(158, 159)을 통해 차폐 반도체층(126)의 서로 이격된 제1차폐영역(126a)과 제2차폐영역(126b)을 전기적으로 연결한다. 차폐 금속층(186)은 콘택홀(157)을 통해 초기화전압선(134)에 연결될 수 있으나, 본 발명은 이에 제한되지 않는다.
데이터선(171), 구동전압선(172), 노드연결선(174), 중간연결층(175), 및 차폐 금속층 상에는 평탄화 절연층(160)이 위치한다. 평탄화 절연층(180)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
도 3, 도 8, 및 도 9를 참조하면, 평탄화 절연층(160) 상에 화소전극(210)이 위치한다. 화소전극(210)은 평탄화 절연층(160)에 정의된 콘택홀(165)을 통해 중간연결층(175)에 연결된다. 화소전극(210)은 중간연결층(175)에 의해 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(177f)에 연결된다.
화소전극(210)은 반사 전극일 수 있다. 예를 들어, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
도시되지는 않았으나, 화소전극(210) 상에는 화소전극(210)을 노출하는 화소정의막이 배치되며, 화소정의막에 의해 노출된 화소전극(210) 상에는 발광층(220)이 배치된다. 발광층(220)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층(220)은 저분자 유기물 또는 고분자 유기물일 수 있다.
도시되지는 않았으나, 발광층(220)의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향전극(230)은 투광성 전극일 수 있다. 예컨대, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
도 3에 도시되 바와 같이 구동전압선(172)이 보상 박막트랜지스터(T3)를적어도 일부 커버하도록 배치된 경우, 데이터선(171) 및 구동 박막트랜지스터(T1)의 게이트 전극인 제1전극층(125a)에 연결된 노드연결선(174) 사이에는 소정의 갭이 형성된다. 차폐부(106)는 데이터선(171)과 노드연결선(174) 사이의 갭에 배치되어, 데이터선(171)의 신호변동에 의해 데이터선(171)과 구동 게이트전극인 제1전극층(125a) 사이에 형성되는 기생 커패시턴스를 차단하며, 기생 커패시턴스에 의한 크로스토크 현상을 방지 또는 감소시킬 수 있다.
도 3 및 도 9에 도시된 바와 같이, 차폐부(106)는 차폐 반도체층(126)과 차폐 금속층(186)을 포함할 수 있다. 이 경우, 차폐 반도체층(126)의 제1차폐영역(126a) 및 제2 차폐영역(126b)은 도전층인 차폐 금속층(186)에 의해 서로 전기적으로 연결되며 초기화전압선(134)과도 전기적으로 연결될 수 있다. 차폐부(106)의 차폐 반도체층(126)과 차폐 금속층(186) 각가가은, 데이터선(171), 노드연결선(174) 및 이들에 연결된 반도체층(130b, 130c) 간 수평방향으로의 기생 커패시턴스 및 수직 방향으로의 기생 커패시턴스를 차단할 수 있다.
도 3 내지 도 9에 도시된 실시예에 따르면, 차폐 반도체층(126)이 차폐 금속층(186)에 의해 초기화전압선(134)과 전기적으로 연결된 구조를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 차폐 반도체층(126)은 초기화전압선(134)과의 사이에 개재된 절연층, 예컨대 제1 및 제2게이트절연층(141, 143)을 관통하는 콘택홀을 통해 직접 연결될 수 있다.
도 10 내지 도 14는 본 발명의 또 다른 실시예들에 따른 화소의 구조를 개략적으로 나타낸 평면도이다. 도 10 내지 도 14의 화소(PX)의 구조는, 차폐부(206, 306, 406, 506, 606)를 제외하고 앞서 도 3을 참조하여 설명한 화소(PX)와 실질적으로 동일하므로, 이하에서는 설명의 편의를 위하여 차이점을 위주로 설명한다.
도 10을 참조하면, 차폐부(206)는 차폐 반도체층(226)을 구비한다. 차폐 반도체층(226)은 제2방향을 따라 이격된 제1차폐영역(226a) 및 제2 차폐영역(226b)을 포함할 수 있다. 차폐 반도체층(226)은 앞서 설명한 차폐 반도체층(126)과 동일한 물질을 포함할 수 있다.
제1차폐영역(226a)은 콘택홀(147)을 통해 초기화전압선(134)와 연결되며, 도전층인 차폐 금속층(286)을 통해 제2차폐영역(226b)과 전기적으로 연결될 수 있다. 차폐 금속층(286)은 앞서 설명한 차폐 금속층(186)과 동일한 물질을 포함할 수 있다.
도 3 및 도 10의 차폐 반도체층(126, 226)은 이전 스캔선(122)을 사이에 두고 제1 및 제2차폐영역(126a, 126b, 226a, 226b)이 서로 이격된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다.
도 11을 참조하면, 차폐부(306)는 차폐 반도체층(326) 및 차폐 금속층(386)을 포함하며, 차폐 반도체층(326)은 이전 스캔선(122)과 일부 중첩하면서 교차하도록 제2방향을 따라 연속적으로 연장될 수 있다.
도 11에 도시된 바와 같이 차폐 반도체층(326)이 이전 스캔선(122)와 일부 중첩하는 경우, 제1초기화 소스 및 드레인 영역(176d, 177d)을 형성하기 위해 이전 스캔선(122)을 마스크로 제1초기화 반도체층(130d)을 도핑하는 공정에서, 차폐 반도체층(326)과 이전 스캔선(122)의 중첩영역을 채널영역으로 하는 예상치 못한 박막트랜지스터가 형성될 수 있다. 이를 방지하기 위해, 앞서 도 3 및 도 10을 참조하여 설명한 바와 같이, 이전 스캔선(122)을 사이에 두고 상호 이격된 제1 및 제2차폐영역(126a, 126b, 226a, 226b)을 구비한 차폐 반도체층(126, 226)을 형성하는 것이 바람직하다. 그러나, 예상치 못한 박막트랜지스터의 동작이 무시할 정도인 경우거나 또는 도 11에 도시된 것과 달리 이전 스캔선(122)이 차폐 반도체층(326)과 교차하지 않도록 배치된 경우라면, 도 11에 도시된 바와 같이 차폐 반도체층(386)이 제2방향을 따라 연속적으로 연장될 수 있다.
도 11에서는 차폐부(306)가 차폐 반도체층(326) 및 차폐 금속층(386)의 이중 층을 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 12를 참조하면, 차폐부(406)는 차폐 반도체층(426)의 단일 층으로 형성될 수 있다. 차폐 반도체층(426)은 초기화전압선(134)와의 사이에 개재된 절연층에 정의된 콘택홀(147)을 통해 초기화전압선(134)에 연결되어, 정전압을 인가받을 수 있다.
전술한 실시들에 따르면, 차폐부(106, 206, 306, 406)가 반도체 소재를 포함하는 층을 포함하는 경우를 설명하였으나, 본 발명은 이에 제한되지 않는다. 또 다른 실시예로, 차폐부는 금속성 소재를 포함하는 층으로만 이루어질 수 있다.
도 13을 참조하면, 차폐부(506)는 단일의 차폐 금속층(586)으로 형성될 수 있다. 차폐 금속층(586)은 앞서 도 3을 참조하여 설명한 차폐 금속층(186)과 동일한 물질을 포함할 수 있다.
도 14를 참조하면, 차폐부(606)는 제1차폐 금속층(676) 및 제2차폐 금속층(686)의 이중 층으로 형성될 수 있다. 제1차폐 금속층(676)은 초기화전압선(134)과 동일 층에 위치하며 동일한 물질을 포함할 수 있다. 예컨대, 제1차폐 금속층(676)은 초기화전압선(134)으로부터 일부 돌출된 제1차폐영역(676a) 및 제1차폐영역(676a)으로부터 이격되어 제2방향을 따라 연장된 제2차폐영역(676b)을 포함할 수 있다.
제2차폐 금속층(686)은 전술한 차폐 금속층(186)과 동일 층에 위치하며 동일한 물질을 포함할 수 있으며, 콘택홀(158', 159')을 통해 제1차폐영역(676a) 및 제2차폐영역(676b)과 연결될 수 있다.
이하, [표 1]은 본 발명의 일 실시예들에 따른 차폐부에 의한 데이터선(171)과 구동 박막트랜지스터(T1)의 게이트전극(125a)에 연결된 노드연결선(174) 사이의 기생 커패시턴스(Cgk)를 나타낸다.
비교예 실시예1 실시예2 실시예3 실시예4
Cgk(×10-15F) 0.152 0.1243 0.1296 0.1487 0.1401
본 발명의 비교예는, 데이터선(171)과 노드연결선(174) 사이에 차폐부를 구비하지 않는 경우를 나타내고, 실시예1은 도 3에 도시된 차폐부(106)를 포함하는 경우를, 실시예2는 도 12에 도시된 바와 같은 차폐부(406)를 포함하는 경우를, 실시예3은 도 13에 도시된 바와 같은 차폐부(506)를 포함하는 경우를, 실시예4는 도 14에 도시된 바와 같은 차폐부(606)을 포함하는 경우를 나타낸다.
[표 1]을 참조하면, 차폐부가 구비됨으로써 데이터선(171)과 노드연결선(174) 사이의 기생 커패시턴스가 감소되었으며, 특히 차폐부가 반도체 소재를 포함하는 층을 구비하는 경우(실시예 1 및 2), 기생 커패시턴스가 크게 감소한 것을 확인할 수 있다. 이는, 동일한 층에 형성된 데이터선(171) 및 노드연결선(174)의 수평방향으로의 기생 커패시턴스 보다, 데이터선(171) 및 노드연결선(174) 각각에 연결된 반도체층(130b, 130c)들 간의 수평방향으로의 기생 커패시턴스의 영향이 상대적으로 큰 것에 기인한 것으로 이해할 수 있다. 즉, 보상 반도체층(130c)은 구동 박막트랜지스터(T1)의 구동 반도체층(130a)에 직접 연결되어 있으므로, 반도체층(130b, 130c)들 사이의 수평방향으로의 기생 커패시턴스가 구동 박막트랜지스터(T1)의 동작에 상대적으로 큰 영향을 미치기 때문으로 이해될 수 있으며, 따라서 차폐부는 차폐 반도체층을 구비하는 것이 바람직할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1: 구동 박막트랜지스터 T2: 스위칭 박막트랜지스터
T3: 보상 박막트랜지스터 T4: 제1초기화 박막트랜지스터
T5: 구동제어 박막트랜지스터 T6: 발광제어 박막트랜지스터
T7: 제2초기화 박막트랜지스터 Cst: 스토리지 커패시터
125a, 125b, 125c, 125d, 125e, 125f, 125g: 게이트전극
131a, 131b, 131c, 131d, 131e, 131f, 125g: 채널영역
176a, 176b, 176c, 176d, 176e, 176f, 176g: 소스영역
177a, 177b, 177c, 177d, 177e, 177f, 177g: 드레인영역
Cst1, 125a: 제1스토리지 축전판
Cst2, 127: 제2스토리지 축전판
127h: 개구 121: 스캔선
122: 이전 스캔선 123: 발광제어선
124: 이후 스캔선 134: 초기화전압선
171: 데이터선 172: 구동전압선
174: 노드연결선 110: 기판
111: 버퍼층 141: 제1게이트절연층
142: 제2게이트절연층 150: 층간절연층
160: 평탄화 절연층 210: 화소전극
220: 발광층 230; 대향전극
106, 206, 306, 406, 506, 606: 차폐부
126, 226, 326,426: 차폐 반도체층
186, 286, 386,586,676,686: 차폐 금속층

Claims (16)

  1. 제1방향을 따라 연장된 스캔선;
    상기 제1방향과 교차하는 제2방향으로 연장된 데이터선;
    상기 제2방향으로 연장된 구동전압선;
    상기 스캔선 및 상기 데이터선에 전기적으로 연결된 스위칭 박막트랜지스터;
    상기 스위칭 박막트랜지스터와 전기적으로 연결되며, 구동 반도체층 및 구동 게이트전극을 포함하는 구동 박막트랜지스터;
    상기 구동 박막트랜지스터와 전기적으로 연결되며, 제1 및 제2 스토리지 축전판을 포함하는 스토리지 커패시터;
    상기 스캔선에 전기적으로 연결된 보상 게이트전극 및 상기 보상 게이트전극에 중첩된 보상 반도체층을 포함하는 보상 박막트랜지스터;
    상기 구동 게이트전극 및 상기 보상 반도체층을 전기적으로 연결하며, 상기 데이터선 및 상기 구동전압선 사이에 배치된 노드연결선; 및
    상기 데이터선 및 상기 노드연결선 사이에 개재된 차폐부;
    를 포함하는, 디스플레이 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 노드연결선의 일측은 상기 보상 반도체층에 전기적으로 연결된, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 구동전압선은 상기 보상 박막트랜지스터를 적어도 일부 커버하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 차폐부는 상기 제2방향을 따라 연장된, 디스플레이 장치.
  6. 제1항에 있어서,
    초기화 전압을 제공하는 초기화전압선을 더 포함하며,
    상기 차폐부는 상기 초기화전압선과 전기적으로 연결된, 디스플레이 장치.
  7. 제1방향을 따라 연장된 스캔선;
    상기 제1방향과 교차하는 제2방향으로 연장된 데이터선 및 구동전압선;
    상기 스캔선 및 상기 데이터선에 전기적으로 연결된 스위칭 박막트랜지스터;
    상기 스위칭 박막트랜지스터와 전기적으로 연결되며, 구동 반도체층 및 구동 게이트전극을 포함하는 구동 박막트랜지스터;
    상기 구동 박막트랜지스터와 전기적으로 연결되며, 제1 및 제2 스토리지 축전판을 포함하는 스토리지 커패시터;
    상기 구동 게이트전극에 전기적으로 연결되며, 상기 데이터선 및 상기 구동전압선 사이에 배치된 노드연결선; 및
    상기 데이터선 및 상기 노드연결선 사이에 개재된 차폐부;를 포함하며,,
    상기 차폐부는,
    상기 구동 반도체층과 동일한 물질을 포함하는 차폐 반도체층, 및 금속성 소재를 포함하는 차폐 금속층 중 적어도 어느 하나를 포함하는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 차폐부와 교차하도록 상기 제1방향을 따라 연장된 추가 스캔선을 더 포함하는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 차폐부는 차폐 반도체층을 포함하고,
    상기 차폐 반도체층은, 추가 스캔선을 사이에 두고 상기 제2방향을 따라 상호 이격된 제1차폐영역 및 제2차폐영역을 포함하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1차폐영역 및 상기 제2차폐영역은 도전층에 의해 전기적으로 연결된, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 도전층은 상기 차폐 금속층인, 디스플레이 장치.
  12. 제7항에 있어서,
    상기 차폐 반도체층은 폴리 실리콘을 포함하는, 디스플레이 장치.
  13. 제7항에 있어서,
    상기 차폐 금속층은,
    상기 데이터선, 상기 노드연결선, 및 상기 제2스토리지 축전판 중 적어도 어느 하나와 동일한 물질을 포함하는, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 구동 게이트전극 및 상기 제1스토리지 축전판은 동일한 물질을 포함하는, 디스플레이 장치.
  15. 제1항 또는 제7항에 있어서,
    상기 구동 박막트랜지스터와 전기적으로 연결된 유기발광소자를 포함하는, 디스플레이 장치.
  16. 제1항에 있어서,
    상기 차폐부는 금속 또는 폴리 실리콘을 포함하는, 디스플레이 장치.
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