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KR102546684B1 - 반도체 소자 및 이를 포함하는 반도체 웨이퍼, 그리고 반도체 패키지 - Google Patents

반도체 소자 및 이를 포함하는 반도체 웨이퍼, 그리고 반도체 패키지 Download PDF

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KR102546684B1
KR102546684B1 KR1020170161956A KR20170161956A KR102546684B1 KR 102546684 B1 KR102546684 B1 KR 102546684B1 KR 1020170161956 A KR1020170161956 A KR 1020170161956A KR 20170161956 A KR20170161956 A KR 20170161956A KR 102546684 B1 KR102546684 B1 KR 102546684B1
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KR
South Korea
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pattern
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region
trench
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김선대
조윤래
백남규
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하는 기판, 상기 기판의 상기 제 2 영역 상에 배치되고, 상기 기판의 상기 제 1 영역을 둘러싸는 보호 패턴 및 상기 보호 패턴과 중첩하며, 상기 보호 패턴을 따라 연장하는 보호 트렌치를 포함하되, 상기 보호 트렌치의 폭은 상기 보호 패턴의 폭과 다를 수 있다.

Description

반도체 소자 및 이를 포함하는 반도체 웨이퍼, 그리고 반도체 패키지{Semiconductor device and semiconductor wafer including the same, and semiconductor package}
본 발명은 반도체 소자 및 이를 포함하는 반도체 웨이퍼, 그리고 반도체 패키지에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터들을 저장하는 기억 소자, 데이터를 연산처리하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 웨이퍼를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자는 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하는 기판, 상기 기판의 상기 제 2 영역 상에 배치되고, 상기 기판의 상기 제 1 영역을 둘러싸는 보호 패턴 및 상기 보호 패턴과 중첩하며, 상기 보호 패턴을 따라 연장하는 보호 트렌치를 포함하되, 상기 보호 트렌치의 폭은 상기 보호 패턴의 폭과 다를 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상의 반도체 칩 및 상기 패키지 기판 상에 배치되며, 상기 반도체 칩을 덮는 몰딩막을 포함하되, 상기 반도체 칩은, 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하는 기판, 상기 기판의 상기 제 2 영역 상에 배치된 보호 패턴, 상기 기판의 상기 제 1 영역 및 상기 제 2 영역 상에 배치되며, 상기 보호 패턴을 덮는 절연 구조체, 상기 기판의 상기 제 2 영역 상에서, 상기 절연 구조체 내에 배치된 보호 트렌치 및 상기 기판의 상기 제 1 영역 상에서, 상기 절연 구조체 상에 배치된 연결 단자를 포함하되, 상기 보호 트렌치는 상기 보호 패턴 상에 배치되고, 상기 보호 트렌치의 폭은 상기 보호 패턴의 폭과 다르고, 상기 몰딩막은 상기 보호 트렌치를 채울 수 있다.
본 발명의 실시예에 따른 반도체 웨이퍼는 서로 교차하는 제 1 방향 및 제 2 방향으로 배열된 소자 영역들 및 상기 소자 영역들을 정의하는 스크라이브 영역을 포함하는 기판, 상기 기판의 상기 스크라이브 영역 상에 배치되는 보호 패턴 및 상기 기판의 상기 스크라이브 영역 상에 배치되며, 상기 보호 패턴과 중첩하는 보호 트렌치를 포함하되, 상기 보호 트렌치의 폭은 상기 보호 패턴의 폭과 다를 수 있다.
본 발명의 실시예에 따르면, 기판의 스크라이브 영역 상에 보호 패턴과 중첩하는 보호 트렌치가 형성될 수 있다. 보호 트렌치는 반도체 웨이퍼 절단 공정에서 보호 트렌치가 형성된 절연막들을 절단할 때, 기판의 스크라이브 영역 상에 형성되는 스크라이빙 라인에서 발생된 크랙이 절연막들을 통해 기판의 소자 영역 내로 전파되는 것을 차단할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 웨이퍼를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 1의 A 부분을 확대한 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 1의 A 부분을 확대한 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 6의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 1의 A 부분을 확대한 도면이다.
도 9는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 12a 내지 도 12d는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 웨이퍼를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 1의 A 부분을 확대한 도면이다. 도 3은 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 웨이퍼(1)는 기판(200), 절연막(210), 콘택 플러그들(220), 배선들(230), 보호 패턴(240), 절연 구조체(260), 보호 트렌치(270), 연결 단자(280) 및 절연 패턴(290)을 포함할 수 있다. 기판(200)은 복수 개의 소자 영역들(10) 및 스크라이브 영역(20)을 포함할 수 있다. 기판(200)의 소자 영역들(10)은 교차하는 제 1 방향(X) 및 제 2 방향(Y)으로 배열될 수 있다. 소자 영역들(10)에는 예를 들어, 회로들(미도시), 트랜지스터(미도시), 배선들(미도시) 및 커패시터(미도시) 중 적어도 하나가 배치될 수 있다. 기판(200)의 스크라이브 영역(20)은 기판(200)의 소자 영역들(10)을 정의할 수 있다. 기판(200)의 스크라이브 영역(20)은 기판(200)의 소자 영역들(10)을 분리할 수 있다.
절연막(210) 및 콘택 플러그들(220)이 기판(200)의 소자 영역들(10) 및 스크라이브 영역(20) 상에 배치될 수 있다. 콘택 플러그들(220)은 절연막(210) 내에 배치될 수 있다. 배선들(230)이 절연막(210) 상에 배치될 수 있다. 절연막(210), 콘택 플러그들(220) 및 배선들(230)에 대한 상세한 설명은 후술하도록 한다.
보호 패턴(240)이 기판(200)의 스크라이브 영역(20) 상에 배치된 절연막(210) 상에 배치될 수 있다. 보호 패턴(240)은 기판(200)의 소자 영역들(10) 각각을 둘러싸며 배치될 수 있다. 보호 패턴(240)은 평면적 관점에서, 링 형상을 가질 수 있다. 보호 패턴(240)은 기판(200)의 소자 영역(10)에 인접하게 배치될 수 있다. 보호 패턴(240)에 대한 구체적인 설명은 후술하도록 한다.
절연 구조체(260)가 기판(200)의 소자 영역들(10) 및 스크라이브 영역(20) 상에 배치될 수 있다. 절연 구조체(260)는 배선들(230) 및 보호 패턴(240)을 덮을 수 있다. 절연 구조체(260)에 대한 상세한 설명은 후술하도록 한다.
보호 트렌치(270)가 기판(200)의 스크라이브 영역(20) 상에 배치된 절연 구조체(260) 내에 배치될 수 있다. 보호 트렌치(270)는 보호 패턴(240) 상에 배치되며, 보호 패턴(240)과 수직적으로 중첩할 수 있다. 보호 트렌치(270)는 보호 패턴(240)을 따라 연장할 수 있다. 즉, 보호 패턴(240)은 기판(200)의 소자 영역(10)을 둘러싸며 배치될 수 있다. 보호 패턴(240)의 상면은 보호 트렌치(270)에 의해 노출될 수 있다. 보호 트렌치(270)의 폭(W1)은 보호 패턴(240)의 폭(W2)과 다를 수 있다. 예를 들어, 보호 트렌치(270)의 폭(W1)은 보호 패턴(240)의 폭(W2) 보다 작을 수 있다(W1<W2). 보호 트렌치(270)에 대한 구체적인 설명은 후술하도록 한다.
연결 단자(280) 및 절연 패턴(290)이 기판(200)의 소자 영역들(10) 각각 상에 배치될 수 있다. 연결 단자(280) 및 절연 패턴(290)은 절연 구조체(260) 상에 배치될 수 있다. 연결 단자(280) 및 절연 패턴(290)의 대한 구체적인 설명은 후술하도록 한다.
반도체 웨이퍼(1)는 복수 개의 반도체 소자들(100)을 포함할 수 있다. 반도체 소자들(100)은 반도체 다이(die) 또는 반도체 칩(chip)으로 명명될 수 있다. 기판(200)의 스크라이브 영역(20)에서, 반도체 웨이퍼(1)를 절단하여 개별 반도체 소자(100)로 분리하는 웨이퍼 절단 공정이 수행될 수 있다. 예를 들어, 웨이퍼 절단 공정은 절단날을 이용하여 반도체 웨이퍼(1)의 스크라이빙 라인(5)을 따라 반도체 웨이퍼(1)를 절단하게 된다.
웨이퍼 절단 공정으로 분리된 반도체 소자(100)는 기판(200), 절연막(210), 콘택 플러그들(220), 배선들(230), 보호 패턴(240), 절연 구조체(260), 보호 트렌치(270), 연결 단자(280) 및 절연 패턴(290)을 포함할 수 있다.
반도체 소자(100)의 기판(200)은 웨이퍼 절단 공정으로 절단된 반도체 웨이퍼(1)의 기판(200)의 일부일 수 있다. 기판(200)은 제 1 영역 및 제 2 영역(203)을 포함할 수 있다. 기판(200)의 제 1 영역은 반도체 웨이퍼(1)의 소자 영역(10)에 해당할 수 있다(이하, 제 1 영역(10)). 기판(200)의 제 2 영역(203)은 반도체 웨이퍼(1)의 스크라이브 영역(20)의 일부일 수 있다. 기판(200)의 제 2 영역(203)은 기판(200)의 제 1 영역(10)을 둘러쌀 수 있다. 기판(200)은 예를 들어, 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은 반도체 기판, SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판일 수 있다.
절연막(210)이 기판(200)의 제 1 영역(10) 및 제 2 영역(203) 상에 배치될 수 있다. 절연막(210)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 콘택 플러그들(220)이 기판(200)의 제 1 영역(10) 및 제 2 영역(203) 상에 배치될 수 있다. 콘택 플러그들(220)은 절연막(210) 내에 배치될 수 있으며, 절연막(210)을 관통할 수 있다. 기판(200)의 제 1 영역(10) 상에 배치된 콘택 플러그들(220)은 기판(200)의 제 1 영역(10) 내에 배치된 배선들(미도시) 사이, 트렌지스터(미도시)와 배선(미도시) 사이 및/또는 커패시터(미도시)와 배선(미도시) 사이를 전기적으로 연결할 수 있다. 기판(200)의 제 2 영역(203) 상에 배치된 콘택 플러그들(220)은 반도체 소자(100)의 가장자리에서 발생된 크랙이 절연막(210)을 통해 기판(200)의 소자 영역(10) 내로 전파되는 것을 차단할 수 있다. 예를 들어, 크랙은 웨이퍼 절단 공정 시(예를 들어, 절연막(210)이 절단될 때) 스크라이빙 라인(5)으로부터 발생할 수 있다. 콘택 플러그들(220)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
배선들(230)이 절연막(210) 상에 배치될 수 있다. 배선들(230)은 기판(200)의 제 1 영역(10) 및 제 2 영역(203) 상에 배치될 수 있다. 배선들(230)은 콘택 플러그들(220)과 전기적으로 연결될 수 있다. 배선들(230)은 금속 물질(예를 들어, 구리, 알루미늄, 텅스텐)을 포함할 수 있다.
보호 패턴(240)이 절연막(210) 상에 배치될 수 있다. 보호 패턴(240)은 기판(200)의 제 2 영역(203) 상에 배치될 수 있다. 보호 패턴(240)은 기판(200)의 제 1 영역(10)을 감쌀 수 있다. 보호 패턴(240)은 웨이퍼 절단 공정 시(예를 들어, 제 1 절연막(261)이 절단될 때) 스크라이빙 라인(5) 으로부터 발생된 크랙이 제 1 절연막(261)을 통해 기판(200)의 소자 영역(10) 내로 전파되는 것을 차단할 수 있다. 보호 패턴(240)은 금속 물질(예를 들어, 구리, 알루미늄, 텅스텐)을 포함할 수 있다.
절연 구조체(260)가 기판(200)의 제 1 영역(10) 및 제 2 영역(203) 상에 배치될 수 있다. 절연 구조체(260)는 배선들(230) 및 보호 패턴(240)을 덮을 수 있다. 절연 구조체(260)는 절연막(210) 상에 차례로 적층된 제 1 절연막(261), 제 2 절연막(263) 및 제 3 절연막(266)을 포함할 수 있다. 제 1 절연막(261)은 저유전율(Low-k)을 갖는 저유전막 또는 금속간 절연막(Inter-Metal Dielectric)일 수 있다. 금속간 절연막은 예를 들어, 실리콘 산화막 또는 탄소가 도핑된 실리콘 산화막일 수 있다. 제 2 절연막(263)은 제 1 절연막(261)과 제 3 절연막(266) 사이의 버퍼 기능을 할 수 있다. 도면과 달리, 제 2 절연막(263)은 생략될 수 있다. 제 2 절연막(263)은 예를 들어, SiN, SiON, SiC, SiCN 또는 BN(Boron nitride)일 수 있다. 제 3 절연막(266)은 실리콘 산화막 또는 TEOS막(TetraEthyl OrthoSilicate layer)을 포함할 수 있다.
보호 트렌치(270)가 기판(200)의 제 2 영역(203) 상에 배치될 수 있다. 보호 트렌치(270)는 절연 구조체(260) 내에 배치될 수 있다. 보호 트렌치(270)는 보호 패턴(240)과 수직적으로 중첩할 수 있으며, 보호 패턴(240)을 따라 연장할 수 있다. 이에 따라, 보호 트렌치(270)는 기판(200)의 제 1 영역(10)을 둘러쌀 수 있다. 평면적 관점에서, 보호 트렌치(270)는 링 형상을 가질 수 있다. 보호 트렌치(270)는 보호 패턴(240)의 상면을 노출할 수 있다. 보호 트렌치(270)의 측벽은 기판(200)의 상면으로부터 경사질 수 있다. 보호 트렌치(270)는 공기(air)로 채워질 수 있다. 일 예에 있어서, 보호 트렌치(270)의 폭(W1)과 보호 패턴(240)의 폭(W2)은 서로 다를 수 있다. 예를 들어, 보호 트렌치(270)의 폭(W1)은 보호 패턴(240)의 폭(W2)보다 작을 수 있다(W1<W2). 이때, 보호 트렌치(270)의 폭(W1)은 보호 패턴(240)이 노출된 보호 트렌치(270)의 바닥면의 폭에 해당할 수 있다.
본 발명의 실시예에 따르면, 보호 트렌치(270)를 보호 패턴(240) 상에 배치하여 웨이퍼 절단 공정 시(예를 들어, 제 2 및 제 3 절연막들(263, 266)이 절단될 때) 스크라이빙 라인(5)에서 발생된 크랙이 제 2 및 제 3 절연막들(263, 266)을 통해 기판(200)의 소자 영역(10) 내로 전파되는 것을 차단할 수 있다. 이때, 보호 트렌치(270)의 폭(W1)을 보호 패턴(240)의 폭(W2) 보다 작게 하여, 크랙이 보호 패턴(240)의 하부로 진전하여 기판(200)의 소자 영역(10) 쪽으로 전파되는 것을 방지할 수 있다.
연결 단자(280)가 절연 구조체(260) 상에 배치될 수 있다. 연결 단자(280)는 기판(200)의 제 1 영역(10) 상에 국부적으로 배치될 수 있다. 연결 단자(280)는 도전성 패드, 솔더볼, 솔더 범프, 또는 재배선 도전층을 포함할 수 있다. 연결 단자(280)는 예를 들어, 알루미늄(Al), 니켈(Ni) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
절연 패턴(290)이 절연 구조체(260) 상에 배치될 수 있다. 절연 패턴(290)은 기판(200)의 제 1 영역(10) 상에 국부적으로 배치되어, 기판(200)의 제 2 영역(203) 상에 형성된 절연 구조체(260)의 상면을 노출할 수 있다. 예를 들어, 절연 패턴(290)은 기판(200)의 제 2 영역(203) 상에 형성된 제 3 절연막(266)의 상면을 노출할 수 있다. 절연 패턴(290)은 연결 단자(280)의 일부를 노출할 수 있다. 절연 패턴(290)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 내지 도 3을 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 잔여 패턴(310)이 보호 트렌치(270) 내에 배치될 수 있다. 일 예로, 잔여 패턴(310)은 연결 단자(280)를 형성하기 위한 공정 시, 보호 트렌치(270) 내에 형성된 도전막의 일부가 제거되지 않아 형성될 수 있다. 다른 예로, 잔여 패턴(310)은 절연 패턴(290)을 형성하기 위한 공정 시, 트렌치(270) 내에 형성된 절연막의 일부가 제거되지 않아 형성될 수 있다. 이에 따라, 잔여 패턴(310)은 연결 단자(280)의 물질과 동일한 물질 또는 절연 패턴(290)의 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 잔여 패턴(310)은 도전 물질(예를 들어, 알루미늄, 니켈, 또는 구리) 또는 절연 물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 내지 도 3을 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 제 1 잔여 패턴(320) 및 제 2 잔여 패턴(330)이 보호 트렌치(270) 내에 배치될 수 있다. 제 1 잔여 패턴(320)은 보호 트렌치(270)의 바닥면 상에 배치될 수 있고, 제 2 잔여 패턴(330)은 제 1 잔여 패턴(320) 상에 배치될 수 있다. 제 1 잔여 패턴(320)은 연결 단자(280)의 물질과 동일한 물질을 포함할 수 있고, 제 2 잔여 패턴(330)은 절연 패턴(290)의 물질과 동일한 물질을 포함할 수 있다. 제 1 잔여 패턴(320)은 예를 들어, 알루미늄(Al), 니켈(Ni) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다. 제 2 잔여 패턴(330)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 1의 A 부분을 확대한 도면이다. 도 7은 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 6의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 내지 도 3을 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, 보호 패턴(240)이 기판(200)의 스크라이브 영역(20) 상에 배치될 수 있다. 보호 패턴(240)은 기판(200)의 스크라이브 영역(20)을 따라 연장하여, 기판(200)의 소자 영역들(10)을 감쌀 수 있다. 보호 패턴(240)은 기판(200)의 스크라이브 영역(20)의 중심부 상에 배치될 수 있다.
보호 트렌치(270)가 기판(200)의 스크라이브 영역(20) 상에 배치될 수 있다. 보호 트렌치(270)는 보호 패턴(240) 상에 배치되며, 보호 패턴(240)과 수직적으로 중첩할 수 있다. 보호 트렌치(270)는 보호 패턴(240)을 따라 연장할 수 있다. 즉, 보호 트렌치(270)는 기판(200)의 스크라이브 영역(20)을 따라 연장할 수 있다. 이에 따라, 보호 트렌치(270)는 기판(200)의 소자 영역들(10)을 감쌀 수 있다. 보호 트렌치(270)의 폭(W1)은 보호 패턴(240)의 폭(W2) 보다 작을 수 있다(W1<W2).
일 예에 있어서, 스크라이빙 라인(5)은 보호 트렌치(270)를 따라 반도체 웨이퍼(1)를 절단할 수 있다. 보호 트렌치(270)가 스크라이빙 라인(5)으로부터 발생되는 크랙을 막기 위해서, 보호 트렌치(270)의 폭(W1)은 스크라이빙 라인(5)의 폭보다 클 수 있다. 일 예에 있어서, 보호 트렌치(270) 및 보호 패턴(240)은 웨이퍼 절단 공정 시 절단될 수 있다.
웨이퍼 절단 공정으로 분리된 반도체 소자(100)는 기판(200), 절연막(210), 콘택 플러그들(220), 배선들(230), 보호 패턴(240), 절연 구조체(260), 보호 트렌치(270), 연결 단자(280) 및 절연 패턴(290)을 포함할 수 있다.
보호 패턴(240)은 기판(200)의 제 2 영역(203) 상에 배치되며, 기판(200)의 제 1 영역(10)을 감쌀 수 있다. 보호 패턴(240)은 기판(200)의 제 2 영역(203)의 가장자리에 배치될 수 있다. 이에 따라, 보호 패턴(240)이 반도체 소자(100)의 측면에 노출될 수 있다.
보호 트렌치(270)가 절연 구조체(260) 내에 배치될 수 있다. 보호 트렌치(270)는 기판(200)의 제 2 영역(203) 상에 배치되며, 기판(200)의 제 1 영역(10)을 감쌀 수 있다. 보호 트렌치(270)는 보호 패턴(240) 상에 배치되며, 보호 패턴(240)과 수직적으로 중첩할 수 있다. 보호 트렌치(270)는 보호 패턴(240)의 상면을 노출할 수 있다. 보호 트렌치(270)는 기판(200)의 제 2 영역(203)의 가장자리에 배치될 수 있다. 이에 따라, 보호 트렌치(270)의 측벽은 반도체 소자(100)의 측면의 일부로 구성할 수 있다. 반도체 소자(100)의 측면의 일부는 기판(200)의 상면으로부터 경사질 수 있다.
일 예에 있어서, 웨이퍼 절단 공정으로 분리된 반도체 소자(100)에 포함된 보호 패턴(240)의 폭(W4)은 반도체 웨이퍼(1) 절단 전의 보호 패턴(240)의 폭(W2) 보다 작을 수 있다. 그리고, 웨이퍼 절단 공정으로 분리된 반도체 소자(100)에 포함된 보호 트렌치(270)의 폭(W3)은 반도체 웨이퍼(1) 절단 전의 보호 트렌치(270)의 폭(W1) 보다 작을 수 있다(W3<W1). 보호 트렌치(270)의 폭(W3)은 보호 패턴(240)의 폭(W4)과 다를 수 있다. 예를 들어, 보호 트렌치(270)의 폭(W3)은 보호 패턴(240)의 폭(W4) 보다 작을 수 있다(W3<W4).
도 8은 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 1의 A 부분을 확대한 도면이다. 도 9는 본 발명의 실시예에 따른 반도체 웨이퍼 및 반도체 소자를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 6 및 도 7을 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 8 및 도 9를 참조하면, 반도체 웨이퍼(1)에서, 제 2 보호 패턴(340)은 기판(200)의 스크라이브 영역(20) 상에 배치될 수 있다. 제 2 보호 패턴(340)은 기판(200)의 소자 영역들(10) 각각을 감쌀 수 있다. 제 2 보호 패턴(340)은 보호 패턴(240)과 이격 배치될 수 있다. 일 예로, 제 2 보호 패턴(340)은 보호 패턴(240) 보다 기판(200)의 소자 영역(10)에 인접하게 배치될 수 있다.
반도체 소자(100)에서, 제 2 보호 패턴(340)은 기판(200)의 제 2 영역(203) 상에 배치될 수 있다. 제 2 보호 패턴(340)은 기판(200)의 제 1 영역(10)을 감쌀 수 있다. 제 2 보호 패턴(340)은 절연막(210) 상에 배치되며, 절연 구조체(260)의 제 1 절연막(261)에 의해 덮일 수 있다. 제 2 보호 패턴(340)은 보호 패턴(240)과 이격 배치될 수 있다. 제 2 보호 패턴(340)은 보호 패턴(240) 보다 기판(200)의 소자 영역(10)에 인접하게 배치될 수 있다. 제 2 보호 패턴(340)은 금속 물질(예를 들어, 구리, 알루미늄, 텅스텐)을 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 도 2 내지 도 9를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 10을 참조하면, 반도체 패키지(1000)는 앞서 설명한 반도체 소자(100)를 포함할 수 있다. 반도체 패키지(1000)는 패키지 기판(1100), 반도체 소자(100), 본딩 와이어들(1200) 및 몰딩막(1300)을 포함할 수 있다.
반도체 소자(100)는 패키지 기판(1100) 상에 실장될 수 있다. 반도체 소자(100)는 접착막에 의해 패키지 기판(1100)에 고정될 수 있다. 반도체 소자(100)와 패키지 기판(1100)은 본딩 와이어들(1200)에 의해 서로 전기적으로 연결될 수 있다. 본딩 와이어들(1200) 각각은 앞서 설명한 반도체 소자(100)의 연결 단자(280)에 연결될 수 있다. 몰딩막(1300)이 패키지 기판(1100) 상에 배치될 수 있다. 몰딩막(1300)은 반도체 소자(100)와 본딩 와이어들(1200)을 덮을 수 있다. 몰딩막(1300)은 앞서 설명한 반도체 소자(100)의 보호 트렌치(270) 내에 배치될 수 있다. 예를 들어, 몰딩막(1300)은 보호 트렌치(270)를 채울 수 있다. 보호 트렌치(270)의 폭은 반도체 소자(100)의 보호 패턴(240)의 폭과 다를 수 있다. 예를 들어, 보호 트렌치(270)의 폭은 반도체 소자(100)의 보호 패턴(240)의 폭보다 작을 수 있다. 도면에 도시하지 않았지만, 도 6 및 도 7에 도시된 것과 같이, 보호 트렌치(270) 및 보호 패턴(240)은 반도체 소자(100)의 기판(200)의 제 2 영역(203)의 가장자리에 배치될 수 있다. 즉, 보호 트렌치(270) 및 보호 패턴(240)은 반도체 소자(100)의 가장자리에 배치될 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 도 2 내지 도 9를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 11을 참조하면, 반도체 패키지(2000)는 앞서 설명한 반도체 소자(100)를 포함할 수 있다. 반도체 패키지(2000)는 패키지 기판(2100), 반도체 소자(100), 솔더볼들(2200) 및 몰딩막(2300)을 포함할 수 있다. 반도체 소자(100)는 패키지 기판(2100) 상에 실장될 수 있다. 반도체 소자(100)는 솔더볼들(2200)에 의해 패키지 기판(1100)에 고정될 수 있다. 솔더볼들(2200) 각각은 반도체 소자(100)의 연결 단자(280) 상에 배치될 수 있다. 솔더볼(2200)은 연결 단자(280)와 패키지 기판(2100) 사이에 배치될 수 있다. 반도체 소자(100)와 패키지 기판(1100)은 솔더볼들(2200)에 의해 전기적으로 연결될 수 있다. 몰딩막(2300)이 패키지 기판(2100) 상에 배치될 수 있다. 몰딩막(2300)은 반도체 소자(100)를 덮으며, 반도체 소자(100)와 패키지 기판(2100) 사이의 공간을 채울 수 있다. 몰딩막(2300)은 앞서 설명한 반도체 소자(100)의 보호 트렌치(270) 내에 배치될 수 있다. 예를 들어, 몰딩막(2300)은 보호 트렌치(270)를 채울 수 있다. 보호 트렌치(270)의 폭은 반도체 소자(100)의 보호 패턴(240)의 폭과 다를 수 있다. 예를 들어, 보호 트렌치(270)의 폭은 반도체 소자(100)의 보호 패턴(240)의 폭보다 작을 수 있다. 도면에 도시하지 않았지만, 도 6 및 도 7에 도시된 것과 같이, 보호 트렌치(270) 및 보호 패턴(240)은 반도체 소자(100)의 기판(200)의 제 2 영역(203)의 가장자리에 배치될 수 있다. 즉, 보호 트렌치(270) 및 보호 패턴(240)은 반도체 소자(100)의 가장자리에 배치될 수 있다. 도 12a 내지 도 12d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 12a를 참조하면, 절연막(210)이 기판(200) 상에 형성될 수 있다. 기판(200)은 교차하는 제 1 방향(X) 및 제 2 방향(Y)으로 배열된 소자 영역들(10) 및 소자 영역들(10)을 정의하는 스크라이브 영역(20)을 포함할 수 있다. 기판(200)은 반도체 웨이퍼 기판일 수 있다. 기판(200)은 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은 반도체 기판, SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판일 수 있다. 절연막(210)이 기판(200)의 소자 영역들(10) 및 스크라이브 영역(20) 상에 형성될 수 있다. 절연막(210)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
콘택 플러그들(220)이 절연막(210) 내에 형성될 수 있다. 콘택 플러그들(220)은 식각 공정을 통해 절연막(210)을 식각하여 콘택 비아들을 형성하고, 콘택 비아들 내에 도전 물질을 채워 형성될 수 있다. 콘택 플러그들(220)은 기판(200)의 소자 영역들(10) 및 스크라이브 영역(20) 상에 형성될 수 있다. 콘택 플러그들(220)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
배선들(230) 및 보호 패턴(240)이 절연막(210) 상에 형성될 수 있다. 일 예로, 배선들(230) 및 보호 패턴(240)은 절연막(210) 상에 금속막(미도시)를 형성하고, 금속막을 패터닝하여 형성될 수 있다. 다른 예로, 배선들(230) 및 보호 패턴(240)은 다마신 공정(damascene process)으로 형성될 수 있다. 배선들(230)은 기판(200)의 소자 영역들(10) 및 스크라이브 영역(20) 상에 형성될 수 있다.
보호 패턴(240)은 기판(200)의 스크라이브 영역(20) 상에 형성될 수 있다. 일 예에 있어서, 보호 패턴(240)은 기판(200)의 소자 영역들(10) 각각을 감싸며 형성될 수 있다. 이때, 보호 패턴(240)은 평면적 관점에서, 링 형상을 가질 수 있다. 일 예에 있어서, 보호 패턴(240)은 기판(200)의 스크라이브 영역(20)을 따라 연장하며 형성될 수 있다. 배선들(230) 및 보호 패턴(240)은 예를 들어, 금속 물질(예를 들어, 구리, 알루미늄, 텅스텐)을 포함할 수 있다.
절연 구조체(260)가 절연막(210) 상에 형성될 수 있다. 절연 구조체(260)는 절연막(210) 상에 차례로 적층된 제 1 절연막(261), 제 2 절연막(263) 및 제 3 절연막(266)을 포함할 수 있다. 제 1 절연막(261)은 배선들(230) 및 보호 패턴(240)을 덮을 수 있다. 제 1 절연막(261)은 저유전율(Low-k)을 갖는 저유전막 또는 금속간 절연막(Inter-Metal Dielectric)일 수 있다. 금속간 절연막은 예를 들어, 실리콘 산화막 또는 탄소가 도핑된 실리콘 산화막일 수 있다. 제 2 절연막(263)은 제 1 절연막(261)과 제 3 절연막(266) 사이의 버퍼 기능을 할 수 있다. 일 예에 있어서, 제 2 절연막(263)은 생략될 수 있다. 제 2 절연막(263)은 예를 들어, SiN, SiON, SiC, SiCN 또는 BN(Boron nitride)일 수 있다. 제 3 절연막(266)은 실리콘 산화막 또는 TEOS막(TetraEthyl OrthoSilicate layer)을 포함할 수 있다.
보호 트렌치(270)가 기판(200)의 스크라이브 영역(20) 상에 배치된 절연 구조체(260) 내에 형성될 수 있다. 보호 트렌치(270)는 절연 구조체(260) 상에 제 1 식각 마스크 패턴(401)을 형성하고, 제 1 식각 마스크 패턴(401)에 노출된 절연 구조체(260)을 식각하여 형성될 수 있다. 식각 공정은 건식 식각 또는 이방성 습식 식각으로 수행될 수 있다. 제 1 식각 마스크 패턴(401)은 예를 들어, 감광성 폴리이미드(Photo sensitive polyimide)를 포함할 수 있다. 제 1 식각 마스크 패턴(401)은 보호 트렌치(270)가 형성된 후에 제거될 수 있다.
보호 트렌치(270)는 보호 패턴(240) 상에 형성될 수 있으며, 보호 패턴(240)과 수직적으로 중첩할 수 있다. 일 예에 있어서, 보호 트렌치(270)는 기판(200)의 소자 영역들(10) 각각을 감싸며 형성될 수 있다. 이때, 보호 트렌치(270)는 평면적 관점에서, 링 형상을 가질 수 있다. 일 예에 있어서, 보호 트렌치(270)는 기판(200)의 스크라이브 영역(20)을 따라 연장하며 형성될 수 있다. 보호 트렌치(270)는 보호 패턴(240)의 상면을 노출할 수 있다. 일 예로, 보호 패턴(240)은 보호 트렌치(270)을 형성하기 위한 식각 공정 시, 식각 정지막 기능을 할 수 있다.
보호 트렌치(270)의 폭(W1)은 보호 패턴(240)의 폭(W2) 보다 작게 형성될 수 있다(W1<W2). 제 3 절연막(266)의 두께가 두꺼워, 보호 트렌치(270)의 종횡비는 클 수 있다. 보호 트렌치(270)의 하부의 폭은 상부의 폭보다 작을 수 있다. 보호 트렌치(270)의 폭(W1)은 보호 패턴(240)이 노출된 보호 트렌치(270)의 바닥면의 폭에 해당할 수 있다. 보호 트렌치(270)의 측벽은 기판(200)의 상면으로부터 경사질 수 있다.
도 12b를 참조하면, 도전막(403)이 절연 구조체(260) 상에 형성될 수 있다. 예를 들어, 도전막(403)은 기판(200)의 소자 영역들(10) 및 스크라이브 영역(20) 상에 형성된 제 3 절연막(266)의 상면을 덮고, 보호 트렌치(270)를 채우도록 형성될 수 있다. 도전막(403)은 예를 들어, 알루미늄(Al), 니켈(Ni) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
도 12c를 참조하면, 연결 단자(280)가 기판(200)의 소자 영역들(10) 각각 상에 형성될 수 있다. 연결 단자(280)는 도전막(403)을 패터닝하여 형성될 수 있다. 연결 단자(280)는 기판(200)의 소자 영역(10) 상에 국부적으로 형성될 수 있다. 패터닝 공정은 습식 식각 공정 또는 건식 식각 공정이 수행될 수 있다. 패터닝 공정으로, 기판(200)의 스크라이브 영역(20) 상에 형성된 도전막(403)및 기판(200)의 소자 영역(10) 상에 형성된 도전막(403)의 일부가 제거될 수 있다. 이에 따라, 기판(200)의 스크라이브 영역(20) 상에 형성된 제 3 절연막(266)의 상면, 보호 트렌치(270)의 측벽들, 보호 트렌치(270)에 의해 노출된 보호 패턴(240)의 상면 및 기판(200)의 소자 영역(10) 상에 형성된 제 3 절연막(266)의 상면 일부분이 노출될 수 있다.
일 예에 있어서, 패터닝 공정 시, 보호 트렌치(270) 내에 채워진 도전막(403)이 완전히 제거되지 않을 수 있다. 이에 따라, 도전막(403)의 일부(도 4의 잔여 패턴(310), 도 5의 제 1 잔여 패턴(320))가 보호 트렌치(270) 내에 남아있을 수 있다.
도 12d를 참조하면, 제 4 절연막(405)이 기판(200)의 소자 영역들(10) 및 스크라이브 영역(20) 상에 형성될 수 있다. 그리고, 제 2 식각 마스크 패턴(407)이 기판(200)의 소자 영역들(10) 각각 상에 형성될 수 있다. 제 4 절연막(405)은 기판(200)의 소자 영역들(10) 및 스크라이브 영역(20) 상에 형성된 제 3 절연막(266)의 상면, 보호 트렌치(270)의 측벽들, 보호 트렌치(270)에 노출된 보호 패턴(240)의 상면, 및 연결 단자(280)의 상면 및 측면들을 컨포말하게 덮을 수 있다. 제 2 식각 마스크 패턴(407)은 기판(200)의 스크라이브 영역(20) 상에 형성된 제 3 절연막(266)의 상면, 보호 트렌치(270)의 측벽들, 보호 패턴(240)의 상면, 및 연결 단자(280)의 상면을 덮는 제 4 절연막(405)을 노출할 수 있다. 제 4 절연막(405)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 제 2 식각 마스크 패턴(407)은 예를 들어, 감광성 폴리이미드(Photo sensitive polyimide)를 포함할 수 있다.
다시 도 3을 참조하면, 제 2 식각 마스크 패턴(407)에 노출된 제 4 절연막(405)을 식각하여 절연 패턴(290)이 형성될 수 있다. 절연 패턴(290)은 기판(200)의 소자 영역(10) 상에 국부적으로 형성될 수 있다. 절연 패턴(290)은 기판(200)의 소자 영역(10) 상에 형성된 제 3 절연막(266)의 상면 및 연결 단자(280)의 측면들을 덮을 수 있다. 그리고, 연결 단자(280)의 상면, 기판(200)의 스크라이브 영역(20) 상에 형성된 제 3 절연막(266)의 상면, 보호 트렌치(270)의 측벽들, 보호 트렌치(270)에 노출된 보호 패턴(240)의 상면은 절연 패턴(290)에 의해 노출될 수 있다.
일 예에 있어서, 식각 공정 시, 보호 트렌치(270) 내에 채워진 제 4 절연막(405)이 완전히 제거되지 않을 수 있다. 이에 따라, 제 4 절연막(405)의 일부(도 4의 잔여 패턴(310), 도 5의 제 2 잔여 패턴(330))가 보호 트렌치(270) 내에 남아있을 수 있다.
웨이퍼 절단 공정으로 기판(200)의 스크라이브 영역(20) 내에서, 스크라이빙 라인(5)을 따라 절연 구조체(260), 절연막(210) 및 기판(200)을 차례로 절단할 수 있다. 이에 따라, 복수 개의 반도체 소자들(100)이 서로 분리될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하는 기판;
    상기 기판의 상기 제 2 영역 상에 배치되고, 상기 기판의 상기 제 1 영역을 둘러싸는 보호 패턴; 및
    상기 보호 패턴과 중첩하며, 상기 보호 패턴을 따라 연장하는 보호 트렌치를 포함하되,
    상기 보호 트렌치의 폭은 상기 보호 패턴의 폭과 다르고,
    상기 보호 트렌치는 공기로 채워지는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 보호 트렌치의 상기 폭은 상기 보호 패턴의 상기 폭보다 작은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 보호 트렌치는 상기 보호 패턴의 상면을 노출하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 보호 패턴을 덮는 절연 구조체를 더 포함하되,
    상기 보호 트렌치는 상기 절연 구조체 내에 배치된 반도체 소자.
  5. 제 4 항에 있어서,
    상기 절연 구조체는 상기 기판 상에 차례로 적층된 제 1 절연막, 제 2 절연막 및 제 3 절연막을 포함하되,
    상기 제 1 절연막은 저유전율(Low-k)을 갖는 저유전막 또는 금속간 절연막(Inter-Metal Dielectric)이고,
    상기 제 2 절연막은 SiN, SiON, SiC, SiCN 또는 BN(Boron nitride)이고,
    상기 제 3 절연막은 실리콘 산화막 또는 TEOS막인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 기판의 상기 제 2 영역 상에 배치되고, 상기 기판의 상기 제 1 영역을 둘러싸는 제 2 보호 패턴을 더 포함하되,
    상기 제 2 보호 패턴은 상기 보호 패턴보다 상기 기판의 상기 제 1 영역에 인접하는 반도체 소자.
  7. 제 1 항에 있어서,
    평면적 관점에서, 상기 보호 패턴 및 상기 보호 트렌치는 상기 기판의 상기 제 2 영역의 가장자리에 배치된 반도체 소자.
  8. 제 1 항에 있어서,
    상기 보호 트렌치의 측벽은 경사진 반도체 소자.
  9. 제 1 항에 있어서,
    상기 기판의 상기 제 1 영역 및 상기 제 2 영역 상에 배치되며, 상기 보호 패턴을 덮는 절연 구조체;
    상기 기판의 상기 제 1 영역 내에서, 상기 절연 구조체 상에 배치된 연결 단자; 및
    상기 기판의 상기 제 1 영역 내에서, 상기 절연 구조체 상에 배치되고, 상기 연결 단자의 일부를 노출하는 절연 패턴을 더 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 보호 패턴은 금속 물질을 포함하는 반도체 소자.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 보호 트렌치 내에 배치된 잔여 패턴을 더 포함하되,
    상기 잔여 패턴은 도전 물질 및 절연 물질 중 적어도 하나를 포함하는 포함하는 반도체 소자.
  13. 패키지 기판;
    상기 패키지 기판 상의 반도체 소자; 및
    상기 패키지 기판 상에 배치되며, 상기 반도체 소자를 덮는 몰딩막을 포함하되,
    상기 반도체 소자는:
    제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하는 기판;
    상기 기판의 상기 제 2 영역 상에 배치된 보호 패턴;
    상기 기판의 상기 제 1 영역 및 상기 제 2 영역 상에 배치되며, 상기 보호 패턴을 덮는 절연 구조체;
    상기 기판의 상기 제 2 영역 상에서, 상기 절연 구조체 내에 배치된 보호 트렌치; 및
    상기 기판의 상기 제 1 영역 상에서, 상기 절연 구조체 상에 배치된 연결 단자를 포함하되,
    상기 보호 트렌치는 상기 보호 패턴 상에 배치되고,
    상기 보호 트렌치의 폭은 상기 보호 패턴의 폭과 다르고,
    상기 몰딩막은 상기 보호 트렌치를 채우는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 보호 트렌치의 상기 폭은 상기 보호 패턴의 상기 폭보다 작은 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 보호 트렌치는 상기 보호 패턴의 상면을 노출하는 반도체 패키지.
  16. 제 13 항에 있어서,
    상기 절연 구조체는 상기 기판 상에 차례로 적층된 제 1 절연막, 제 2 절연막 및 제 3 절연막을 포함하되,
    상기 제 1 절연막은 저유전율(Low-k)을 갖는 저유전막 또는 금속간 절연막(Inter-Metal Dielectric)이고,
    상기 제 2 절연막은 SiN, SiON, SiC, SiCN 또는 BN(Boron nitride)이고,
    상기 제 3 절연막은 실리콘 산화막 또는 TEOS막인 반도체 패키지.
  17. 제 13 항에 있어서,
    상기 보호 트렌치의 측벽은 경사진 반도체 패키지.
  18. 제 13 항에 있어서,
    상기 보호 패턴 및 상기 보호 트렌치는 상기 기판의 상기 제 2 영역의 가장자리에 배치된 반도체 패키지.
  19. 서로 교차하는 제 1 방향 및 제 2 방향으로 배열된 소자 영역들 및 상기 소자 영역들을 정의하는 스크라이브 영역을 포함하는 기판;
    상기 기판의 상기 스크라이브 영역 상에 배치되는 보호 패턴; 및
    상기 기판의 상기 스크라이브 영역 상에 배치되며, 상기 보호 패턴과 중첩하는 보호 트렌치를 포함하되,
    상기 보호 트렌치의 폭은 상기 보호 패턴의 폭과 다르고,
    상기 보호 트렌치는 공기로 채워지는 반도체 웨이퍼.
  20. 제 19 항에 있어서,
    상기 보호 트렌치의 상기 폭은 상기 보호 패턴의 상기 폭보다 작은 반도체 웨이퍼.


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