KR102544166B1 - 펄스 폭 보상 회로 및 이를 이용하는 반도체 장치 - Google Patents
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Abstract
펄스 폭 보상 회로는 전압 제어회로 및 펄스 폭 조절 회로를 포함할 수 있다. 상기 전압 제어회로는 제 1 전원전압의 레벨을 감지하여 전압 제어신호를 생성할 수 있다. 상기 펄스 폭 조절 회로는 상기 전압 제어신호에 기초하여 입력 신호의 펄스 폭을 변화시켜 출력 신호를 생성할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 펄스 폭 보상 회로 및 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 상기 반도체 장치들은 외부 전원으로부터 전원전압을 수신하여 동작할 수 있다. 상기 반도체 장치의 종류에 따라 다양한 전압 레벨을 갖는 전원전압이 사용될 수 있다. 상기 전자장치는 상기 다양한 전원전압을 생성하기 위해 전원 관리 집적 회로 (Power Management Integrated Circuit)과 같은 구성 요소를 포함할 수 있다.
일반적으로 반도체 장치들은 많은 내부 회로들을 포함하고, 상기 내부 회로들은 전원전압의 정상 상태 전압 레벨에 기초하여 동작하도록 설계될 수 있다. 하지만, 상기 전원전압의 레벨은 다양한 요인에 따라 변화될 수 있고, 정상 상태를 유지하지 못할 수 있다. 상기 내부 회로들이 변화된 전원전압에 기초하여 동작하는 경우, 설계 시 예상한 성능을 발휘하지 못할 수 있다.
본 발명의 실시예는 전원전압의 변화에 따라 내부 회로를 동작시키는 신호의 펄스 폭을 다양하게 조절하여 전원전압의 변화에 따른 성능 변화를 보상할 수 있는 펄스 폭 보상 회로 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 펄스 폭 보상 회로는 제 1 전원전압의 레벨을 감지하여 전압 제어신호를 생성하는 전압 제어회로; 및 상기 전압 제어신호에 기초하여 입력 신호의 펄스 폭을 변화시켜 출력 신호를 생성하는 펄스 폭 조절 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 입력 신호를 수신하고, 제 1 전원전압의 전압 레벨을 감지하며, 감지 결과에 따라 상기 입력 신호의 펄스 폭을 변화시켜 출력 신호를 생성하는 펄스 폭 보상 회로; 및 상기 출력 신호에 기초하여 동작하는 내부 회로를 포함할 수 있다.
본 발명의 실시예에 따른 펄스 폭 보상 회로는 제 1 전원전압의 레벨을 감지하는 전압 제어회로; 및 입력 신호를 수신하고, 상기 전압 제어 회로의 감지 결과에 따라, 상기 제 1 전원전압의 레벨이 높을수록 좁은 펄스 폭을 갖는 출력 신호를 생성하고, 상기 제 1 전원전압의 레벨이 낮을수록 넓은 펄스 폭을 갖는 출력 신호를 생성하는 펄스 폭 조절 회로를 포함할 수 있다.
본 발명의 실시예는 반도체 장치가 전원전압 변동에 무관하게 일정한 성능을 발휘할 수 있도록 하여 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 펄스 폭 보상 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 펄스 폭 조절 회로의 구성을 보여주는 도면,
도 4a 및 4b는 본 발명의 실시예에 따른 펄스 폭 조절 회로의 구성을 보다 구체적으로 보여주는 도면,
도 5a 및 5b는 본 발명의 실시예에 따른 펄스 폭 조절 회로의 구성을 보다 구체적으로 보여주는 도면,
도 6a 내지 도 6c는 본 발명의 실시예에 따른 펄스 폭 보상 회로 및 반도체 장치의 동작을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 펄스 폭 보상 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 펄스 폭 조절 회로의 구성을 보여주는 도면,
도 4a 및 4b는 본 발명의 실시예에 따른 펄스 폭 조절 회로의 구성을 보다 구체적으로 보여주는 도면,
도 5a 및 5b는 본 발명의 실시예에 따른 펄스 폭 조절 회로의 구성을 보다 구체적으로 보여주는 도면,
도 6a 내지 도 6c는 본 발명의 실시예에 따른 펄스 폭 보상 회로 및 반도체 장치의 동작을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치(1)는 입력 신호(IN)에 기초하여 소정의 동작을 수행할 수 있다. 상기 소정의 동작은 어떠한 신호 라인 또는 하나 이상의 소자를 구동하는 동작일 수 있다. 상기 반도체 장치(1)는 전원전압의 레벨을 감지하고, 상기 전원전압의 레벨 변화에 따라 상기 입력 신호(IN)의 펄스 폭을 보상할 수 있다. 상기 입력 신호(IN)의 펄스 폭이 전원전압의 레벨에 따라 보상되면, 상기 반도체 장치(1)는 일정한 성능을 발휘할 수 있다.
도 1에서, 상기 반도체 장치(1)는 펄스 폭 보상 회로(110) 및 내부 회로(120)를 포함할 수 있다. 상기 펄스 폭 보상 회로(110)는 입력 신호(IN)를 수신하여 출력 신호(OUT)를 출력할 수 있다. 상기 입력 신호(IN)는 상기 내부 회로(120)를 동작시키기 위한 어떠한 동작 제어신호일 수 있다. 상기 펄스 폭 보상 회로(110)는 제 1 전원전압(VDDH)을 수신할 수 있다. 상기 반도체 장치(1)는 제 1 전원전압(VDDH) 및 제 2 전원전압을 수신하여 동작할 수 있다. 상기 제 1 전원전압(VDDH)은 고전압일 수 있다. 상기 제 2 전원전압은 상기 제 1 전원전압(VDDH)보다 낮은 레벨을 갖는 저전압일 수 있다. 상기 제 2 전원전압은 예를 들어, 접지전압일 수 있다. 상기 제 2 전원전압은 후술될 것이다. 상기 펄스 폭 보상 회로(110)는 상기 제 1 전원전압(VDDH)의 레벨을 감지하고, 감지 결과에 따라 상기 입력 신호(IN)의 펄스 폭을 다양하게 변화시켜 상기 출력 신호(OUT)를 생성할 수 있다. 예를 들어, 상기 펄스 폭 보상 회로(110)는 상기 제 1 전원전압(VDDH)의 레벨이 높을수록 상기 입력 신호(IN)의 펄스 폭을 감소시켜 상기 출력 신호(OUT)를 생성할 수 있고, 상기 제 1 전원전압(VDDH)의 레벨이 낮을수록 상기 입력 신호(IN)의 펄스 폭을 증가시켜 상기 출력 신호(OUT)를 생성할 수 있다. 따라서, 상기 출력 신호(OUT)는 상기 제 1 전원전압(VDDH)의 레벨이 높을수록 상대적으로 좁은 펄스 폭을 가질 수 있고, 상기 제 1 전원전압(VDDH)의 레벨이 낮을수록 상대적으로 넓은 펄스 폭을 가질 수 있다.
상기 내부 회로(120)는 상기 반도체 장치(1)에 포함되는 어떠한 종류의 회로라도 포함할 수 있다. 상기 내부 회로(120)는 상기 출력 신호(OUT)를 수신하고, 상기 출력 신호(OUT)에 기초하여 동작할 수 있다. 상기 내부 회로(120)는 예를 들어, 신호 라인을 구동하거나, 하나 이상의 소자로 동작 전압을 공급하는 기능을 수행할 수 있다. 예를 들어, 상기 내부 회로(120)는 어떠한 드라이버 회로라도 포함할 수 있다. 상기 내부 회로(120)는 상기 제 1 전원전압(VDDH)의 레벨이 높을 때 상대적으로 좁은 펄스 폭을 갖는 상기 출력 신호(OUT)에 기초하여 구동 동작을 수행하고, 상기 제 1 전원전압(VDDH)의 레벨이 낮을 때 상대적으로 넓은 펄스 폭을 갖는 상기 출력 신호(OUT)에 기초하여 구동 동작을 수행할 수 있다. 따라서, 상기 제 1 전원전압(VDDH)의 레벨이 높을 때 상기 구동 동작은 상대적으로 짧은 시간 동안 수행될 수 있고, 상기 제 1 전원전압(VDDH)의 레벨이 낮을 때 상기 구동 동작은 상대적으로 긴 시간 동안 수행될 수 있으므로, 상기 제 1 전원전압(VDDH)의 레벨 변동에 무관하게 구동 동작의 수행 결과는 실질적으로 동일할 수 있다.
도 2는 본 발명의 실시예에 따른 펄스 폭 보상 회로(200)의 구성을 보여주는 도면이다. 상기 펄스 폭 보상 회로(200)는 도 1에 도시된 펄스 폭 보상 회로(110)로 적용될 수 있다. 도 2에서, 상기 펄스 폭 보상 회로(200)는 전압 제어회로(210) 및 펄스 폭 조절 회로(220)를 포함할 수 있다. 상기 전압 제어회로(210)는 상기 제 1 전원전압(VDDH)을 수신할 수 있다. 상기 전압 제어회로(210)는 상기 제 1 전원전압(VDDH)의 레벨을 감지하여 전압 제어신호(DC<1:n>)를 생성할 수 있다. 상기 전압 제어회로(210)는 상기 제 1 전원전압(VDDH)의 레벨을 타겟 레벨과 비교하는 전압 비교기를 포함할 수 있다. 상기 전압 제어회로(210)는 상기 제 1 전원전압(VDDH)의 레벨과 상기 타겟 레벨을 비교하여 상기 전압 제어신호(DC<1:n>)를 생성할 수 있다. 상기 타겟 레벨은 상기 제 1 전원전압(VDDH)의 레벨이 기준보다 높은지 또는 낮은지 여부를 판단할 수 있도록 소정 레벨로 설정될 수 있다. 상기 전압 제어신호(DC<1:n>)는 복수의 비트를 포함할 수 있다. 예를 들어, 상기 전압 제어회로(210)는 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨 근처일 때, 소정의 비트를 로직 하이 레벨로 설정할 수 있다. 상기 전압 제어회로(210)는 상기 제 1 전원전압(VDDH)의 레벨이 높을수록 로직 하이 레벨을 갖는 비트를 증가시킬 수 있고, 상기 제 1 전원전압(VDDH)의 레벨이 낮을수록 로직 로우 레벨을 갖는 비트를 증가시킬 수 있다.
상기 펄스 폭 조절 회로(220)는 상기 입력 신호(IN) 및 상기 전압 제어신호(DC<1:n>)를 수신하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 펄스 폭 조절 회로(220)는 상기 입력 신호(IN)에 기초하여 상기 출력 신호(OUT)를 생성하고, 상기 전압 제어신호(DC<1:n>)에 기초하여 상기 출력 신호(OUT)의 펄스 폭을 조절할 수 있다. 상기 펄스 폭 조절 회로(220)는 상기 전압 제어신호(DC<1:n>)에 기초하여 상기 입력 신호(IN)의 인에이블 구간을 변화시켜 상기 출력 신호(OUT)를 생성할 수 있다. 상기 입력 신호(IN)가 로우 레벨로 인에이블되는 신호일 때 상기 펄스 폭 조절 회로(220)는 상기 전압 제어신호(DC<1:n>)에 기초하여 상기 입력 신호(IN)로부터 저전압 레벨 구간이 감소되거나 증가된 출력 신호(OUT)를 생성할 수 있다. 상기 입력 신호(IN)가 하이 레벨로 인에이블되는 신호일 때, 상기 펄스 폭 조절 회로(220)는 상기 입력 신호(IN)로부터 고전압 레벨 구간이 감소되거나 증가된 출력 신호(OUT)를 생성할 수 있다. 상기 저전압 레벨 구간 또는 고전압 레벨 구간이 감소되면 상기 출력 신호(OUT)의 펄스 폭은 감소될 수 있다. 상기 저전압 레벨 또는 고전압 레벨 구간이 증가되면 상기 출력 신호(OUT)의 펄스 폭은 증가할 수 있다.
도 3은 본 발명의 실시예에 따른 펄스 폭 조절 회로(300)의 구성을 보여주는 도면이다. 상기 펄스 폭 조절 회로(300)는 도 2에 도시된 펄스 폭 조절 회로(220)로 적용될 수 있다. 도 3에서, 상기 펄스 폭 조절 회로(300)는 제 1 보상 회로(310), 제 1 버퍼(320), 제 2 보상 회로(330) 및 제 2 버퍼(340)를 포함할 수 있다. 상기 제 1 보상 회로(310)는 상기 입력 신호(IN) 및 상기 전압 제어신호(DC<1:n>)를 수신할 수 있다. 상기 제 1 보상 회로(310)는 상기 입력 신호(IN)로부터 제 1 버퍼 제어신호(BUF1)를 생성할 수 있다. 상기 제 1 보상 회로(310)는 상기 전압 제어신호(DC<1:n>)에 기초하여 상기 버퍼 제어신호(BUF1)의 저전압 레벨 및 고전압 레벨 중 하나를 변화시킬 수 있다. 예를 들어, 상기 제 1 보상 회로(310)는 상기 전압 제어신호(DC<1:n>)에 기초하여 상기 버퍼 제어신호(BUF1)의 저전압 레벨을 상승시키거나 감소시킬 수 있다. 상기 제 1 버퍼(320)는 상기 제 1 보상 회로(310) 및 제 2 보상 회로(330) 사이에 연결될 수 있다. 상기 제 1 버퍼(320)는 상기 제 1 보상 회로(310)로부터 출력된 제 1 버퍼 제어신호(BUF1)를 버퍼링하여 보상 신호(INC)를 출력할 수 있다. 상기 제 1 버퍼(320)는 상기 제 1 버퍼 제어신호(BUF1)에 기초하여 증폭 타이밍이 변화될 수 있다. 상기 제 1 버퍼(320)는 상기 보상 신호(INC)를 상기 제 2 보상 회로(330)로 제공할 수 있다.
상기 제 2 보상 회로(330)는 상기 보상 신호(INC) 및 상기 전압 제어신호(DC<1:n>)를 수신할 수 있다. 상기 제 2 보상 회로(320)는 상기 보상 신호(INC)로부터 제 2 버퍼 제어신호(BUF2)를 생성할 수 있다. 상기 제 2 보상 회로(320)는 상기 전압 제어신호(DC<1:n>)에 기초하여 상기 제 2 버퍼 제어신호(BUF2)의 고전압 레벨 및 저전압 레벨 중 하나를 변화시킬 수 있다. 상기 제 2 보상 회로(330)는 상기 제 1 보상 회로(310)가 변화시키는 전압 레벨과 상보적인 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 제 2 보상 회로(330)는 상기 전압 제어신호(DC<1:n>)에 기초하여 상기 제 2 버퍼 제어신호(BUF2)의 고전압 레벨을 상승시키거나 감소시킬 수 있다. 일 실시예에서, 상기 제 1 보상 회로(310)는 상기 제 1 버퍼 제어신호(BUF1)의 고전압 레벨을 변화시키고, 상기 제 2 보상 회로(330)는 상기 제 2 버퍼 제어신호(BUF2)의 저전압 레벨을 변화시키도록 수정될 수 있다. 상기 제 2 버퍼(340)는 상기 제 2 보상 회로(330)로부터 출력된 상기 제 2 버퍼 제어신호(BUF2)를 수신할 수 있다. 상기 제 2 버퍼(340)는 상기 제 2 버퍼 제어신호(BUF2)를 버퍼링하여 상기 출력 신호(OUT)를 출력할 수 있다. 상기 제 2 버퍼(340)는 상기 제 2 버퍼 제어신호(BUF2)에 기초하여 증폭 타이밍이 변화될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 펄스 폭 조절 회로의 구체적인 구성을 보여주는 도면이다. 도 4a 및 도 4b에 도시된 상기 펄스 폭 조절 회로(400a, 400b)는 도 2에 도시된 펄스 폭 조절 회로(220)로 적용될 수 있다. 도 4a에서, 상기 펄스 폭 조절 회로(400a)는 제 1 보상 회로(410a), 제 1 버퍼(420), 제 2 보상 회로(430a) 및 제 2 버퍼(440)를 포함할 수 있다. 상기 제 1 및 제 2 보상 회로(410a, 430a)는 도 3에 도시된 제 1 및 제 2 보상 회로(310, 330)로 각각 적용될 수 있다. 상기 제 1 보상 회로(410a)는 제 1 버퍼 제어 신호(BUF1)의 저전압 레벨을 변화시킬 수 있다. 상기 제 1 보상 회로(410a)는 제 1 풀업 드라이버(411), 제 1 풀다운 드라이버(412) 및 저전압 레벨 상승 회로(413)를 포함할 수 있다. 상기 제 1 풀업 드라이버(412)는 상기 입력 신호(IN)를 수신하고, 상기 입력 신호(IN)에 기초하여 제 1 출력 노드(ON1)를 상기 제 1 전원전압(VDDH)으로 구동할 수 있다. 상기 제 1 풀다운 드라이버(412)는 상기 입력 신호(IN)를 수신하고, 상기 입력 신호(IN)에 기초하여 풀다운 노드(PDN)를 상기 제 2 전원전압(VDDL)으로 구동할 수 있다. 상기 저전압 레벨 상승 회로(413)는 상기 전압 제어신호(DC<1:3>)를 수신하고, 상기 제 1 출력 노드(ON1) 및 상기 풀다운 노드(PDN) 사이에 연결될 수 있다. 상기 저전압 레벨 상승 회로(413)는 상기 전압 제어신호(DC<1:3>)에 기초하여 상기 풀다운 노드(PDN)의 전압 레벨을 상승시키고, 상승된 전압을 상기 제 1 출력 노드(ON1)로 제공할 수 있다. 상기 저전압 레벨 상승 회로(413)는 상기 전압 제어신호(DC<1:3>)에 기초하여 상기 제 1 출력 노드(ON1)가 상기 풀다운 노드(PDN)보다 높은 전압 레벨로 구동될 수 있도록 할 수 있다. 상기 제 1 버퍼 제어신호(BUF1)는 상기 제 1 출력 노드(ON1)로부터 출력될 수 있다.
상기 제 1 버퍼(420)는 상기 제 1 버퍼 제어신호(BUF1)를 수신하여 상기 보상 신호(INC)를 생성할 수 있다. 상기 제 1 버퍼(420)는 상기 제 1 버퍼 제어신호(BUF1)에 기초하여 증폭 타이밍이 변화될 수 있다. 상기 제 1 버퍼(420)는 상기 증폭 타이밍에 따라 상기 보상 신호(INC)의 펄스 폭을 조절할 수 있다. 예를 들어, 상기 제 1 버퍼(420)의 증폭 타이밍이 빨라질 수록 작은 펄스 폭을 갖는 상기 보상 신호(INC)가 생성될 수 있고, 상기 제 1 버퍼(420)의 증폭 타이밍이 늦어질수록 넓은 펄스 폭을 갖는 상기 보상 신호(INC)가 생성될 수 있다. 상기 제 1 버퍼(420)는 상기 보상 신호(INC)를 상기 제 2 보상 회로(430a)로 제공할 수 있다. 상기 제 1 버퍼(420)는 짝수 개의 인버터를 포함할 수 있다. 도 4a에서, 상기 제 1 버퍼(420)는 2개의 인버터를 포함하는 것으로 예시하였다.
상기 제 2 보상 회로(430a)는 제 2 버퍼 제어신호(BUF2)의 고전압 레벨을 변화시킬 수 있다. 제 2 풀업 드라이버(431), 제 2 풀다운 드라이버(432) 및 고전압 레벨 하강 회로(433)를 포함할 수 있다. 상기 제 2 풀업 드라이버(431)는 상기 보상 신호(INC)를 수신하고, 상기 보상 신호(INC)에 기초하여 풀업 노드(PUN)를 상기 제 1 전원전압(VDDH)으로 구동할 수 있다. 상기 제 2 풀다운 드라이버(432)는 상기 보상 신호(INC)를 수신하고, 상기 보상 신호(INC)에 기초하여 제 2 출력 노드(ON2)를 상기 제 2 전원전압(VDDL)으로 구동할 수 있다. 상기 고전압 레벨 하강 회로(433)는 상기 전압 제어신호(DC<1:3>)를 수신하고, 상기 풀업 노드(PUN) 및 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 고전압 레벨 하강 회로(433)는 상기 전압 제어신호(DC<1:3>)에 기초하여 상기 풀업 노드(PUN)의 전압 레벨을 하강시키고, 하강된 전압을 상기 제 2 출력 노드(ON2)로 제공할 수 있다. 상기 고전압 레벨 하강 회로(433)는 상기 전압 제어신호(DC<1:n>)에 기초하여 상기 제 2 출력 노드(ON2)가 상기 풀업 노드(PUN)보다 낮은 전압 레벨로 구동될 수 있도록 할 수 있다. 상기 제 2 버퍼 제어신호(BUF2)는 상기 제 2 출력 노드(ON1)로부터 출력될 수 있다.
상기 제 2 버퍼(440)는 상기 제 2 버퍼 제어신호(BUF2)를 수신하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 2 버퍼(440)는 상기 제 2 버퍼 제어신호(BUF2)에 기초하여 증폭 타이밍이 변화될 수 있다. 상기 제 2 버퍼(440)는 상기 증폭 타이밍에 따라 상기 출력 신호(OUT)의 펄스 폭을 조절할 수 있다. 예를 들어, 상기 제 2 버퍼(440)의 증폭 타이밍이 빨라질 수록 작은 펄스 폭을 갖는 상기 출력 신호(OUT)가 생성될 수 있고, 상기 제 2 버퍼(440)의 증폭 타이밍이 늦어질수록 넓은 펄스 폭을 갖는 상기 출력 신호(OUT)가 생성될 수 있다. 상기 제 2 버퍼(440)는 짝수 개의 인버터를 포함할 수 있고, 상기 제 1 버퍼(420)와 동일한 개수의 인버터를 포함할 수 있다. 도 4a에서, 상기 제 2 버퍼(440)는 2개의 인버터를 포함하는 것으로 예시하였다.
도 4a에서, 상기 제 1 풀업 드라이버(411)는 제 1 트랜지스터(T11)를 포함할 수 있다. 상기 제 1 트랜지스터(T11)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)의 게이트는 상기 입력 신호(IN)를 수신하고, 소스가 상기 제 1 전원전압(VDDH) 단자와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 1 풀다운 드라이버(412)는 제 2 트랜지스터(T12)를 포함할 수 있다. 상기 제 2 트랜지스터(T12)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T12)의 게이트는 상기 입력 신호(IN)를 수신하고, 드레인이 상기 풀다운 노드(PDN)와 연결되며, 소스가 상기 제 2 전원전압(VDDL) 단자와 연결될 수 있다. 상기 저전압 레벨 상승 회로(413)는 상기 제 1 출력 노드(ON1) 및 상기 풀다운 노드(PDN) 사이에 연결되는 복수의 트랜지스터를 포함할 수 있다. 상기 저전압 레벨 상승 회로(413)는 상기 제 1 출력 노드(ON1) 및 상기 풀다운 노드(PDN) 사이에 연결되고, 상기 복수의 트랜지스터와 각각 병렬로 연결되는 복수의 저항 소자를 포함할 수 있다. 예를 들어, 상기 저전압 레벨 상승 회로(413)는 제 3 트랜지스터(T13), 제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)를 포함할 수 있고, 제 1 저항 소자(R1), 제 2 저항 소자(R2) 및 제 3 저항 소자(R3)를 포함할 수 있다. 도 4a에서, 상기 저전압 레벨 상승 회로(413)는 3개의 트랜지스터 및 3개의 저항 소자를 포함하고, 3비트의 전압 제어신호(DC<1:3>)를 수신하는 것으로 예시하였으나, 상기 트랜지스터 및 저항 소자의 개수는 3개보다 적거나 더 많을 수 있다. 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15)는 서로 동일한 타입의 트랜지스터일 수 있고, 예를 들어, P 채널 모스 트랜지스터일 수 있다. 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15)는 서로 동일한 사이즈를 가질 수 있고, 턴온 저항 값이 동일할 수 있다.
상기 제 3 트랜지스터(T13)의 게이트는 할당된 전압 제어신호(DC<1>)를 수신하고, 소스가 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 4 트랜지스터(T14)의 게이트는 할당된 전압 제어신호(DC<2>)를 수신하고, 소스가 상기 제 3 트랜지스터(T13)의 드레인과 연결될 수 있다. 상기 제 5 트랜지스터(T15)의 게이트는 할당된 전압 제어신호(DC<3>)를 수신하고, 소스가 상기 제 4 트랜지스터(T14)의 드레인과 연결되며, 소스가 상기 풀다운 노드(PDN)와 연결될 수 있다. 상기 제 1 저항 소자(R1)의 일 단은 상기 제 1 출력 노드(ON1) 및 상기 제 3 트랜지스터(T13)의 소스와 공통 연결될 수 있고, 타 단은 상기 제 3 트랜지스터(T13)의 드레인 및 상기 제 4 트랜지스터(T14)의 소스와 공통 연결될 수 있다. 상기 제 2 저항 소자(R2)의 일 단은 상기 제 3 트랜지스터(T13)의 드레인 및 상기 제 4 트랜지스터(T14)의 소스와 공통 연결될 수 있고, 타 단은 상기 제 4 트랜지스터(T14의 드레인과 상기 제 5 트랜지스터(T15)의 소스와 공통 연결될 수 있다. 상기 제 3 저항 소자(R3)의 일 단은 상기 제 4 트랜지스터(T14)의 드레인과 상기 제 5 트랜지스터(T15)의 소스와 공통 연결될 수 있고, 타 단은 상기 제 5 트랜지스터(T15)의 드레인과 상기 풀다운 노드(PDN)와 공통 연결될 수 있다.
도 4a에서, 상기 제 2 풀업 드라이버(431)는 제 6 트랜지스터(T21)를 포함할 수 있다. 상기 제 6 트랜지스터(T21)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 6 트랜지스터(T21)의 게이트는 상기 보상 신호(INC)를 수신하고, 소스가 상기 제 1 전원전압(VDDH) 단자와 연결되며, 드레인이 상기 풀업 노드(PUN)와 연결될 수 있다. 상기 제 2 풀다운 드라이버(432)는 제 7 트랜지스터(T22)를 포함할 수 있다. 상기 제 7 트랜지스터(T22)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 7 트랜지스터(T22)의 게이트는 상기 보상 신호(INC)를 수신하고, 드레인이 상기 제 2 출력 노드(ON2)와 연결되며, 소스가 상기 제 2 전원전압(VDDL) 단자와 연결될 수 있다. 상기 고전압 레벨 하강 회로(433)는 상기 풀업 노드(PUN) 및 상기 제 2 출력 노드(ON2) 사이에 연결되는 복수의 트랜지스터를 포함할 수 있다. 상기 고전압 레벨 하강 회로(433)는 상기 풀업 노드(PUN) 및 상기 제 2 출력 노드(ON2) 사이에 연결되고, 상기 복수의 트랜지스터와 각각 병렬로 연결되는 복수의 저항 소자를 포함할 수 있다. 예를 들어, 상기 고전압 레벨 하강 회로(433)는 제 8 트랜지스터(T23), 제 9 트랜지스터(T24) 및 제 10 트랜지스터(T25)를 포함할 수 있고, 제 4 저항 소자(R4), 제 5 저항 소자(R5) 및 제 6 저항 소자(R6)를 포함할 수 있다. 상기 제 8 내지 제 10 트랜지스터(T23, T24, T25)는 서로 동일한 타입의 트랜지스터일 수 있고, 예를 들어, N 채널 모스 트랜지스터일 수 있다. 상기 제 8 내지 제 10 트랜지스터(T23, T24, T25)는 서로 동일한 사이즈를 가질 수 있고, 턴온 저항 값이 동일할 수 있다. 상기 고전압 레벨 하강 회로(433)가 포함하는 트랜지스터 및 저항 소자의 개수는 상기 저전압 레벨 상승 회로(413)가 포함하는 트랜지스터 및 저항 소자의 개수와 동일할 수 있다.
상기 제 8 트랜지스터(T23)의 게이트는 할당된 전압 제어신호의 상보 신호(DC<1>B)를 수신하고, 드레인이 상기 풀업 노드(PUN)와 연결될 수 있다. 상기 제 9 트랜지스터(T24)의 게이트는 할당된 전압 제어신호의 상보 신호(DC<2>B)를 수신하고, 드레인이 상기 제 8 트랜지스터(T23)의 소스와 연결될 수 있다. 상기 제 10 트랜지스터(T25)의 게이트는 할당된 전압 제어신호(DC<3>B)의 상보 신호를 수신하고, 드레인이 상기 제 9 트랜지스터(T24)의 소스와 연결되며, 소스가 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 4 저항 소자(R4)의 일 단은 상기 풀업 노드(PUN) 및 상기 제 8 트랜지스터(T23) 드레인과 공통 연결될 수 있고, 타 단은 상기 제 8 트랜지스터(T23)의 소스 및 상기 제 9 트랜지스터(T24)의 드레인과 공통 연결될 수 있다. 상기 제 5 저항 소자(R5)의 일 단은 상기 제 8 트랜지스터(T23)의 소스와 상기 제 9 트랜지스터(T24)의 드레인과 공통 연결될 수 있고, 타 단은 상기 제 9 트랜지스터(T24)의 소스와 상기 제 10 트랜지스터(T25)의 드레인과 공통 연결될 수 있다. 상기 제 6 저항 소자(R6)의 일 단은 상기 제 9 트랜지스터(T24)의 소스와 상기 제 10 트랜지스터(T25)의 드레인과 공통 연결될 수 있고, 타 단은 상기 제 10 트랜지스터(T25)의 소스와 상기 제 2 출력 노드(ON2)와 공통 연결될 수 있다.
본 발명의 실시예에서, 상기 제 1 내지 제 6 저항 소자(R1, R2, R3, R4, R5, R6)의 저항 값은 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15), 제 8 내지 제 10 트랜지스터(T23, T24, T25)의 턴온 저항 값보다 작을 수 있다. 상기 제 1 내지 제 3 저항 소자(R1, R2, R3)는 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15)가 턴오프되었을 때 상기 제 1 출력 노드(ON1)로부터 상기 풀다운 노드(PDN)까지의 전류 경로를 바이패스시킬 수 있다. 상기 제 4 내지 제 6 저항 소자(R4, R5, R6)는 상기 제 8 내지 제 10 트랜지스터(T23, T24, T25)가 턴오프되었을 때 상기 풀업 노드(PUN)로부터 상기 제 2 출력 노드(ON2)까지의 전류 경로를 바이패스시킬 수 있다. 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15)는 P 채널 모스 트랜지스터이므로, 상기 전압 제어신호(DC<1:3>)에 기초하여 턴온되었을 때 상기 풀다운 노드(PDN)의 전압 레벨로부터 문턱 전압만큼 상승된 전압을 상기 제 1 출력 노드(ON1)로 제공할 수 있다. 예를 들어, 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15)가 모두 턴오프되었을 때, 상기 풀다운 노드(PDN)의 전압과 실질적으로 동일한 전압이 상기 제 1 출력 노드(ON1)로 제공될 수 있고, 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15)가 모두 턴온되었을 때, 상기 풀다운 노드(PDN)의 전압 레벨로부터 제 3 내지 제 5 트랜지스터(T13, T14, T15)의 문턱 전압만큼 상승된 전압이 상기 제 1 출력 노드(ON1)로 제공될 수 있다. 상기 제 8 내지 제 10 트랜지스터(T23, T24, T25)는 N 채널 모스 트랜지스터이므로, 상기 전압 제어신호(DC<1:3>)에 기초하여 턴온되었을 때 상기 풀업 노드(PUN)의 전압 레벨로부터 문턱 전압만큼 하강된 전압을 상기 제 2 출력 노드(ON2)로 제공할 수 있다. 예를 들어, 상기 제 8 내지 제 10 트랜지스터(T23, T24, T25)가 모두 턴오프되었을 때, 상기 풀업 노드(PUN)의 전압과 실질적으로 동일한 전압이 상기 제 2 출력 노드(ON2)로 제공될 수 있고, 상기 제 8 내지 제 10 트랜지스터(T23, T24, T25)가 모두 턴온되었을 때, 상기 풀업 노드(PUN)의 전압 레벨로부터 제 8 내지 제 10 트랜지스터(T23, T24, T25)의 문턱 전압만큼 하강된 전압이 상기 제 2 출력 노드(ON2)로 제공될 수 있다.
도 4b는 제 1 보상 회로(410b)가 상기 제 1 버퍼 제어신호(BUF1)의 고전압 레벨을 변화시키고, 상기 제 2 보상 회로(430b)가 상기 제 2 버퍼 제어신호(BUF2)의 저전압 레벨을 변화시키도록 수정된 펄스 폭 조절 회로(400b)의 실시예를 보여준다. 상기 제 1 및 제 2 보상 회로(410b, 430b)는 도 4a의 제 1 및 제 2 보상 회로와 비교할 때 입력 신호와 출력 신호의 차이가 있을 뿐 실질적으로 동일한 구성을 가질 수 있다. 상기 제 1 보상 회로(410b)는 도 4a의 제 2 보상 회로(430a)와 동일한 구성요소를 갖고 동일한 방식으로 동작할 수 있다. 상기 제 2 보상 회로(430b)는 도 4a에 도시된 제 1 보상 회로(410a)와 동일한 구성요소를 갖고 동일한 방식으로 동작할 수 있다. 세부적인 구성요소의 중복되는 설명은 생략하기로 한다.
도 5a 및 5b는 본 발명의 실시예에 따른 펄스 폭 조절 회로(500)의 구체적인 구성을 보여주는 도면이다. 도 5a 및 5b에 도시된 상기 펄스 폭 조절 회로(500)는 도 2에 도시된 펄스 폭 조절 회로(220)로 적용될 수 있다. 도 5a에 도시된 펄스 폭 조절 회로(500)는 제 1 보상 회로(510a), 제 1 버퍼(520), 제 2 보상 회로(530a) 및 제 2 버퍼(540)를 포함할 수 있다. 상기 제 1 보상 회로(510a)는 상기 입력 신호(IN)를 수신하여 제 1 버퍼 제어신호(BUF1)를 생성하고, 상기 제 1 버퍼(520)는 상기 제 1 버퍼 제어신호(BUF1)에 기초하여 보상 신호(INC)를 생성할 수 있다. 상기 제 2 보상 회로(530a)는 상기 보상 신호(INC)에 기초하여 제 2 버퍼 제어신호(BUF2)를 생성하고, 상기 제 2 버퍼(540)는 상기 제 2 버퍼 제어신호(BUF2)에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 보상 회로(510a)는 상기 제 1 버퍼 제어신호(BUF1)의 저전압 레벨을 변화시킬 수 있다. 상기 제 1 보상 회로(510a)는 제 1 풀업 드라이버(511), 제 1 풀다운 드라이버(512) 및 저전압 레벨 상승 회로(513)를 포함할 수 있다. 상기 제 2 보상 회로(530a)는 상기 제 2 버퍼 제어 신호(BUF2)의 고전압 레벨을 변화시킬 수 있다. 제 2 풀업 드라이버(531), 제 2 풀다운 드라이버(532) 및 고전압 레벨 하강 회로(533)를 포함할 수 있다. 상기 펄스 폭 조절 회로(500)는 저전압 레벨 상승 회로(513) 및 고전압 레벨 하강 회로(533)의 구성을 제외하고는 도 4a에 도시된 펄스 폭 조절 회로(400a)와 동일한 구성을 가질 수 있다. 동일한 구성요소에 대한 중복되는 설명은 하지 않기로 한다.
상기 저전압 레벨 상승 회로(513)는 상기 제 1 출력 노드(ON1) 및 풀다운 노드(PDN) 사이에 연결되고, 상기 전압 제어신호(DC<1:3>)에 기초하여 턴온되는 복수의 트랜지스터를 포함할 수 있다. 상기 저전압 레벨 상승 회로(513)는 상기 제 1 출력 노드(ON1) 및 상기 풀다운 노드(PDN) 사이에 연결되고, 상기 복수의 트랜지스터와 각각 병렬로 연결되는 또 다른 복수의 트랜지스터를 포함할 수 있다. 상기 또 다른 복수의 트랜지스터는 상기 전압 제어신호의 상보 신호(DC<1:3>B)에 기초하여 각각 턴온될 수 있다. 상기 저전압 레벨 상승 회로(513)는 제 1 트랜지스터(T31), 제 2 트랜지스터(T32), 제 3 트랜지스터(T33), 제 4 트랜지스터(T34), 제 5 트랜지스터(T35) 및 제 6 트랜지스터(T36)를 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터(T31, T32, T33)는 서로 동일한 타입의 트랜지스터일 수 있다. 상기 제 4 내지 제 6 트랜지스터(T34, T35, T36)는 서로 동일한 타입의 트랜지스터일 수 있고, 상기 제 1 내지 제 3 트랜지스터(T31, T32, T33)와 다른 타입의 트랜지스터일 수 있다. 예를 들어, 상기 제 1 내지 제 3 트랜지스터(T31, T32, T33)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 4 내지 제 6 트랜지스터(T34, T35, T36)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T31)의 게이트는 할당된 전압 제어신호(DC<1>)를 수신하고, 소스가 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 트랜지스터(T32)의 게이트는 할당된 전압 제어신호(DC<2>)를 수신하고, 소스가 상기 제 1 트랜지스터(T31)의 드레인과 연결될 수 있다. 상기 제 3 트랜지스터(T33)의 게이트는 할당된 전압 제어신호(DC<3>)를 수신하고, 소스가 상기 제 2 트랜지스터(T32)의 드레인과 연결되며, 소스가 상기 풀다운 노드(PDN)와 연결될 수 있다. 상기 제 4 트랜지스터(T34)의 게이트는 할당된 전압 제어신호의 상보 신호(DC<1>B)를 수신하고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 제 1 트랜지스터(T31)의 드레인과 연결될 수 있다. 상기 제 5 트랜지스터(T35)의 게이트는 할당된 전압 제어신호의 상보 신호(DC<2>B)를 수신하고, 드레인이 상기 제 4 트랜지스터(T34)의 소스와 연결되며, 소스가 상기 제 2 트랜지스터(T32)의 드레인과 연결될 수 있다. 상기 제 6 트랜지스터(T36)의 게이트는 할당된 전압 제어신호의 상보 신호(DC<3>B)를 수신하고, 드레인이 상기 제 5 트랜지스터(T35)의 소스와 연결되며, 소스가 상기 풀업 노드(PUN)와 연결될 수 있다. 상기 제 1 내지 제 3 트랜지스터(T31, T32, T33)는 P 채널 모스 트랜지스터이므로, 턴온되었을 때 상기 풀다운 노드(PDN)의 전압 레벨을 문턱 전압만큼 상승시켜 상기 제 1 출력 노드(ON1)로 제공할 수 있다. 반면, 상기 제 4 내지 제 6 트랜지스터(T34, T35, T36)는 N 채널 모스 트랜지스터이므로, 턴온되었을 때 상기 풀다운 노드(PDN)의 전압 레벨을 실질적으로 상승시키지 않고 상기 제 1 출력 노드(ON1)로 제공할 수 있다.
상기 고전압 레벨 하강 회로(533)는 풀업 노드(PUN) 및 제 2 출력 노드(ON2) 사이에 연결되고, 상기 전압 제어신호(DC<1:3>)에 기초하여 턴온되는 복수의 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터는 상기 전압 제어신호의 상보 신호(DC<1:3>B)에 기초하여 각각 턴온될 수 있다. 상기 고전압 레벨 상승 회로는 상기 풀업 노드(PUN) 및 상기 제 2 출력 노드(ON2) 사이에 연결되고, 상기 복수의 트랜지스터와 각각 병렬로 연결되는 또 다른 복수의 트랜지스터를 포함할 수 있다. 상기 또 다른 복수의 트랜지스터는 상기 전압 제어신호(DC<1:3>)에 기초하여 각각 턴온될 수 있다. 상기 고전압 레벨 하강 회로(530a)는 제 7 트랜지스터(T41), 제 8 트랜지스터(T42), 제 9 트랜지스터(T43), 제 10 트랜지스터(T44), 제 11 트랜지스터(T45) 및 제 12 트랜지스터(T46)를 포함할 수 있다. 상기 제 7 내지 제 9 트랜지스터(T41, T42, T43)는 서로 동일한 타입의 트랜지스터일 수 있다. 상기 제 10 내지 제 12 트랜지스터(T44, T45, T46)는 서로 동일한 타입의 트랜지스터일 수 있고, 상기 제 7 내지 제 9 트랜지스터(T41, T42, T43)와 다른 타입의 트랜지스터일 수 있다. 예를 들어, 상기 제 7 내지 제 9 트랜지스터(T41, T42, T43)는 N 채널 모스 트랜지스터일 수 있고, 상기 제 10 내지 제 12 트랜지스터(T44, T45, T46)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 7 트랜지스터(T41)의 게이트는 할당된 전압 제어신호의 상보 신호(DC<1>B)를 수신하고, 드레인이 상기 풀업 노드(PUN)와 연결될 수 있다. 상기 제 8 트랜지스터(T42)의 게이트는 할당된 전압 제어신호의 상보 신호(DC<2>B)를 수신하고, 드레인이 상기 제 1 트랜지스터(T41)의 소스와 연결될 수 있다. 상기 제 9 트랜지스터(T43)의 게이트는 할당된 전압 제어신호의 상보 신호(DC<3>B)를 수신하고, 드레인이 상기 제 8 트랜지스터(T42)의 소스와 연결되며, 소스가 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 10 트랜지스터(T44)의 게이트는 할당된 전압 제어신호(DC<1>)를 수신하고, 소스가 상기 풀업 노드(PUN)와 연결되며, 드레인이 상기 제 7 트랜지스터(T41)의 소스와 연결될 수 있다. 상기 제 11 트랜지스터(T45)의 게이트는 할당된 전압 제어신호(DC<2>)를 수신하고, 소스가 상기 제 10 트랜지스터(T44)의 드레인과 연결되며, 드레인이 상기 제 8 트랜지스터(T42)의 소스와 연결될 수 있다. 상기 제 12 트랜지스터(T46)의 게이트는 할당된 전압 제어신호(DC<3>)를 수신하고, 소스가 상기 제 11 트랜지스터(T45)의 드레인과 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 7 내지 제 9 트랜지스터(T41, T42, T43)는 N 채널 모스 트랜지스터이므로, 턴온되었을 때 상기 풀업 노드(PUN)의 전압 레벨을 상기 제 7 내지 제 9 트랜지스터(T41, T42, T43)의 문턱 전압만큼 하강시켜 상기 제 2 출력 노드(ON2)로 제공할 수 있다. 반면, 상기 제 10 내지 제 12 트랜지스터(T44, T45, T46)는 P 채널 모스 트랜지스터이므로, 턴온되었을 때 상기 풀업 노드(PUN)의 전압 레벨을 실질적으로 하강시키지 않고 상기 제 2 출력 노드(ON2)로 제공할 수 있다.
도 5b는 제 1 보상 회로(510b)가 상기 제 1 버퍼 제어신호(BUF1)의 고전압 레벨을 변화시키고, 상기 제 2 보상 회로(430b)가 상기 제 2 버퍼 제어신호(BUF2)의 저전압 레벨을 변화시키도록 수정된 펄스 폭 조절 회로(400b)의 실시예를 보여준다. 상기 제 1 및 제 2 보상 회로(510b, 530b)는 도 5a의 제 1 및 제 2 보상 회로(410a, 430a)와 비교할 때 입력 신호와 출력 신호의 차이가 있을 뿐 실질적으로 동일한 구성을 가질 수 있다. 상기 제 1 보상 회로(510b)는 도 5a의 제 2 보상 회로(530a)와 동일한 구성요소를 갖고 동일한 방식으로 동작할 수 있다. 상기 제 2 보상 회로(530b)는 도 5a에 도시된 제 1 보상 회로(510a)와 동일한 구성요소를 갖고 동일한 방식으로 동작할 수 있다. 세부적인 구성요소의 중복되는 설명은 생략하기로 한다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 펄스 폭 조절 회로의 동작을 보여주는 도면이다. 도 1 내지 도 6b 참조하여 본 발명의 실시예에 따른 펄스 폭 보상 회로(110, 200) 및 반도체 장치(1)의 동작을 설명하면 다음과 같다. 도 5의 펄스 폭 조절 회로(500)는 도 4a의 펄스 폭 조절 회로(400a)와 동일한 동작을 수행하므로, 도 4a의 펄스 폭 조절 회로(400a)에 대해 대표적으로 설명하기로 한다. 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨 근처일 때, 상기 전압 제어회로(210)는 전압 제어신호(DC<1>)가 로직 로우 레벨을 갖고, 나머지 전압 제어신호(DC<2:3>)는 로직 하이 레벨을 갖도록 상기 전압 제어신호(DC<1:3>)를 생성할 수 있다. 상기 저전압 레벨 상승 회로(413)의 제 3 트랜지스터(T13)는 턴온될 수 있고, 제 4 및 제 5 트랜지스터(T14, T15)는 턴오프될 수 있다. 따라서, 상기 저전압 레벨 상승 회로(413)는 상기 풀다운 노드(PDN)의 전압 레벨을 상기 제 3 트랜지스터(T13)의 문턱 전압만큼 상승시키고, 상승된 전압을 상기 제 1 출력 노드(ON1)로 제공할 수 있다. 따라서, 상기 제 1 버퍼 제어신호(BUF1)는 도 6a의 A에 대응하는 파형을 가질 수 있다. 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨보다 더 높을 때, 상기 전압 제어회로(210)는 상기 전압 제어신호(DC<1:3>)가 모두 로직 하이 레벨을 갖도록 상기 전압 제어신호(DC<1:3>)를 생성할 수 있다. 상기 저전압 레벨 상승 회로(413)의 제 3 내지 제 5 트랜지스터(T13, T14, T15)는 모두 턴오프될 수 있고, 상기 저전압 레벨 상승 회로(413)는 상기 풀다운 노드(PDN)의 전압 레벨을 실질적으로 변화시키지 않고, 상기 풀다운 노드(PDN)의 전압 레벨과 실질적으로 동일한 전압을 상기 제 1 출력 노드(ON1)로 제공할 수 있다. 따라서, 상기 제 1 버퍼 제어신호(BUF1)는 도 6a의 B에 대응하는 파형을 가질 수 있다. 상기 제 1 전원전압(VVDDH)의 레벨이 타겟 레벨보다 낮을 때, 상기 전압 제어회로(DC<1:2>)는 상기 전압 제어신호가 로직 로우 레벨을 갖고, 전압 제어신호(DC<3>)를 로직 하이 레벨을 갖도록 상기 전압 제어신호(DC<1:3>)를 생성할 수 있다. 상기 저전압 레벨 상승 회로(413)의 제 3 및 제 4 트랜지스터(T13, T14)는 턴온될 수 있고, 제 5 트랜지스터(T15)는 턴오프될 수 있다. 따라서, 상기 저전압 레벨 상승 회로(413)는 상기 풀다운 노드(PDN)의 전압 레벨을 상기 제 3 및 제 4 트랜지스터(T13, T14)의 문턱 전압만큼 상승시키고, 상승된 전압을 상기 제 1 출력 노드(ON1)로 제공할 수 있다. 따라서, 상기 제 1 버퍼 제어신호(BUF1)는 도 6a의 C에 대응하는 파형을 가질 수 있다. 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨보다 더욱 낮을 때, 상기 전압 제어회로(210)는 상기 전압 제어신호(DC<1:3>)가 모두 로직 로우 레벨을 갖도록 상기 전압 제어신호(DC<1:3>)를 생성할 수 있다. 상기 저전압 레벨 상승 회로(413)의 제 3 내지 제 5 트랜지스터(T13, T14, T15)는 모두 턴온될 수 있다. 따라서, 상기 저전압 레벨 상승 회로(413)는 상기 풀다운 노드(PDN)의 전압 레벨을 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15)의 문턱 전압만큼 상승시키고, 상승된 전압을 상기 제 1 출력 노드(ON1)로 제공할 수 있다. 따라서, 상기 제 1 버퍼 제어신호(BUF1) 도 6a의 D에 대응하는 파형을 가질 수 있다. 서로 다른 파형을 갖는 상기 제 1 버퍼 제어신호(BUF1)는 상기 제 1 버퍼(420)의 동작 시점을 변화시켜 상기 제 1 버퍼(420)로부터 출력되는 보상 신호(INC)는 서로 다른 펄스 폭을 가질 수 있다. 예를 들어, B는 A보다 작은 펄스 폭을 가질 수 있고, C는 A보다 넓은 펄스 폭을 가지며, D는 C보다 넓은 펄스 폭을 가질 수 있다.
상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨 근처일 때, 상기 전압 제어회로(210)는 전압 제어신호(DC<1>)가 로직 로우 레벨을 갖고, 나머지 전압 제어신호(DC<2:3>)는 로직 하이 레벨을 갖도록 상기 전압 제어신호(DC<1:3>)를 생성할 수 있다. 상기 고전압 레벨 하강 회로(433)의 제 8 트랜지스터(T23)는 턴온될 수 있고, 제 9 및 제 10 트랜지스터(T24, T25)는 턴오프될 수 있다. 따라서, 상기 고전압 레벨 하강 회로(433)는 상기 풀업 노드(PUN)의 전압 레벨을 상기 제 8 트랜지스터(T23)의 문턱 전압만큼 하강시키고, 하강된 전압을 상기 제 2 출력 노드(ON2)로 제공할 수 있다. 따라서, 상기 제 2 버퍼 제어신호(BUF2)는 도 6b의 A'에 대응하는 파형을 가질 수 있다. 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨보다 더 높을 때, 상기 전압 제어회로(210)는 상기 전압 제어신호(DC<1:3>)가 모두 로직 하이 레벨을 갖도록 상기 전압 제어신호(DC<1:3>)를 생성할 수 있다. 상기 고전압 레벨 하강 회로(433)의 제 8 내지 제 10 트랜지스터(T23, T24, T25)는 모두 턴오프될 수 있고, 상기 고전압 레벨 하강 회로(433)는 상기 풀업 노드(PUN)의 전압 레벨을 실질적으로 변화시키지 않고, 상기 풀업 노드(PUN)의 전압 레벨과 실질적으로 동일한 전압을 상기 제 2 출력 노드(ON2)로 제공할 수 있다. 따라서, 상기 제 2 버퍼 제어신호(BUF2)는 도 6b의 B'에 대응하는 파형을 가질 수 있다. 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨보다 낮을 때, 상기 전압 제어회로(210)는 상기 전압 제어신호(DC<1:2>)가 로직 로우 레벨을 갖고, 나머지 전압 제어신호(DC<1:3>)를 로직 하이 레벨을 갖도록 상기 전압 제어신호(DC<1:3>)생성할 수 있다. 상기 고전압 레벨 하강 회로(433)의 제 8 및 제 9 트랜지스터(T23, T24)는 턴온될 수 있고, 제 10 트랜지스터(T25)는 턴오프될 수 있다. 따라서, 상기 고전압 레벨 하강 회로(433)는 상기 풀업 노드(PDN)의 전압 레벨을 상기 제 8 및 제 9 트랜지스터(T23, T24)의 문턱 전압만큼 하강시키고, 하강된 전압을 상기 제 2 출력 노드(ON2)로 제공할 수 있다. 따라서, 상기 제 2 버퍼 제어신호(BUF2)는 도 6b의 C'에 대응하는 파형을 가질 수 있다. 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨보다 더욱 낮을 때, 상기 전압 제어회로(210)는 상기 전압 제어신호(DC<1:3>)가 모두 로직 로우 레벨을 갖도록 상기 전압 제어신호(DC<1:3>)를 생성할 수 있다. 상기 고전압 레벨 하강 회로(433)의 제 8 내지 제 10 트랜지스터(T23, T24, T25)는 모두 턴온될 수 있다. 따라서, 상기 고전압 레벨 하강 회로(433)는 상기 풀업 노드(PDN)의 전압 레벨을 상기 제 8 내지 제 10 트랜지스터(T23, T24, T25)의 문턱 전압만큼 하강시키고, 하강된 전압을 상기 제 2 출력 노드(ON2)로 제공할 수 있다. 따라서, 상기 제 2 버퍼 제어신호(BUF2)는 도 6b의 D'에 대응하는 파형을 가질 수 있다. 서로 다른 파형을 갖는 상기 제 2 버퍼 제어신호(BUF2)는 상기 제 2 버퍼(440)의 동작 시점을 변화시켜 상기 제 2 버퍼(440)로부터 출력되는 출력 신호(OUT)는 서로 다른 펄스 폭을 가질 수 있다. 예를 들어, B'는 A'보다 작은 펄스 폭을 가질 수 있고, C'는 A'보다 넓은 펄스 폭을 가지며, D'는 C'보다 넓은 펄스 폭을 가질 수 있다. 상기 내부 회로(120)는 상기 펄스 폭 보상 회로(110, 200)로부터 상기 제 1 전원전압(VDDH)의 레벨 변화에 따라 변화되는 펄스 폭을 갖는 출력 신호(OUT)를 수신하므로, 상기 제 1 전원전압(VDDH)의 레벨 변화에 무관하게 일정한 성능을 발휘할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치(7)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 장치(7)는 펄스 폭 보상 회로(710), 오버 드라이버(720), 노멀 드라이버(730) 및 센스앰프(740)를 포함할 수 있다. 상기 오버 드라이버(720), 상기 노멀 드라이버(730) 및 상기 센스앰프(740)는 도 1에 도시된 상기 내부 회로(120)로 적용될 수 있다. 상기 펄스 폭 보상 회로(710)는 오버 드라이브 신호(OVD)를 수신하고, 상기 제 1 전원전압(VDDH)의 레벨에 따라 변화되는 펄스 폭을 갖는 보상 오버 드라이브 신호(OVDC)를 생성할 수 있다. 상기 오버 드라이버(720)는 상기 제 1 전원전압(VDDH)을 수신하여 동작할 수 있다. 상기 오버 드라이버(720)는 상기 보상 오버 드라이브 신호(OVDC)가 인에이블되었을 때 상기 제 1 전원전압(VDDH)을 상기 센스앰프(740)의 제 1 전원 단자(RTO)로 공급할 수 있다. 상기 오버 드라이버(720)는 상기 센스앰프(740)가 빠르게 동작할 수 있도록 상기 센스앰프(740)의 제 1 전원 단자(RTO)를 오버 드라이빙시킬 수 있다. 상기 노멀 드라이버(730)는 제 1 제어신호(SAP) 및 제 2 제어신호(SAN)를 수신할 수 있다. 상기 노멀 드라이버(730)는 고전압(VH)과 저전압(VL) 사이에서 동작할 수 있다. 상기 고전압(VH)은 예를 들어, 상기 제 1 전원전압(VDDH)보다 낮은 레벨을 가질 수 있고, 상기 저전압(VL)보다 높은 레벨을 가질 수 있다. 상기 저전압(VL)은 예를 들어, 접지전압일 수 있다. 상기 노멀 드라이버(730)는 상기 제 1 제어신호(SAP)가 인에이블되었을 때 상기 고전압(VH)을 상기 센스앰프(740)의 제 1 전원 단자(RTO)로 공급하고, 상기 제 2 제어신호(SAN)가 인에이블되었을 때 상기 저전압(VL)을 상기 센스앰프(740)의 제 2 전원 단자(SB)로 공급할 수 있다. 상기 센스앰프(740)는 상기 제 1 전원 단자(RTO) 및 제 2 전원 단자(SB)를 통해 상기 오버 드라이버(720) 및 상기 노멀 드라이버(730)로부터 전압을 공급받아 증폭 동작을 수행할 수 있다. 앞서 설명한 바와 같이, 상기 오버 드라이버(720)는 상기 오버 드라이브 신호(OVD)가 인에이블되었을 때 상기 센스앰프(740)의 제 1 전원 단자(RTO)로 상기 고전압(VH)보다 높은 레벨을 갖는 제 1 전원전압(VDDH)을 공급하여 오버 드라이빙 동작을 수행할 수 있다. 이 때, 상기 제 1 전원전압(VDDH)의 레벨이 변동되는 경우, 오버 드라이빙 동작이 정상적으로 수행되지 않을 수 있다. 예를 들어, 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨보다 높은 경우 과도한 오버 드라이빙 동작이 수행될 수 있고, 상기 제 1 전원전압(VDDH)의 레벨이 타겟 레벨보다 낮은 경우 부족한 오버 드라이빙 동작이 수행될 수 있다. 상기 펄스 폭 보상 회로(710)는 상기 제 1 전원전압(VDDH)의 레벨 변화에 따라 펄스 폭이 변화되는 상기 보상 오버 드라이브 신호(OVDC)를 생성하여, 상기 오버 드라이버(720)가 상기 제 1 전원전압(VDDH)의 레벨 변화에 무관하게 일정한 성능의 오버 드라이빙 동작을 수행할 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (21)
- 제 1 전원전압의 레벨을 감지하여 전압 제어신호를 생성하는 전압 제어회로;
입력 신호에 기초하여 제 1 버퍼 제어신호를 생성하고, 상기 전압 제어신호에 기초하여 상기 제 1 버퍼 제어신호의 저전압 레벨 및 고전압 레벨 중 어느 하나를 변화시키는 제 1 보상 회로;
상기 제 1 버퍼 제어신호에 기초하여 보상 신호를 생성하는 제 1 버퍼;
상기 보상 신호에 기초하여 제 2 버퍼 제어신호를 생성하고, 상기 전압 제어신호에 기초하여 상기 제 2 버퍼 제어신호의 저전압 레벨 및 고전압 레벨 중 제 1 보상 회로가 변화시키는 전압 레벨과 상보적인 전압 레벨을 변화시키는 제 2 보상 회로; 및
상기 제 2 버퍼 제어신호에 기초하여 출력 신호를 생성하는 제 2 버퍼를 포함하는 펄스 폭 보상 회로. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 보상 회로는 상기 입력 신호에 기초하여 제 1 출력 노드를 상기 제 1 전원전압의 레벨로 풀업 구동하는 제 1 풀업 드라이버;
상기 입력 신호에 기초하여 풀다운 노드를 제 2 전원전압 레벨로 풀다운 구동하는 제 1 풀다운 드라이버; 및
상기 전압 제어신호에 기초하여 상기 풀다운 노드의 전압 레벨을 상승시켜 상기 제 1 출력 노드로 제공하는 저 전압 레벨 상승 회로를 포함하고,
상기 제 1 출력 노드로부터 상기 제 1 버퍼 제어신호가 출력되는 펄스 폭 보상 회로. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 제 2 보상 회로는 상기 보상 신호에 기초하여 풀업 노드를 상기 제 1 전원전압 레벨로 풀업 구동하는 제 2 풀업 드라이버;
상기 전압 제어신호에 기초하여 상기 풀업 노드의 전압 레벨을 하강시켜 제 2 출력 노드로 제공하는 고전압 레벨 하강 회로; 및
상기 보상 신호에 기초하여 상기 제 2 출력 노드를 상기 제 2 전원전압으로 풀다운 구동하는 제 2 풀다운 드라이버를 포함하고,
상기 제 2 출력 노드로부터 상기 제 2 버퍼 제어신호가 출력되는 펄스 폭 보상 회로. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 보상 회로는 상기 입력 신호에 기초하여 풀업 노드를 제 1 전원전압 레벨로 풀업 구동하는 제 1 풀업 드라이버;
상기 전압 제어신호에 기초하여 상기 풀업 노드의 전압 레벨을 하강시켜 제 1 출력 노드로 제공하는 고 전압 레벨 하강 회로; 및
상기 입력 신호에 기초하여 상기 제 1 출력 노드를 제 2 전원전압으로 풀다운 구동하는 제 1 풀다운 드라이버를 포함하고,
상기 제 1 출력 노드로부터 상기 제 1 버퍼 제어신호가 출력되는 펄스 폭 보상 회로. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 2 보상 회로는 상기 보상 신호에 기초하여 제 2 출력 노드를 상기 제 1 전원전압의 레벨로 풀업 구동하는 제 2 풀업 드라이버;
상기 보상 신호에 기초하여 풀다운 노드를 상기 제 2 전원전압 레벨로 풀다운 구동하는 제 2 풀다운 드라이버; 및
상기 전압 제어신호에 기초하여 상기 풀다운 노드의 전압 레벨을 상승시켜 상기 제 2 출력 노드로 제공하는 저전압 레벨 상승 회로를 포함하고,
상기 제 2 출력 노드로부터 상기 제 2 버퍼 제어신호가 출력되는 펄스 폭 보상 회로. - 제 1 전원전압의 전압 레벨을 감지하여 전압 제어신호를 생성하는 전압 제어 회로; 및
상기 전압 제어신호에 기초하여 입력 신호의 펄스 폭을 변화시켜 출력 신호를 생성하는 펄스 폭 조절 회로; 및
상기 출력 신호에 기초하여 동작 전압을 공급하는 내부 회로를 포함하고,
상기 펄스 폭 조절 회로는, 상기 입력 신호에 기초하여 제 1 버퍼 제어신호를 생성하고, 상기 전압 제어신호에 기초하여 제 1 버퍼 제어신호의 저전압 레벨 및 고전압 레벨 중 어느 하나를 변화시키는 제 1 보상 회로;
상기 제 1 버퍼 제어신호에 기초하여 보상 신호를 생성하는 제 1 버퍼;
상기 보상 신호에 기초하여 제 2 버퍼 제어신호를 생성하고, 상기 전압 제어신호에 기초하여 상기 제 2 버퍼 제어신호의 저전압 레벨 및 고전압 레벨 중 제 1 보상 회로가 변화시키는 전압 레벨과 상보적인 전압 레벨을 변화시키는 제 2 보상 회로; 및
상기 제 2 버퍼 제어신호에 기초하여 상기 출력 신호를 생성하는 제 2 버퍼를 포함하는 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 1 보상 회로는 상기 입력 신호에 기초하여 제 1 출력 노드를 상기 제 1 전원전압의 레벨로 풀업 구동하는 제 1 풀업 드라이버;
상기 입력 신호에 기초하여 풀다운 노드를 제 2 전원전압 레벨로 풀다운 구동하는 제 1 풀다운 드라이버; 및
상기 전압 제어신호에 기초하여 상기 풀다운 노드의 전압 레벨을 상승시켜 상기 제 1 출력 노드로 제공하는 저전압 레벨 상승 회로를 포함하고,
상기 제 1 출력 노드로부터 상기 제 1 버퍼 제어신호가 출력되는 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 저전압 레벨 상승 회로는 상기 제 1 출력 노드 및 상기 풀다운 노드 사이에 연결되고, 할당된 전압 제어신호에 기초하여 각각 턴온되는 복수의 트랜지스터; 및
상기 제 1 출력 노드 및 상기 풀다운 노드 사이에서 상기 복수의 트랜지스터와 각각 병렬로 연결되는 복수의 저항 소자를 포함하는 반도체 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 저전압 레벨 상승 회로는 상기 제 1 출력 노드 및 상기 풀다운 노드 사이에 연결되고, 할당된 전압 제어신호에 기초하여 각각 턴온되는 제 1 복수의 트랜지스터; 및
상기 제 1 출력 노드 및 상기 풀다운 노드 사이에서 상기 제 1 복수의 트랜지스터와 각각 병렬로 연결되고, 상기 할당된 전압 제어신호의 상보 신호에 기초하여 턴온되는 제 2 복수의 트랜지스터를 포함하는 반도체 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 제 2 보상 회로는 상기 보상 신호에 기초하여 풀업 노드를 제 1 전원전압 레벨로 풀업 구동하는 제 2 풀업 드라이버;
상기 전압 제어신호에 기초하여 상기 풀업 노드의 전압 레벨을 하강시켜 제 2 출력 노드로 제공하는 고전압 레벨 하강 회로; 및
상기 보상 신호에 기초하여 상기 제 2 출력 노드를 상기 제 2 전원전압으로 풀다운 구동하는 제 2 풀다운 드라이버를 포함하고,
상기 제 2 출력 노드로부터 상기 제 2 버퍼 제어신호가 출력되는 반도체 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 고전압 레벨 하강 회로는 상기 풀업 노드 및 상기 제 2 출력 노드 사이에 연결되고, 할당된 전압 제어신호에 기초하여 각각 턴온되는 복수의 트랜지스터; 및
상기 풀업 노드 및 상기 제 2 출력 노드 사이에서 상기 복수의 트랜지스터와 각각 병렬로 연결되는 복수의 저항 소자를 포함하는 반도체 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 고전압 레벨 하강 회로는 상기 풀업 노드 및 상기 제 2 출력 노드 사이에 연결되고, 할당된 전압 제어신호의 상보 신호에 기초하여 각각 턴온되는 제 1 복수의 트랜지스터; 및
상기 풀업 노드 및 상기 제 2 출력 노드 사이에서 상기 제 1 복수의 트랜지스터와 각각 병렬로 연결되고, 상기 할당된 전압 제어신호에 기초하여 턴온되는 제 2 복수의 트랜지스터를 포함하는 반도체 장치. - 제 1 전원전압의 전압 레벨을 감지하여 전압 제어신호를 생성하는 전압 제어 회로;
입력 신호를 수신하여 제 1 버퍼 제어신호를 생성하고, 상기 전압 제어신호에 기초하여 상기 제 1 버퍼 제어신호의 인에이블 구간을 변화시키는 제 1 보상 회로;
상기 제 1 버퍼 제어신호에 기초하여 보상 신호를 생성하는 제 1 버퍼;
상기 보상 신호를 수신하여 제 2 버퍼 제어신호를 생성하고, 상기 전압 제어신호에 기초하여 상기 제 2 버퍼 제어신호의 인에이블 구간을 변화시키는 제 2 보상 회로; 및
상기 제 2 버퍼 제어신호에 기초하여 출력 신호를 생성하는 제 2 버퍼를 포함하는 펄스 폭 보상 회로. - 삭제
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