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KR102533579B1 - 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치 - Google Patents

잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치 Download PDF

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KR102533579B1
KR102533579B1 KR1020210090754A KR20210090754A KR102533579B1 KR 102533579 B1 KR102533579 B1 KR 102533579B1 KR 1020210090754 A KR1020210090754 A KR 1020210090754A KR 20210090754 A KR20210090754 A KR 20210090754A KR 102533579 B1 KR102533579 B1 KR 102533579B1
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KR
South Korea
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voltage
comparator
res
integrator
residual
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장영찬
정호용
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금오공과대학교 산학협력단
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Abstract

본 발명은 NS SAR ADC의 비교기 전압 이득 보정 장치에 관한 것으로, 스마트 디바이스에 주로 사용되는 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 비교기 전압 이득을 NTF가 안정되는 범위 내에 들어오도록 보정하기 위한 것이다.
이를 위하여 본 발명은 기설정된 값의 CDAC 제어 코드 또는 n차 적분기에서 이득 보정할 적분기 전하 공유 이후 입력되는 CDAC 반전 코드에 따라 아날로그 전압을 출력하는 CDAC; CDAC의 출력으로 잔류전압을 생성하고 CDAC와 잔류 전압 샘플 커패시터를 전하 공유하여 잔류전압을 샘플하며 잔류 전압 샘플 커패시터와 1차 적분 커패시터, 2차 적분 커패시터를 전하 공유하여 1차 적분 전압 및 2차 적분 전압을 각각 생성한 뒤 잔류 전압과 반대인 반전 잔류 전압을 생성하는 n차 적분기; n차 적분기에서 생성되는 잔류 전압과 반전 잔류 전압을 입력으로 순차 제공받고 1차 적분 전압과 2차 적분 전압을 1차 적분기 입력과 2차 적분기 입력으로 각각 제공받아 비교하여 출력을 변화시키는 (n+1)-path 비교기; 및 (n+1)-path 비교기에 4비트의 비교기 전압 이득 보정 코드를 순차적으로 조절하여 제공하면서 (n+1)-path 비교기의 출력을 체크하여 비교기의 출력이 변하는 시점의 4비트의 비교기 전압 이득 보정 코드 값으로 (n+1)-path 비교기의 전압 이득을 보정하는 이득 제어부;를 포함한다.

Description

잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치{Apparatus for correcting voltage gain of a comparator for noise shaping SAR ADC}
본 발명은 잡음 변형 축차근사형 아날로그-디지털 변환기(Noise Shaping Successive Approximation Register Analog-Digital Converter; 이하 'NS SAR ADC'라 약칭하기로 함)의 비교기 전압 이득 보정장치에 관한 것으로, 보다 상세하게는 스마트 디바이스에 주로 사용되는 센서인 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 NTF(noise transform function)를 특정 값으로 유지시키거나 항상 안정적으로 유지시킬 수 있게 하는 NS SAR ADC의 비교기 전압 이득 보정장치에 관한 것이다.
최근 일상생활에서 사용되는 다양한 시스템들이 디지털 전자기기들로 구현되면서 자연에 존재하는 많은 아날로그 신호를 디지털 시스템으로 공급하기 위해 디지털 신호로 변환하는 아날로그-디지털 변환기(Analog-to-Digital Converter; 이하 'ADC'라 약칭하기로 함)가 요구되고 있다.
이러한 ADC는 수십 kHz 샘플 비, 고해상도 영역의 경우 델타-시그마(delta-sigma) 구조가 사용되고, 수십 kHz부터 수십 MHz의 샘플 비 영역의 경우 축차근사형(SAR) 구조가 사용되고 있다.
그러나 델타-시그마 구조는 증폭기를 이용해 적분기를 만들기 때문에 정적 전력 소모가 증가하는 단점이 있고, 축차근사형 구조는 커패시터 부정합 및 비교기의 분해능으로 인해 해상도 증가에 한계가 있어, 이들의 단점을 보완하기 위해 높은 전력 효율과 고해상도를 가지는 잡음 변형 축차근사형(NS SAR) 구조가 주로 사용되고 있다. 이러한 잡음 변형 축차근사형 구조는 오버 샘플링(over sampling) 기법과 잡음 형성(noise shaping) 기법을 이용하여 양자화 잡음(quantization noise)에 강점을 가진다.
최근에는 스마트 자동차가 개발되면서 자동차의 동력 기관이 내연 기관에서 전기 모터로 변화되고, 자동차 내부는 다양한 종류의 주요 센서를 기반으로 하여 각종 스마트 디바이스에 의해 제어되고 있으며, 이러한 스마트 자동차에서 검출되는 주요 센서 신호인 온도, 압력, 로드 셀 등의 아날로그 데이터는 멀티플렉서를 거쳐 선택되고 필터 및 ADC를 거치면서 디지털 데이터로 변환되어 차량 내 스마트 디바이스에 전달되고, 스마트 디바이스는 이러한 디지털 데이터를 분석하여 운전자에게 정보를 제공하게 된다.
그런데 스마트 자동차에서 사용되는 온도, 압력, 로드 셀과 같은 주요 센서는 속도 사양보다는 정확도가 중요하다. 따라서 스마트 자동차의 센서 시스템의 경우 NS SAR ADC의 구조가 많이 사용되고 있다.
그러나 종래의 NS SAR ADC의 경우는 PVT(process, voltage, temperature)에 따라 영향을 받아 비교기의 전압 이득이 변화될 우려가 있었으며, 이에 의해서 NS SAR ADC의 NTF(noise transform function)가 항상 안정적인 값을 유지하지 못하는 단점이 있다.
따라서 기존 NS SAR ADC의 NTF를 특정 값으로 유지시키거나 또는 PVT의 영향으로 NTF가 변화되는 경우 이를 항상 안정적인 값으로 유지시킬 수 있는 보정장치의 필요성이 요구되고 있었다.
KR 10-2170658 B1 2020.10.27 공고 KR 10-1746063 B1 2017.09.04 공고
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 본 발명이 해결하고자 하는 기술적 과제는, 스마트 디바이스에 주로 사용되는 센서인 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 3-PATH 비교기의 전압 이득을 디지털 코드를 이용하여 보정할 수 있도록 함으로써 NS SAR ADC의 NTF를 특정 값으로 유지시키거나 항상 안정적으로 유지시킬 필요가 있는 경우에 유용하게 사용할 수 있게 하는 NS SAR ADC의 비교기 전압 이득 보정 장치를 제공하고자 하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시 형태는, 기설정된 값의 CDAC 제어 코드(CP,CM) 또는 상기 CDAC 제어 코드와 반대되는 CDAC 반전 코드(CP',CM')에 따른 아날로그 전압을 출력하는 CDAC; CDAC의 출력으로 잔류 전압(VRES, -VRES) 및 반전 잔류 전압(-VRES, VRES)을 생성하고, CDAC와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES) 및 반전 잔류 전압(-VRES, VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 1차 적분 커패시터(CINT1), 1차 적분 커패시터(CINT1)와 2차 적분 커패시터(CINT2), ..., n-1차 적분 커패시터(CINTn-1)와 n차 적분 커패시터(CINTn)를 전하 공유하여 1차 적분 전압, 2차 적분 전압,..., n차 적분 전압(여기서, n은 1,2,...N차 잡음 변형임)을 생성하는 n차 적분기; 잔류 전압(VRES, -VRES)과 반전 잔류 전압(-VRES, VRES)을 입력(INP,INM)으로 순차 제공받고 1차 적분 전압과 2차 적분 전압,..., n차 적분 전압을 각각 1차 적분기 입력(INTP1,INTM1)과 2차 적분기 입력(INTP2,INTM2), ..., n차 적분기 입력(INTPn,INTMn)으로 각각 제공받아 비교하여 출력(comp_out)을 변화시키는 (n+1)-path 비교기; 및 (n+1)-path 비교기에 전압 이득 보정 코드를 순차적으로 조절하여 제공하면서 (n+1)-path 비교기의 출력(comp_out)이 변하는 시점의 전압 이득 보정 코드값으로 (n+1)-path 비교기의 전압 이득을 보정하는 이득 제어부를 포함하는, 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치이다.
본 발명에 의하면, 스마트 디바이스에 주로 사용되는 센서인 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 NTF(noise transform function)의 3-path 비교기의 전압 이득을 디지털 코드를 이용하여 보정할 수 있도록 함으로써 NS SAR ADC의 NTF를 특정 값으로 유지시키거나 항상 안정적으로 유지시킬 필요가 있는 경우에 유용하게 사용할 수 있게 한다.
도 1은 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치를 예시한 블록도이다.
도 2는 본 발명이 적용되는 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 흐름을 설명하기 위하여 예시한 참고도이다.
도 3 (a)와 (b)는 3-path 비교기를 구성하는 전치 증폭기와 감지 증폭기의 상세 회로도이다.
도 4 (a)와 (b)는 1차 적분기를 위한 비교기 전압이득(A)의 변화에 따른 FFT 시뮬레이션 결과 그래프이다.
도 5 (a)와 (b)는 2차 적분기를 위한 비교기 전압이득(B)의 변화에 따른 FFT 시뮬레이션 결과 그래프이다.
도 6은 비교기 전압이득을 1:A:16으로 고정한 상태에서 A에 대한 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 ENOB 시뮬레이션 결과 그래프이다.
도 7은 비교기 전압이득을 1:B:16으로 고정한 상태에서 B에 대한 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 ENOB 시뮬레이션 결과 그래프이다.
도 8 (a) 내지 (d)는 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서 이루어지는 1차 적분기 출력을 위한 비교기의 4배수(x4) 전압 이득 보정 동작 순서도이다.
도 9 (a) 내지 (b)는 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서 이루어지는 2차 적분기 출력을 위한 비교기의 16배수(x16) 전압 이득 보정 동작 순서도이다.
도 10 (a)와 (b)는 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서의 1차 적분기 출력을 위한 비교기 전압 이득 보정 범위, 및 2차 적분기 출력을 위한 비교기 전압 이득 보정 범위를 예시한 그래프이다.
이하, 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치의 구성과 동작 및 그에 의한 작용 효과를 첨부 도면을 참조하여 상세히 설명한다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정 해석되지 아니하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시 예에 불과할 뿐이므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치를 예시한 블록도로서, 본 발명은 CDAC(11A,11B), n차 적분기(12), (n+1)-path 비교기(13), 및 이득 제어부(14)를 포함하여 구성될 수 있으며, 도 1에는 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치를 예시하고 있다.
이러한 본 발명의 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 1차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치, 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치, 또는 n차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치 등으로 각각 구현될 수 있다. 예를 들어 1차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 n차 적분기가 1차 적분기로, (n+1)-path 비교기가 2-path 비교기로 대체되어 구현될 수 있으며, 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 n차 적분기가 2차 적분기로, (n+1)-path 비교기가 3-path 비교기로 대체되어 구현될 수 있으며, 3차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 n차 적분기가 3차 적분기로, (n+1)-path 비교기가 4-path 비교기로 대체되어 구현될 수 있다. 이와 동일한 원리를 이용하여 n차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 n차 적분기, (n+1)-path 비교기로 구현될 수 있다.
이하의 본 발명의 상세한 설명에서는 도 1에 예시된 바와 같이 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치를 예를 들어 설명하기로 한다.
CDAC(11A,11B)는 커패시터 디지털-아날로그 변환기(이하, 'CDAC' 라 약칭하기로 함)로서 비교기가 미세전압을 비교하는 상황에서 비교기의 전압 이득 보정을 진행할 수 있도록, CDAC의 출력으로 생성되는 잔류전압과 유사한 전압(예를 들면 20mV)을 생성하기 위해 기설정된 값(프로그램에 의해 설정되거나 초기 설계시에 주어지는 값일 수 있음)으로 입력되는 CDAC 제어 코드(CP,CM), 또는 1차 적분 전압(VRES/41)이 생성된 이후 CDAC 제어 코드(CP,CM)의 반대 전압값으로 입력되는 CDAC 반전 코드(CP',CM')에 따라 CDAC의 커패시터 하판에 공급되는 전압을 제어하여 아날로그 형태의 CDAC의 커패시터 상판 전압을 출력한다. 본 발명에서 주어지는 CDAC 제어 코드(CP)는 positive CDAC의 하판 전압을 제어하기 위한 코드로서 예를 들면 CP[9:0] = 2b(binary)'1000001111', CDAC 제어 코드(CM)는 negative CDAC의 하판 전압을 제어하기 위한 코드로서 예를 들면 CM[9:0] = 2b'0111110000' 일 수 있다.
n차 적분기(12)는 2차 적분기로서, 1차 적분기, 즉 1차 적분기 출력을 위한 비교기의 4배수 전압 이득 보정을 위해, CDAC 제어 코드(CP,CM)에 의해 동작하는 CDAC(11A,11B)의 출력으로 잔류전압(VRES, -VRES)을 생성하고 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 이득 보정할 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압(VRES/41, -VRES/41)을 생성한 뒤 CDAC 반전 코드(CP',CM')에 의해 동작하는 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성한다.
또한 이러한 n차 적분기(12)는 1차 적분기 출력을 위한 비교기의 4배수 전압 이득 보정을 위해, CDAC 제어 코드(CP,CM)에 의해 동작하는 CDAC(11A,11B)의 출력으로 잔류전압(VRES, -VRES)을 생성하고 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 이득 보정할 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압(VRES/41, -VRES/41)을 생성하고, 1차 적분 커패시터(CINT1)와 이득 보정할 2차 적분 커패시터(CINT2)를 전하 공유하여 2차 적분 전압(VRES/42, -VRES/42)을 생성한 뒤 CDAC 반전 코드(CP',CM')에 의해 동작하는 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성한다. 여기서 1차 적분 커패시터(CINT1)는 1차 적분기를 위한 비교기 전압 이득(A)를 갖는 커패시터이고, 2차 적분 커패시터(CINT2)는 2차 적분기를 위한 비교기 전압 이득(B)를 갖는 커패시터이다.
(n+1)-path 비교기(13)는 3-path 비교기로서, n차 적분기(12)에서 생성되는 잔류 전압(VRES, -VRES)과 반전 잔류 전압(-VRES, VRES)을 입력(INP,INM)으로 순차 제공받고 1차 적분 전압(VRES/41, -VRES/41)과 2차 적분 전압(VRES/42, -VRES/42)을 1차 적분기 입력(INTP1,INTM1)과 2차 적분기 입력(INTP2,INTM2)으로 각각 제공받아 비교하여 입력(INP,INM)이 1차 적분 전압(VRES/41, -VRES/41)의 41배, 즉 4배가 되거나 또는 2차 적분 전압(VRES/42, -VRES/42)의 42배, 즉 16배가 되는 경우 출력(comp_out)을 예를 들면 '0'에서 '1'로 변화시킨다.
이득 제어부(14)는 (n+1)-path 비교기(13)에 4비트의 비교기 전압 이득 보정 코드를 순차적으로 조절하여 제공하면서 (n+1)-path 비교기(13)의 출력(comp_out)을 체크하여 비교기의 출력이 변하는 시점인, 비교기의 입력(INP,INM)이 1차 적분 전압(VRES/41, -VRES/41)의 4배가 되는 시점, 또는 2차 적분 전압(VRES/42, -VRES/42)의 16배가 되는 시점의 4비트의 비교기 전압 이득 보정 코드 값을 저장하여, 1차 적분기를 위한 비교기 전압 이득(A) 및 2차 적분기를 위한 비교기 전압 이득(B)이 NTF가 안정되는 범위 내에 들어오게 되는, 위에서 저장된 4비트의 비교기 전압 이득 보정 코드 값으로 (n+1)-path 비교기(13)의 전압 이득을 보정한다.
도 2는 본 발명이 적용되는 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 일반적인 구성 및 그 흐름을 설명하기 위하여 예시한 참고도로서, 본 발명이 적용되는 일반적인 형태의 2차 잡음 변형 축차근사형 아날로그-디지털 변환기는 1차 적분기, 2차 적분기, 3-path 비교기, 및 SAR 로직부를 포함하여 구성될 수 있으며, 1차 적분기의 출력(
Figure 112021079863347-pat00001
)과 2차 적분기의 출력(
Figure 112021079863347-pat00002
)은 3-path 비교기의 전압이득에 의해 증폭되어 출력된다.
수학식 1은 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 최종 출력(
Figure 112021079863347-pat00003
)에 관련된 식을 나타낸 것으로서, 분모의 비교기 전압 이득 값이 Pole을 결정한다. 이때 비교기 전압 이득 값이 1차는 4, 2차는 16을 가지게 되면 Pole이 제거되어 항상 안정적인 하이패스 필터가 구현된다.
수학식 2는 1차 적분기의 출력(
Figure 112021079863347-pat00004
) 및 2차 적분기의 출력(
Figure 112021079863347-pat00005
)을 수학식 1에 대입한 것이며, NTF는 수학식 3이다.
(수학식 1)
Figure 112021079863347-pat00006
(수학식 2)
Figure 112021079863347-pat00007
(수학식 3)
Figure 112021079863347-pat00008
여기서,
Figure 112021079863347-pat00009
는 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 최종 출력,
Figure 112021079863347-pat00010
는 입력신호,
Figure 112021079863347-pat00011
는 1차 적분기의 출력 ,
Figure 112021079863347-pat00012
는 2차 적분기의 출력,
Figure 112021079863347-pat00013
는 양자화 잡음이고, 1차 적분기의 출력(
Figure 112021079863347-pat00014
)은
Figure 112021079863347-pat00015
이고,
2차 적분기의 출력(
Figure 112021079863347-pat00016
)은
Figure 112021079863347-pat00017
이다.
도 3은 3-path 비교기를 구성하는 전치 증폭기와 감지 증폭기의 상세 회로도로서, (a)는 전치 증폭기(pre-amplifier)의 상세 회로도이고, (b)는 감지 증폭기(sense-amplifier)의 상세 회로도이다.
전치 증폭기는 디지털-아날로그 변환기의 출력 전압, 1차 적분기의 출력, 그리고 2차 적분기의 출력을 입력 신호로 가진다. 비교기의 전압 이득 값은 MOSFET의 트랜스컨덕턴스(gm) 비율로 결정한다.
(수학식 4)
Figure 112021079863347-pat00018
수학식 4는 gm 계산에 이용되는 수식이다. 여기서
Figure 112021079863347-pat00019
값은 제조공정에 의해 결정되는 양이고,
Figure 112021079863347-pat00020
드레인 전류이며,
Figure 112021079863347-pat00021
값은 소자 설계에 의해 결정되는 양으로서 트랜지스터의 외형 비를 나타내며 조절가능하다. 이러한 gm 값은 W, L, ID 에 의해서 결정되며 목표하는 비율인 '4'를 얻기 위해서 제곱의 크기만큼 W 또는 ID의 값을 증가시키거나 두 가지 값을 모두 증가시켜야 한다. 적당한 크기의 MOSFET의 크기를 고려하여 도 3 (a)와 같이 두 가지 값을 모두 변경하여 비율을 만든다. 실제로는 이상적인 비율로 비교기 전압 이득 값이 나타나지 않기 때문에 4비트의 디지털 코드로 비교기 전압 이득을 보정한다.
감지 증폭기는 전치 증폭기의 출력을 받아서 비교 동작을 수행한다.
수학식 5는 비교기 전압 이득 비율이 1:A:B일 때의 NTF이다. 여기서 A는 1차 적분기 출력을 위한 비교기 전압 이득 값이고 B는 2차 적분기 출력을 위한 비교기 전압 이득 값이다. 안정적인 NTF를 위해서는 분모의
Figure 112021079863347-pat00022
계수는 ‘
Figure 112021079863347-pat00023
’보다 작아야 되며 수학식 6은 안정적인 NTF를 위한
Figure 112021079863347-pat00024
계수의 범위이다.
(수학식 5)
Figure 112021079863347-pat00025
(수학식 6)
Figure 112021079863347-pat00026
안정적인 NTF를 위한 분모의
Figure 112021079863347-pat00027
계수는 '0'보다 커야 되며 수학식 7은 안정적인 NTF를 위한
Figure 112021079863347-pat00028
계수의 범위이다.
(수학식 7)
Figure 112021079863347-pat00029
(수학식 8)
Figure 112021079863347-pat00030
(수학식 9)
Figure 112021079863347-pat00031
수학식 6과 수학식 7을 연산하면 B는 수학식 8과 같은 범위로 나타난다. A가 클수록 안정도의 마진에 대한 B의 크기가 작아진다. A가 '4'일 때 B의 중심 값인 '16'이 안정도에 대한 마진이 크다. 수학식 9는 B가 '16'일 때 수학식 6에 의해서 A의 범위를 계산한 것이며 수학식 7과 수학식 9의 중심 값인 '4'가 안정도에 대한 마진이 크다.
도 4 (a)와 (b)는 1차 적분기를 위한 비교기 전압이득(A)의 변화에 따른 FFT 시뮬레이션 결과 그래프이다. (a)는 1차 적분기 출력을 위한 비교기 전압 이득(A)이 '1'일 때의 결과 그래프로서, 잡음 측의 shape가 불안정한 모습이 나타난다. (b)는 1차 적분기 출력을 위한 비교기 전압 이득(A)이 '8'일때의 결과 그래프로서, 적분된 출력 전압이 비교기의 전압 이득을 거치게 되면서 최하위 비트의 전압보다 큰 값을 가져 harmonic distortion이 발생하여 특성이 낮게 나타난다.
도 5 (a)와 (b)는 2차 적분기를 위한 비교기 전압이득(B)의 변화에 따른 FFT 시뮬레이션 결과 그래프이다. (a)는 2차 적분기 출력을 위한 비교기 전압 이득(B)이 '1'일 때의 결과 그래프로서 잡음 측의 shape가 크게 줄어든 모습을 볼 수 있다. (b)는 2차 적분기 출력을 위한 비교기 전압 이득(B)이 '32'일 때의 결과 그래프로서, A의 경우와 동일하게 적분된 출력 전압이 비교기의 전압 이득을 거치게 되면서 최하위 비트의 전압보다 큰 값을 가지게 되면서 harmonic distortion이 발생하여 특성이 낮게 나타난다.
도 6은 비교기 전압이득을 1:A:16으로 고정한 상태에서 1차 적분기 출력을 위한 비교기 전압 이득(A)에 대한 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 ENOB(Effective Number Of Bits) 시뮬레이션 결과 그래프이고, 도 7은 비교기 전압이득을 1:B:16으로 고정한 상태에서 2차 적분기 출력을 위한 비교기 전압 이득(B)에 대한 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 ENOB 시뮬레이션 결과 그래프이다. 결과적으로 A가 '41'일 때와 B가 '42'이 될 때 시뮬레이션 결과에 의하면 안정 상태의 마진이 크며 NTF에서 pole의 지점이 없어지며 안정 상태가 되어 기울기가 가장 shape한 이상적인 high pass filter가 된다.
이러한 1:4:16의 비교기 전압 이득 비율을 안정적으로 유지하기 위해서 커패시터 디지털-아날로그의 출력을 이용하는 보정회로가 구성된다.
도 8은 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서 이루어지는 1차 적분기 출력을 위한 비교기의 4배수(x4) 전압 이득 보정 동작 순서도로서, (a)는 잔류전압 생성동작, (b)는 잔류전압 샘플동작, (c)는 4배수(x4) 이득을 보정할 적분기 전하 공유동작, 및 (d)는 반대 잔류전압 생성 후 보정동작을 예시하고 있다.
도 8 (a)는 잔류전압 생성 단계를 예시하는 도면으로서, 비교기가 미세 전압을 비교하는 상황에서 전압 이득 보정을 진행하도록 하기 위해서, 커패시터 디지털-아날로그 변환기의 출력 전압이 예를 들면 약 20mV의 전압이 생성될 수 있도록 커패시터 디지털-아날로그 변환기의 커패시터 하판 전압 제어를 위한 10비트 CDAC 제어 코드(CP,CM)를 CP[9:0]은 2b(binary)'1000001111', CM[9:0]은 2b'0111110000'로 공급하는 단계이다. 도 8 (b)는 잔류전압 샘플단계를 예시하는 도면으로서, CDAC 제어 코드(CP,CM)에 의해서 생성된 잔류 전압을 CRES에 전하 공유를 통해서 샘플하는 단계이다. 이 전압을 VRES라고 한다. 도 8 (c)는 4배수(x4) 이득 보정할 적분기 전하 공유 단계를 예시하는 도면으로서, 샘플된 전압 VRES를 보정할 비교기 전압 이득(A)을 가지는 적분 커패시터(CINT1)에 전하 공유하는 단계이다. 이때 전압은 VRES/4이 된다. 도 8 (d)는 반대 잔류전압 생성 후 보정단계로서, 커패시터 디지털-아날로그 변환기의 전압을 리셋하고 반대 전압을 생성해 준다. 이때 제공되는 10비트 CDAC 반전 코드(CP',CM')는 CDAC 제어 코드(CP,CM)의 반대 전압 값으로서 CP'[9:0]은 2b'0111110000', CM'[9:0]은 2b'1000001111'을 공급하는 단계이다. 이때 생성된 반대 극성의 잔류 전압을 CRES에 전하 공유해서 샘플하고 -VRES 전압을 생성하고 비교기 입력으로 공급한다. 보정을 진행하지 않은 비교기 입력은 동일한 전압인 VCM으로 공급해 준다. 이때 비교기의 입력이 비교 직전의 경계선에 위치한다. 4비트의 비교기 전압 이득 보정 코드를 조절하여 비교기가 변하는 지점을 값으로 비교기 전압 이득을 보정한다.
도 9는 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서 이루어지는 2차 적분기 출력을 위한 비교기의 16배수(x16) 전압 이득 보정 동작 순서도로서, (a)는 16배수(x16) 이득 보정할 적분기 전하 공유동작, (b)는 반대 잔류전압 생성 후 보정동작을 예시하고 있다. 여기서 잔류전압 생성동작과 잔류전압 샘플동작은 각각 도 8의 (a) 및 (b)와 동일하게 진행한다.
도 9 (a)는 샘플된 전압 VRES를 보정할 비교기 전압 이득을 가지는 1차 적분 커패시터와 2차 적분 커패시터인 CINT1, CINT2에 전하를 공유한다. 이때 전압은 VRES/16이 된다. 도 9 (b)는 x4에서 동작과 동일하게 디지털-아날로그 변환기의 전압을 리셋하고 반대 전압을 생성해 준다. 이때 비교기의 입력이 비교 직전의 경계선에 위치한다. 4비트의 비교기 전압 이득 보정 코드를 조절하여 비교기가 변하는 지점을 값으로 비교기 전압 이득을 보정한다.
도 10 (a)와 (b)는 각각 1차 적분기 출력을 위한 비교기 전압 이득(A)의 보정 범위와 2차 적분기 출력을 위한 비교기 전압 이득(B)의 보정 범위이다. 1차 적분기 출력을 위한 비교기 전압 이득(A)의 보정 비율 범위는 2-5.75이고 2차 적분기 출력을 위한 비교기 전압 이득(B)의 보정 비율 범위는 8-23이다. 1차 적분기 출력을 위한 비교기 전압 이득(A) 보정 코드는 2b'1011, 2차 적분기 출력을 위한 비교기 전압 이득(B) 보정 코드는 2b'1010 이다.
이상의 본 발명에 의하면, 스마트 디바이스에 주로 사용되는 센서인 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 NTF를 항상 안정적으로 유지시킬 수 있도록 4비트 디지털 코드를 이용하여 3-path 비교기의 전압 이득을 보정할 수 있게 된다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 아래에 기재된 특허 청구 범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.
11A,11B : CDAC 12 : n차 적분기
13 : (n+1)-path 비교기 14 : 이득 제어부

Claims (9)

  1. 기설정된 값의 CDAC 제어 코드(CP,CM) 또는 상기 CDAC 제어 코드와 반대되는 CDAC 반전 코드(CP',CM')에 따른 아날로그 전압을 출력하는 CDAC(11A,11B);
    상기 CDAC(11A,11B)의 출력으로 잔류 전압(VRES, -VRES) 및 반전 잔류 전압(-VRES, VRES)을 생성하고, 상기 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES) 및 반전 잔류 전압(-VRES, VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 1차 적분 커패시터(CINT1), 1차 적분 커패시터(CINT1)와 2차 적분 커패시터(CINT2), ..., n-1차 적분 커패시터(CINTn-1)와 n차 적분 커패시터(CINTn)를 전하 공유하여 1차 적분 전압, 2차 적분 전압,..., n차 적분 전압(여기서, n은 1,2,...N차 잡음 변형임)을 생성하는 n차 적분기(12);
    상기 잔류 전압(VRES, -VRES)과 반전 잔류 전압(-VRES, VRES)을 입력(INP,INM)으로 순차 제공받고 1차 적분 전압과 2차 적분 전압,..., n차 적분 전압을 각각 1차 적분기 입력(INTP1,INTM1)과 2차 적분기 입력(INTP2,INTM2), ..., n차 적분기 입력(INTPn,INTMn)으로 각각 제공받아 비교하여 출력(comp_out)을 변화시키는 (n+1)-path 비교기(13); 및
    상기 (n+1)-path 비교기(13)에 전압 이득 보정 코드를 순차적으로 조절하여 제공하면서 (n+1)-path 비교기(13)의 출력(comp_out)이 변하는 시점의 전압 이득 보정 코드값으로 (n+1)-path 비교기(13)의 전압 이득을 보정하는 이득 제어부(14);를 포함하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
  2. 제1항에 있어서,
    상기 CDAC(11A,11B)에 입력되는 CDAC 반전 코드(CP',CM')는 n차 적분기에서 이득 보정할 적분기 전하 공유 이후 상기 CDAC 제어 코드(CP,CM)와 반대되는 전압값으로 입력되는 값인 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
  3. 제1항에 있어서, 상기 CDAC(11A,11B)는,
    상기 (n+1)-path 비교기(13)가 미세전압을 비교하는 상황에서 비교기의 전압 이득 보정을 진행할 수 있도록 하기 위해 커패시터 디지털-아날로그 변환기(CDAC)의 출력으로 생성되는 잔류 전압과 유사한 전압 값의 CDAC 제어 코드(CP,CM), 또는 n차 적분기에서 1차 적분 전압 또는 2차 적분 전압 또는 n차 적분 전압이 생성된 이후 CDAC 제어 코드(CP,CM)에 반대되는 전압값으로 입력되는 CDAC 반전 코드(CP',CM')에 따라 CDAC의 커패시터 하판에 공급되는 전압을 제어하여 잔류 전압을 생성하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
  4. 제1항에 있어서, 상기 n차 적분기(12)는,
    상기 CDAC(11A,11B)의 출력으로 잔류전압(VRES,-VRES)을 생성하고 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압을 생성한 뒤 상기 잔류 전압(VRES,-VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성하고, 1차 적분 커패시터(CINT1)와 2차 적분 커패시터(CINT2)를 전하 공유하여 2차 적분 전압을 생성한 뒤 상기 잔류 전압(VRES, -VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성하는 것으로 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
  5. 제4항에 있어서, 상기 n차 적분기(12)는,
    잔류 전압 샘플 커패시터(CRES)와 1차 적분기를 위한 비교기 전압 이득(A)를 갖는 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압을 생성하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
  6. 제4항에 있어서, 상기 n차 적분기(12)는,
    잔류 전압 샘플 커패시터(CRES)와 1차 적분기를 위한 비교기 전압 이득(A)를 갖는 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압을 생성하고, 2차 적분기를 위한 비교기 전압 이득(B)을 갖는 2차 적분 커패시터(CINT2)를 전하 공유하여 2차 적분 전압을 생성하며 n차 적분기를 위한 비교기 전압 이득(C)을 갖는 n차 적분 커패시터(CINTn)를 전하 공유하여 n차 적분 전압을 생성하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
  7. 제4항에 있어서, 상기 n차 적분기(12)는,
    1차 적분 전압 또는 2차 적분 전압 또는 n차 적분 전압이 생성된 이후 CDAC 제어 코드(CP,CM)에 반대되는 전압 값으로 입력되는 CDAC 반전 코드(CP',CM')에 의해 동작하는 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
  8. 제1항에 있어서, 상기 (n+1)-path 비교기(13)는,
    입력(INP,INM)이 1차 적분 전압의 41배가 되거나 또는 2차 적분 전압의 42배가 되거나 n차 적분 전압의 4n배가 되는 경우 출력(comp_out)을 변화시키는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
  9. 제1항에 있어서, 상기 이득 제어부(14)는,
    상기 (n+1)-path 비교기(13)의 출력(comp_out)이 변하는 시점인 비교기의 입력(INP,INM)이 1차 적분 전압의 41배가 되는 시점, 2차 적분 전압의 42배가 되는 시점, 및 n차 적분 전압의 4n배가 되는 시점의 4비트의 비교기 전압 이득 보정 코드 값을 저장하여, 1차 적분기를 위한 비교기 전압 이득(A), 2차 적분기를 위한 비교기 전압 이득(B), 및 n차 적분기를 위한 비교기 전압 이득(C)이 NTF(noise transform function)가 안정되는 범위 내에 들어오게 되는 상기 저장된 4비트의 비교기 전압 이득 보정 코드값으로 (n+1)-path 비교기(13)의 전압 이득을 보정하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.
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