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KR102438782B1 - 표시장치와 이의 제조방법 - Google Patents

표시장치와 이의 제조방법 Download PDF

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KR102438782B1
KR102438782B1 KR1020150166483A KR20150166483A KR102438782B1 KR 102438782 B1 KR102438782 B1 KR 102438782B1 KR 1020150166483 A KR1020150166483 A KR 1020150166483A KR 20150166483 A KR20150166483 A KR 20150166483A KR 102438782 B1 KR102438782 B1 KR 102438782B1
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display area
signal lines
compensation capacitor
display panel
compensation
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KR1020150166483A
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신병욱
심재호
석정엽
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엘지디스플레이 주식회사
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Abstract

본 발명은 이형 표시패널의 신호라인에 필연적으로 존재하는 기생 성분(예: 기생 커패시턴스)이 상이하게 형성되는 문제를 방지 및 개선하는 것이다. 이를 위해, 신호라인들은 표시영역 내에 위치하고 배선의 길이가 다른 영역을 갖고, 보상 커패시터는 신호라인들 중 적어도 하나에 연결된다.

Description

표시장치와 이의 제조방법{Display Device and Method of Manufacturing the same}
본 발명은 표시장치와 이의 제조방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치에는 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 및 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
표시장치는 소형, 중형 또는 대형으로 구현된다. 표시장치는 구현하고자 하는 크기, 형태나 애플리케이션 등에 따라 표시패널의 구성, 이와 연결되는 구동장치(주변 장치 포함) 및 이들을 수납하는 구조물 등이 달라질 수 있다.
표시장치의 사용처 및 사용환경 등은 다양하게 변하고 있다. 그리고 이에 대응하여 영상을 표시하는 표시패널 또한 전통적인 사각형이나 직사각형 형태에서 곡면형뿐 아니라 원형 등에 이르기까지 다양하게 변하고 있다.
한편, 원형, 타원형 등의 표시패널로 이루어진 이형(異形) 표시장치는 제품 디자인의 자유도를 높일 수 있는 이점 등이 있다. 하지만, 종래 제안된 이형 표시장치는 표시패널의 신호라인에 필연적으로 존재하는 기생 성분(예: 기생 커패시턴스)이 상이하게 형성(신호라인 간의 휘도 차이 발생)되어 휘도 불균일 문제 등을 야기하고 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 이형 표시패널의 신호라인에 필연적으로 존재하는 기생 성분(예: 기생 커패시턴스)이 상이하게 형성되는 문제를 방지 및 개선하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시영역과 비표시영역, 신호라인들 및 보상 커패시터를 포함하는 표시장치를 제공한다. 표시영역과 비표시영역은 기판 상에 정의된다. 신호라인들은 표시영역 내에 위치하고 배선의 길이가 다른 영역을 갖는다. 보상 커패시터는 신호라인들 중 적어도 하나에 연결된다.
보상 커패시터는 신호라인들의 길이에 따라 다른 용량값을 가질 수 있다.
신호라인들은 상호 인접하는 N(N은 2 이상 정수)개의 신호라인끼리 하나의 그룹으로 묶이고, 이 그룹에 속하는 보상 커패시터는 하나의 용량값을 수렴할 수 있다.
신호라인들에 존재하는 기생 커패시터는 1 ~ 20%의 편차 범위를 수렴하는 용량값을 가질 수 있다.
보상 커패시터는 표시영역의 상부 및 하부에 마련된 비표시영역에 배치될 수 있다.
보상 커패시터는 표시영역의 좌측 및 우측에 마련된 비표시영역에 배치될 수 있다.
보상 커패시터는 표시영역의 상부, 하부, 좌측 및 우측에 마련된 비표시영역에 배치될 수 있다.
보상 커패시터의 일단은 상기 신호라인들 중 적어도 하나에 연결되고 타단은 플로팅(floating)된 상태이거나 전원에 연결될 수 있다.
다른 측면에서 본 발명은 표시장치의 제조방법을 제공한다. 표시장치의 제조방법은 기판 상에 표시영역과 비표시영역을 정의하는 단계, 표시영역 내에 배선의 길이가 다른 영역을 갖는 신호라인들을 배선하는 단계, 및 신호라인들 중 적어도 하나에 연결되도록 보상 커패시터를 형성하는 단계를 포함한다.
보상 커패시터를 형성하는 단계에서는 신호라인들의 길이에 따라 다른 용량값을 갖도록 할 수 있다.
본 발명은 이형 표시패널의 신호라인에 필연적으로 존재하는 기생 성분(예: 기생 커패시턴스)이 상이하게 형성되는 문제를 방지 및 개선하여 휘도 불균일 문제를 해소하고 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 표시영역 내부에 배치된 신호라인의 배선 길이 차에 따라 보상전압에 편차가 발생하는 문제를 방지 및 개선할 수 있는 효과가 있다. 또한, 본 발명은 기생 커패시터의 용량 편차를 보상하여 표시패널의 휘도를 균일하게 개선할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 본 발명의 실시예에 따른 스마트워치의 표시장치를 개략적으로 나타낸 블록도.
도 4는 도 3의 스마트워치의 표시패널을 개략적으로 나타낸 평면도.
도 5는 직사각형 표시패널과 원형 표시패널의 휘도 불균일 문제의 발생 원인을 설명하기 위한 도면.
도 6은 실험예의 문제점을 설명하기 위한 도면.
도 7은 본 발명의 일 실시예에 따른 보상 개념을 설명하기 위한 도면.
도 8은 본 발명의 일 실시예에 따른 보상 커패시터의 설계 방식을 설명하기 위한 도면.
도 9는 보상 커패시터의 제1배치 예시도.
도 10은 보상 커패시터의 제2배치 예시도.
도 11은 보상 커패시터의 제3배치 예시도.
도 12는 보상 커패시터가 배치된 비표시영역을 보여주는 도면.
도 13은 실험예 및 실시예의 원형 표시패널에 사용되는 서브 픽셀의 회로 구성도.
도 14는 도 13의 원형 표시패널의 구동 파형도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1에 도시된 바와 같이, 표시장치는 기본적으로 호스트 시스템(1000), 타이밍 제어부(170), 데이터 구동부(130), 전원 공급부(140), 게이트 구동부(150) 및 표시패널(110)을 포함한다.
호스트 시스템(1000)은 스케일러(scaler)를 내장한 SoC(System on chip)를 포함하며 입력 영상의 디지털 비디오 데이터를 표시패널(110)에 표시하기에 적합한 포맷의 데이터신호로 변환하여 출력한다. 호스트 시스템(1000)은 데이터신호와 함께 각종 타이밍 신호들을 타이밍 제어부(170)에 공급한다.
타이밍 제어부(170)는 호스트 시스템(1000)으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍 신호를 기반으로 데이터 구동부(130)와 게이트 구동부(150)의 동작 타이밍을 제어한다. 타이밍 제어부(170)는 호스트 시스템(1000)으로부터 입력되는 데이터신호를 영상 처리(데이터 보상 등)하여 데이터 구동부(130)에 공급한다.
데이터 구동부(130)는 타이밍 제어부(170)로부터 출력된 제1구동신호(DDC) 등에 대응하여 동작한다. 데이터 구동부(130)는 타이밍 제어부(170)로부터 입력되는 디지털 형태의 데이터신호(DATA)를 아날로그 형태의 데이터신호로 변환하여 출력한다.
데이터 구동부(130)는 내부 또는 외부에 마련된 감마부(135)의 감마전압(GMA)에 대응하여 디지털 형태의 데이터신호(DATA)를 아날로그 형태의 데이터신호로 변환한다. 데이터 구동부(130)는 표시패널(110)의 데이터 라인들(DL1 ~ DLn)에 데이터 신호를 공급한다.
게이트 구동부(150)는 타이밍 제어부(170)로부터 출력된 제2구동신호(GDC) 등에 대응하여 동작한다. 게이트 구동부(150)는 제2구동신호(GDC) 등에 대응하여 게이트하이전압이나 게이트로우전압의 게이트신호(또는 스캔신호)를 출력한다.
게이트 구동부(150)는 게이트신호를 순방향으로 순차 출력하거나 역방향으로 순차 출력할 수 있다. 게이트 구동부(150)는 표시패널(110)의 게이트 라인들(GL1 ~ GLm)에 게이트신호를 공급한다.
전원 공급부(140)는 표시패널(110)을 구동하기 위한 제1 및 제2전원전압(EVDD, EVSS)과 데이터 구동부(130) 등을 구동하기 위한 제3 및 제4전원전압(VCC, GND)을 출력한다. 이 밖에, 전원 공급부(140)는 게이트 구동부(150)에 전달하기 위한 게이트하이전압, 게이트로우전압 등 표시장치의 구동에 필요한 전압을 생성한다.
표시패널(110)은 서브 픽셀들(SP), 서브 픽셀들(SP)에 연결된 데이터 라인들(DL1 ~ DLn), 서브 픽셀들(SP)에 연결된 게이트 라인들(GL1 ~ GLm)을 포함한다. 표시패널(110)은 게이트 구동부(150)로부터 출력된 게이트신호와 데이터 구동부(130)로부터 출력된 데이터신호(DATA)에 대응하여 영상을 표시한다. 표시패널(110)은 하부기판과 상부기판을 포함한다. 서브 픽셀들(SP)은 하부기판과 상부기판 사이에 형성된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 게이트 라인(GL1)과 데이터 라인(DL1)에 연결(또는 교차부에 형성된)된 트랜지스터(T1)와 트랜지스터(T1)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다.
표시패널(110)은 서브 픽셀들(SP)의 픽셀회로(PC)의 구성에 따라 액정표시패널로 구현되거나 유기발광표시패널로 구현된다. 표시패널(110)이 액정표시패널로 구현된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane T1itching) 모드, FFS(Fringe Field T1itching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 동작하게 된다.
표시패널(110)이 유기발광표시패널로 구현된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 동작하게 된다.
앞서 설명한 표시장치는 텔레비젼, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 웨어러블, 홈시어터 및 모바일폰 등으로 구현될 수 있다.
또한, 표시장치의 표시패널은 액정표시패널, 유기발광표시패널, 전기영동표시패널, 양자점표시패널, 플라즈마표시패널 등이 선택될 수 있다. 그러나 이하에서는 설명의 편의를 위해 표시패널이 유기발광표시패널을 갖는 표시장치를 일례로 한다.
이하에서 설명되는 표시장치는 소형, 중형 또는 대형으로 구현될 수 있다. 그러나 이하에서는 중형이나 대형 대비 소비전력 절감이 절실한 소형을 일례로 한다.
이하에서는 본 발명의 실시예로서, 소형 표시장치 중 하나인 스마트워치를 일례로 설명한다. 아울러, 이하에서는 하나의 픽셀이 적색, 녹색 및 청색 서브 픽셀(RGB)로 이루어진 것을 일례로 설명한다. 하지만, 이하에서 설명하는 것은 단지 하나의 예시일 뿐 본 발명은 이에 한정되지 않는다.
도 3은 본 발명의 실시예에 따른 스마트워치의 표시장치를 개략적으로 나타낸 블록도이고, 도 4는 도 3의 스마트워치의 표시패널을 개략적으로 나타낸 평면도이다.
도 3에 도시된 바와 같이, 스마트워치(100)는 호스트 시스템(1000, HS), 타이밍 제어부(170, TCON), 데이터 구동부(130, DIC), 전원 공급부(140, PIC), 게이트 구동부(150), 표시패널(110, PNL) 및 터치 구동부(190, TIC)를 포함한다.
스마트워치(100)는 소형 표시장치에 해당한다. 소형 표시장치는 장치의 복잡도를 낮추기 위해 장치의 일부를 통합한다. 예컨대, 데이터 구동부(130) 내에 전원 공급부(140)가 포함되는 형태가 그 예 중 하나이다. 그러나 이는 하나의 예시일 뿐 타이밍 제어부(170)와 데이터 구동부(130)가 하나의 장치로 통합되는 등 다양한 형태로 구현된다.
그리고 게이트 구동부(150)는 픽셀 어레이와 함께 표시패널(110)에 내장된다. 표시패널(110)에 내장된 게이트 구동부(150)는 GIP(Gate In Panel) 방식으로 박막 트랜지스터 공정과 함께 형성된다.
스마트워치(100)는 사용자의 입력을 돕는 터치 방식의 입력 수단으로서 터치 구동부(190)를 갖는다. 또한, 표시패널(110)에는 터치 구동부(190)에 의해 터치 위치를 센싱하고 센싱된 위치값을 출력하는 터치 센서들 및 터치 센서들과 터치 구동부(190)를 전기적으로 연결하는 센서 라인들이 포함된다.
터치 구동부(190)는 자기(Self) 정전 용량이나 상호(Mutual) 정전 용량 방식으로 구현되는 터치 센서를 통해 손가락의 터치 위치 정보를 검출한다. 터치 구동부(190)는 검출된 손가락의 터치 위치 정보를 호스트 시스템(1000)으로 전송한다. 호스트 시스템(1000)은 터치 구동부(190)로부터 입력되는 터치 위치 정보에 연계된 응용 프로그램을 실행한다.
도 4에 도시된 바와 같이, 표시패널(110)은 예컨대 원형 형상으로 형성된다. 그러나 표시패널(110)은 원형뿐만 아니라 사각형, 직사각형, 다각형, 타원형 등 다양한 형상으로 형성될 수 있다.
표시패널(110)의 표시영역(AA)에는 적색, 녹색 및 청색 서브 픽셀들(R,G,B) 및 터치 센서들(미도시)이 배치된다. 표시패널(110)의 비표시영역(또는 베젤영역)(NA)에 정의된 패드영역(PA)에는 패드부(111a)가 배치될 수 있다. 패드부(111a)는 표시영역(AA)의 상부에만 배치된 것을 일례로 하였으나 이는 하부에도 배치될 수 있다.
연성회로기판(필름)(180) 상에는 전원 공급부를 갖는 데이터 구동부(130)가 실장된다. 연성회로기판(180)은 이방성도전필름(ACF) 등에 의해 패드부(111a)에 전기적으로 연결된다. 연성회로기판(180) 상에는 데이터 구동부(130)뿐만 아니라 표시패널(110)의 구동에 필요한 다른 장치가 더 실장될 수도 있다.
위와 같이, 표시장치는 사용처 및 사용환경 등의 변화와 더불어 영상을 표시하는 표시패널 또한 전통적인 사각형이나 직사각형 형태에서 곡면형뿐 아니라 원형 등에 이르기까지 다양하게 변하고 있다.
사각형이나 직사각형이 아닌 원형이나 타원형 등의 표시패널로 이루어진 이형(異形) 표시장치는 제품 디자인의 자유도를 높일 수 있는 이점 등이 있다. 하지만, 종래 제안된 이형 표시장치는 표시패널의 신호라인에 필연적으로 존재하는 기생 성분(예: 기생 커패시턴스)이 상이하게 형성(신호라인 간의 휘도 차이 발생)되어 휘도 불균일 문제 등을 야기하고 있어 이의 개선이 요구된다.
이하에서는 사각형 표시패널과 원형 표시패널을 기반으로 기생 성분 등에 의한 휘도 불균일 문제의 발생 원인 그리고 이를 해결하기 위한 본 발명에 대해 설명한다.
도 5는 직사각형 표시패널과 원형 표시패널의 휘도 불균일 문제의 발생 원인을 설명하기 위한 도면이고, 도 6은 실험예의 문제점을 설명하기 위한 도면이며, 도 7은 본 발명의 일 실시예에 따른 보상 개념을 설명하기 위한 도면이고, 도 8은 본 발명의 일 실시예에 따른 보상 커패시터의 설계 방식을 설명하기 위한 도면이다.
도 5의 (a)에 도시된 직사각형 표시패널(110)의 경우, 표시영역(AA)의 내부에 위치하는 데이터 라인들은 모두 동일한 길이를 갖고 배선된다. 표시영역(AA)의 내부에서 좌측 첫 번째 줄에 위치하는 제1데이터 라인(DL1)과 표시영역(AA)의 내부에서 중앙 i번째 줄에 위치하는 제i데이터 라인(DLi)이 그 예이다. 이와 같이 배선할 수 있는 이유는 데이터 라인들을 배선할 수 있는 영역이 모두 같기 때문이다.
그러나 데이터 구동부(130)와 표시영역(AA) 사이에 존재하는 링크영역에 위치하는 데이터 라인들은 적어도 하나가 다른 길이를 갖고 배선된다. 데이터 구동부(130)와 표시영역(AA) 사이의 제1데이터 라인(DL1)은 사선으로 배선되지만, 데이터 구동부(130)와 표시영역(AA) 사이의 제i데이터 라인(DLi)은 직선으로 배선됨에 따라 편차 보상 패턴(PTN)을 추가한 것이 그 예이다.
이와 같이 배선할 수밖에 없는 이유는 데이터 라인들을 배선할 수 있는 영역이 M(M은 1 이상 정수) 라인마다 다르기 때문이다. 그리고 데이터 라인들을 배선할 수 있는 영역이 M 라인마다 다르다는 것은 데이터 라인들의 길이와 여기에 연결된 픽셀의 개수가 영역마다 다르다는 의미이다.
도 5의 (b)에 도시된 원형 표시패널(110)의 경우, 표시영역(AA)의 내부에 위치하는 데이터 라인들은 모두 다른 길이를 갖고 배선된다. 그리고 데이터 구동부(130)와 표시영역(AA) 사이에 존재하는 링크영역에 위치하는 데이터 라인들 또한 적어도 하나가 다른 길이를 갖고 배선된다.
직사각형 표시패널은 구조적으로 원형 표시패널 대비 비표시영역(NA)과 같은 여유 공간을 넓게 가져갈 수 있다. 따라서, 신호라인의 기생 성분(예: 기생 커패시턴스)이 상이하게 형성(신호라인 간의 휘도 차이 발생)되는 문제 등을 개선하기 위해 데이터 구동부(130)와 표시영역(AA) 사이의 링크영역에 편차 보상 패턴(PTN)을 용이하게 추가할 수 있다. 편차 보상 패턴(PTN)은 데이터신호의 시상수(t = R×C)를 맞추기 위해 데이터 라인의 길이를 조절하는 방식으로 저항을 동일하게 설계한다.
반면, 원형 표시패널은 구조적으로 직사각형 표시패널 대비 비표시영역(NA)과 같은 여유 공간을 넓게 가져가기 어렵다. 아울러 실험 결과에 따르면, 링크영역에 데이터 라인들 간의 저항을 동일하게 설계하기 위한 편차 보상 패턴(PTN)을 추가하는 것만으로는 휘도 불균일 문제 등을 해소하기에는 부족함이 있었다.
도 6은 실험예의 방식으로 제작한 원형 표시패널(상단)과 데이터 라인들에 존재하는 기생 커패시턴스를 측정한 결과(하단)를 나타낸다. 실험예의 원형 표시패널은 표시영역(AA) 내에 위치하는 데이터 라인들의 길이가 다르다.
도시된 바와 같이, 표시영역(AA)의 중앙에 위치하는 제i데이터 라인(DLi)은 데이터 라인들 중 가장 긴 배선 길이를 갖는 반면 표시영역(AA)의 우측 외곽에 위치하는 제n데이터 라인(DLn)은 데이터 라인들 중 가장 짧은 배선 길이를 갖는다.
실험예의 원형 표시패널에 실험용 전압을 인가하고 제i데이터 라인(DLi)과 제n데이터 라인(DLn)의 커패시터값을 측정한 결과, 제i데이터 라인(DLi)과 제n데이터 라인(DLn) 간에는 대략 13 ~ 15pF의 편차가 존재하는 것으로 측정되었다.
그리고 실험예의 원형 표시패널에 데이터전압을 공급한 이후 제i데이터 라인(DLi)에는 대략 0.03V의 전압이 충전되지만, 제n데이터 라인(DLn)에는 대략 0.4V의 전압이 더 충전되는 것으로 나타났다.
그 결과, 실험예의 원형 표시패널에 영상을 표시하면 도 6의 하단과 같이 데이터 라인들에 충전되는 전압 편차가 그대로 나타나게 된다. 이에 따라, 원형 표시패널에는 중앙영역 대비 좌우 영역이 상대적으로 더 밝아지는 휘도 편차가 유발되는 것으로 나타났다.
실험예를 기반으로 원형 등 이형 표시패널에서만 발생할 수 있는 휘도 불균일 문제를 해소하기 위한 방안을 모색하고자 다양한 실험을 반복한 결과 다음의 실시예가 우수한 효과를 발현하여 이의 개념을 설명한다.
도 7은 실시예의 방식으로 제작한 원형 표시패널(상단)과 데이터 라인들에 존재하는 기생 커패시턴스를 측정한 결과(하단)를 나타낸다. 실시예의 원형 표시패널은 표시영역(AA) 내에 위치하는 데이터 라인들의 길이가 다르다.
하지만, 각 데이터 라인들에 보상 커패시터(Ck, Cn)(또는 더미 커패시터)가 추가된다. 보상 커패시터(Ck, Cn)의 일측은 데이터 라인에 연결되고 타측은 도시된 바와 같이 전기적으로 플로팅(floating)된 상태로 형성되거나 전원(특정 전압을 전달하는 전원 또는 정전원)에 연결될 수도 있다.
보상 커패시터(Ck, Cn)의 타측이 전기적으로 플로팅(floating)된 경우 주변 신호라인, 내부 또는 외부 환경요인 등에 의해 특성이 가변될 가능성이 존재한다. 반면, 보상 커패시터(Ck, Cn)의 타측이 전원에 연결된 경우 특정 전압에 의해 커패시터의 용량이 일정값으로 유지되므로 특성이 가변되는 가능성은 방지된다.
도시된 바와 같이, 표시영역(AA)의 중앙에 위치하는 제i데이터 라인(DLi)은 데이터 라인들 중 가장 긴 배선 길이를 갖는 반면 표시영역(AA)의 우측 외곽에 위치하는 제n데이터 라인(DLn)은 데이터 라인들 중 가장 짧은 배선 길이를 갖는다.
제i데이터 라인(DLi)에는 보상 커패시터가 존재하지 않는다. 반면 제n데이터 라인(DLn)에는 보상 커패시터(Cn)이 존재한다. 그리고 제i데이터 라인(DLi)과 제n데이터 라인(DLn) 사이에 존재하는 데이터 라인들에는 보상 커패시터가 존재한다. 예컨대, 제i데이터 라인(DLi)과 제n데이터 라인(DLn) 사이에 존재하는 제k데이터 라인(DLk)의 보상 커패시터(Ck)가 그 예이다.
보상 커패시터는 각 데이터 라인의 길이에 따라 적절한 용량값을 갖도록 마련된다. 특히, 보상 커패시터는 사전 실험을 통해 데이터 라인들 간의 기생 커패시턴스 즉, 기생 커패시터 용량 편차를 보상할 수 있는 용량값을 갖도록 설정된다.
실시예의 원형 표시패널에 실험용 전압을 인가하고 제i데이터 라인(DLi), 제k데이터 라인(DLk) 및 제n데이터 라인(DLn)의 커패시터값을 측정한 결과, 제i데이터 라인(DLi), 제k데이터 라인(DLk) 및 제n데이터 라인(DLn) 간에는 대략 1 ~ 4pF의 편차만 존재하는 것으로 측정되었다.
그리고 실시예의 원형 표시패널에 데이터전압을 공급한 이후 제i데이터 라인(DLi), 제k데이터 라인(DLk) 및 제n데이터 라인(DLn)에는 약간의 편차는 존재하지만 휘도 불균일 문제를 효과적으로 개선할 수 있는 만큼 거의 유사/동일한 전압이 충전되는 것으로 나타났다.
그 결과, 실시예의 원형 표시패널에 영상을 표시하면 도 7의 하단과 같이 데이터 라인들에 충전되는 전압 편차가 거의 제거된 형태로 나타나게 된다. 이에 따라, 원형 표시패널에는 중앙영역 대비 좌우 영역이 상대적으로 더 밝아지는 휘도 편차가 상당히 개선(완화)되는 것으로 나타났다.
본 발명은 데이터 라인들이 배선된 영역을 크게 3개의 영역으로 나누고 이 영역 중 하나 이상에 보상 커패시터를 마련할 수 있다. 그러나 이하에서는 설명의 편의를 위해 표시영역의 상부와 하부에 보상 커패시터를 마련하는 것을 일례로 설명한다.
도 8에 도시된 바와 같이, 데이터 라인들의 배선 영역은 데이터 라우팅부(Data routing부), 액티브 영역부(Active Area부), 더미 커패시터부(Dummy Cap부)를 포함한다.
데이터 라우팅부(Data routing부)는 데이터 구동부(130)와 표시영역(AA) 사이의 비표시영역(NA)에 존재하는 상부 비표시영역(또는 링크영역)에 대응된다. 액티브 영역부(Active Area부)는 표시영역(AA)에 존재하는 배선영역에 대응된다. 더미 커패시터부(Dummy Cap부)는 표시영역(AA)과 비표시영역(NA) 사이에 존재하는 하부 비표시영역에 대응된다.
보상 커패시터(C1, C2, C5, C6)는 표시영역(AA)의 상부와 하부에 존재하는 데이터 라우팅부(Data routing부)와 더미 커패시터부(Dummy Cap부)에 마련된다. 데이터 라인들 중 짧은 데이터 라인(짧은 DL)과 가장 긴 데이터 라인(가장 긴 DL)을 기준으로 편차를 보상하기 위한 설계 방식을 설명하면 다음과 같다.
R1 = R2 : 데이터 라인의 길이에 맞춰 저항 동일하게 설계
R3 = n1 × R_unit (n1 : (<n2) 짧은 데이터 라인의 픽셀 개수)
R4 = n2 × R_unit (n2 : 가장 긴 데이터 라인의 픽셀 개수)
R5, R6 : 각 데이터 라인의 보상 저항(또는 더미 저항)
C3 = n1 × C_unit
C4 = n2 × C_unit
C1, C2, C5, C6 : 표시영역의 상부/하부 데이터 라인의 보상 커패시터
(※ R_unit, C_unit : 픽셀 1단의 저항 및 기생 커패시터)
실험결과, 실시예와 같은 방식으로 표시패널 상에 보상 커패시터(C1, C2, C5, C6)를 형성하면 데이터 라인들 간의 기생 커패시터의 차이를 1 ~ 20% 범위로 설계할 수 있는 것으로 나타났다.
위와 같이, 데이터 라인들에 존재하는 기생 커패시터는 1 ~ 20% 이하의 편차 범위를 수렴하는 용량값을 갖도록 설정될 수 있으나, 이 편차 범위에서의 최대값은 최적화 과정에 의해 15%, 10%, 5% 등으로 좁혀진다.
데이터 라인들 간의 기생 커패시터의 편차가 1 ~ 20% 범위를 만족하면 휘도 불균일에 의해 표시영역의 좌우가 밝아지는 문제를 해소할 수 있는 것으로 나타났다. 더욱 바람직하게는 데이터 라인들 간의 기생 커패시터의 편차가 1 ~ 10% 범위 또는 그 이하의 범위를 만족하도록 최적화하는 것이 좋다.
실시예와 같은 방식으로 표시패널 상에 보상 커패시터(C1, C2, C5, C6)를 설계하고 이를 최적화할 경우 편차 보상 패턴을 사용하지 않고도 휘도 불균일 문제를 해소할 수 있는 것으로 나타났다.
보상 커패시터의 배치는 다음의 예시 중 하나를 선택할 수 있다.
도 9는 보상 커패시터의 제1배치 예시도이고, 도 10은 보상 커패시터의 제2배치 예시도이며, 도 11은 보상 커패시터의 제3배치 예시도이고, 도 12는 보상 커패시터가 배치된 비표시영역을 보여주는 도면이다.
도 9에 도시된 바와 같이, 보상 커패시터는 표시패널(110)의 표시영역(AA)의 상부 및 하부에 마련된 비표시영역(NA1, NA2)에 배치된다. 예컨대, 제1 및 제2보상 커패시터(C1, C2)는 상부 비표시영역(NA1)에 배치되고, 제5 및 제6보상 커패시터(C5, C6)는 하부 비표시영역(NA2)에 배치될 수 있다.
도 10에 도시된 바와 같이, 보상 커패시터는 표시패널(110)의 표시영역(AA)의 좌측 및 우측에 마련된 비표시영역(NA3, NA4)에 배치될 수 있다. 예컨대, 제1 및 제5보상 커패시터(C1, C5)는 좌측 상부 비표시영역(NA3)에 배치되고, 제2 및 제6보상 커패시터(C2, C6)는 우측 비표시영역(NA4)에 배치될 수 있다.
도 11에 도시된 바와 같이, 보상 커패시터는 표시패널(110)의 표시영역(AA)의 상부, 하부, 좌측 및 우측에 마련된 비표시영역(NA1, NA2, NA3, NA4)에 배치될 수 있다. 예컨대, 제1, 제2, 제5 및 제6보상 커패시터(C1, C2, C5, C6)는 상부, 하부, 좌측 및 우측에 마련된 비표시영역(NA1, NA2, NA3, NA4)에 각각 배치될 수 있다.
도 12에 도시된 바와 같이, 표시영역(AA)과 비표시영역(NA) 사이에 존재하는 영역을 확대해 보면 이 영역은 실질적으로 곡선을 이루지 않고 계단 형상을 이루게 된다. 그러므로 이 영역에 배치되는 제1 및 제5보상 커패시터(C1, C5)나 제2 및 제6보상 커패시터(C2, C6) 또한 데이터 라인별로 끊어진 계단 형상을 이루듯이 단차를 가지며 배치된다.
보상 커패시터는 도 7과 같이 데이터 라인들의 길이에 따라 다른 용량값을 갖도록 할 수 있지만, 일부 영역에서는 하나의 용량값을 수렴하도록 형성될 수도 있다. 그 예로서 데이터 라인들이 도 12와 같이 일부 영역에서 단차를 갖고 구분될 경우, 상호 인접하는 N(N은 2 이상 정수)개의 데이터 라인끼리 하나의 그룹으로 묶고, 이 그룹에 속하는 보상 커패시터가 하나의 용량값을 수렴하도록 할 수 있다.
한편, 보상 커패시터(C1, C2, C5, C6)는 절연막(예컨대, 무기막이나 유기막)을 사이에 두고 배치된 금속층(metal layer)(보상 커패시터의 제1전극층) 및 도핑(doping) 등에 의해 금속화된 액티브층(active layer)(보상 커패시터의 제2전극층)을 기반으로 마련될 수 있다. 또한, 보상 커패시터(C1, C2, C5, C6)는 M(M은 2 이상 정수)개의 금속층 및 도핑(doping) 등에 의해 금속화된 액티브층(active layer)을 기반으로 마련될 수 있다.
위의 설명에서 금속화된 액티브층은 서브 픽셀의 트랜지스터 등을 구성하는 액티브층으로서, 산화물 반도체(예: IGZO)를 기반으로 이루어진 층을 의미한다. 산화물 반도체는 도핑 등의 공정에 의해 반도체 특성이 아닌 금속 특성을 갖도록 변한다.
한편, 앞서 설명된 실험예 및 실시예의 원형 표시패널은 다음과 같은 서브 픽셀 회로를 기반으로 한다.
도 13은 실험예 및 실시예의 원형 표시패널에 사용되는 서브 픽셀의 회로 구성도이고, 도 14는 도 13의 원형 표시패널의 구동 파형도이다.
도 13 및 도 14에 도시된 바와 같이, 서브 픽셀은 7T (Transistor) 1C (Capacitor)로 구성된다. 한편, 제2트랜지스터(Ta, Tb)는 듀얼 형태로 구성된 것을 일례로 하였으나 이는 싱글 형태로 구성될 수도 있다.
이하, 서브 픽셀에 포함된 트랜지스터는 P타입 인 것을 일례로 설명하나 N 타입 등으로 형성될 수도 있다. 이와 같이, 트랜지스터는 타입에 따라 소오스전극과 드레인전극의 위치가 다를 수 있는바 이하의 설명에서는 이를 제1전극과 제2전극으로 명명한다.
제1트랜지스터(T1)는 제1a게이트라인(GL1a)에 게이트전극이 연결되고 제1데이터 라인(DL1)에 제1전극이 연결되고 스토리지 커패시터(Cstg)의 일단에 제2전극이 연결된다. 제1트랜지스터(T1)는 제1a게이트신호(SCAN1)에 대응하여 제1데이터 라인(DL1)을 통해 공급되는 데이터신호를 스토리지 커패시터(Cstg)에 전달하는 역할을 한다.
제2a트랜지스터(T2a)는 제1b게이트라인(GL1b)에 게이트전극이 연결되고 구동 트랜지스터(DT)의 게이트전극에 제1전극이 연결되고 제2b트랜지스터(T2b)의 제1전극에 제2전극이 연결된다. 제2b트랜지스터(T2b)는 제1b게이트라인(GL1b)에 게이트전극이 연결되고 제2a트랜지스터(T2a)의 제2전극에 제1전극이 연결되고 구동 트랜지스터(DT)의 제2전극에 제2전극이 연결된다. 제2a트랜지스터(T2a) 및 제2b트랜지스터(T2b)는 제1b게이트신호(SCAN2)에 대응하여 구동 트랜지스터(DT)의 게이트전극과 소오스전극 노드를 다이오드 커넥션 상태로 만들어 주는 역할을 한다.
제3트랜지스터(T3)는 제1c게이트라인(GL1c)에 게이트전극이 연결되고 참조전압라인(VREF)에 제1전극이 연결되고 스토리지 커패시터(Cstg)의 일단에 제2전극이 연결된다. 제3트랜지스터(T3)는 제1c게이트신호(EM)에 대응하여 스토리지 커패시터(Cstg)의 일단에 참조전압(Vref)(또는 보상전압)을 공급하는 역할을 한다.
제4트랜지스터(T4)는 제1c게이트라인(GL1c)에 게이트전극이 연결되고 구동 트랜지스터(DT)의 제2전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제4트랜지스터(T4)는 제1b게이트신호(SCAN2)에 대응하여 유기 발광다이오드(OLED)에 구동전류를 전달하고 이를 발광시키는 역할을 한다.
제5트랜지스터(T5)는 제1b게이트라인(GL1b)에 게이트전극이 연결되고 참조전압라인(VREF)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제5트랜지스터(T5)는 제1b게이트신호(SCAN2)에 대응하여 유기 발광다이오드(OLED)의 애노드전극에 참조전압(Vref)을 공급하는 역할을 한다.
구동 트랜지스터(DT)는 스토리지 커패시터(Cstg)의 타단에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되고 제4트랜지스터(T4)의 제1전극에 제2전극이 연결된다. 구동 트랜지스터(DT)는 스토리지 커패시터(Cstg)로부터 공급된 데이터전압에 대응하여 턴온되어 유기 발광다이오드(OLED)에 공급할 구동전류를 생성한다.
유기 발광다이오드(OLED)는 제4트랜지스터(T4)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 유기 발광다이오드(OLED)는 제4트랜지스터(T4)를 통해 전달된 구동전류에 대응하여 빛을 발광하는 역할을 한다.
위와 같이 구성된 서브 픽셀은 구동 트랜지스터(DT)의 문턱전압(Vth)을 보상하기 위한 보상 동작이 수행되는 보상 구간을 갖는다. 보상 구간 동안 참조전압라인(VREF)에는 참조전압(Vref)이 공급되고, 구동 트랜지스터(DT)는 다이오드 커넥션 상태가 되는 등의 보상 동작이 이루어진다.
보상 구간 동안 제1a게이트신호(SCAN1)와 제1b게이트신호(SCAN2)는 로직로우 상태가 되고 제1c게이트신호(EM)는 로직하이 상태가 된다. 이에 따라, 구동 트랜지스터(DT)는 다이오드 커넥션 상태가 되고 제1데이터 라인(DL1)은 전기적으로 플로팅된 상태가 된다.
제1데이터 라인(DL1)에는 기 설명한 바와 같이 기생 커패시터가 존재한다. 따라서, 구동 트랜지스터(DT)의 문턱전압(Vth)을 보상(EVDD-Vth -> EVDD - ｜Vth｜)하기 위한 샘플링 시 구동 트랜지스터(DT)의 게이트 노드(gate node) 전압은 상승한다.
보상 구간 동안 구동 트랜지스터(DT)의 게이트 노드(gate node) 전압의 변화를 보여주는 도 13의 하단 그림과 같이 "Cstg"의 방향과 "Cdata"의 방향으로 전압 분배가 일어난다.
설계상 스토리지 커패시터(Cstg)의 용량은 동일하지만 데이터 라인의 길이에 따라 전압 편차가 발생하여 결국 휘도 차이가 발생하게 된다. 참고로, Cdata가 작을수록 커플링(Coupling)의 영향은 커지게 된다. 이 경우, 데이터전압 차이에 따른 휘도 차이는 커플링 영향의 정도에 따라 달라진다.
그러므로 앞서 설명된 서브 픽셀을 기반으로 원형 표시패널을 제작한 실험예는 보상 구간 동안 참조전압 등의 특정 전압을 공급하기 때문에 데이터 라인들 간의 전압 편차(참조전압 Vref + α와 같이 α가 데이터 라인마다 달라짐)에 따른 휘도 불균일 문제는 심화되는 것으로 나타났다.
반면, 앞서 설명된 서브 픽셀을 기반으로 원형 표시패널을 제작한 실시예는 데이터 라인들에 마련된 보상 커패시터에 의해 기생 커패시턴스의 편차가 낮아지므로 보상 동작 시 이루어지는 전압 변동에 따른 휘도 편차 문제는 현저히 개선되는 것으로 나타났다.
이상의 설명에서는 신호라인의 한 예로 데이터 라인을 기준으로 설명하였다. 하지만, 표시영역에 위치하고 제1영역을 기준으로 배선의 길이가 다르게 배치된 신호라인(신호라인은 신호나 전압을 전달하는 라인을 의미함)에 본 발명의 개념이 적용될 수도 있다. 여기서, 제1영역은 도 7의 제i데이터 라인과 같이 신호라인들 중 가장 길게 배선된 신호라인이 배치된 영역으로 정의될 수 있다. 그리고 제1영역은 중앙영역이 아닐 수도 있다.
이상 본 발명은 이형 표시패널의 신호라인에 필연적으로 존재하는 기생 성분(예: 기생 커패시턴스)이 상이하게 형성되는 문제를 방지 및 개선하여 휘도 불균일 문제를 해소하고 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 표시영역 내부에 배치된 신호라인의 배선 길이 차에 따라 보상전압에 편차가 발생하는 문제를 방지 및 개선할 수 있는 효과가 있다. 또한, 본 발명은 기생 커패시터의 용량 편차를 보상하여 표시패널의 휘도를 균일하게 개선할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1000: 호스트 시스템 170: 타이밍 제어부
130: 데이터 구동부 140: 전원 공급부
150: 게이트 구동부 110: 표시패널
AA: 표시영역 NA: 비표시영역
C1, C2, C5, C6, Ck, Cn: 보상 커패시터

Claims (11)

  1. 기판 상에 정의된 원형의 표시영역과 비표시영역;
    상기 원형의 표시영역 내에 위치하고 배선의 길이가 다른 영역을 갖는 신호라인들; 및
    상기 신호라인들 중 적어도 하나에 연결된 보상 커패시터를 포함하고,
    상기 신호라인들은 상호 인접하는 N(N은 2 이상 정수)개의 신호라인끼리 하나의 그룹으로 묶이고, 이 그룹에 속하는 보상 커패시터는 하나의 용량값으로 수렴하고,
    상기 보상 커패시터는 금속층, 절연층 및 금속화된 액티브층으로 이루어지는 표시장치.
  2. 제1항에 있어서,
    상기 보상 커패시터는
    상기 신호라인들의 길이에 따라 다른 용량값을 갖는 표시장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 신호라인들에 존재하는 기생 커패시터는 1 ~ 20%의 편차 범위를 수렴하는 용량값을 갖는 표시장치.
  5. 제1항에 있어서,
    상기 보상 커패시터는
    상기 원형의 표시영역의 상부 및 하부에 마련된 비표시영역에 배치되는 표시장치.
  6. 제1항에 있어서,
    상기 보상 커패시터는
    상기 원형의 표시영역의 좌측 및 우측에 마련된 비표시영역에 배치되는 표시장치.
  7. 제1항에 있어서,
    상기 보상 커패시터는
    상기 원형의 표시영역의 상부, 하부, 좌측 및 우측에 마련된 비표시영역에 배치되는 표시장치.
  8. 제1항에 있어서,
    상기 보상 커패시터의 일단은 상기 신호라인들 중 적어도 하나에 연결되고 타단은 플로팅(floating)된 상태이거나 전원에 연결된 표시장치.
  9. 기판 상에 원형의 표시영역과 비표시영역을 정의하는 단계;
    상기 원형의 표시영역 내에 배선의 길이가 다른 영역을 갖는 신호라인들을 배선하는 단계; 및
    상기 신호라인들 중 적어도 하나에 연결되도록 보상 커패시터를 형성하는 단계를 포함하고,
    상기 신호라인들은 상호 인접하는 N(N은 2 이상 정수)개의 신호라인끼리 하나의 그룹으로 묶이고, 이 그룹에 속하는 보상 커패시터는 하나의 용량값으로 수렴하도록 형성하고,
    상기 보상 커패시터는 금속층, 절연층 및 금속화된 액티브층으로 형성하는 표시장치의 제조방법.
  10. 제9항에 있어서,
    상기 보상 커패시터를 형성하는 단계에서는
    상기 신호라인들의 길이에 따라 다른 용량값을 갖도록 하는 표시장치의 제조방법.
  11. 제1항에 있어서,
    상기 보상 커패시터는 상기 원형의 표시영역의 상부와 하부에 위치하는 데이터 라우팅부와 더미 커패시터부에 배치된 표시장치.
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