JPH0728090A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- JPH0728090A JPH0728090A JP17384393A JP17384393A JPH0728090A JP H0728090 A JPH0728090 A JP H0728090A JP 17384393 A JP17384393 A JP 17384393A JP 17384393 A JP17384393 A JP 17384393A JP H0728090 A JPH0728090 A JP H0728090A
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- film transistor
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Abstract
(57)【要約】
【目的】 この発明は、信号線駆動回路のホールド容量
の小面積化と周波数特性を確保した小型で高性能の駆動
回路一体型のアクティブマトリクス型液晶表示装置を提
供することを目的とする。 【構成】 この発明は、信号線駆動回路のホールド容量
として、下電極は駆動回路で用いている薄膜トランジス
タの半導体活性層と同じ層に不純物をドープして金属化
した層とし、絶縁膜は薄膜トランジスタのゲート絶縁膜
と同じ絶縁膜とし、上電極は薄膜トランジスタのゲート
電極と同じ層としたＭＩＭ型容量を構成することによっ
て上記目的を達成するものである。
の小面積化と周波数特性を確保した小型で高性能の駆動
回路一体型のアクティブマトリクス型液晶表示装置を提
供することを目的とする。 【構成】 この発明は、信号線駆動回路のホールド容量
として、下電極は駆動回路で用いている薄膜トランジス
タの半導体活性層と同じ層に不純物をドープして金属化
した層とし、絶縁膜は薄膜トランジスタのゲート絶縁膜
と同じ絶縁膜とし、上電極は薄膜トランジスタのゲート
電極と同じ層としたＭＩＭ型容量を構成することによっ
て上記目的を達成するものである。
Description
【０００１】
【産業上の利用分野】この発明は、アクティブマトリク
ス型液晶表示装置及びその製造方法に係わり特に駆動回
路一体型の信号線駆動回路に関する。
ス型液晶表示装置及びその製造方法に係わり特に駆動回
路一体型の信号線駆動回路に関する。
【０００２】
【従来の技術】文字や図形のキャラクター表示用液晶表
示装置としては、規則的に配列された多数のアドレス配
線電極とデータ配線電極を交差させ、この交差した各区
画を画素とするマトリクス型液晶表示装置が多用されて
いる。そして、さらに大容量で高精細の表示を指向する
場合は、アドレス配線電極とデータ配線電極に対応する
ゲート線とソース線の交点に駆動用スイッチング素子を
備えたアクティブマトリクス型液晶表示装置が用いられ
ている。このようなスイッチング素子としては、高速応
答に優れフルカラー表示に適するものとして薄膜トラン
ジスタが用いられている。
示装置としては、規則的に配列された多数のアドレス配
線電極とデータ配線電極を交差させ、この交差した各区
画を画素とするマトリクス型液晶表示装置が多用されて
いる。そして、さらに大容量で高精細の表示を指向する
場合は、アドレス配線電極とデータ配線電極に対応する
ゲート線とソース線の交点に駆動用スイッチング素子を
備えたアクティブマトリクス型液晶表示装置が用いられ
ている。このようなスイッチング素子としては、高速応
答に優れフルカラー表示に適するものとして薄膜トラン
ジスタが用いられている。
【０００３】さらに、従来の、薄膜トランジスタを順次
駆動するための信号線走査駆動回路は、図３に示すよう
に、映像信号書き込み用薄膜トランジスタとサンプルホ
ールド容量とが一体化された映像信号のサンプルホール
ド回路を基板上に形成している。即ち、薄膜トランジス
タ部分は、例えば多結晶シリコンからなる半導体活性層
31、その両側のソース電極32、ドレイン電極33、ゲート
絶縁膜34、ゲート電極35、層間絶縁膜層44、表示信号線
２（ゲート線）及び信号線７（ソース線）とから構成さ
れている。また、サンプルホールド容量部分は、下電極
41、絶縁膜43及び上電極42のＭＩＭ型容量から構成され
ている。
駆動するための信号線走査駆動回路は、図３に示すよう
に、映像信号書き込み用薄膜トランジスタとサンプルホ
ールド容量とが一体化された映像信号のサンプルホール
ド回路を基板上に形成している。即ち、薄膜トランジス
タ部分は、例えば多結晶シリコンからなる半導体活性層
31、その両側のソース電極32、ドレイン電極33、ゲート
絶縁膜34、ゲート電極35、層間絶縁膜層44、表示信号線
２（ゲート線）及び信号線７（ソース線）とから構成さ
れている。また、サンプルホールド容量部分は、下電極
41、絶縁膜43及び上電極42のＭＩＭ型容量から構成され
ている。
【０００４】そして、サンプルホールド容量部分の下電
極41は薄膜トランジスタ部分のドレイン電極35と同一材
で、絶縁膜43は層間絶縁膜層44と同一材で、上電極42は
表示信号線２と同一材で形成された容量で構成されてい
る。
極41は薄膜トランジスタ部分のドレイン電極35と同一材
で、絶縁膜43は層間絶縁膜層44と同一材で、上電極42は
表示信号線２と同一材で形成された容量で構成されてい
る。
【０００５】
【発明が解決しようとする課題】上記の図３に示すよう
な、駆動回路一体型のサンプルホールド回路のＭＩＭ型
容量においては、薄膜トランジスタの層間絶縁膜層44と
しては一定の膜厚が必要である。従ってこれと同一の膜
厚のＭＩＭ型容量の絶縁膜43では膜厚が厚すぎるため、
ホールド容量を形成するためには大面積が必要となる。
これは液晶表示装置の小型化に支障をもたらすだけでは
なく、ピンホールなどの欠陥による歩留まりの低下が生
じ易い問題も発生する。
な、駆動回路一体型のサンプルホールド回路のＭＩＭ型
容量においては、薄膜トランジスタの層間絶縁膜層44と
しては一定の膜厚が必要である。従ってこれと同一の膜
厚のＭＩＭ型容量の絶縁膜43では膜厚が厚すぎるため、
ホールド容量を形成するためには大面積が必要となる。
これは液晶表示装置の小型化に支障をもたらすだけでは
なく、ピンホールなどの欠陥による歩留まりの低下が生
じ易い問題も発生する。
【０００６】この問題に対する改善として、特開昭62−
178296号公報に示されるように、ホールド容量を薄膜ト
ランジスタと同一構造の金属−酸化膜−半導体層（ＭＯ
Ｓ）型容量とすることにより、容量部分の面積低下と歩
留まり向上を計る提案がなされている。
178296号公報に示されるように、ホールド容量を薄膜ト
ランジスタと同一構造の金属−酸化膜−半導体層（ＭＯ
Ｓ）型容量とすることにより、容量部分の面積低下と歩
留まり向上を計る提案がなされている。
【０００７】しかしながら、このＭＯＳ型容量の場合、
ＭＯＳ型容量の電極の一つは半導体層となるが、この層
は当然のことながらシート抵抗が大きい。即ち、寄生抵
抗が大きく、しかも容量と直列接続される構成であるた
めに周波数特性が悪く、高周波数領域でインピーダンス
が高くなって容量部への電圧の充電が不十分となってし
まう。このため、動作的には、映像信号の書き込み用薄
膜トランジスタがオンしている間は所定の電圧がかかる
が、容量に十分充電される前にオフとなってしまい、所
望の電圧を保持するというホールド容量の機能が果たせ
ないことになってしまう問題がある。
ＭＯＳ型容量の電極の一つは半導体層となるが、この層
は当然のことながらシート抵抗が大きい。即ち、寄生抵
抗が大きく、しかも容量と直列接続される構成であるた
めに周波数特性が悪く、高周波数領域でインピーダンス
が高くなって容量部への電圧の充電が不十分となってし
まう。このため、動作的には、映像信号の書き込み用薄
膜トランジスタがオンしている間は所定の電圧がかかる
が、容量に十分充電される前にオフとなってしまい、所
望の電圧を保持するというホールド容量の機能が果たせ
ないことになってしまう問題がある。
【０００８】この発明は以上の問題に鑑みてなされたも
ので、ホールド容量の小面積化と周波数特性を確保した
小型で高性能の駆動回路一体型の液晶表示装置を提供す
ることを目的とする。
ので、ホールド容量の小面積化と周波数特性を確保した
小型で高性能の駆動回路一体型の液晶表示装置を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】この発明は、基板上に規
則的に配列された多数のゲート線とソース線、及び前記
ゲート線とソース線との交点に設けられたスイッチング
用薄膜トランジスタと、前記薄膜トランジスタを順次駆
動するための信号線走査駆動回路及びゲート線走査駆動
回路を少なくとも備えた液晶表示装置において、上記信
号線駆動回路はソース電極、ドレイン電極、半導体活性
層、ゲート絶縁層及びゲート電極を少なくとも備えた映
像信号書き込み用薄膜トランジスタと、下電極−絶縁膜
−上電極からなるＭＩＭ型容量とから成るサンプルホー
ルド回路を少なくとも備え、前記ＭＩＭ型容量の下電極
は前記薄膜トランジスタの半導体活性層材に不純物をド
ープした金属化層からなり、前記ＭＩＭ型容量の絶縁膜
は前記薄膜トランジスタのゲート絶縁層材からなり、前
記ＭＩＭ型容量の上電極は前記薄膜トランジスタのゲー
ト電極材からなる液晶表示装置であり、また、上記信号
線駆動回路はソース電極、ドレイン電極、半導体活性
層、ゲート絶縁層及びゲート電極を少なくとも備えた映
像信号書き込み用薄膜トランジスタと、下電極−絶縁膜
−上電極からなるＭＩＭ型容量とから成るサンプルホー
ルド回路を少なくとも備え、前記薄膜トランジスタの半
導体活性層と前記ＭＩＭ型容量の下電極を同時に成膜形
成する工程と、前記薄膜トランジスタのゲート絶縁層と
前記ＭＩＭ型容量の絶縁膜を同時に成膜形成する工程
と、前記薄膜トランジスタのゲート電極と前記ＭＩＭ型
容量の上電極を同時に成膜形成する工程と、前記薄膜ト
ランジスタのソース及びドレイン部に不純物をドープし
てソース及びドレイン電極を形成する工程とを少なくと
も備えた液晶表示装置の製造方法である。
則的に配列された多数のゲート線とソース線、及び前記
ゲート線とソース線との交点に設けられたスイッチング
用薄膜トランジスタと、前記薄膜トランジスタを順次駆
動するための信号線走査駆動回路及びゲート線走査駆動
回路を少なくとも備えた液晶表示装置において、上記信
号線駆動回路はソース電極、ドレイン電極、半導体活性
層、ゲート絶縁層及びゲート電極を少なくとも備えた映
像信号書き込み用薄膜トランジスタと、下電極−絶縁膜
−上電極からなるＭＩＭ型容量とから成るサンプルホー
ルド回路を少なくとも備え、前記ＭＩＭ型容量の下電極
は前記薄膜トランジスタの半導体活性層材に不純物をド
ープした金属化層からなり、前記ＭＩＭ型容量の絶縁膜
は前記薄膜トランジスタのゲート絶縁層材からなり、前
記ＭＩＭ型容量の上電極は前記薄膜トランジスタのゲー
ト電極材からなる液晶表示装置であり、また、上記信号
線駆動回路はソース電極、ドレイン電極、半導体活性
層、ゲート絶縁層及びゲート電極を少なくとも備えた映
像信号書き込み用薄膜トランジスタと、下電極−絶縁膜
−上電極からなるＭＩＭ型容量とから成るサンプルホー
ルド回路を少なくとも備え、前記薄膜トランジスタの半
導体活性層と前記ＭＩＭ型容量の下電極を同時に成膜形
成する工程と、前記薄膜トランジスタのゲート絶縁層と
前記ＭＩＭ型容量の絶縁膜を同時に成膜形成する工程
と、前記薄膜トランジスタのゲート電極と前記ＭＩＭ型
容量の上電極を同時に成膜形成する工程と、前記薄膜ト
ランジスタのソース及びドレイン部に不純物をドープし
てソース及びドレイン電極を形成する工程とを少なくと
も備えた液晶表示装置の製造方法である。
【００１０】
【作用】本発明によれば、小面積で大容量のホールド容
量を確保できるだけでなく、ＭＩＭ型容量の下電極のシ
ート抵抗を下げることができるため、寄生抵抗が小さ
く、周波数特性を向上させることが出来る。
量を確保できるだけでなく、ＭＩＭ型容量の下電極のシ
ート抵抗を下げることができるため、寄生抵抗が小さ
く、周波数特性を向上させることが出来る。
【００１１】ここで、容量の大きさは絶縁膜の面積に比
例し、厚さに反比例するので、小面積で大きな容量とす
るためには、絶縁膜をできるだけ薄くすればよい。もち
ろんピンホールなどのないことが必要である。駆動回路
一体型のアクティブマトリクス型液晶表示装置の場合
は、スイッチング素子の薄膜トランジスタのゲート絶縁
膜材をホールド容量の絶縁膜と兼ねるのがよいと考えら
れるが、この方法では以下の問題があり、実用化は困難
である。
例し、厚さに反比例するので、小面積で大きな容量とす
るためには、絶縁膜をできるだけ薄くすればよい。もち
ろんピンホールなどのないことが必要である。駆動回路
一体型のアクティブマトリクス型液晶表示装置の場合
は、スイッチング素子の薄膜トランジスタのゲート絶縁
膜材をホールド容量の絶縁膜と兼ねるのがよいと考えら
れるが、この方法では以下の問題があり、実用化は困難
である。
【００１２】即ち、薄膜トランジスタのゲート絶縁膜の
成膜時にホールド容量の絶縁膜を同時に成膜させてホー
ルド容量を形成する場合、薄膜トランジスタの半導体層
をホールド容量の下電極としたＭＯＳ容量を形成するこ
とになる。この半導体層のシート抵抗は、膜形成時の不
純物濃度及び膜厚、印加電圧などで変化させることがで
きるが、薄膜トランジスタの活性層として用いる場合は
シート抵抗は数十ｋΩ以上となる。一方、ホールド容量
としては数ｐＦ程度、また周波数特性としては数ＭＨｚ
以上が必要である。従って、薄膜トランジスタの活性層
としての必要条件を満たしながら、同時にホールド容量
としての必要条件を満足させることは実質的に不可能で
ある。
成膜時にホールド容量の絶縁膜を同時に成膜させてホー
ルド容量を形成する場合、薄膜トランジスタの半導体層
をホールド容量の下電極としたＭＯＳ容量を形成するこ
とになる。この半導体層のシート抵抗は、膜形成時の不
純物濃度及び膜厚、印加電圧などで変化させることがで
きるが、薄膜トランジスタの活性層として用いる場合は
シート抵抗は数十ｋΩ以上となる。一方、ホールド容量
としては数ｐＦ程度、また周波数特性としては数ＭＨｚ
以上が必要である。従って、薄膜トランジスタの活性層
としての必要条件を満たしながら、同時にホールド容量
としての必要条件を満足させることは実質的に不可能で
ある。
【００１３】しかしながら、半導体層は成膜時の不純物
濃度によりその抵抗値を下げることができる。図４に薄
膜シリコンに不純物をドープし、それぞれ700 度で活性
化した場合の不純物濃度と抵抗率との関係を示す。半導
体層の膜厚は0.1 μｍ程度であるが、図４から明らかな
ように、シート抵抗としては数百ＭΩから数十ＭΩまで
変化している。活性化率にもよるが、このように同じ膜
厚でも不純物濃度を変化させることにより、シート抵抗
値を大きく変化させることができる。
濃度によりその抵抗値を下げることができる。図４に薄
膜シリコンに不純物をドープし、それぞれ700 度で活性
化した場合の不純物濃度と抵抗率との関係を示す。半導
体層の膜厚は0.1 μｍ程度であるが、図４から明らかな
ように、シート抵抗としては数百ＭΩから数十ＭΩまで
変化している。活性化率にもよるが、このように同じ膜
厚でも不純物濃度を変化させることにより、シート抵抗
値を大きく変化させることができる。
【００１４】従って、薄膜トランジスタの半導体活性層
成膜時に、同時にホールド容量の下電極準備層を成膜
し、この下電極準備層に不純物を打ち込んでシート抵抗
を充分下げて下電極とする。そして、この下電極の上に
薄膜トランジスタのゲート絶縁膜成膜時に同時にホール
ド容量の絶縁膜を成膜すれば、小面積で大容量、且つ寄
生抵抗の小さいホールド容量を形成することができる。
成膜時に、同時にホールド容量の下電極準備層を成膜
し、この下電極準備層に不純物を打ち込んでシート抵抗
を充分下げて下電極とする。そして、この下電極の上に
薄膜トランジスタのゲート絶縁膜成膜時に同時にホール
ド容量の絶縁膜を成膜すれば、小面積で大容量、且つ寄
生抵抗の小さいホールド容量を形成することができる。
【００１５】尚、薄膜トランジスタのゲート絶縁膜を熱
酸化法で酸化させて形成する場合は、酸化レートが濃度
により多少異なってくるので、設定条件に充分注意する
必要がある。しかし、ＣＶＤ法などの低温工程で形成す
る場合は、その必要はない。
酸化法で酸化させて形成する場合は、酸化レートが濃度
により多少異なってくるので、設定条件に充分注意する
必要がある。しかし、ＣＶＤ法などの低温工程で形成す
る場合は、その必要はない。
【００１６】また、ホールド容量の下電極のシート抵抗
を充分下げることが出来ない場合は、寄生抵抗をさらに
下げる必要がある。即ち、例えばホールド容量の下電極
の面積を上電極の面積よりも大きく形成することも有効
である。このようにすることによって、下電極の上電極
よりも面積の大きい部分、即ち下電極の露出部分には、
薄膜トランジスタのソース及びドレイン電極と同様に不
純物が打ち込まれるので、この部分のシート抵抗が下が
り、ホールド容量全体の寄生抵抗も下がることになる。
を充分下げることが出来ない場合は、寄生抵抗をさらに
下げる必要がある。即ち、例えばホールド容量の下電極
の面積を上電極の面積よりも大きく形成することも有効
である。このようにすることによって、下電極の上電極
よりも面積の大きい部分、即ち下電極の露出部分には、
薄膜トランジスタのソース及びドレイン電極と同様に不
純物が打ち込まれるので、この部分のシート抵抗が下が
り、ホールド容量全体の寄生抵抗も下がることになる。
【００１７】さらに、ホールド容量を分割し、並列に接
続することは製造歩留まりを上げるうえで非常に有効で
ある。ホールド容量部には所定の面積が必要であり、ピ
ンホールの全くない絶縁膜を形成することは困難であ
り、その分だけ製造歩留まりが低下することは避けられ
ない。従って、ホールド容量を分割し並列に接続してお
き、絶縁膜のピンホールによる不良が発生した場合は、
この不良のホールド容量部分を切り離すことによって、
製造歩留まりの低下を防止することができる。
続することは製造歩留まりを上げるうえで非常に有効で
ある。ホールド容量部には所定の面積が必要であり、ピ
ンホールの全くない絶縁膜を形成することは困難であ
り、その分だけ製造歩留まりが低下することは避けられ
ない。従って、ホールド容量を分割し並列に接続してお
き、絶縁膜のピンホールによる不良が発生した場合は、
この不良のホールド容量部分を切り離すことによって、
製造歩留まりの低下を防止することができる。
【００１８】
【実施例】以下に、本発明の実施例について、図１を用
いて詳細に説明する。図１（Ａ）はアクティブマトリク
ス型液晶表示装置の信号線走査駆動回路及びスイッチン
グ素子としての薄膜トランジスタを含む概略構成を示
し、図１（Ｂ）は信号線走査駆動回路の映像信号書き込
み用薄膜トランジスタとＭＩＭ型サンプルホールド容量
の概略構成をそれぞれ示す。
いて詳細に説明する。図１（Ａ）はアクティブマトリク
ス型液晶表示装置の信号線走査駆動回路及びスイッチン
グ素子としての薄膜トランジスタを含む概略構成を示
し、図１（Ｂ）は信号線走査駆動回路の映像信号書き込
み用薄膜トランジスタとＭＩＭ型サンプルホールド容量
の概略構成をそれぞれ示す。
【００１９】図１（Ａ）において、映像信号書き込み用
薄膜トランジスタ３のドレイン電極に表示信号線２が接
続され、表示信号が伝送される。走査回路１の出力端子
は映像信号書き込み用薄膜トランジスタ３のゲート電極
に接続され、走査回路１からの出力パルスによって薄膜
トランジスタ３を一定期間だけオンさせて表示信号をサ
ンプリングして薄膜トランジスタ３のソース電極に接続
された信号線７に取り込む。薄膜トランジスタ３のソー
ス電極には信号線７と並列にホールド容量４が接続され
る。ホールド容量４には定電位線５から一定の電位が供
給される。
薄膜トランジスタ３のドレイン電極に表示信号線２が接
続され、表示信号が伝送される。走査回路１の出力端子
は映像信号書き込み用薄膜トランジスタ３のゲート電極
に接続され、走査回路１からの出力パルスによって薄膜
トランジスタ３を一定期間だけオンさせて表示信号をサ
ンプリングして薄膜トランジスタ３のソース電極に接続
された信号線７に取り込む。薄膜トランジスタ３のソー
ス電極には信号線７と並列にホールド容量４が接続され
る。ホールド容量４には定電位線５から一定の電位が供
給される。
【００２０】また、信号線７は液素セル９の薄膜トラン
ジスタ８のソース電極に接続され、薄膜トランジスタ８
のゲート電極は各画素のゲート線に接続されて、各画素
の液晶セルへの信号の書き込みが行われる。８は各液晶
セルの容量である。
ジスタ８のソース電極に接続され、薄膜トランジスタ８
のゲート電極は各画素のゲート線に接続されて、各画素
の液晶セルへの信号の書き込みが行われる。８は各液晶
セルの容量である。
【００２１】図１（Ｂ）は、図１（Ａ）の映像信号書き
込み用薄膜トランジスタ３とホールド容量４が一体型に
形成された部分の概略構成を示すものである。図１
（Ｂ）において、ＭＩＭ型サンプルホールド容量は、Si
の薄膜からなる半導体層に、例えばＰをドープして低抵
抗化した下電極41と、ＣＶＤ法により成膜したSiO2から
なる絶縁膜43と、不純物としてＰをドープした多結晶Si
薄膜からなる上電極42とから構成されている。
込み用薄膜トランジスタ３とホールド容量４が一体型に
形成された部分の概略構成を示すものである。図１
（Ｂ）において、ＭＩＭ型サンプルホールド容量は、Si
の薄膜からなる半導体層に、例えばＰをドープして低抵
抗化した下電極41と、ＣＶＤ法により成膜したSiO2から
なる絶縁膜43と、不純物としてＰをドープした多結晶Si
薄膜からなる上電極42とから構成されている。
【００２２】このホールド容量の下電極41は、サンプル
ホールド回路のスイッチング用薄膜トランジスタの半導
体活性層31と同時に成膜形成される。また、ホールド容
量の下電極41の一端部は薄膜トランジスタのソース電極
の一端部とつながっている。さらに、ホールド容量の絶
縁膜43は、薄膜トランジスタのゲート絶縁膜34と同時に
成膜形成され、ホールド容量の上電極42は、薄膜トラン
ジスタのゲート電極35と同時に成膜形成される。
ホールド回路のスイッチング用薄膜トランジスタの半導
体活性層31と同時に成膜形成される。また、ホールド容
量の下電極41の一端部は薄膜トランジスタのソース電極
の一端部とつながっている。さらに、ホールド容量の絶
縁膜43は、薄膜トランジスタのゲート絶縁膜34と同時に
成膜形成され、ホールド容量の上電極42は、薄膜トラン
ジスタのゲート電極35と同時に成膜形成される。
【００２３】ホールド容量の上電極42の形成後は、薄膜
トランジスタのソース33及びドレイン32部への不純物注
入、層間絶縁膜44の成膜形成、ソース電極及びドレイン
電極のコンタクトホールの形成および表示信号線２、信
号線７の電極配線は通常の方法で形成される。
トランジスタのソース33及びドレイン32部への不純物注
入、層間絶縁膜44の成膜形成、ソース電極及びドレイン
電極のコンタクトホールの形成および表示信号線２、信
号線７の電極配線は通常の方法で形成される。
【００２４】ここで、ホールド容量の下電極41は、Ｐの
ドープ量が少なすぎるとＭＯＳ型容量と同様の問題が生
ずる。従って、不純物の活性化率にもよるが、５×1017
／ｃｍ3 以上が必要であり、望ましくは５×1018／ｃｍ
3 以上であるとよい。
ドープ量が少なすぎるとＭＯＳ型容量と同様の問題が生
ずる。従って、不純物の活性化率にもよるが、５×1017
／ｃｍ3 以上が必要であり、望ましくは５×1018／ｃｍ
3 以上であるとよい。
【００２５】また、この下電極41は、上電極42に比べて
その面積は大きく形成されている。即ち、下電極41の周
囲は約２μｍづつ上電極42より大きく形成されている。
従って、この約２μｍのはみだした部分は薄膜トランジ
スタのソース33及びドレイン32部がドープされる工程で
同時にドーピングされて、図１（Ｂ）のクロスハッチン
グ部分41a は下電極41の中央部分よりもさらに低抵抗化
されている。このような構成とすることにより、ホール
ド容量の下電極41の寄生抵抗をさらに下げることが出
来、周波数特性もその分向上する。
その面積は大きく形成されている。即ち、下電極41の周
囲は約２μｍづつ上電極42より大きく形成されている。
従って、この約２μｍのはみだした部分は薄膜トランジ
スタのソース33及びドレイン32部がドープされる工程で
同時にドーピングされて、図１（Ｂ）のクロスハッチン
グ部分41a は下電極41の中央部分よりもさらに低抵抗化
されている。このような構成とすることにより、ホール
ド容量の下電極41の寄生抵抗をさらに下げることが出
来、周波数特性もその分向上する。
【００２６】薄膜トランジスタのゲート絶縁膜34及びホ
ールド容量の絶縁膜43の形成は、上記実施例ではＣＶＤ
法によって成膜したが、半導体層の熱酸化膜形成により
成膜する場合は以下の注意が必要である。即ち、ホール
ド容量を形成する部分はＰなどの不純物を注入している
ため、薄膜トランジスタの活性層部分と比較するとその
熱酸化速度に注意する必要がある。即ち、図５に示すよ
うに、Ｐをドープして熱酸化した場合のドープ量と酸化
レートの特性から、１×1020／ｃｍ3 以上のドーピング
を行った場合は熱酸化速度が非常に大きくなることがわ
かる。
ールド容量の絶縁膜43の形成は、上記実施例ではＣＶＤ
法によって成膜したが、半導体層の熱酸化膜形成により
成膜する場合は以下の注意が必要である。即ち、ホール
ド容量を形成する部分はＰなどの不純物を注入している
ため、薄膜トランジスタの活性層部分と比較するとその
熱酸化速度に注意する必要がある。即ち、図５に示すよ
うに、Ｐをドープして熱酸化した場合のドープ量と酸化
レートの特性から、１×1020／ｃｍ3 以上のドーピング
を行った場合は熱酸化速度が非常に大きくなることがわ
かる。
【００２７】従って、ホールド容量の絶縁膜43を熱酸化
法で成膜する場合、不純物濃度に対応して熱酸化速度が
大きく変化して、その容量値も変化することに留意し、
不純物をドープした絶縁膜のシート抵抗値と容量値を適
切に選定する必要がある。
法で成膜する場合、不純物濃度に対応して熱酸化速度が
大きく変化して、その容量値も変化することに留意し、
不純物をドープした絶縁膜のシート抵抗値と容量値を適
切に選定する必要がある。
【００２８】以上のような絶縁膜のシート抵抗値と容量
値の検討については、上記実施例のように下電極41の面
積を上電極42の面積よりも大きく形成し、そのはみだし
部分のシート抵抗を小さくする構成も有効であるが、図
２に示すような構成も有効である。即ち、ホールド容量
の下電極41の厚さを薄膜トランジスタの活性層31の厚さ
よりも厚くして、ホールド容量の下電極41のシート抵抗
値を低下させることもできる。尚、図２において、図１
（Ｂ）と同様の構成部分は同一の番号で示している。こ
のような形成方法は種々の方法が選択できるが、例え
ば、ホールド容量の下電極の部分のみ２層化したり、あ
るいは２種類のマスクとエッチングにより形成すること
ができる。
値の検討については、上記実施例のように下電極41の面
積を上電極42の面積よりも大きく形成し、そのはみだし
部分のシート抵抗を小さくする構成も有効であるが、図
２に示すような構成も有効である。即ち、ホールド容量
の下電極41の厚さを薄膜トランジスタの活性層31の厚さ
よりも厚くして、ホールド容量の下電極41のシート抵抗
値を低下させることもできる。尚、図２において、図１
（Ｂ）と同様の構成部分は同一の番号で示している。こ
のような形成方法は種々の方法が選択できるが、例え
ば、ホールド容量の下電極の部分のみ２層化したり、あ
るいは２種類のマスクとエッチングにより形成すること
ができる。
【００２９】さらに、このようなホールド容量を複数配
置し、並列に接続することによって（図示せず）、製造
歩留まりが向上するだけでなく、寄生抵抗を増加させる
ことなく容量値を大きくすることができる。従って、周
波数特性及び製造歩留まりを低下させることなくホール
ド容量を大きくすることができる。
置し、並列に接続することによって（図示せず）、製造
歩留まりが向上するだけでなく、寄生抵抗を増加させる
ことなく容量値を大きくすることができる。従って、周
波数特性及び製造歩留まりを低下させることなくホール
ド容量を大きくすることができる。
【００３０】
【発明の効果】以上のように本発明によれば、アクティ
ブマトリクス型液晶表示装置の駆動回路一体型の信号線
駆動回路のホールド容量として、下電極は薄膜トランジ
スタの半導体活性層と同じ不純物をドープして金属化し
た層とし、絶縁膜は薄膜トランジスタのゲート絶縁膜と
同じ絶縁膜とし、上電極は薄膜トランジスタのゲート電
極と同じ層としたＭＩＭ型容量を構成することによっ
て、ホールド容量の絶縁膜を薄膜化するとともに寄生抵
抗を下げることができるため、ホールド容量の小面積化
と周波数特性の向上を得ることができる。
ブマトリクス型液晶表示装置の駆動回路一体型の信号線
駆動回路のホールド容量として、下電極は薄膜トランジ
スタの半導体活性層と同じ不純物をドープして金属化し
た層とし、絶縁膜は薄膜トランジスタのゲート絶縁膜と
同じ絶縁膜とし、上電極は薄膜トランジスタのゲート電
極と同じ層としたＭＩＭ型容量を構成することによっ
て、ホールド容量の絶縁膜を薄膜化するとともに寄生抵
抗を下げることができるため、ホールド容量の小面積化
と周波数特性の向上を得ることができる。
【図１】本発明の一実施例を示すもので、図１（Ａ）は
アクティブマトリクス型液晶表示装置の信号線走査駆動
回路及びスイッチング素子としての薄膜トランジスタを
含む概略構成を示し、図１（Ｂ）は信号線走査駆動回路
の映像信号書き込み用薄膜トランジスタとＭＩＭ型サン
プルホールド容量の概略構成をそれぞれ示す。
アクティブマトリクス型液晶表示装置の信号線走査駆動
回路及びスイッチング素子としての薄膜トランジスタを
含む概略構成を示し、図１（Ｂ）は信号線走査駆動回路
の映像信号書き込み用薄膜トランジスタとＭＩＭ型サン
プルホールド容量の概略構成をそれぞれ示す。
【図２】本発明の他の実施例を図１（Ｂ）に対応して示
す概略構成図。
す概略構成図。
【図３】従来の図１（Ｂ）に対応する概略構成図。
【図４】薄膜シリコンに不純物をドープし、それぞれ70
0 度で活性化した場合の不純物濃度と抵抗率との関係を
示す特性図。
0 度で活性化した場合の不純物濃度と抵抗率との関係を
示す特性図。
【図５】半導体層にＰをドープして熱酸化した場合のド
ープ量と酸化レートとの関係を示す特性図。
ープ量と酸化レートとの関係を示す特性図。
２…表示信号線 ５…定電位線 ７…信号線 31…薄膜トランジスタの半導体活性層 32…薄膜トランジスタのドレイン電極 33…薄膜トランジスタのソース電極 34…薄膜トランジスタのゲート絶縁膜 35…薄膜トランジスタのゲート電極 41…ホールド容量の下電極 42…ホールド容量の上電極 43…ホールド容量の絶縁膜 44…層間絶縁膜
Claims (2)
- 【請求項１】基板上に規則的に配列された多数のゲート
線とソース線、及び前記ゲート線とソース線との交点に
設けられたスイッチング用薄膜トランジスタと、前記薄
膜トランジスタを順次駆動するための信号線走査駆動回
路及びゲート線走査駆動回路を少なくとも備えた液晶表
示装置において、上記信号線駆動回路はソース電極、ド
レイン電極、半導体活性層、ゲート絶縁層及びゲート電
極を少なくとも備えた映像信号書き込み用薄膜トランジ
スタと、下電極−絶縁膜−上電極からなるＭＩＭ型容量
とから成るサンプルホールド回路を少なくとも備え、前
記ＭＩＭ型容量の下電極は前記薄膜トランジスタの半導
体活性層材に不純物をドープした金属化層からなり、前
記ＭＩＭ型容量の絶縁膜は前記薄膜トランジスタのゲー
ト絶縁層材からなり、前記ＭＩＭ型容量の上電極は前記
薄膜トランジスタのゲート電極材からなることを特徴と
する液晶表示装置。 - 【請求項２】基板上に規則的に配列された多数のゲート
線とソース線、及び前記ゲート線とソース線との交点に
設けられたスイッチング用薄膜トランジスタと、前記薄
膜トランジスタを順次駆動するための信号線走査駆動回
路及びゲート線走査駆動回路を少なくとも備えた液晶表
示装置の製造方法において、上記信号線駆動回路はソー
ス電極、ドレイン電極、半導体活性層、ゲート絶縁層及
びゲート電極を少なくとも備えた映像信号書き込み用薄
膜トランジスタと、下電極−絶縁膜−上電極からなるＭ
ＩＭ型容量とから成るサンプルホールド回路を少なくと
も備え、前記薄膜トランジスタの半導体活性層と前記Ｍ
ＩＭ型容量の下電極とを同時に成膜形成する工程と、前
記薄膜トランジスタのゲート絶縁層と前記ＭＩＭ型容量
の絶縁膜を同時に成膜して形成する工程と、前記薄膜ト
ランジスタのゲート電極と前記ＭＩＭ型容量の上電極を
同時に成膜形成する工程と、前記薄膜トランジスタのソ
ース及びドレイン部に不純物をドープしてソース及びド
レイン電極を形成する工程とを少なくとも備えたことを
特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17384393A JPH0728090A (ja) | 1993-07-14 | 1993-07-14 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17384393A JPH0728090A (ja) | 1993-07-14 | 1993-07-14 | 液晶表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728090A true JPH0728090A (ja) | 1995-01-31 |
Family
ID=15968195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17384393A Pending JPH0728090A (ja) | 1993-07-14 | 1993-07-14 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728090A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108055A (en) * | 1995-03-30 | 2000-08-22 | Sanyo Electric Co., Ltd. | Display and method of fabricating the same |
| US7164408B2 (en) | 2002-09-30 | 2007-01-16 | Seiko Epson Corporation | Electro-optical device, method of manufacturing the same, and electronic apparatus |
| US7227597B2 (en) | 1997-12-31 | 2007-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal display having a source electrode and a metal pattern for a storage capacitor formed on an insulating substrate |
| KR20220123620A (ko) * | 2015-11-26 | 2022-09-08 | 엘지디스플레이 주식회사 | 표시장치와 이의 제조방법 |
-
1993
- 1993-07-14 JP JP17384393A patent/JPH0728090A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108055A (en) * | 1995-03-30 | 2000-08-22 | Sanyo Electric Co., Ltd. | Display and method of fabricating the same |
| US7227597B2 (en) | 1997-12-31 | 2007-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal display having a source electrode and a metal pattern for a storage capacitor formed on an insulating substrate |
| US7271857B2 (en) | 1997-12-31 | 2007-09-18 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| US7164408B2 (en) | 2002-09-30 | 2007-01-16 | Seiko Epson Corporation | Electro-optical device, method of manufacturing the same, and electronic apparatus |
| KR20220123620A (ko) * | 2015-11-26 | 2022-09-08 | 엘지디스플레이 주식회사 | 표시장치와 이의 제조방법 |
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