KR102411775B1

KR102411775B1 - 엘이디 구동 유닛들이 형성된 tft 기판을 갖는 엘이디 디스플레이 장치

Info

Publication number: KR102411775B1
Application number: KR1020170149107A
Authority: KR
Inventors: 방정호
Original assignee: 주식회사 루멘스
Priority date: 2017-11-10
Filing date: 2017-11-10
Publication date: 2022-06-23
Also published as: JP6754410B2; JP2019091032A; US20190148409A1; JP6431969B1; KR20190053347A; WO2019093641A1; JP2019091000A; US10847548B2

Abstract

엘이디 구동 유닛들이 형성된 TFT 기판을 이용하는 엘이디 디스플레이 장치가 개시된다. 상기 엘이디 디스플레이 장치는, 매트릭스 형태로 배열되는 복수 개의 엘이디 구동 유닛들을 포함하고, 상기 엘이디 구동 유닛들 각각은 복수 개의 트랜지스터들을 포함하는, TFT 기판과, 상기 엘이디 구동 유닛들 각각에 의해 구동가능하도록, 상기 엘이디 구동 유닛들 각각에 대응되게 부착되는 엘이디 칩들과, 상기 엘이디 칩들의 상부에 부착되어 상기 엘이디 칩들에서 나오는 광을 투과시키는 광 투과판과, 상기 엘이디 칩들에서 발생하는 열을 방출하기 위해 상기 TFT 기판에 부착되는 방열판을 포함한다.

Description

엘이디 구동 유닛들이 형성된 TFT 기판을 갖는 엘이디 디스플레이 장치{LED DISPLAY APPARATUS HAVING TFT SUBSTRATE WHERE LED DRIVING UNITS FORMED}

본 발명은 하나의 픽셀(pixel) 내 서브 픽셀(sub-pixel), 즉 R, G, 및 B 엘이디 칩들 각각을 구동시키기 위한 엘이디 구동 유닛들이 형성된 TFT 기판을 갖는 엘이디 디스플레이 장치에 관한 것이다. 구체적으로는, 하나의 픽셀을 구성하는 작은 크기의 서브 픽셀, 즉 R, G 및 B 엘이디 칩들이 마운트되는 기판으로서, TFT(Thin Film Transistor) 기판이 적용되며, TFT 기판에는 박막 트랜지스터(Thin Film Transistor) 제조 공정에 의해 매트릭스 형태로 배열되게 형성된 복수 개의 엘이디 구동 유닛들이 위치하고, 이들 엘이디 구동 유닛들 각각에 의해 R, G 및 B 엘이디 칩들이 개별적으로 구동될 수 있도록 이들 서브 픽셀들 각각에 하나의 엘이디 구동 유닛이 대응되게 연결된 엘이디 디스플레이 장치에 관한 것이다.

일반적으로 풀 컬러 엘이디 디스플레이 장치에서 각 픽셀(pixel)은 적색(R) 엘이디, 녹색(G) 엘이디, 및 청색(B) 엘이디를 포함한다. 이들 각각은 서브 픽셀(sub-pixel)로 일컬어진다. 근래 들어, 적색 엘이디, 녹색 엘이디 및 청색 엘이디에 더하여 백색 엘이디가 각 픽셀 내에 추가되는 것도 제안된 바 있다.

엘이디 디스플레이 장치의 제작에 있어서 하나의 픽셀을 구현하기 위한 기술로서 패키지 온 모듈(Package On Module) 기술과 칩 온 모듈(Chip On Module) 기술이 있다. 전자는 청색 엘이디 패키지, 녹색 엘이디 패키지 및 적색 엘이디 패키지를 모듈화하여, 모듈화된 패키지들을 엘이디 디스플레이 장치에 적용하는 것으로서, 모듈화된 패키지들의 기본적인 풋프린트로 인해 작은 크기의 디스플레이 장치에 이용되기에는 한계가 있고, 제작되는 디스플레이 장치의 해상도를 높이기도 어렵다. 후자는 적색 엘이디 칩, 녹색 엘이디 칩 및 청색 엘이디 칩을 패키징하지 않고 직접 기판상에 실장하는 기술로서, 패키지 온 모듈 기술에 비해 상대적으로 작은 크기로 구현 가능하므로, 제작되는 디스플레이 장치의 해상도 및 색 재현성을 향상시키는데 유리하다.

풀 컬러 엘이디 디스플레이 장치를 제작함에 있어서 해상도가 비교적 높은 디스플레이를 구현하기 위해서는 위와 같이 엘이디 칩들을 인쇄회로기판(PCB) 상에 실장하는 기술이 많이 이용되고 있다. 이와 같이, 인쇄회로기판을 사용하는 경우, 구동 회로를 포함하는 각종 칩들을 인쇄회로기판의 후면에 실장하고 비아(via)를 통한 각종 배선을 형성함에 있어서 기술적으로 어려움이 많이 따르며, 배선 간의 단락(short)이나 개방(open) 불량도 빈번하게 발생할 뿐만 아니라, 인쇄회로기판의 두께도 또한 일정한 두께 이상으로 확보되어야 하는 어려움이 따른다. 따라서, 이러한 어려움을 해결할 수 있는 방안이 당해 기술 분야에서 요구되고 있다.

본 발명이 해결하고자 하는 과제는 풀컬러 엘이디 디스플레이 장치를 제작함에 있어서, 종래 방식인 인쇄회로기판 상에 엘이디 칩들을 실장함에 있어서의 문제점들, 즉, 인쇄회로기판을 멀티 레이어로 형성하고 비아를 통해 전기적으로 연결하여야 함으로 인한 인쇄회로기판의 기본적인 두께 문제, 그리고, 비아를 통한 배선에 있어서 빈번하게 발생하는 배선 간의 단락이나 개방 불량 문제 등을 해결할 수 있도록, 복수 개의 TFT(Thin Film Transistor)들을 포함하는 엘이디 구동 유닛들이 매트릭스 형태로 배열된 TFT 기판을 이용하는 엘이디 디스플레이 장치를 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명의 일 측면에 따른 엘이디 디스플레이 장치는, 매트릭스 형태로 배열되는 복수 개의 엘이디 구동 유닛들을 포함하고, 상기 엘이디 구동 유닛들 각각은 복수 개의 트랜지스터들을 포함하는, TFT 기판과, 상기 엘이디 구동 유닛들 각각에 의해 구동가능하도록, 상기 엘이디 구동 유닛들 각각에 대응되게 부착되는 엘이디 칩들과, 상기 엘이디 칩들의 상부에 부착되어 상기 엘이디 칩들에서 나오는 광을 투과시키는 광 투과판과, 상기 엘이디 칩들에서 발생하는 열을 방출하기 위해 상기 TFT 기판에 부착되는 방열판을 포함하는 것을 특징으로 한다.

일 실시예에 따라, 상기 엘이디 칩들 각각은, 상기 TFT 기판 측으로 향하는 제1 전극과, 상기 광 투과판 측으로 향하는 제2 전극을 포함한다.

일 실시예에 따라, 상기 TFT 기판은, 상기 엘이디 구동 유닛들 각각과 상기 엘이디 구동 유닛들 각각에 대응되는 엘이디 칩을 전기적으로 연결하도록 상기 제1 전극과 연결되는 제1 전극용 전극 패드를 포함한다.

일 실시예에 따라, 상기 광 투과판은, 상기 엘이디 칩들 각각의 제2 전극과 전기적으로 연결되도록, 상기 엘이디 칩들에 대응되는 제2 전극용 광 투과 전극 패턴을 포함한다.

일 실시예에 따라, 상기 TFT 기판은 상기 엘이디 칩들의 제2 전극들이 공통으로 연결되는 제2 전극 공통 라인을 포함한다.

일 실시예에 따라, 상기 제2 전극 공통 라인과 상기 엘이디 칩들의 제2 전극들을 전기적으로 연결하도록, 상기 광 투과판과 상기 TFT 기판 사이에 위치하는 전도체를 포함한다.

일 실시예에 따라, 상기 전도체는 상기 엘이디 칩들의 어레이의 외곽에 위치하고, 상기 제2 전극 공통 라인은 상기 엘이디 구동 유닛들의 어레이의 외곽에 위치한다.

일 실시예에 따라, 상기 엘이디 칩들 중 하나의 픽셀을 이루는 세 개의 엘이디 칩들 각각은 적색, 녹색 및 청색을 발광하고, 하나의 픽셀을 이루는 세 개의 엘이디 칩들은 서로 인접한다.

일 실시예에 따라, 상기 하나의 픽셀 내 세 개의 엘이디 칩들 각각의 제2 전극과 상기 TFT 기판을 전기적으로 연결하도록, 상기 하나의 픽셀 각각에 대응되게 상기 광 투과판과 상기 TFT 기판 사이에 위치하는 전도체를 포함한다.

일 실시예에 따라, 상기 광 투과판은, 상기 엘이디 칩들 각각의 제2 전극과 전기적으로 연결되기 위한 제2 전극용 광 투과 전극 패턴을 포함하는 패턴 기판과, 상기 패턴 기판의 상부에 부착된 편광 필름과, 상기 편광 필름의 상부에 부착된 터치 필름을 포함한다.

일 실시예에 따라, 상기 TFT 기판은, 상기 엘이디 구동 유닛들의 상부에서 상기 제2 전극 공통 라인과 평행한 방향인 제1 방향으로 배선되는 복수 개의 전원 라인들과, 상기 전원 라인들과 전기적으로 절연되며 상기 제1 방향과 교차하는 제2 방향으로 배선되는 복수 개의 스캔 라인들과, 상기 전원 라인들 및 상기 스캔 라인들과 전기적으로 절연되며 상기 전원 라인들과 평행하게 상기 제1 방향으로 배선되는 복수 개의 데이터 라인들을 포함한다.

일 실시예에 따라, 상기 엘이디 구동 유닛들 각각은, 스위칭 트랜지스터, 구동 트랜지스터 및 스토리지 커패시터를 포함하며, 상기 스위칭 트랜지스터의 게이트 단자는 하나의 스캔 라인에 연결되고 상기 스위칭 트랜지스터의 드레인 단자는 하나의 데이터 라인에 연결되며, 상기 구동 트랜지스터의 게이트 단자는 상기 스위칭 트랜지스터의 소스 단자에 연결되고 상기 구동 트랜지스터의 드레인 단자는 상기 전원 라인에 연결되고 상기 구동 트랜지스터의 소스 단자는 대응되는 엘이디 칩의 제1 전극에 연결되며, 상기 스토리지 커패시터는 상기 구동 트랜지스터의 게이트 단자와 소스 단자 사이에 연결되며, 대응되는 엘이디 칩의 제2 전극은 상기 전도체를 통해 상기 제2 전극 공통 라인에 연결된다.

일 실시예에 따라, 상기 TFT 기판의 일 측면에서 상기 제2 방향으로 배치되고, 상기 데이터 라인들 각각에 대응되는 복수 개의 데이터 구동 IC들과, 상기 TFT 기판의 타 측면에서 상기 제1 방향으로 배치되고, 상기 스캔 라인들 각각에 대응되는 복수 개의 라인 구동 IC들을 포함한다.

일 실시예에 따라, 상기 TFT 기판의 일 측면에서 상기 제2 방향으로 배선되고, 상기 전원 라인들이 공통으로 연결되는, 글로벌 전원 라인과, 상기 글로벌 전원 라인과 평행하게 상기 제2 방향으로 배선되고, 상기 제2 전극 공통 라인과 연결되는, 글로벌 제2 전극 공통 라인과, 상기 글로벌 전원 라인과 상기 글로벌 제2 전극 공통 라인에 연결되는, 타임 컨트롤부를 포함한다.

일 실시예에 따라, 상기 전원 라인들은 제1 전원 라인과 제2 전원 라인을 포함하는 전원 라인 페어를 포함하며, 상기 스캔 라인들의 개수가 2n 개인 경우, 상기 스캔 라인들 중 첫 번째 스캔 라인에 연결된 엘이디 구동 유닛에서부터, 상기 스캔 라인들 중 n 번째 스캔 라인에 연결된 엘이디 구동 유닛까지는 제1 전원 라인을 통해 엘이디 동작 전압이 공급되고, 상기 스캔 라인들 중 n+1 번째 스캔 라인에 연결된 엘이디 구동 유닛에서부터, 상기 스캔 라인들 중 2n 번째 스캔 라인에 연결된 엘이디 구동 유닛까지는 제2 전원 라인을 통해 엘이디 동작 전압이 공급된다.

일 실시예에 따라, 상기 엘이디 칩들 각각은, 제1 전극 및 제2 전극이 모두 상기 TFT 기판 측으로 향하는 플립칩이다.

일 실시예에 따라, 상기 TFT 기판은, 상기 엘이디 구동 유닛들 각각과 상기 엘이디 구동 유닛들 각각에 대응되는 엘이디 칩을 전기적으로 연결하도록, 상기 엘이디 칩들 각각의 제1 전극과 연결되기 위한 제1 전극용 전극 패드와, 상기 엘이디 칩들 각각의 제2 전극과 연결되기 위한 제2 전극용 전극 패드를 포함한다.

일 실시예에 따라, 상기 광 투과판은, 상기 엘이디 칩들의 상부에 부착된 편광 필름과, 상기 편광 필름의 상부에 부착된 터치 필름을 포함한다.

일 실시예에 따라, 상기 TFT 기판은, 상기 엘이디 구동 유닛들의 상부에서 제1 방향으로 배선되는 복수 개의 전원 라인들과, 상기 전원 라인들과 전기적으로 절연되며 상기 제1 방향과 교차하는 제2 방향으로 배선되는 복수 개의 스캔 라인들과, 상기 전원 라인들 및 상기 스캔 라인들과 전기적으로 절연되며 상기 전원 라인들과 평행하게 상기 제1 방향으로 배선되는 복수 개의 데이터 라인들을 포함한다.

일 실시예에 따라, 상기 TFT 기판은, 상기 복수 개의 전원 라인들과 평행하게 상기 제1 방향으로 배선되는 복수 개의 제2 전극 공통 라인들을 포함한다.

일 실시예에 따라, 상기 제2 전극 공통 라인들은, 하나의 전원 라인에 연결된 복수 개의 엘이디 구동 유닛들에 대응되는 엘이디 칩들의 제2 전극들과 각각 연결된 제2 전극용 전극 패드들이 공통으로 연결된다.

일 실시예에 따라, 상기 TFT 기판의 일 측면에서 상기 제2 방향으로 배선되고, 상기 전원 라인들이 공통으로 연결되는, 글로벌 전원 라인과, 상기 글로벌 전원 라인과 평행하게 상기 제2 방향으로 배선되고, 상기 제2 전극 공통 라인들이 공통으로 연결되는, 글로벌 제2 전극 공통 라인과, 상기 글로벌 전원 라인과 상기 글로벌 제2 전극 공통 라인에 연결되는, 타임 컨트롤부를 포함한다.

일 실시예에 따라, 상기 전원 라인들은 제1 전원 라인과 제2 전원 라인을 포함하는 전원 라인 페어를 포함하며, 상기 스캔 라인들의 개수가 2N 개인 경우, 상기 스캔 라인들 중 첫 번째 스캔 라인에 연결된 엘이디 구동 유닛에서부터, 상기 스캔 라인들 중 N 번째 스캔 라인에 연결된 엘이디 구동 유닛까지는 상기 제1 전원 라인을 통해 엘이디 동작 전압이 공급되고, 상기 스캔 라인들 중 n+1 번째 스캔 라인에 연결된 엘이디 구동 유닛에서부터, 상기 스캔 라인들 중 2n 번째 스캔 라인에 연결된 엘이디 구동 유닛까지는 상기 제2 전원 라인을 통해 엘이디 동작 전압이 공급된다.

일 실시예에 따라, 상기 제2 전극 공통 라인들 및 상기 전원 라인들의 선폭은 20㎛일 수 있다.

본 발명은 하나의 픽셀을 이루는 세 개의 엘이디 칩들 각각을 구동시키기 위한 엘이디 구동 유닛이 엘이디 칩들 각각에 대응되게 매트릭스 형태로 배열된 TFT 기판을 이용한 엘이디 디스플레이 장치를 제공함으로써, 풀컬러 엘이디 디스플레이 장치를 제작함에 있어서, 종래 방식인 인쇄회로기판 상에 엘이디 칩들을 실장함에 있어서의 문제점들, 인쇄회로기판을 멀티 레이어로 형성하고 비아를 통해 전기적으로 연결하여야 함으로 인한 인쇄회로기판의 기본적인 두께 문제, 그리고, 비아를 통한 배선에 있어서 빈번하게 발생하는 배선 간의 단락이나 개방 불량 문제 등을 해결하는 효과를 갖는다.

도 1은 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치의 수직 구조를 설명하기 위한 도면이고,
도 2는 도 1의 엘이디 디스플레이 장치의 수평 구조를 설명하기 위한 도면이고,
도 3은 도 1의 엘이디 디스플레이 장치에서 타임 컨트롤 인쇄 기판 어셈블리(Time control Printed Board Assembly(PBA))와 데이터 라인 인쇄 기판 어셈블리(Data line Printed Board Assembly(PBA))를 함께 나타낸 도면이고,
도 4는 도 1의 엘이디 디스플레이 장치의 일 예로서, 하나의 픽셀 내에 세 개의 엘이디 칩들(각각, 적색, 녹색 및 청색을 발광함)과 하나의 도전체를 포함하는 구조를 나타낸 도면이고,
도 5는 도 4의 분해도로서, 도 4의 엘이디 디스플레이 장치를 구체적으로 설명하기 위한 도면이고,
도 6은 도 4의 픽셀 구조를 기본으로 하여 구성된 엘이디 디스플레이 장치 전체를 나타낸 도면이고,
도 7은 도 6의 A-A를 따라 취한 단면도이고,
도 8은 도 1의 엘이디 디스플레이 장치의 또 다른 예로서, 하나의 픽셀 내에 세 개의 엘이디 칩들(각각, 적색, 녹색, 및 청색을 발광함)이 일렬로 배열되고, 도전체는 외곽에만 배치되는 구조를 나타낸 도면이고,
도 9는 도 8의 픽셀 구조를 갖는 엘이디 디스플레이 장치의 간략한 등가 회로도이고,
도 10는 본 발명의 다른 실시예에 따른 엘이디 디스플레이 장치의 수직 구조를 설명하기 위한 도면이고,
도 11은 도 10의 엘이디 디스플레이 장치의 수평 구조를 설명하기 위한 도면이고,
도 12는 도 10의 엘이디 디스플레이 장치에서 타임 컨트롤 PBA와 데이터 라인 PBA를 함께 나타낸 도면이고,
도 13은 도 10의 엘이디 디스플레이 장치의 일 예로서, 하나의 픽셀 내에 세 개의 엘이디 칩들(각각, 적색, 녹색, 및 청색을 발광함)이 일렬로 배열된 구조를 나타낸 도면이고,
도 14는 도 13의 픽셀 구조를 기본으로 하여 구성된 엘이디 디스플레이 장치의 간략한 등가 회로도이고,
도 15는 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치에서, 데이터 라인들(DL)과 스캔 라인들(SL), 그리고 하나의 데이터 라인(DL)과 하나의 스캔 라인(SL)이 교차하는 부분에 위치한 하나의 엘이디 구동 유닛(DU)으로 특징지어질 수 있는 전체적인 배선 구조를 설명하기 위한 도면이고,
도 16은 TFT 기판에 형성된 하나의 엘이디 구동 유닛(DU)의 등가 회로도이고,
도 17은 본 발명의 또 다른 실시예에 따른 엘이디 디스플레이 장치를 설명하기 위한 도면으로서, 전원 라인들이 각각 제1 전원 라인과 제2 전원 라인을 포함하는 전원 라인 페어(Voltage Line Pair)로 배선되는 경우를 설명하기 위한 도면이고,
도 18은 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치에서 전원 라인들의 배선에 있어서 고려되는 전압 강하 이슈를 설명하기 위한 도면이고,
도 19는 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치의 전체적인 제작 공정을 설명하기 위한 블록도이다.

이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 첨부된 도면들 및 실시예들은 이 기술 분야에서 통상의 지식을 가진 자로 하여금 본 발명에 관한 이해를 돕기 위한 의도로 예시되고 간략화된 것임에 유의하여야 할 것이다.

도 1은 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치의 수직 구조를 설명하기 위한 도면이고, 도 2는 도 1의 엘이디 디스플레이 장치의 수평 구조를 설명하기 위한 도면이고, 도 3은 도 1의 엘이디 디스플레이 장치에서 타임 컨트롤 PBA(Time control Printed Board Assembly)와 데이터 라인 PBA(Data line Printed Board Assembly)를 함께 나타낸 도면이고, 도 4는 도 1의 엘이디 디스플레이 장치의 일 예로서, 하나의 픽셀 내에 세 개의 엘이디 칩들(각각, 적색, 녹색 및 청색을 발광함)과 하나의 도전체를 포함하는 구조를 나타낸 도면이고, 도 5는 도 4의 분해도로서, 도 4의 엘이디 디스플레이 장치를 구체적으로 설명하기 위한 도면이고, 도 6은 도 4의 픽셀 구조를 기본으로 하여 구성된 엘이디 디스플레이 장치 전체를 나타낸 도면이고, 도 7은 도 6의 A-A를 따라 취한 단면도이고, 도 8은 도 1의 엘이디 디스플레이 장치의 또 다른 예로서, 하나의 픽셀 내에 세 개의 엘이디 칩들(각각, 적색, 녹색, 및 청색을 발광함)이 일렬로 배열되고, 도전체는 외곽에만 배치되는 구조를 나타낸 도면이고, 도 9는 도 8의 픽셀 구조를 갖는 엘이디 디스플레이 장치의 간략한 등가 회로도이다.

우선, 도 1과 도 2를 함께 참조하면, 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치는, TFT 기판(100), 엘이디 칩들(200, 300, 400), 광 투과판(500), 및 방열판(700)을 포함한다.

TFT 기판(100)은 매트릭스 형태로 배열되는 복수 개의 엘이디 구동 유닛(DU)들을 포함한다. 엘이디 구동 유닛(DU)들 각각은 복수 개의 트랜지스터들을 포함한다. 엘이디 구동 유닛(DU)의 예는, 도 16을 참조하여 이후에 설명될 것이다. 그리고, TFT 기판(100)은 엘이디 구동 유닛(DU)들 각각과 엘이디 구동 유닛(DU)들 각각에 대응되는 엘이디 칩을 전기적으로 연결하기 위해, 제1 전극(도 5의 210, 310, 410 참고)과 연결되는 제1 전극용 전극 패드(도 5의 110, 120, 130, 140 참조)를 포함한다. 이들 제1 전극과 제1 전극용 전극 패드 간의 연결 관계는 도 5를 참조하여 이후에 설명될 것이다.

엘이디 칩들(200, 300, 400)은 엘이디 구동 유닛(DU)들 각각에 의해 구동가능하도록 엘이디 구동 유닛(DU)들 각각에 대응되게 연결된다. 엘이디 칩들(200, 300, 400) 각각은, 해당 엘이디 구동 유닛(DU)에 의해 구동되는 경우 서로 다른 파장의 광을 출력한다. 예컨대, 엘이디 칩(200)은 적색광, 엘이디 칩(300)은 녹색광, 엘이디 칩(400)은 청색광을 출력한다. 그리고 이들 세 개의 엘이디 칩들(200, 300, 400)은 하나의 픽셀(pixel)을 구성할 수 있다. 즉, 이들 세 개의 엘이디 칩들(200, 300, 400)은 풀컬러 엘이디 디스플레이 장치에서 R, G, B를 포함하는 기본적인 하나의 픽셀로 정의된다(개개의 칩들은 서브 픽셀(sub-pixel)로 정의됨). 엘이디 구동 유닛(DU)은 대응되는 서브 픽셀을 구동하기 위한 구성요소이다. 도 1에서는 가장 왼쪽 픽셀과 가장 오른쪽 픽셀만을 나타내었으며, 도 6에 예시된 바와 같이, 하나의 픽셀 내에서의 서브 픽셀들 간의 간격보다 이웃하는 픽셀들 간의 간격이 약간 더 넓을 수 있다. 엘이디 칩들(200, 300, 400) 각각은 TFT 기판(100) 측으로 향하는 제1 전극(도 5의 210, 310, 410 참고)과 광 투과판(500) 측으로 향하는 제2 전극(도 5의 250, 350, 450 참고)을 포함한다. TFT 기판(100)과 제1 전극 간의 연결 관계의 예, 그리고 광 투과판(500)과 제2 전극 간의 연결 관계의 예는 도 5를 참조하여 이후에 구체적으로 설명될 것이다.

광 투과판(500)은 엘이디 칩들(200, 300, 400)의 상부에 부착되어 엘이디 칩들(200, 300, 400)에서 나오는 광을 투과시키는 역할을 한다. 엘이디 칩들(200, 300, 400)의 상부는, 도면상에서의 위치를 고려하여 정의된 것으로서, 엘이디 칩들(200, 300, 400)의 상부 전극의 상부, 즉 제2 전극의 상부를 의미한다. 광 투과판(500)은, 엘이디 칩들(200, 300, 400) 각각의 제2 전극과 전기적으로 연결되도록 하기 위해, 엘이디 칩들(200, 300, 400)에 대응되는 제2 전극용 광 투과 패턴(510)을 포함한다. 또한, 광 투과판(500)은 도 1에 도시된 바와 같이, 터치 패드용으로 적용될 수 있도록, 제2 전극용 광 투과 전극 패턴(510)이 형성된 패턴 기판(520), 상기 패턴 기판의 상부에 부착된 편광 필름(530), 및 편광 필름(530)의 상부에 부착된 터치 필름(540)을 포함할 수 있다. 이하의 설명에서는, 광 투과판(500)을 패턴 기판(520)만을 일컫기도 한다.

방열판(700)은 엘이디 칩들(200, 300, 400)에서 발생하는 열을 방출하기 위한 구성요소로서, TFT 기판(100)에 부착된다. 방열판(700)은, TFT 기판(100)에서 엘이디 칩들(200, 300, 400)이 부착되는 면의 반대 면에 부착되며, 열 방출이 원할할 수 있도록 열 전도성이 좋은 금속 재료로 제작된다. 방열판(700)은, 예컨대, 알루미늄(Al) 재질일 수 있다.

또한, TFT 기판(100)은 엘이디 칩들(200, 300, 400)의 제2 전극들(도 5의 250, 350, 450)이 공통으로 연결되는 제2 전극 공통 라인(CCL)을 포함한다.

그리고, 상기 엘이디 디스플레이 장치는, 광 투과판(500)과 TFT 기판(100) 사이에 위치하는 전도체(600)를 포함한다. 전도체(600)는 제2 전극 공통 라인(CCL)과 엘이디 칩들(200, 300, 400)의 제2 전극들(도 5의 250, 350,450)을 전기적으로 연결시켜주는 역할을 한다. 전도체(600)는 제2 전극 공통 라인(CCL)과 제2 전극용 광 투과 전극 패턴(510)과 직접적으로 연결된다. 전도체(600)는 도 1에 도시된 바와 같이 엘이디 칩들(200, 300, 400)의 어레이의 외곽에 위치할 수 있고, 이에 대응되게 제2 전극 공통 라인(CCL)도 TFT 기판(100) 상에서 엘이디 구동 유닛(DU)들의 어레이의 외곽에 위치할 수 있다. 도 1, 도 2 및 도 8은 이와 같이, 전도체(600)가 엘이디 칩들(200, 300, 400)의 어레이의 외곽에 위치하고 제2 전극 공통 라인(CCL)도 또한 TFT 기판(100) 상에서 엘이디 구동 유닛(DU)들의 어레이의 외곽에 위치하는 예를 보여주는 도면들이다. 이와는 다르게, 도 4 내지 도 7에 도시된 바와 같이, 하나의 픽셀을 이루는 세 개의 엘이디 칩들(200, 300, 400) 각각의 제2 전극(250, 350, 450)과 TFT 기판(100), 구체적으로는 TFT 기판(100) 상의 제2 전극 공통 라인(CCL)을 전기적으로 연결하도록, 하나의 픽셀 각각에 대응되게 광 투과판(500)과 TFT 기판(100) 사이에 전도체(600)가 위치할 수 있다. 도 4 내지 도 7에 도시된 예에서 전도체(600)의 개수는 픽셀의 개수와 동일하게 될 것이다. 또한, 도 4 내지 도 7에 도시된 예에서는, 전도체(600)에 대응되게 TFT 기판(100) 상에 형성된 제2 전극 공통 라인(CCL)을 구체적으로 나타내지는 않았으나, 도 2의 제2 전극 공통 라인(CCL)과 같이 엘이디 구동 유닛(DU)들의 어레이의 외곽에 위치하지 않고, 픽셀들의 어레이의 상부에서 픽셀들에 대응되게 배선될 수 있다.

도 2를 참조하여 TFT 기판(100) 상에서의 배선들을 상세히 설명하면 이하와 같다. TFT 기판(100)은, 복수 개의 전원 라인(VL)들, 복수 개의 스캔 라인(SL)들, 및 복수 개의 데이터 라인(DL)들을 포함한다. 도 2에서는 편의상 하나의 전원 라인(VL), 하나의 스캔 라인(SL), 및 하나의 데이터 라인(DL)만을 나타내었으나, 실제로는 행과 열의 개수에 대응되게 배선된다.

전원 라인(VL)들은, 엘이디 구동 유닛(DU)들의 상부에서 제2 전극 공통 라인(CCL)과 평행한 방향인 제1 방향으로 배선된다. 전원 라인(VL)들은 자신들에게 연결된 엘이디 구동 유닛(DU)들의 구동 트랜지스터(도 16의 DT)의 턴온시, 구동 트랜지스터(DT)를 통해 엘이디 칩들(200, 300, 400)에게 엘이디 동작 전압을 공급한다.

스캔 라인(SL)들은 전원 라인(VL)들이 배선된 방향과 교차하는 방향인 제2 방향으로 배선된다. 스캔라인(SL)들은 자신들에게 연결된 엘이디 구동 유닛(DU)들의 스위칭 트랜지스터(도 16의 ST)의 게이트 단자와 연결된다.

데이터 라인(DL)들은 전원 라인(VL)들과 평행하게 제1 방향으로 배선되며, 자신들에게 연결된 엘이디 구동 유닛(DU)들의 스위칭 트랜지스터(도 16의 ST)의 드레인 단자와 연결된다.

복수 개의 전원 라인(VL)들, 복수 개의 스캔 라인(SL)들, 및 복수 개의 데이터 라인(DL)들 간에는 서로 전기적으로 절연되어야 하므로, 예를 들어, TFT 기판(100)에서 엘이디 구동 유닛(DU)들을 형성한 후 상부에 제1 금속층을 형성하여 스캔 라인(SL)들을 배선하고, 상기 제1 금속층과 절연되게 상기 제1 금속층의 상부에 제2 금속층을 형성하여 전원 라인(VL)들과 데이터 라인(DL)들을 서로 평행하게 배선하는 방식으로 제작될 수 있다. 이와는 다르게 제1 금속층으로 전원 라인(VL)들과 데이터 라인(DL)들을 배선하고, 그 상부에 절연되게 제2 금속층으로 스캔 라인(SL)들을 배선하는 방식으로 제작될 수도 있다. 또 다르게는, 스캔 라인(SL)들, 전원 라인(VL)들 및 데이터 라인(DL)들을 모두 서로 다른 금속층으로 배선하는 방식으로 제작될 수도 있다. 스캔 라인(SL), 데이터 라인(DL) 및 전원 라인(VL)의 개수는 제작되는 엘이디 디스플레이 장치의 싸이즈나 해상도 등에 따라서 다양할 수 있다.

TFT 기판(100)의 일 측면에는 복수 개의 데이터 구동 IC(DDIC)들이 배치된다. 데이터 구동 IC(DDIC)들은 TFT 기판(100)의 일 측면에서 스캔 라인(SL)들이 배선된 방향인 제2 방향으로 일렬로 배치되고, 데이터 라인(DL)들 각각에 대응되게 배치되어, 픽셀 제어 신호에 따라 자신들에게 연결된 데이터 라인(DL)으로 스위치 신호를 제공한다. 스캔 라인(SL)을 통한 스캔 신호의 인가에 의해 엘이디 구동 유닛(DU)의 스위칭 트랜지스터가 턴온된 경우, 상기 스위치 신호는 데이터 라인(DL)을 통해 스위칭 트랜지스터의 드레인 단자로 전달되어 구동 트랜지스터를 제어하게 된다.

TFT 기판(100)의 타 측면에는 복수 개의 라인 구동 IC(LDIC)들이 배치된다. 라인 구동 IC(LDIC)들은 TFT 기판(100)의 타 측면에서 제1 방향으로 일렬로 배치되고, 이들 각각에는 스캔 라인(SL)들이 연결되어, 스캔 라인(SL)들을 통해 엘이디 구동 유닛(DU)의 스위칭 트랜지스터의 게이트 단자로 스캔 신호를 제공함으로써 스위칭 트랜지스터를 제어한다. 데이터 구동 IC(DDIC)들 및 라인 구동 IC(LDIC)들은 도시된 바와 같이 각각 데이터 라인(DL)들의 일단들(one ends) 및 스캔 라인(SL)들의 일단들(one ends)과 연결되도록 TFT 기판(100)의 일 측면 및 타 측면에 부착된다. 데이터 구동 IC(DDIC)들과 라인 구동 IC(LDIC)들을 TFT 기판(100)에 부착하고 각종 배선들과 전기적으로 연결할 수 있도록, TFT 기판(100) 상에는 데이터 구동 IC(DDIC)용 패드들 및 라인 구동 IC(LDIC)용 패드들이 형성되어 이들 패드들 상에 각각 데이터 구동 IC(DDIC)들과 라인 구동 IC(LDIC)들이 마운트되도록 할 수도 있다. 또 다르게는, 데이터 구동 IC(DDIC)들 및 라인 구동 IC(LDIC)들은 글로벌 라인들(GVL, GCCL)들과 함께 별도의 인쇄 기판 어셈블리(Printed Board Assembly) 형태로 제작되어 TFT 기판과 결합될 수도 있다.

또한, 본 발명의 엘이디 디스플레이 장치는, 글로벌 전원 라인(GVL), 글로벌 제2 전극 공통 라인, 및 타임 컨트롤부(800)를 더 포함한다. 글로벌 전원 라인(GVL)은 TFT 기판(100)의 일 측면에서 데이터 구동 IC(DDIC)들의 배열 방향과 평행하게 제2 방향으로 배선된다. 글로벌 전원 라인(GVL)에는 제1 방향으로 배선된 전원 라인(VL)들이 공통으로 연결된다. 글로벌 제2 전극 공통 라인(GCCL)은 글로벌 전원 라인(GVL)과 평행하게 제2 방향으로 배선된다. 글로벌 제2 전극 공통 라인(GCCL)에는 제1 방향으로 배선된 제2 전극 공통 라인(CCL)이 연결된다. 도 2에 도시된 바와 같이, 제2 전극 공통 라인(GCCL)이 엘이디 구동 유닛(DU)들의 어레이의 외곽에 양측으로 배치된 경우, 양측의 제2 전극 공통 라인(CCL)이 글로벌 제2 전극 공통 라인(GCCL)에 공통으로 연결된다. 도면으로 나타내지는 않았으나, 이와는 달리, 하나의 픽셀 마다에 전도체(600)가 배치되어 있고, TFT 기판(100)에도 전도체(600)에 대응되게 중간 중간에 제2 전극 공통 라인(CCL)들이 제1 방향으로 배선되어 있는 경우에는, 모든 제2 전극 공통 라인(CCL)들이 글로벌 제2 전극 공통 라인(GCCL)에 공통으로 연결된다. 그리고, 글로벌 전원 라인(GVL)과 글로벌 제2 전극 공통 라인(GCCL)은 타임 컨트롤부(800)에 연결된다. 타임 컨트롤부(800)는, 스케일러, 타임 컨트롤 IC, 및 메모리 등을 포함하여 인쇄 기판 어셈블리(Printed Board Assembly) 형태로 제작되어 글로벌 전원 라인(GVL) 및 글로벌 제2 전극 공통 라인(GCCL)과 연결될 수 있다.

전원 라인(VL)과 제2 전극 공통 라인(CCL)의 선폭은 대체로 20㎛일 수 있으며, 글로벌 전원 라인(GVL) 및 글로벌 제2 전극 공통 라인(GCCL)의 선폭은 전원 라인(VL) 및 제2 전극 공통 라인(CCL)의 선폭보다 더 넓도록 배선된다.

도 3은 도 1의 엘이디 디스플레이 장치에서 타임 컨트롤 인쇄 기판 어셈블리(Time control Printed Board Assembly(PBA))와 데이터 라인 인쇄 기판 어셈블리(Data line Printed Board Assembly(PBA))를 함께 나타낸 도면이다. 도 2 및 도 3에 도시된 바와 같이, TFT 기판(100)의 일 측면에 데이터 구동 IC(DDIC)들과 글로벌 전원 라인(GVL) 및 글로벌 제2 전극 공통 라인(GCCL)이 서로간에 간섭이 생기지 않도록 적절한 형태로 배치될 수 있다.

도 4 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치를 설명한다. 도 4, 도 5 및 도 6의 수직 구조에서는 편의상 도 1에 도시된 방열판(700)을 생략하여 나타내었으나, TFT 기판(100)의 하부에 방열판(700)이 더 부착된 구조로 고려될 수 있다. 여기서의 엘이디 칩들(200, 300, 400)은 하측과 상측 각각에 제1 전극과 제2 전극이 하나씩 형성된 버티컬 타입의 엘이디이다.

도 4 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치는, TFT 기판(100), 엘이디 칩들(200, 300, 400)의 어레이, 및 광 투과판(500)을 포함한다. TFT 기판(100)은 엘이디 칩들(200, 300, 400)을 각각 개별 제어하기 위한 엘이디 구동 유닛(DU; 도 2 참조)들이 TFT 공정에 의해 형성되고 직사각 형태를 취하며, 광 투과판(500)은 TFT 기판과 대체로 동일한 형상과 면적을 가지며 TFT 기판(100)의 상부에 이격 배치된다. 그리고, TFT 기판(100)과 광 투과판(500) 사이에 위치하여 매트릭스 형태로 배열되는 엘이디 칩들(200, 300, 400)을 포함한다. 도 4 내지 도 7에서 참조 부호 2로 표시된 바와 같이, 엘이디 칩들(200, 300, 400)은 픽셀을 이룬다. 즉, 하나의 픽셀 내에는 엘이디 칩들(200, 300, 400)이 포함되고, 복수 개의 픽셀들이 매트릭스 형태로 배열되어 전체적으로는 도 6에 도시된 바와 같은 소정 크기의 엘이디 디스플레이 장치를 이루게 된다. 하나의 픽셀은 엘이디 칩들(200, 300, 400) 뿐만 아니라, 전도체(600)를 포함된다. 이렇듯, 도 4 내지 도 7에 도시된 예에서는, 하나의 픽셀이 세 개의 엘이디 칩들(200, 300, 400)과 하나의 전도체(600)를 포함하여 사각형을 이루도록 배치된다.

TFT 기판(100)은 복수의 픽셀(2)들에 대응되게 매트릭스 형태로 배열된 복수의 전극 패드들(110, 120, 130, 140)을 포함한다. 하나의 픽셀(2)에 대응되는 전극 패드들(110, 120, 130, 140)은 편의상 패드 그룹(pad group)(도 7의 참조부호 G)으로 정의된다. 따라서, 하나의 패드 그룹(G) 내에는 네 개의 전극 패드들, 즉 제1 전극 패드(110), 제2 전극 패드(120), 제3 전극 패드(130) 및 제4 전극 패드(140)가 존재하며, 제1 전극패드(110), 제2 전극 패드(120) 및 제3 전극 패드(130)는 픽셀(2)을 이루는 세 개의 엘이디 칩들(200, 300, 400) 각각의 제1 전극(210, 310, 410)과 연결되는 반면에 제4 전극 패드(140)은 전도체(600)와 연결된다.

광 투과판(500)은 유리(glass)와 같은 절연성 광 투과판 모재를 기초로 하여 ITO(Indium Tin Oxide)와 같은 도전성 재료를 코팅하여 픽셀(2) 각각에 대응되도록 형성된 복수의 제2 전극용 광 투과 전극 패턴(510)을 포함한다. 복수의 제2 전극용 광 투과 전극 패턴(510)은 복수의 픽셀(2)들의 배열, 그리고 복수의 패드 그룹들의 배열과 어긋나지 않도록 배열된다. 또한, 광 투과판(500)은, 플렉시블 디스플레이 구현에 적합하도록 고분자 플라스틱 재질로 구성될 수도 있고, 투명/불투명 재질일 수 있다.

엘이디 칩들 중 제1 엘이디 칩(200)은, 적색광을 발하는 갈륨 아세나이드 계열 또는 갈륨 포스파이드 계열 반도체 칩으로서, 제2 전극(250)과 제1 전극(210)을 포함한다. 또한, 제1 엘이디 칩(200)은 제2 전극(250)과 제1 전극(210) 사이에 제1 전극(210)으로부터 제2 전극(250)을 향해 차례로 형성된 p형 반도체층(220), 활성층(230) 및 n형 반도체층(240)을 포함한다.

엘이디 칩들 중 제2 엘이디 칩(300)은, 녹색광을 발하는 질화갈륨 계열 반도체 칩으로서, 제2 전극(350)과 제1 전극(310)을 포함한다. 또한, 제2 엘이디 칩(300)은 제2 전극(350)과 제1 전극(310) 사이에 제1 전극(310)으로부터 제2 전극(350)을 향해 차례로 형성된 p형 반도체층(320), 활성층(330) 및 n형 반도체층(340)을 포함한다.

엘이디 칩들 중 제3 엘이디 칩(400)은, 청색광을 발하는 질화갈륨 계열 반도체 칩으로서, 제2 전극(450)과 제1 전극(410)을 포함한다. 또한, 제3 엘이디 칩(400)은 제2 전극(450)과 제1 전극(410) 사이에 제1 전극(410)으로부터 제2 전극(450)을 향해 차례로 형성된 p형 반도체층(420), 활성층(430) 및 n형 반도체층(440)을 포함한다.

상부 전극들, 즉 제2 전극들(250, 350, 450)로서 ITO와 같은 투명 전극이 이용될 수 있고, 하부 전극들, 즉 제1 전극들(210, 310, 410)로서 금속 전극이 이용될 수 있다. 또한, 제2 전극들(250, 350, 450) 및 제1 전극들(210, 310, 410)은 생략될 수도 있다. 생략되는 경우, 반도체층 또는 오믹 접촉층이 해당 엘이디 칩의 상부 전극 또는 하부 전극 역할을 하게 된다.

이 실시예에서는, 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400) 각각의 제1 전극(210, 310, 410)은 각각의 p형 반도체층(220, 320, 420)과 연결되어 p형 극성을 가지며, 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400) 각각의 제2 전극(250, 350, 450)은 각각의 n형 반도체층(240, 340, 440)과 연결되어 n형 극성을 갖는다.

한편, 제1 엘이디 칩(200)은 제1 전극(210)이 제1 전극 패드(110)와 연결되도록 TFT 기판(100)에 마운트되고, 제2 엘이디 칩(300)은 제1 전극(310)이 제2 전극 패드(120)와 연결되도록 TFT 기판(100)에 마운트되고, 제3 엘이디 칩(400)은 제1 전극(410)이 제3 전극 패드(130)와 연결되도록 TFT 기판(100)에 마운트된다. 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400) 각각의 제1 전극들(210, 310, 410)을 전극 패드들(110, 120, 130) 각각에 부착하기 위해 전도성 접착물질(b)이 이용될 수 있다.

또한, 전도체(600)는 충분한 강성을 갖는 재료가 사용되며, 패드 그룹들 각각의 제4 전극 패드(140)와 연결되도록 TFT 기판(100)과 광 투과판(500) 사이에서 TFT 기판(100) 상에 세워져 형성된다. 전도체(600)와 제4 전극 패드(140) 간의 부착을 위해서도 또한 전도성 접착물질(b)이 이용될 수 있다.

전술한 바와 같이, 광 투과판(500)은 복수 개의 제2 전극용 광 투과 전극 패턴들(510)을 포함한다. 제2 전극용 광 투과 전극 패턴들(510)은 서로 이격 배치된다. 그리고, 하나의 픽셀(2) 내의 제1 엘이디 칩(200)의 제2 전극(250), 제2 엘이디 칩(300)의 제2 전극(350), 제3 엘이디 칩(400)의 제2 전극(450), 및 전도체(600)의 상단이 해당 제2 전극용 광 투과 전극 패턴(510)에 연결되도록, 광 투과판(500)이 제1 엘이디 칩(200), 제2 엘이디 칩(300), 및 제3 엘이디 칩(400)의 상부 및 전도체(600)의 상단에 올려져 결합된다. 광 투과판(500)을 엘이디 칩들(200, 300, 400)의 상부 및 전도체(600)의 상단에 올려 부착시킴에 있어서도 도전성 접착 물질(b)이 이용될 수 있다.

광 투과판(500)에 형성된 소정의 제2 전극용 광 투과 전극 패턴(510)이 해당 픽셀(2) 내의 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400)의 제2 전극들(250, 350, 450) 및 전도체(600)의 상단과 연결된다. 그에 따라, 해당 픽셀(2) 내의 제1 전극 패드(110), 제2 전극 패드(120) 및 제3 전극 패드(130)는, 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400)의 구동을 위한 개별 전극 패드로서의 역할을 수행하고, 제4 전극 패드(140)는 공통 전극 패드로서의 역할을 수행하므로, 하나의 픽셀(2) 내의 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400)이 개별적으로 제어된다. 따라서, 하나의 픽셀(2) 내에서 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400)이 이렇게 개별적으로 제어됨으로써, 하나의 픽셀 유닛(20)으로부터 나오는 광이 다양한 색으로 변화될 수 있으며, 결과적으로 풀 컬러 디스플레이의 구현이 가능해진다.

위와 같은 구성 하에서, 하나의 픽셀(2)로부터 나오는 광의 색 균일도(uniformity)를 높이도록, 제1 엘이디 칩(200)과 제2 엘이디 칩(300) 사이의 간격과, 제2 엘이디 칩(300)과 제3 엘이디 칩(400) 사이의 간격은 서로 같은 것이 바람직하다. 또한, TFT 기판(100)과 광 투과판(500) 사이에는 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400) 등을 외부로부터 보호하기 위한 전기 절연성 언더필(도 4의 900)이 채워질 수 있다. 또한, 색변환 효율을 증가시킬 수 있도록 엘이디 칩들(200, 300, 400)의 측면에 블랙 또는 화이트 재료의 몰딩재를 형성할 수 있다.

다음으로 도 8을 참조하여, 본 발명의 또 다른 실시예에 따른 엘이디 디스플레이 장치를 설명한다. 도 8에 나타낸 엘이디 디스플레이 장치는 전체 디스플레이 장치의 일 부분, 즉, 좌측에 위치한 두 개의 픽셀들만을 나타낸 것이다. 앞서 도 4 내지 도 7을 참조하여 설명된 엘이디 디스플레이 장치의 일 실시예에서는 하나의 픽셀(2)이 세 개의 엘이디 칩들(200, 300, 400)과 하나의 전도체(600))를 포함하여 하나의 픽셀(2)이 정사각형을 이루도록 형성된 구조임에 비해, 도 8의 실시예에서는 전도체(600)가 엘이디 칩들(200, 300, 400)의 어레이의 외곽에만 배치되고, 하나의 픽셀은 세 개의 엘이디 칩들(200, 300, 400)이 일렬로 배치된 구조이다.

TFT 기판(100), 엘이디 칩들(200, 300, 400), 전도체(600) 및 광 투과판(500)을 결합한 상태에서의 단면은 도 1과 같은 형상일 수 있다. 편의상 도 8에서도 도 1에 도시된 방열판(700)을 생략하여 나타내었으나, TFT 기판(100)의 하부에 방열판(700)이 더 부착된 구조로 고려될 수 있다. TFT 기판(100)은 유리 재질일 수도 있고, 플렉시블 디스플레이 구현에 적합하도록 고분자 플라스틱 재질일 수도 있으며, 투명/불투명 재질일 수 있다.

하나의 픽셀을 구성하는 제1 엘이디 칩(200), 제2 엘이디 칩(300), 및 제3 엘이디 칩(400)들이 마운트되도록, 엘이디 칩들(200, 300, 400)의 위치에 대응되게 일렬로 TFT 기판(100)에 제1 전극 패드(110), 제2 전극 패드(120) 및 제3 전극 패드(130)가 형성된다. 엘이디 칩들(200, 300, 400) 각각과 전극 패드들(110, 120, 130) 각각의 부착은 앞서 도 4 내지 도 7을 참조하여 설명된 예와 실질적으로 동일하다. 제4 전극 패드(140)에는 전도체(600)가 부착된다.

다음으로, 도 8의 픽셀 구조를 기본으로 하여 구성된 엘이디 디스플레이 장치의 간략한 등가 회로도인 도 9를 도 1과 함께 참조하여 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치의 전기적 연결을 설명한다.

하나의 픽셀 내의 엘이디 칩들(200, 300, 400)은 각각에 연결된 엘이디 구동 유닛(DU; 도 1)에 의해 제어되며, 발광을 위해 각각에 연결된 전원 라인(VL)으로부터 전원을 공급받는다. 도 1에서 엘이디 칩들(200, 300, 400) 각각의 상부(제2 전극)를 캐소드 단자, 하부(제1 전극)를 애노드 단자로 가정하면, 도 9에 도시된 바와 같이 아래에서 위로 향하도록 그려질 수 있고, 전도체(600)는 엘이디 칩들(200, 300, 400)의 캐소드 단자와 연결되어, TFT 기판(100)과 연결된다. 전도체(600)는 광 투과판(500)에 형성된 제2 전극용 광 투과 전극패턴(510; 도 5 참조)을 통해 엘이디 칩들(200, 300, 400)의 캐소드 단자와 연결되고, TFT 기판(100) 측에서는 제2 전극 공통 라인(CCL; 도 2 참조)과 연결된다.

이상에서는 하나의 픽셀을 구성하는 엘이디 칩들(200, 300, 400)이 수직형(vertical type)인 실시예를 설명하였다. 이하에서는, 도 10 내지 도 14를 참조하여, 하나의 픽셀을 구성하는 엘이디 칩들(200, 300, 400)이 플립칩(flip chip)인 실시예이다.

도 10는 본 발명의 다른 실시예에 따른 엘이디 디스플레이 장치의 수직 구조를 설명하기 위한 도면이고, 도 11은 도 10의 엘이디 디스플레이 장치의 수평 구조를 설명하기 위한 도면이고, 도 12는 도 10의 엘이디 디스플레이 장치에서 타임 컨트롤 인쇄 기판 어셈블리(PBA)와 데이터 라인 인쇄 기판 어셈블리(PBA)를 함께 나타낸 도면이고, 도 13은 도 10의 엘이디 디스플레이 장치의 일 예로서, 하나의 픽셀 내에 세 개의 엘이디 칩들(각각, 적색, 녹색, 및 청색을 발광함)이 일렬로 배열된 구조를 나타낸 도면이고, 도 14는 도 13의 픽셀 구조를 기본으로 하여 구성된 엘이디 디스플레이 장치의 간략한 등가 회로도이다.

먼저, 도 10 및 도 11을 참조하면, 이 실시예에서의 엘이디 디스플레이 장치는, 매트릭스 형태로 배열되는 복수 개의 엘이디 구동 유닛(DU)들을 포함하고, 엘이디 구동 유닛(DU)들 각각은 복수 개의 트랜지스터들을 포함하는, TFT 기판(100)과, 엘이디 구동 유닛(DU)들 각각에 의해 구동가능하도록, 엘이디 구동 유닛(DU)들 각각에 대응되게 부착되는 엘이디 칩들(200, 300, 400)과, 엘이디 칩들(200, 300, 400)의 상부에 부착되어 엘이디 칩들(200, 300, 400)에서 나오는 광을 투과시키는 광 투과판(500)과, 엘이디 칩들(200, 300, 400)에서 발생하는 열을 방출하기 위해 TFT 기판(100)에 부착되는 방열판(700)을 포함한다.

이 실시예에서 하나의 픽셀을 구성하는 엘이디 칩들(200, 300, 400)은 플립칩이며, 제1 전극과 제2 전극이 모두 TFT 기판(100) 측으로 향해 있다. 따라서, 엘이디 칩들(200, 300, 400) 각각의 제1 전극 및 제2 전극이 모두 전기적으로 연결되어 TFT 기판(100) 상부에 마운트되도록 하기 위한 제1 전극용 전극 패드들과 제2 전극용 전극 패드들이 모두 형성되어 있어야 한다.

TFT 기판(100)은, 엘이디 구동 유닛(DU)들 각각과 엘이디 구동 유닛(DU)들 각각에 대응되는 엘이디 칩(200, 300, 400)을 전기적으로 연결하도록, 엘이디 칩들(200, 300, 400) 각각의 제1 전극(도 13의 210, 310, 410 참조)과 연결되기 위한 제1 전극용 전극 패드(110, 120, 130)와, 엘이디 칩들(200, 300, 400) 각각의 제2 전극(도 13의 250, 350, 450)과 연결되기 위한 제2 전극용 전극 패드(111, 121, 131)를 포함한다. 하나의 픽셀을 구성하는 엘이디 칩들(200, 300, 400) 및 이들의 제1 전극 및 제2 전극과 전극 패드들 간의 연결 관계에 관하여는 이후 도 13을 참조하여 더 상세히 설명된다.

광 투과판(500)은, 엘이디 칩들(200, 300, 400)의 상부에 부착된 편광 필름(530)과, 편광 필름(530)의 상부에 부착된 터치 필름(540)을 포함할 수 있다. 픽셀을 구성하는 엘이디 칩들(200, 300, 400)이 플립칩이므로, 수직형인 경우와 다르게 광 투과판(500)에는 제2 전극용 광 투과 전극 패턴이 형성된 패턴 기판(도 1의 520)은 필요 없이, 편광 필름(530)과 그 상부에 터치 필름(540)이 접착제를 사용하여 엘이디 칩들(200, 300, 400)의 어레이 상에 차례대로 부착될 수 있다.

TFT 기판(100)은, 복수 개의 전원 라인(VL)들, 복수 개의 스캔 라인(SL)들, 및 복수 개의 데이터 라인(DL)들을 포함한다. 도 11에서는 편의상 하나의 전원 라인(VL), 하나의 스캔 라인(SL), 및 하나의 데이터 라인(DL)만을 나타내었으나, 실제로는 행과 열의 개수에 대응되게 배선된다.

TFT 기판(100)의 타 측면에는 복수 개의 라인 구동 IC(LDIC)들이 배치된다. 라인 구동 IC(LDIC)들은 TFT 기판(100)의 타 측면에서 제1 방향으로 배치되고, 이들 각각에는 스캔 라인(SL)들이 연결되어, 스캔 라인(SL)들을 통해 엘이디 구동 유닛(DU)의 스위칭 트랜지스터의 게이트 단자로 스캔 신호를 제공함으로써 스위칭 트랜지스터를 제어한다. 데이터 구동 IC(DDIC)들 및 라인 구동 IC(LDIC)들은 도시된 바와 같이 각각 데이터 라인(DL)들의 일단들(one ends) 및 스캔 라인(SL)들의 일단들(one ends)과 연결되도록 TFT 기판(100)의 일 측면 및 타 측면에 부착된다. 이와는 다르게, 데이터 구동 IC(DDIC)들 및 라인 구동 IC(LDIC)들은 글로벌 라인들(GVL, GCCL)들과 함께 별도의 인쇄 기판 어셈블리(Printed Board Assembly) 형태로 제작되어 TFT 기판과 결합될 수 있다.

또한, TFT 기판(100)은 복수 개의 전원 라인(VL)들과 평행하게 제1 방향으로 배치되는 복수 개의 제2 전극 공통 라인(CCL)들을 포함한다. 제2 전극 공통 라인(CCL)들에는, 하나의 전원 라인(VL)에 연결된 복수 개의 엘이디 구동 유닛(DU)들에 대응되는 엘이디 칩들(200, 300, 400)의 제2 전극들과 각각 연결된 제2 전극용 전극 패드들(250, 350, 450)이 공통으로 연결된다. 즉, 엘이디 칩들(200, 300, 400)의 제2 전극을 캐소드 단자로 가정하면, 엘이디 칩들(200, 300, 400)의 캐소드 단자 이후의 전류 경로가 제2 전극 공통 라인(CCL)들이 된다. 제2 전극 공통 라인(CCL)의 개수는 전압 라인(VL)의 개수와 동일하도록 배선될 수 있다.

또한, 이 실시 예에 따른 엘이디 디스플레이 장치는, 글로벌 전원 라인(GVL), 글로벌 제2 전극 공통 라인, 및 타임 컨트롤부(800)를 더 포함한다. 글로벌 전원 라인(GVL)은 TFT 기판(100)의 일 측면에서 데이터 구동 IC(DDIC)들의 배열 방향과 평행하게 제2 방향으로 배선된다. 글로벌 전원 라인(GVL)에는 제1 방향으로 배선된 전원 라인(VL)들이 공통으로 연결된다. 글로벌 제2 전극 공통 라인(GCCL)은 글로벌 전원 라인(GVL)과 평행하게 제2 방향으로 배선된다. 글로벌 제2 전극 공통 라인(GCCL)에는 제1 방향으로 배선된 제2 전극 공통 라인(CCL)이 연결된다. 그리고, 글로벌 전원 라인(GVL)과 글로벌 제2 전극 공통 라인(GCCL)은 타임 컨트롤부(800)에 연결된다. 타임 컨트롤부(800)는, 스케일러, 타임 컨트롤 IC, 및 메모리 등을 포함하여 인쇄 기판 어셈블리(Printed Board Assembly) 형태로 제작되어 글로벌 전원 라인(GVL) 및 글로벌 제2 전극 공통 라인(GCCL)과 연결될 수 있다.

이 실시예에서, 전원 라인(VL)과 제2 전극 공통 라인(CCL)의 선폭은 대체로 20㎛일 수 있으며, 글로벌 전원 라인(GVL) 및 글로벌 제2 전극 공통 라인(GCCL)의 선폭은 전원 라인(VL) 및 제2 전극 공통 라인(CCL)의 선폭보다 더 넓도록 배선된다.

도 12은 도 10의 엘이디 디스플레이 장치에서 타임 컨트롤 인쇄 기판 어셈블리(Time control Printed Board Assembly)와 데이터 라인 인쇄 기판 어셈블리(Data line Printed Board Assembly)를 함께 나타낸 도면이다. 도 11 및 도 12에 도시된 바와 같이, TFT 기판(100)의 일 측면에 데이터 구동 IC(DDIC)들과 글로벌 전원 라인(GVL) 및 글로벌 제2 전극 공통 라인(GCCL)이 서로 간에 간섭이 생기지 않도록 적절한 형태로 배치될 수 있다.

다음으로 도 13을 참조하여 도 10 내지 도 12의 엘이디 디스플레이 장치의 일 예를 설명한다. 도 13을 참조하면, 상기 엘이디 디스플레이 장치는, TFT 기판(100), 플립형 엘이디 칩들(200, 300, 400), 및 광 투과판(500)을 포함한다. TFT 기판(100)은 엘이디 칩들(200, 300, 400)을 각각 개별 제어하기 위한 엘이디 구동 유닛(DU; 도 11 참조)들이 TFT 공정에 의해 형성되고 직사각 형태를 취하며, 광 투과판(500)은 TFT 기판과 대체로 동일한 형상과 면적을 가지며 TFT 기판(100)의 상부에 이격 배치된다. 엘이디 칩들(200, 300, 400)은 TFT 기판(100)과 광 투과판(500) 사이에 위치하여 매트릭스 형태로 배열된다. 엘이디 칩들(200, 300, 400)은 픽셀을 이룬다. 즉, 하나의 픽셀 내에는 엘이디 칩들(200, 300, 400)이 포함되고, 복수 개의 픽셀들이 매트릭스 형태로 배열되어 전체적으로는 소정 크기의 엘이디 디스플레이 장치를 이루게 된다.

TFT 기판(100)은 픽셀들 각각에 대응되게 매트릭스 형태로 배열된 복수의 전극 패드들(110, 120, 130, 111, 121, 131)을 포함한다. 참조부호 110, 120, 130은 제1 전극용 전극 패드들이고, 111, 121, 131은 제2 전극용 전극 패드들이다. 제1 전극용 전극 패드들(110, 120, 130)은 엘이디 칩들(200, 300, 400)의 제1 전극과 연결되는 패드들이고, 제2 전극용 전극 패드들(111, 121, 131)은 엘이디 칩들(200, 300, 400)의 제2 전극과 연결되는 패드들이다. 광 투과판(500)과 엘이디 칩들(200, 300, 400)의 상부는 접착제를 이용하여 접착시킨다.

엘이디 칩들(200, 300, 400)의 수직 단면 구조는 도 13의 (a)로 나타내었다.

엘이디 칩들 중 제1 엘이디 칩(200)은, 적색광을 발하는 갈륨 아세나이드 계열 반도체 칩으로서, 제2 전극(250)과 제1 전극(210)을 포함한다. 또한, 제1 엘이디 칩(200)은 제2 전극(250)과 제1 전극(210) 사이에 제1 전극(210)으로부터 제2 전극(250)을 향해 차례로 형성된 p형 반도체층(220), 활성층(230) 및 n형 반도체층(240)을 포함한다.

이 실시예에서 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400) 각각의 제1 전극(210, 310, 410)은 각각의 p형 반도체층(220, 320, 420)과 연결되어 p형 극성을 가지며, 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400) 각각의 제2 전극(250, 350, 450)은 각각의 n형 반도체층(240, 340, 440)과 연결되어 n형 극성을 갖는다.

한편, 제1 엘이디 칩(200)은 제1 전극(210)이 제1 전극 패드(110)와 연결되도록 TFT 기판(100)에 마운트되고, 제2 엘이디 칩(300)은 제1 전극(310)이 제2 전극 패드(120)와 연결되도록 TFT 기판(100)에 마운트되고, 제3 엘이디 칩(400)은 제1 전극(410)이 제3 전극 패드(130)와 연결되도록 TFT 기판(100)에 마운트된다. 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400) 각각의 제1 전극들(210, 310, 410)을 전극 패드들(110, 120, 130) 각각에 부착하기 위해 앞서 수직형 엘이디 칩을 이용한 실시예에서와 유사하게 전도성 접착물질(미도시)이 이용될 수 있다.

또한, 엘이디 칩들(200, 300, 400) 각각의 제2 전극(250, 350, 450)은 제2 전극용 전극 패턴들(111, 121, 131)에 각각 마운트되고, 도 11을 참조하여 설명한 바와 같이, 제2 전극용 전극 패턴들(111, 121, 131)은 제2 전극 공통 라인(CCL)에 공통으로 연결된다.

위와 같은 구성 하에서, 하나의 픽셀로부터 나오는 광의 색 균일도(uniformity)를 높이도록, 제1 엘이디 칩(200)과 제2 엘이디 칩(300) 사이의 간격과, 제2 엘이디 칩(300)과 제3 엘이디 칩(400) 사이의 간격은 서로 같은 것이 바람직하다. 또한, TFT 기판(100)과 광 투과판(500) 사이에는 제1 엘이디 칩(200), 제2 엘이디 칩(300) 및 제3 엘이디 칩(400) 등을 외부로부터 보호하기 위한 전기 절연성 언더필(미도시)이 채워질 수 있다. 또한, 색변환 효율을 증가시킬 수 있도록 엘이디 칩들(200, 300, 400)의 측면에 블랙 또는 화이트 재료의 몰딩재를 형성할 수 있다. 또한, 상기 실시예들에서, 하나의 픽셀은 세 개의 엘이디 칩들, 즉 적색 엘이디, 녹색 엘이디 및 청색 엘이디를 포함하고, 이들 각각이 적색, 녹색, 및 청색 파장대의 빛을 발하는 것에 대하여만 예시되어 있으나, 더 나아가 청색 엘이디 칩 또는 UV 엘이디 칩과 색변환시트 또는 형광체를 사용하여, 적색, 녹색 및 청색 파장대의 빛을 발하도록 구현될 수도 있다.

도 14는 도 10 내지 도 13에 대응되는 엘이디 디스플레이 장치의 간략한 등가 회로도로이다. 도 10 내지 도 14를 함께 참조하면, 하나의 픽셀 내의 엘이디 칩들(200, 300, 400)은 각각에 연결된 엘이디 구동 유닛(DU)에 의해 제어되며, 발광을 위해 각각에 연결된 전원 라인(VL)으로부터 전원을 공급받는다. 엘이디 칩들(200, 300, 400) 각각의 제2 전극을 캐소드 단자, 제1 전극을 애노드 단자로 가정하면, 도 14에 도시된 바와 같이 엘이디 칩들(200, 300, 400)은 아래에서 위로 향하는 것으로 볼 수 있고, 하나의 전원 라인(VL)에 연결된 엘이디 칩들에서 캐소드 단자는 모두 하나의 제2 전극 공통 라인(CCL)에 연결되는 형태일 수 있다.

도 15는 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치의 전체적인 배선 구조를 설명하기 위한 도면이다. 도 15를 참조하면, 엘이디 구동 유닛들이 TFT 공정에 의해 매트릭스 형태로 배열되도록 형성된 후, 그 상부에 스캔 라인들(SL), 데이터 라인들(DL) 및 전원 라인들(VL)이 배선된다. 하나의 데이터 라인(DL)과 하나의 스캔 라인(SL)이 교차하는 부분에 하나의 엘이디 구동 유닛이 위치하는 구조이며, 하나의 엘이디 구동 유닛에 하나의 엘이디 칩이 연결되어 있다. 데이터 라인들(DL)과 전원 라인들(VL)은 제1 방향으로 서로 평행하게 배선되고, 스캔 라인들(SL)은 제1 방향과 교차하는 방향인 제2 방향으로 배선된다. 앞서 언급한 바와 같이, 데이터라인들(DL), 전원 라인들(VL) 및 스캔 라인들(SL)은 전기적으로 절연되어야 하므로, 동일 층(layer) 내에서 적절히 절연되게 배선되거나, 서로 다른 수직 층 구조로 절연되게 배선되어야 한다. 또한, 도 15에는 도시되지 않았으나, 제2 전극 공통 라인(도 2 또는 도 11의 CCL)이 제1 방향으로 배선된다.

도 16은 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치에 적용된 엘이디 구동 유닛(DU)의 등가 회로도이다. 도 16을 참조하면, 엘이디 구동 유닛(DU)은 2T1C(2 개의 트랜지스터와 1 개의 커패시터) 구조로서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 스토리지 커패시터(Cst)를 포함한다.

스위칭 트랜지스터(ST)의 게이트 단자는 하나의 스캔 라인(SL)에 연결되고 드레인 단자는 하나의 데이터 라인(DL)에 연결되며 소스 단자는 구동 트랜지스터(DT)의 게이트 단자와 연결된다.

구동 트랜지스터(DT)의 게이트 단자는 스위칭 트랜지스터의 소스 단자에 연결되고 드레인 단자는 하나의 전원 라인(VL)에 연결되며 소스 단자는 대응되는 엘이디 칩의 제1 전극(애노드 단자)에 연결된다.

스토리지 커패시터(Cst)의 일단은 스위칭 트랜지스터(ST)의 소스 단자와 구동 트랜지스터(DT)의 게이트 단자 사이에 연결되고, 타단은 대응되는 엘이디 칩의 제1 전극(애노드 단자)에 연결된다. 결과적으로, 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 단자와 소스 단자 사이에 연결된다.

엘이디 칩의 제1 전극(애노드 단자)은 구동 트랜지스터(DT)의 소스 단자에 연결되고, 제2 전극(캐소드 단자)은 접지된다. 도 2 또는 도 11에서 알 수 있는 바와 같이, 엘이디 칩의 제2 전극은, 제2 전극 공통 라인(CCL)에 연결된다. 특히, 도 2의 실시예에서는 엘이디 칩의 제2 전극은 전도체(600)을 통해 제2 전극 공통 라인(CCL)에 연결된다.

이러한 구조에서, 스위칭 트랜지스터(ST)는 스캔 라인(SL)을 통해 제공되는 스캔 신호에 따라 온 또는 오프되도록 제어되고, 구동 트랜지스터(DT)는 스위칭 트랜지스터(ST)가 턴온된 상태에서 데이터 라인(DL)을 통해 제공되는 데이터 신호에 의해 제어되어, 구동 트랜지스터(DT)의 소스 단자에 연결된 해당 엘이디 칩에 엘이디 동작 전압을 제공하게 된다. 이 때, 스토리지 커패시터(Cst)는 데이터 신호에 의해 엘이디 칩에 엘이디 동작 전압이 일정하게 제공되도록, 소정의 구간 동안 전압을 유지시켜주는 역할을 한다.

도 17은 본 발명의 또 다른 실시예에 따른 엘이디 디스플레이 장치의 전체적인 배선 구조를 설명하기 위한 도면이다. 도 17을 참조하면, 도 15에 도시된 배선 구조와 다르게, 전원 라인들이 각각 제1 전원 라인(VL1)과 제2 전원 라인(VL2)을 포함하는 전원 라인 페어(Voltage Line Pair)로 배선되는 경우를 설명하기 위한 도면이다.

UHD(Ultra High Definition)의 경우 픽셀의 개수는 3840 * 2160(서브 픽셀의 개수는 (3840 * 2160) * 3임) 개이므로, 제2 방향으로 배선되는 스캔 라인의 개수는 2160개이다. 따라서, 도 15에 도시된 배선 구조의 경우, 하나의 전원 라인(VL)에 연결되는 픽셀(또는 서브 픽셀)이 총 2160개로서, 하나의 전원 라인(VL) 만으로 엘이디 동작 전압을 제공하는 경우, 전압 강하(Voltage Drop) 이슈가 발생한다. 도 18을 참조하여 이하에서 간단히 살펴본다.

도 18에 도시된 바와 같이, 하나의 전원 라인에 연결된 픽셀의 개수를 n개로 가정하고, 데이터 라인과 픽셀들에 의한 기생 저항에 의한 전압 강하를 고려하여 보면, 전체 전압 강하(Vdrop)는 이하의 수학식 1로 표현할 수 있다.

<수학식 1>

Vdrop = Ipixel*Rpixel + Ipixel*2Rpixel + ...

+ Ipixel*(n-1)Rpixel+ Ipixel*(n)Rpixel

= Ipixel*Rpixel(1 + 2 + ... + (n-1) + (n))

= Ipixel*Rpixel(n(n+1)/2)

위의 수학식 1에서 알 수 있는 바와 같이 n개의 픽셀이 연결된 하나의 전원 라인에서의 전체 전압 강하(Vdrop)는 Ipixel*Rpixel(n(n+1)/2)이고, 후단으로 갈수록 강하(drop)된 전압을 인가받게 되고, 결국 가장 마지막에 연결된 픽셀의 경우 엘이디 동작 전압(VLED)의 강하가 (Ipixel*(n)Rpixel 로서 가장 크게 나타나게 되고, 따라서 가장 마지막 단 픽셀(Worst Case Pixel)에 연결된 엘이디 칩의 경우 광 출력이 약해지거나 정상적인 컬러를 출력하기 어려운 문제가 발생할 수 있다.

따라서, 이러한 전압 강하 문제를 해결하기 위해, 도 17에 도시된 바와 같이, 전원 라인들이 각각 제1 전원 라인(VL1)과 제2 전원 라인(VL2)을 포함하는 전원 라인 페어(Voltage Line Pair)로 배선할 수 있다.

도 17에 도시된 바와 같이, 스캔 라인(SL)을 총 2n 개로 가정하면, 절반으로분할하여, 스캔 라인들(SL) 중 첫 번째 스캔 라인(SL1)에 연결된 엘이디 구동 유닛에서부터 n 번째 스캔 라인(SLn)에 연결된 엘이디 구동 유닛까지는 제1 전원 라인(VL1)에 연결되어 제1 전원 라인(VL1)으로부터 전압을 공급하고, 스캔 라인들(SL) 중 n+1 번째 스캔 라인(SLn+1)에 연결된 엘이디 구동 유닛에서부터 2n 번째 스캔 라인(SL2n)에 연결된 엘이디 구동 유닛까지는 제2 전원 라인(VL2)을 통해 엘이디 동작 전압을 공급하도록 배선된다. 이와 같이, 하나의 전원 라인에 연결된 픽셀들의 개수를 절반으로 줄임으로써, 하나의 전원 라인에 연결된 엘이디 구동 유닛 및 데이터 라인 측에 기인한 기생 저항에 의해 발생하는 전압 강하 문제를 줄일 수 있게 된다.

도 19는 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치의 전체적인 제작 공정을 설명하기 위한 블록도이다. 도 19를 참조하여, 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치의 제작 공정을 설명하면, 박막 트랜지스터(TFT) 제조 공정을 통해 제작된 TFT 기판을 준비한다(S10). 이 단계에서, TFT 기판 상에는 데이터 라인, 전원 라인, 스캔 라인, 및 제2 전극 공통 라인을 포함한 각종 라인들의 배선이 완료된 상태이고, 픽셀의 구성을 위한 엘이디 칩들이 마운트될 전극 패드들도 모두 형성된 상태이다. 그런 다음, TFT 기판 상부에 LED 칩들을 부착한다(S20). 이 과정에서 제2 전극 공통 라인과 전기적으로 연결하기 위한 전도체도 부착된다. 그런 다음, 제2 전극용 광 투과 전극 패턴을 포함하는 광 투과판을 제작하여 엘이디 칩들의 상부에 부착한다(S30). 앞선 실시예들의 설명에서는, 광 투과판에 편광 필름 및 터치 필름이 모두 포함되는 것으로 설명되었으나, S30 단계에서의 광 투과판은 패턴 기판으로 국한되는 것으로 한다. 패턴 기판의 부착(S30 단계) 후, 그 상부에 편광 필름을 부착한다(S40). 그런 다음, 라인 드라이버 IC(LDIC)들을 부착하고(S50), 데이터 드라이버 IC(DDIC)들을 부착한다(S60). 그런 다음, 편광 필름의 상부에 터치 필름을 부착하고(S70), 마지막으로, 터치 회로를 부착한다(S80).

이상에서, 본 발명의 다양한 실시예들이 설명되었으나, 본 발명은 이러한 실시예들로 국한되는 것은 아니고 본 발명의 범위는 이하에서 기술되는 청구항들에 의해 정해지는 것임에 유의하여야 할 것이다.

100 : TFT 기판
200, 300, 400 : 엘이디 칩
500 : 광 투과판 600 : 전도체
700 : 방열판
210, 310, 410 : 제1 전극
250, 350, 450 : 제2 전극
110, 120, 130, 140, 111, 121, 131 : 전극 패드

Claims

매트릭스 형태로 배열되는 복수 개의 엘이디 구동 유닛들을 포함하고, 상기 엘이디 구동 유닛들 각각은 복수 개의 트랜지스터들을 포함하는, TFT 기판;
상기 엘이디 구동 유닛들 각각에 의해 구동가능하도록, 상기 엘이디 구동 유닛들 각각에 대응되게 부착되는 엘이디 칩들;
상기 엘이디 칩들 중 적어도 하나에 인접하게 위치하되, 상기 엘이디 칩과 이격되어 배치되는 전도체;
상기 엘이디 칩들 및 상기 전도체의 상부에 부착되어 상기 엘이디 칩들에서 나오는 광을 투과시키는 광 투과판; 및
상기 엘이디 칩들에서 발생하는 열을 방출하기 위해 상기 TFT 기판에 부착되는 방열판;을 포함하며,
상기 엘이디 칩들 각각은, 상기 TFT 기판 측으로 향하는 제1 전극과, 상기 광 투과판 측으로 향하는 제2 전극을 포함하고,
상기 엘이디 칩들 중 하나의 픽셀을 이루는 세 개의 엘이디 칩들 각각은 적색, 녹색 및 청색을 발광하고, 하나의 픽셀을 이루는 세 개의 엘이디 칩들은 서로 인접하며,
상기 전도체는 상기 하나의 픽셀 내 세 개의 엘이디 칩들 각각의 제2 전극과 상기 TFT 기판을 전기적으로 연결하도록, 상기 하나의 픽셀 각각에 대응되게 상기 광 투과판과 상기 TFT 기판 사이에 위치하는 것을 특징으로 하는, 엘이디 디스플레이 장치.
삭제
청구항 1에 있어서, 상기 TFT 기판은, 상기 엘이디 구동 유닛들 각각과 상기 엘이디 구동 유닛들 각각에 대응되는 엘이디 칩을 전기적으로 연결하도록 상기 제1 전극과 연결되는 제1 전극용 전극 패드를 포함하는 것을 특징으로 하는, 엘이디 디스플레이 장치.
청구항 1에 있어서, 상기 광 투과판은, 상기 엘이디 칩들 각각의 제2 전극과 전기적으로 연결되도록, 상기 엘이디 칩들에 대응되는 제2 전극용 광 투과 전극 패턴을 포함하는 것을 특징으로 하는, 엘이디 디스플레이 장치.
청구항 1에 있어서, 상기 TFT 기판은 상기 엘이디 칩들의 제2 전극들이 공통으로 연결되는 제2 전극 공통 라인을 포함하는 것을 특징으로 하는, 엘이디 디스플레이 장치.
삭제
삭제
삭제
삭제
청구항 1에 있어서, 상기 광 투과판은,
상기 엘이디 칩들 각각의 제2 전극과 전기적으로 연결되기 위한 제2 전극용 광 투과 전극 패턴을 포함하는 패턴 기판과, 상기 패턴 기판의 상부에 부착된 편광 필름과, 상기 편광 필름의 상부에 부착된 터치 필름을 포함하는 것을 특징으로 하는, 엘이디 디스플레이 장치.
청구항 5에 있어서, 상기 TFT 기판은,
상기 엘이디 구동 유닛들의 상부에서 상기 제2 전극 공통 라인과 평행한 방향인 제1 방향으로 배선되는 복수 개의 전원 라인들과,
상기 전원 라인들과 전기적으로 절연되며 상기 제1 방향과 교차하는 제2 방향으로 배선되는 복수 개의 스캔 라인들과,
상기 전원 라인들 및 상기 스캔 라인들과 전기적으로 절연되며 상기 전원 라인들과 평행하게 상기 제1 방향으로 배선되는 복수 개의 데이터 라인들을 포함하는 것을 특징으로 하는, 엘이디 디스플레이 장치.
청구항 11에 있어서,
상기 엘이디 구동 유닛들 각각은, 스위칭 트랜지스터, 구동 트랜지스터 및 스토리지 커패시터를 포함하며,
상기 스위칭 트랜지스터의 게이트 단자는 하나의 스캔 라인에 연결되고 상기 스위칭 트랜지스터의 드레인 단자는 하나의 데이터 라인에 연결되며,
상기 구동 트랜지스터의 게이트 단자는 상기 스위칭 트랜지스터의 소스 단자에 연결되고 상기 구동 트랜지스터의 드레인 단자는 상기 전원 라인에 연결되고 상기 구동 트랜지스터의 소스 단자는 대응되는 엘이디 칩의 제1 전극에 연결되며,
상기 스토리지 커패시터는 상기 구동 트랜지스터의 게이트 단자와 소스 단자 사이에 연결되며,
대응되는 엘이디 칩의 제2 전극은 상기 전도체를 통해 상기 제2 전극 공통 라인에 연결되는 것을 특징으로 하는, 엘이디 디스플레이 장치.
청구항 11에 있어서,
상기 TFT 기판의 일 측면에서 상기 제2 방향으로 배치되고, 상기 데이터 라인들 각각에 대응되는 복수 개의 데이터 구동 IC들과,
상기 TFT 기판의 타 측면에서 상기 제1 방향으로 배치되고, 상기 스캔 라인들 각각에 대응되는 복수 개의 라인 구동 IC들을 포함하는 것을 특징으로 하는, 엘이디 디스플레이 장치.
청구항 11에 있어서,
상기 TFT 기판의 일 측면에서 상기 제2 방향으로 배선되고, 상기 전원 라인들이 공통으로 연결되는, 글로벌 전원 라인과,
상기 글로벌 전원 라인과 평행하게 상기 제2 방향으로 배선되고, 상기 제2 전극 공통 라인과 연결되는, 글로벌 제2 전극 공통 라인과,
상기 글로벌 전원 라인과 상기 글로벌 제2 전극 공통 라인에 연결되는, 타임 컨트롤부를 포함하는 것을 특징으로 하는, 엘이디 디스플레이 장치.
청구항 11에 있어서, 상기 전원 라인들은 제1 전원 라인과 제2 전원 라인을 포함하는 전원 라인 페어를 포함하며, 상기 스캔 라인들의 개수가 2n 개인 경우,
상기 스캔 라인들 중 첫 번째 스캔 라인에 연결된 엘이디 구동 유닛에서부터, 상기 스캔 라인들 중 n 번째 스캔 라인에 연결된 엘이디 구동 유닛까지는 제1 전원 라인을 통해 엘이디 동작 전압이 공급되고,
상기 스캔 라인들 중 n+1 번째 스캔 라인에 연결된 엘이디 구동 유닛에서부터, 상기 스캔 라인들 중 2n 번째 스캔 라인에 연결된 엘이디 구동 유닛까지는 제2 전원 라인을 통해 엘이디 동작 전압이 공급되는 것을 특징으로 하는, 엘이디 디스플레이 장치.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제