KR102419772B1

KR102419772B1 - 수신 회로

Info

Publication number: KR102419772B1
Application number: KR1020217036873A
Authority: KR
Inventors: 다카시 구와하라; 고지 시부야; 데츠 오와다
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2019-05-23
Filing date: 2019-05-23
Publication date: 2022-07-11
Also published as: JP6968313B2; US11418314B2; KR20210139481A; WO2020235090A1; JPWO2020235090A1; US20220038253A1; CN113841365B; CN113841365A

Abstract

1비트 시간마다의 수신 신호(b)의 적분 파형의 피크점에 근거하여, 1비트 시간마다의 수신 신호(b)의 적분값을 리셋하는 타이밍과, 1비트 시간마다의 수신 신호(b)의 전압이 하이 또는 로우 중 어느 것인지를 판정하는 타이밍이 지시된다.

Description

수신 회로

본 발명은, 수신 회로에 관한 것이다.

예를 들면, 특허 문헌 1에 기재된 회로는, 수신 신호를 1비트 시간마다 적분하는 적분 회로를 구비하고 있다. 이 회로에서는, 적분 회로에 의해 1비트 시간마다 수신 신호가 적분되므로, 수신 신호의 1비트 분에 대응하는 신호 레벨이 적분 시간에 따라 증가한다. 이 때문에, 1비트 분의 신호가 0인지 1인지를 판정하기(이하, 01 판정이라고 기재한다) 위한 01 판정 임계값과 신호 레벨의 비교를 정확하게 행할 수 있다. 또한, 수신 신호에 중첩된 잡음(예를 들면, 열 잡음)이 평균화 또는 평탄화되므로, 어느 일정한 타이밍에서 수신 신호와 임계값을 비교하여 01 판정하는 경우보다 수신 신호에 중첩된 잡음의 영향이 저감된다.

특허 문헌 1: 일본 특개평 10-126230호 공보

특허 문헌 1에 기재된 회로는, 위상이 어긋난 복수의 클록 신호에 각각 동기하여 동작하는 복수의 수신 회로를 구비하고 있다. 이들 수신 회로는, 입력된 클록 신호에 따른 타이밍에서, 1비트 시간마다 신호를 01 판정한다. 이 때문에, 특허 문헌 1에 기재된 회로는, 1비트 시간마다의 신호를 01 판정하는 복수의 수신 회로와, 이들 수신 회로에 클록 신호 및 01 판정 임계값을 입력하는 복수의 신호선이 필요하고, 회로 전체의 규모가 커진다고 하는 과제가 있었다.

본 발명은 상기 과제를 해결하는 것으로, 회로 규모를 저감할 수가 있는 수신 회로를 얻는 것을 목적으로 한다.

본 발명에 따른 수신 회로는, 수신 신호를 적분 시간마다 적분하는 적분부와, 수신 신호의 적분 파형의 피크점을 검출하는 검출부와, 수신 신호의 적분 파형에 근거하여, 적분 시간마다의 수신 신호의 전압이 하이 또는 로우 중 어느 것인지를 판정하는 판정부와, 검출부에 의해 수신 신호의 적분 파형으로부터 검출된 피크점에 근거하여, 적분값을 리셋하는 타이밍과, 판정의 타이밍을 지시하는 타이밍 지시부를 구비하고, 적분부는, 타이밍 지시부로부터 지시된 타이밍에서 적분 시간마다의 수신 신호의 적분값을 리셋하고, 판정부는, 타이밍 지시부로부터 지시된 타이밍에서 판정을 행하고, 적분 시간마다의 수신 신호의 전압값을 순차 출력한다.

본 발명에 의하면, 수신 신호의 적분 파형의 피크점에 근거하여, 적분 시간마다의 수신 신호의 적분값을 리셋하는 타이밍과, 적분 시간마다의 수신 신호의 전압이 하이 또는 로우 중 어느 것인지를 판정하는 타이밍이 지시된다. 이것에 의해, 복수의 클록 신호를 이용하지 않고, 수신 신호로부터, 01 판정하는 타이밍과, 적분값을 리셋하는 타이밍이 얻어지므로, 복수의 수신 회로 및 복수의 신호선이 불필요하고, 회로 규모를 저감할 수가 있다.

도 1은 실시의 형태 1에 따른 수신 회로를 구비한 통신 시스템의 구성을 나타내는 블록도이다.
도 2는 도 1의 통신 시스템에서 처리되는 신호의 파형을 나타내는 파형도이다.
도 3은　미러 적분 회로 및 리셋용 스위치를 나타내는 회로도이다.
도 4는 실시의 형태 1에 따른 수신 회로에서 처리되는 신호의 파형을 나타내는 파형도이다.
도 5는　미분 회로를 나타내는 회로도이다.
도 6은 펄스성 노이즈가 중첩된 수신 신호의 파형 변화를 나타내는 설명도이다.
도 7은 수신 신호가 적분된 신호의 파형에 있어서, 01 판정의 타이밍이 어긋나도 판정 결과에 영향이 없는 것을 나타내는 설명도이다.
도 8은 수신 신호의 파형과 수신 신호가 1계 미분된 신호의 파형의 관계를 나타내는 도면이다.
도 9는 실시의 형태 2에 따른 수신 회로에서 처리되는 신호의 파형을 나타내는 파형도이다.
도 10은　실시의 형태 3에 따른 타이밍 지시부의 구성을 나타내는 블록도이다.

실시의 형태 1.

도 1은, 실시의 형태 1에 따른 수신 회로(1)를 구비한 통신 시스템의 구성을 나타내는 블록도이다. 또, 도 2는, 도 1의 통신 시스템에서 처리되는 신호의 파형을 나타내는 파형도이다. 도 2에 있어서, 횡축은 시간 t이고, 종축은 전압 ｖ이다. 도 1에 나타내는 통신 시스템은, 수신 회로(1), 전송로(2) 및 송신 장치(3)를 구비한다. 송신 장치(3)로부터 출력되는 송신 신호 a는, 예를 들면, 도 2에 나타내는 바와 같이, 하이와 로우의 전압 레벨이 교대로 반복되는 구형파 신호이다. 송신 신호 a는, 전송로(2)를 전파하고(propagates) 나서 수신 신호 b로 되어 수신 회로(1)에 수신된다.

전송로(2)는, 예를 들면, 기판 배선 또는 도전성 케이블로 구성된다. 전송로(2)는, 송신 신호 a의 도전 손실(conduction loss) 또는 유전 손실(dielectric loss)의 영향에 의해, 송신 신호 a의 주파수가 높아질수록, 송신 신호 a의 감쇠량도 커지는 로우 패스 필터와 유사한 성질을 가진다. 송신 신호 a의 전송 속도가 빨라지거나 또는, 전송 거리가 길어질수록, 송신 신호 a의 감쇠는, 저주파 영역보다 고주파 영역에서 커진다. 이것에 의해, 상승과 하강의 에지 부분이 직선적으로 변화하는 파형의 송신 신호 a여도, 수신 신호 b는, 도 2에 나타내는 바와 같이, 상승과 하강의 부분이 무디어진(blunted) 파형이 된다.

전송로(2)에서 송신 신호 a가 감쇠하므로, 수신 신호 b는, 1비트 시간 내에 하이의 전압 레벨로 상승하지 않고, 로우의 전압 레벨로 하강하지 않고, 송신 장치(3)로부터 출력된 송신 신호 a의 하이와 로우의 전압 레벨의 최대치까지 도달하지 않는 경우가 있다. 예를 들면, 신호 전송 레이트가 높아질수록 1비트 시간도 짧아지기 때문에, 도 2에 나타내는 바와 같이, 송신 신호 a는, 아이 마스크(eye mask) A에 전송 파형이 포함되지 않고, 아이 마스크 규정을 만족시키는 경우여도, 수신 신호 b에서는, 아이 마스크 A에 전송 파형이 포함되어, 아이 마스크 규정을 만족시키지 않는 경우가 일어나기 쉬워진다.

또, 송신 신호 a의 파형의 패턴에 따라서는, 수신 신호 b에 있어서의 1비트 시간 내의 전압 레벨이 01 판정 임계값을 넘을 수 없고, 01의 비트 패턴에 기인하는 심볼 간 간섭(ISI)에 의한 비트 판정 에러가 일어나기 쉬워진다. 이와 같이, 수신 신호의 아이 패턴에 있어서의 지터량 및 아이 개구의 크기(높이와 폭)는, 수신 신호의 품질을 평가하는 지표로서 이용된다. 근래에는, 신호 전송 레이트가 현저하게 고속화되고 있기 때문에, 수신 신호의 품질 향상이 요구되고 있다.

도 1에 나타내는 바와 같이, 수신 회로(1)는, 버퍼(11), 적분부(12), 검출부(13), 타이밍 지시부(14), 판정부(15) 및 표시부(16)를 구비하고 있다. 버퍼(11)는, 수신 신호 b를 일시적으로 기억하고 나서, 적분부(12)에 출력한다. 또한, 버퍼(11)는 수신 회로(1)로부터 생략되어도 좋다. 도 1에 있어서, 수신 신호 b를 버퍼(11)에 입력하는 신호선으로서 1개의 싱글 엔드 신호선이 상정되어 있다. 다만, 차동 입력에 대응하고 또한 싱글 엔드 출력에 대응한 신호선이어도 좋다.

적분부(12)는, 수신 신호 b를 적분 시간마다 적분한다. 여기서, 적분 시간은, 예를 들면, 송신 신호 a의 1비트 분에 상당하는 1비트 시간이다. 적분부(12)는, 버퍼(11)로부터 입력된 수신 신호 b를 1비트 시간마다 적분하여, 1비트 시간마다의 신호 c를, 검출부(13) 및 판정부(15)에 출력한다. 도 3은, 미러 적분 회로 및 리셋용 스위치를 나타내는 회로도이다. 적분부(12)는, 예를 들면, 1개의 콘덴서가 신호 선로와 그라운드 사이에 접속된 간단한 회로로 실현할 수가 있다. 또, RC 회로여도 좋고, 도 3에 나타내는 바와 같은 오피 앰프 OP를 이용한 미러 적분 회로이어도 좋다.

미러 적분 회로에서는, 1비트 시간마다의 수신 신호 b의 적분값으로서, 콘덴서 C에 전하가 저장된다. 콘덴서 C와 병렬로 접속되어 있는 스위치(12a)는, 콘덴서 C에 저장된 전하를 빼기 위한 스위치다. 타이밍 지시부(14)로부터 출력된 리셋 신호(지시 정보 e)가 스위치(12a)에 입력되면, 스위치(12a)는 닫힌 상태가 되어 콘덴서 C의 양단을 쇼트시키고, 적분값이 0으로 리셋된다. 스위치(12a)는, 닫힌 상태가 되면, 즉시 열린 상태에 돌아가고, 타이밍 지시부(14)로부터 다음의 리셋 신호가 입력될 때까지 열린 상태인 채로 된다.

검출부(13)는, 적분부(12)에 의해 적분된 신호 c를 입력하고, 적분 파형(리셋 전의 적분 파형)의 요철(凹凸)의 피크점을 검출한다. 피크점은, 적분 파형의 요철 부분, 즉 시간의 경과에 따라 증가하는 경향이 완만하게 되어 감소하는 경향으로 변화하기 시작한 위치 또는 시간이다. 검출부(13)에 의해 검출된 피크점의 위치 또는 시간을 나타내는 신호 d는, 타이밍 지시부(14)에 출력된다.

도 4는, 실시의 형태 1에 따른 수신 회로(1)에서 처리되는 신호의 파형을 나타내는 파형도이고, 수신 신호 b의 파형, 신호 c의 파형, 신호 c가 1계 미분된 신호의 파형, 및 신호 c가 2계 미분된 신호의 파형을 나타내고 있다. 도 4에 있어서, 횡축은 시간 t, 종축은 전압 ｖ이다. 수신 신호 b는, 1비트 시간에서의 신호 전압이 판정 임계값 Vth를 넘으면, 이 시간에서의 신호 레벨은 하이이고, 판정 임계값 Vth 미만이면, 이 시간에서의 신호 레벨은 로우로 판정된다.

검출부(13)는, 적분부(12)에 의해 얻어진 적분 파형을 복수 회 미분(예를 들면, 2계 미분)한 파형에 근거하여, 적분 파형의 피크점을 검출한다. 적분 파형이 1계 미분된 신호의 파형은, 도 4에 나타내는 바와 같이 노이즈가 평탄화된 수신 신호 b의 파형에 상당한다. 또, 적분 파형이 2계 미분된 신호의 파형은, 수신 신호 b의 신호 레벨이 로우로부터 하이로 상승하는 타이밍에서 변화하고, 하이로부터 로우로 하강하는 타이밍에서 변화한다. 검출부(13)는, 적분 파형이 2계 미분된 신호를, 적분 파형의 피크점을 나타내는 신호 d로서 타이밍 지시부(14)에 출력한다.

도 5는, 미분 회로를 나타내는 회로도이다. 검출부(13)는, CR 회로로 실현할 수가 있지만, 도 5에 나타내는 바와 같은 오피 앰프 OP를 이용한 미분 회로로 실현해도 좋다. 적분부(12)로부터 출력된 신호를 2계 미분하는 검출부(13)는, 도 5에 나타내는 미분 회로가 2개 직렬로 접속된 회로에 의해 실현할 수가 있다. 예를 들면, 판정 임계값 Vth는, 그라운드 GND의 전위이다.

도 5에 나타내는 미분 회로는, 오피 앰프 OP의 반전 단자 측에 신호 c가 입력되고, 비반전 단자는, 그라운드 GND의 전위로 되어 있다. 도 5에 나타내는 미분 회로에서는, 신호 c의 하이와 로우의 전압의 방향과 1계 미분된 신호의 파형에 있어서의 전압의 방향은 반대로 된다. 또한, 도 3에 나타낸 적분 회로에 있어서도, 오피 앰프 OP에 입력되는 수신 신호 b의 파형과 오피 앰프 OP로부터 출력된 신호 c의 파형의 전압의 방향은, 도 5에 나타내는 미분 회로와 마찬가지로 반전한다.

타이밍 지시부(14)는, 검출부(13)에 의해 검출된 피크점에 근거하여, 적분부(12)에 의해 1비트 시간마다의 적분값이 리셋되는 타이밍을 지시하고, 판정부(15)에 의해 판정이 행해지는 타이밍을 지시한다. 예를 들면, 타이밍 지시부(14)는, 도 4에 나타낸 2계 미분된 신호 d의 파형 중, 플러스 측의 판정 임계값보다 큰 값이 있는 타이밍에 피크점이 있고, 마이너스 측의 판정 임계값보다 큰 값이 있는 타이밍에 피크점이 있다고 판단하고, 이 타이밍을 나타내는 지시 정보 e를, 적분부(12) 및 판정부(15)에 출력한다. 이것에 의해, 지시 정보 e가 나타내는 타이밍에서, 적분부(12)가 적분값을 리셋하고, 판정부(15)가 판정을 행한다.

판정부(15)는, 적분부(12)로부터 출력된 적분 파형(리셋 전의 적분 파형)에 근거하여, 수신 신호 b의 1비트 시간마다의 신호 레벨이, 하이 또는 로우 중 어느 것인지를 판정한다. 또, 판정부(15)는, 지시 정보 e를 이용하여 타이밍 지시부(14)로부터 지시된 타이밍에서 판정을 행하고, 1비트 시간마다 판정된 수신 신호 b의 신호 레벨 f를 출력한다. 판정부(15)로부터 출력된 판정 결과는, 표시부(16)에 의해 표시된다.

도 6은, 펄스성 노이즈가 중첩된 수신 신호의 파형 변화를 나타내는 설명도이다. 종래의 디지털 수신 회로는, 버퍼를 통과한 수신 신호에 대해서 직접 01 판정을 행하고 있었다. 이 경우, 어느 정해진 타이밍에서 수신 신호의 전압값과 판정 임계값 Vth의 대소 비교가 행해진다. 도 6에 나타내는 타이밍 T1~T7에서 01 판정이 행해지는 경우, 예를 들면, 타이밍 T3에서 판정 임계값 Vth와 비교하는 순간에, 수신 신호 b에 대해서 큰 진폭의 펄스성 노이즈가 중첩되면, 수신 신호 b의 전압값과 판정 임계값 Vth의 비교를 정상적으로 행할 수 없고, 비트 에러가 발생한다.

이에 대해서, 실시의 형태 1에 따른 수신 회로(1)에서는, 수신 신호 b가 적분된 신호 c를 01 판정의 대상으로 하고 있다. 적분 시간만큼 수신 신호 b의 전압이 누적되고, 적분값이 일방적으로 증가한다. 예를 들면, 도 6에 나타내는 타이밍 T1a~T7a에서 01 판정이 행해지고, 타이밍 T3a에서, 수신 신호 b에 큰 진폭의 펄스성 노이즈가 중첩되어도, 적분부(12)에 의해 적분된 수신 신호 b의 적분값의 절대값이 판정 임계값 Vth의 절대값(도 3의 미러 적분 회로에서는, GND 전압)보다 충분히 크기 때문에, 판정부(15)는, 01 판정을 정상적으로 행할 수 있고, 비트 에러는 발생하지 않는다.

도 7은, 수신 신호 b가 적분된 신호 c의 파형에 있어서, 01 판정의 타이밍이 어긋나도 판정 결과에 영향이 없는 것을 나타내는 설명도이다. 전술의 「어느 정해진 타이밍」은, 외부로부터 입력된 클록 신호에 근거하는 타이밍이거나, 수신 신호의 파형으로부터 결정된 타이밍이다. 예를 들면, 수신 신호의 파형으로부터 결정되는 타이밍이란, 수신 신호의 아이 패턴에 있어서의 2개소의 제로 크로스점의 중앙 위치, 즉, 수신 신호의 진폭이 가장 커지는 아이 개구에서 01 판정이 행해지는 타이밍이다. 이와 같이, 종래의 수신 회로에서는, 01 판정의 타이밍이 상세히 관리되는 경우가 많았다.

이것에 대해서, 실시의 형태 1에 따른 수신 회로(1)에서는, 수신 신호 b가 적분된 신호 c를 01 판정의 대상으로 하고 있다. 적분 시간만큼 수신 신호 b의 전압이 누적되고, 적분값이 일방적으로 증가하므로, 종래와 같은 판정 타이밍의 상세한 관리가 불필요하다. 예를 들면, 도 7에 나타내는 타이밍 T1~T7에서 01 판정이 행해지는 경우, 타이밍 T1은, 수신 신호 b의 적분값이 최대로 되는 타이밍은 아니지만, 적분값의 절대값이 판정 임계값 Vth의 절대값보다 충분히 크기 때문에, 01 판정을 정상적으로 행할 수 있고, 비트 에러가 발생하지 않는다.

종래의 수신 회로에서는, 지터량이 큰 경우 혹은 수신 신호에서 0과 1이 출현하는 패턴에 의해, 수신 신호의 전압이 하이 또는 로우로 천이하는 도중에서 01 판정되면 비트 에러가 생긴다. 이것에 대해, 판정부(15)는, 검출부(13)에 의해 수신 신호 b의 적분 파형의 피크점이 검출되고 나서, 판정을 행하기까지의 동안에, 수신 신호 b의 1비트 시간 분의 적분값이 리셋되지 않는 한, 도 7의 화살표 B로 나타내는 바와 같이, 다소의 타임 래그(lag)가 생겨도, 판정을 정상적으로 행하는 것이 가능하다. 이와 같이, 수신 회로(1)에서는, 01 판정의 타이밍의 엄밀한 관리가 불필요하다.

도 8은, 수신 신호 b의 파형과, 수신 신호 b가 1계 미분된 신호 b＇의 파형의 관계를 나타내는 도면이다. 도 8에 있어서, 수신 신호 b에는, 비트 신호 주기보다 단시간에 변동하는 노이즈가 중첩되어 있으므로, 극히 단시간에 수신 신호 b의 진폭이 약간 변화하고, 수신 신호 b가 1계 미분된 신호 b＇의 파형의 변화량이 커진다. 수신 신호 b의 파형에서 로우로부터 하이로 상승할 때의 에지와, 하이로부터 로우로 하강할 때의 에지를 검출하는 것은, 도 8에 나타내는 바와 같이 전압값이 상하로 크게 변화한 미분 파형의 기울기(gradient) 성분을 구하는 것에 상당하고, 매우 곤란한 처리이다.

이에 대해서, 실시의 형태 1에 따른 수신 회로(1)는, 수신 신호 b를 적분함으로써, 수신 신호 b에 중첩된 노이즈를 무효화 또는 평탄화하고 나서, 적분 파형의 피크점을 검출하기 위해서 적분 파형을 2계 미분하고 있다. 이것에 의해, 수신 신호 b의 파형에서 로우로부터 하이로 상승할 때의 에지와 하이로부터 로우로 하강할 때의 에지를 용이하게 검출하는 것이 가능하다.

지금까지, 적분 파형의 피크점을 검출하기 위해서, 2계 미분된 적분 파형을 이용하는 방법을 나타냈지만, 이것에 한정되는 것은 아니다. 실시의 형태 1에 따른 수신 회로(1)에서는, 적분 파형의 피크점을 검출하는 것이 가능한 방법이면, 다른 방법이어도 상관없다.

이상과 같이, 실시의 형태 1에 따른 수신 회로(1)에 있어서, 수신 신호 b의 적분 파형의 피크점에 근거하여, 수신 신호 b의 적분값을 리셋하는 타이밍과, 1비트 시간마다의 수신 신호 b의 전압이 하이 또는 로우 중 어느 것인지를 판정하는 타이밍이 지시된다. 이것에 의해, 복수의 클록 신호를 이용하지 않고, 수신 신호 b로부터, 01 판정하는 타이밍과 적분값을 리셋하는 타이밍이 얻어지므로, 복수의 수신 회로 및 복수의 신호선이 불필요하고, 회로 규모를 저감할 수가 있다.

실시의 형태 2.

실시의 형태 1에서는, 수신 신호 b의 적분 파형의 피크점을 검출하기 위해, 수신 신호 b의 적분 파형을 2계 미분하는 경우를 나타냈지만, 실시의 형태 2에 따른 수신 회로는, 수신 신호 b의 적분 파형이 3회 이상 미분된 신호의 파형을 이용한다.

도 9는, 실시의 형태 2에 따른 수신 회로에서 처리되는 신호의 파형을 나타내는 파형도이며, 수신 신호 b의 파형, 신호 c의 파형, 신호 c가 1계 미분된 신호의 파형, 신호 c가 2계 미분된 신호의 파형, 및 신호 c가 3계 미분된 신호의 파형을 나타내고 있다. 도 9에 있어서, 횡축은 시간 t, 종축은 전압 ｖ이다. 또한, 이후는, 신호 c가 3계 미분된 신호의 파형이, 신호 c가 2계 미분된 신호의 파형에 있어서의 펄스의 상승과 하강의 타이밍에만 대응하는 경우에 대해 설명한다.

신호 c를 3계 미분하는 검출부(13)는, 예를 들면, 도 5에 나타낸 미분 회로를 3개 직렬로 접속한 회로에 의해 실현될 수가 있다. 한편, 도 3에 나타낸 미러 적분 회로는, 오피 앰프 OP의 반전 입력 단자에 수신 신호 b가 입력되므로, 수신 신호 b의 파형과, 출력되는 적분 파형 사이에서 전압의 하이와 로우의 관계는 반대로 된다(역상이 된다). 이 미러 적분 회로에 의해 적분된 신호 c가, 도 5에 나타낸 미분 회로에서 1계 미분되면, 1계 미분된 신호의 파형과 신호 c의 파형 사이에서 전압의 하이와 로우의 관계는 반대로 된다. 즉, 1계 미분된 신호의 파형과 수신 신호 b의 파형 사이에서 전압의 하이와 로우의 관계는 동일하게 된다(동상이 된다).

검출부(13)에 의해 신호 c가 2계 미분된 경우, 2계 미분된 신호의 파형과, 수신 신호 b의 파형 사이에서 전압의 하이와 로우의 관계는 역상이 되지만, 신호 c가 3계 미분되면, 3계 미분된 신호의 파형과 수신 신호 b의 파형 사이에서 전압의 하이와 로우의 관계는 동상이 된다. 검출부(13)에 의해 신호 c가 3계 미분된 파형에서는, 수신 신호 b의 파형에 있어서의 전압의 하이로부터 로우로의 변화인지, 로우로부터 하이로의 변화인지를 용이하게 식별할 수가 있다.

또한, 검출부(13)는, 신호 c가 2계 미분된 신호의 파형과, 신호 c가 3계 미분된 신호의 파형의 양쪽에 근거하여, 수신 신호 b의 적분 파형의 피크점을 검출해도 좋다.

이상과 같이, 실시의 형태 2에 따른 수신 회로에 있어서, 검출부(13)는, 수신 신호 b의 적분 파형이 복수 회 미분된 파형에 근거하여, 수신 신호 b의 적분 파형의 피크점을 검출한다. 이것에 의해, 복수의 클록 신호를 이용하지 않고, 수신 신호 b로부터, 01 판정하는 타이밍과 적분값을 리셋하는 타이밍이 얻어진다.

실시의 형태 3.

실시의 형태 3에 따른 수신 회로에서는, 클록 신호와 같이 하이와 로우의 전압이 교대로 반복되는 신호가 아니라, 하이와 로우의 전압이 랜덤으로 발생하는 패턴을 가진 수신 신호를 처리한다.

도 10은, 실시의 형태 3에 따른 타이밍 지시부(14)의 구성을 나타내는 블록도이다. 도 10에 나타내는 바와 같이, 타이밍 지시부(14)는, 타이밍 결정부(141), 어긋남량 산출부(142) 및 어긋남량 보존부(143)를 구비하고 있다. 타이밍 결정부(141)는, 어긋남량 보존부(143)에 보존된 어긋남량에 근거하여, 적분부(12)에 의해 1비트 시간에 적분된 수신 신호 b의 적분값이 리셋되는 타이밍과, 판정부(15)에 의해 판정이 행해지는 타이밍을 결정한다.

어긋남량 산출부(142)는, 검출부(13)에 의해 수신 신호 b의 적분 파형으로부터 피크점이 검출된 타이밍과, 외부 클록 신호의 상승과 하강의 변화의 타이밍 사이의 어긋남량을 산출하는 산출부이다. 어긋남량 보존부(143)는, 어긋남량 산출부(142)에 의해 산출된 어긋남량을 보존하는 보존부이다.

예를 들면, 송신 장치(3)로부터 출력된 송신 신호 a가, 「111···」과 같은 동일 비트값이 연속하는 비트 패턴이면, 이 송신 신호 a가 수신된 수신 신호 b의 적분 파형에 피크점이 출현하지 않는다. 수신 신호 b에서 비트값 「1」이 3개 연속하면, 적분부(12)에 의해 3비트 분의 수신 신호 b가 누적되어, 검출부(13)는, 3비트 동안, 적분 파형으로부터 피크점을 검출할 수가 없다.

실시의 형태 3에 따른 수신 회로에서는, 어긋남량 산출부(142)가, 외부 클록 신호의 파형이 변화하는 타이밍과 검출부(13)에 의해 수신 신호 b의 적분 파형으로부터 피크점이 검출된 타이밍의 어긋남량을 산출하여 어긋남량 보존부(143)에 보존하고 있다. 타이밍 결정부(141)는, 1비트 시간을 넘어도, 검출부(13)로부터, 다음의 1비트 시간에 있어서의 피크점을 나타내는 신호 d가 입력되지 않는 경우, 어긋남량 보존부(143)에 보존된 어긋남량에 근거하여, 수신 신호 b의 적분값을 리셋하는 타이밍과, 판정의 타이밍을 결정한다. 타이밍 결정부(141)에 의해 결정된 타이밍을 지시하는 지시 정보 e는, 적분부(12)와 판정부(15)에 출력된다.

이상과 같이, 실시의 형태 3에 따른 수신 회로에 있어서, 타이밍 지시부(14)가, 어긋남량 보존부(143)에 보존된 어긋남량에 근거하여, 적분부(12)에 의해 1비트 시간마다의 수신 신호 b의 적분값이 리셋되는 타이밍과, 판정부(15)에 의해 판정이 행해지는 타이밍을 지시한다. 이것에 의해, 수신 신호 b가 동일 비트값이 연속하는 비트 패턴이어도, 1비트 시간마다 적분값의 리셋과 판정을 행할 수 있다.

또한, 본 발명은 상기 실시의 형태에 한정되는 것은 아니고, 본 발명의 범위 내에 있어서, 실시의 형태의 각각의 자유로운 조합 또는 실시의 형태의 각각의 임의의 구성 요소의 변형 혹은 실시의 형태의 각각에 있어서 임의의 구성 요소의 생략이 가능하다.

[산업상의 이용 가능성]

본 발명에 따른 수신 회로는, 디지털 신호의 통신 장치에 이용 가능하다.

1　수신 회로, 2 전송로, 3 송신 장치, 11 버퍼, 12 적분부, 12a　스위치, 13 검출부, 14 타이밍 지시부, 15 판정부, 16 표시부, 141 타이밍 결정부, 142 어긋남량 산출부, 143 어긋남량 보존부.

Claims

수신 신호를 적분 시간마다 적분하는 적분부와,
상기 수신 신호의 적분 파형의 피크점을 검출하는 검출부와,
상기 적분 시간마다의 상기 수신 신호의 적분 파형에 근거하여, 상기 적분 시간마다의 상기 수신 신호의 전압이 하이 또는 로우 중 어느 것인지를 판정하는 판정부와,
상기 검출부에 의해 상기 수신 신호의 적분 파형으로부터 검출된 피크점에 근거하여, 적분값을 리셋하는 타이밍 및 판정의 타이밍을 상기 적분부 및 상기 판정부에 각각 지시하는 타이밍 지시부를 구비하고,
상기 적분부는 상기 타이밍 지시부로부터 지시된 타이밍에서 상기 적분 시간마다의 상기 수신 신호의 적분값을 리셋하고,
상기 판정부는 상기 타이밍 지시부로부터 지시된 타이밍에서 판정을 행하고, 상기 적분 시간마다의 상기 수신 신호의 전압값을 순차 출력하는 것
을 특징으로 하는 수신 회로.
제 1 항에 있어서,
상기 검출부는, 상기 수신 신호의 적분 파형을 복수 회 미분한 신호의 파형에 근거하여, 상기 수신 신호의 적분 파형의 피크점을 검출하는 것을 특징으로 하는 수신 회로.
제 1 항 또는 제 2 항에 있어서,
상기 검출부에 의해 상기 수신 신호의 적분 파형으로부터 피크점이 검출된 타이밍과 외부로부터 입력된 클록 신호의 상승과 하강의 변화의 타이밍 사이의 어긋남량을 산출하는 산출부와,
상기 산출부에 의해 산출된 상기 어긋남량을 보존하는 보존부를 구비하고,
상기 타이밍 지시부는, 상기 보존부에 보존된 상기 어긋남량에 근거하여, 적분값을 리셋하는 타이밍 및 판정의 타이밍을 상기 적분부 및 상기 판정부에 각각 지시하는 것
을 특징으로 하는 수신 회로.