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KR102375643B1 - 높은 두께 균일성을 갖는 리세스된 게이트 전극을 갖는 디바이스 - Google Patents

높은 두께 균일성을 갖는 리세스된 게이트 전극을 갖는 디바이스 Download PDF

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KR102375643B1
KR102375643B1 KR1020200075179A KR20200075179A KR102375643B1 KR 102375643 B1 KR102375643 B1 KR 102375643B1 KR 1020200075179 A KR1020200075179 A KR 1020200075179A KR 20200075179 A KR20200075179 A KR 20200075179A KR 102375643 B1 KR102375643 B1 KR 102375643B1
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KR
South Korea
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gate electrode
layer
sacrificial layer
etch
recessed
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Application number
KR1020200075179A
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Inventor
훙-슈 후앙
밍-치이 리우
퉁-헤 초우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시의 다양한 실시형태는 높은 두께 균일성을 갖는 리세스된 게이트 전극을 형성하기 위한 방법을 제공한다. 리세스를 라이닝하는 게이트 유전체 층이 퇴적되고, 게이트 유전체 층 위의 리세스를 라이닝하는 다층 막이 퇴적된다. 다층 막은 게이트 전극 층, 게이트 유전체 층 위의 제1 희생 층, 및 제1 희생 유전체 층 위의 제2 희생 층을 포함한다. 평탄화가 제2 희생 층 안으로 수행되고 제1 희생 층 상에서 정지된다. 제1 에칭이 제1 및 제2 희생 층 안으로 수행되어 리세스의 측부에서 제1 희생 층을 제거한다. 마스크로서 제1 희생 층을 사용하여 게이트 전극 층 안으로 제2 에칭이 수행되어 리세스된 게이트 전극을 형성한다. 제2 에칭 이후 제3 에칭이 수행되어 제1 희생 층을 제거한다.

Description

높은 두께 균일성을 갖는 리세스된 게이트 전극을 갖는 디바이스{DEVICE WITH A RECESSED GATE ELECTRODE THAT HAS HIGH THICKNESS UNIFORMITY}
집적 회로(integrated circuit; IC)는 저전압(low voltage; LV) 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 디바이스 및 고전압(high voltage; HV) MOS 디바이스를 포함할 수도 있다. MOS 디바이스는 게이트 전극 및 게이트 전극을 기판으로부터 분리하는 게이트 유전체 층을 포함한다. HV MOS 디바이스는 종종 LV MOS 디바이스보다 더 두꺼운 게이트 유전체 층을 가지며, 그러므로, 종종 LV MOS 디바이스보다 더 높은 높이를 갖는다. 그러나, 더 높은 높이는, HV MOS 디바이스에 대한 제조 프로세스를 LV MOS 디바이스에 대한 제조 프로세스와 통합하는 것의 어려움을 증가시킬 수도 있다. 그러므로, HV MOS 디바이스의 게이트 전극은 증가된 높이로부터의 충격을 최소화하기 위해 기판 내로 리세스될(recessed) 수도 있다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1은, 높은 두께 균일성을 갖는 리세스된 게이트 전극을 포함하는 반도체 디바이스의 몇몇 실시형태의 단면도를 예시한다.
도 2a 및 도 2b는 도 1의 리세스된 게이트 전극의 다양한 실시형태의 상부 레이아웃을 예시한다.
도 3은 도 1의 반도체 디바이스를 포함하는 집적 회로(IC)의 몇몇 실시형태의 단면도를 예시한다.
도 4는 트렌치 분리 구조체 및 채널 영역이 변경되는 도 3의 IC의 몇몇 대안적인 실시형태의 단면도를 예시한다.
도 5a 내지 도 5f는 리세스된 게이트 전극이 변경되는 도 4의 IC의 다양한 대안적인 실시형태의 단면도를 예시한다.
도 6은 리세스된 게이트 전극이 기판이 아닌 게이트 유전체 층 내로 리세스되는 도 3의 IC의 몇몇 대안적인 실시형태의 단면도를 예시한다.
도 7a 및 도 7b는 도 6의 단면도에 직교하는 방향에서의 도 6의 IC의 다양한 실시형태의 단면도를 예시한다.
도 8a 내지 도 8c는 리세스된 게이트 전극이 변경되는 도 6의 IC의 다양한 대안적인 실시형태의 단면도를 예시한다.
도 9는 게이트 유전체 층이 소스/드레인 영역 위에 놓이는 도 6의 IC의 몇몇 대안적인 실시형태의 단면도를 예시한다.
도 10은 리세스된 게이트 전극이 변경되는 도 9의 IC의 몇몇 대안적인 실시형태의 단면도를 예시한다.
도 11 내지 도 24는 높은 두께 균일성을 갖는 리세스된 게이트 전극을 포함하는 반도체 디바이스를 형성하기 위한 방법의 몇몇 실시형태의 일련의 단면도를 예시한다.
도 25 내지 도 29는 게이트 전극 층이 게이트 유전체 층의 상부 표면에 대해 리세스되는 리세스된 표면을 갖는 도 11 내지 도 24의 방법의 몇몇 대안적인 실시형태의 일련의 단면도를 예시한다.
도 30 내지 도 34는 게이트 전극 층이 게이트 유전체 층의 상부 표면 위로 더 큰 양만큼 상승되는 리세스된 표면을 갖는 도 11 내지 도 24의 방법의 몇몇 대안적인 실시형태의 일련의 단면도를 예시한다.
도 35는 도 11 내지 도 34의 방법의 몇몇 실시형태의 블록도를 예시한다.
도 36 내지 도 43은 더미 구조체 대신 리세스된 게이트 전극이 형성되는 도 11 내지 도 24의 방법의 몇몇 대안적인 실시형태의 일련의 단면도를 예시한다.
도 44 내지 도 49는 게이트 전극 층이 게이트 유전체 층의 상부 표면에 대해 리세스되는 리세스된 표면을 갖는 도 36 내지 도 43의 방법의 몇몇 대안적인 실시형태의 일련의 단면도를 예시한다.
도 50은 도 36 내지 도 49의 방법의 몇몇 실시형태의 블록도를 예시한다.
본 개시는 본 개시의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
본 개시의 다양한 실시형태는 높은 두께 균일성을 갖는 리세스된 게이트 전극을 포함하는 반도체 디바이스를 형성하기 위한 방법뿐만 아니라, 그 방법으로부터 유래하는 반도체 디바이스에 관한 것이다. 몇몇 실시형태에서, 기판 위에 리세스가 형성된다. 리세스를 라이닝하며 부분적으로 채우는 게이트 유전체 층이 퇴적되고, 게이트 유전체 층 위의 리세스의 나머지를 채우는 다층 막이 퇴적된다. 다층 막은 게이트 전극 층, 게이트 유전체 층 위의 제1 희생 층, 및 제1 희생 유전체 층 위의 제2 희생 층을 포함한다. 평탄화가 제2 희생 층 내로 수행되고 제1 희생 층 상에서 정지된다. 제1 에칭은 제1 희생 층 내로 수행되어 리세스의 측부에서 제1 희생 층의 일부를 제거한다. 리세스의 측부에서 게이트 전극 층의 일부를 제거하기 위한 그리고 리세스 내에 제1 희생 층 아래에 있는 리세스된 게이트 전극을 형성하기 위한 마스크로서 제1 희생 층을 마스크로 사용하여 게이트 전극 층 내로 제2 에칭이 수행된다. 제1 에칭, 몇몇 실시형태에서, 제2 에칭은 제2 희생 층을 제거한다. 제1 희생 층을 제거하기 위해 제3 에칭이 수행된다. 몇몇 실시형태에서, 제1 및 제2 에칭은 건식 에칭에 의해 수행되고, 반면, 제3 에칭은 습식 에칭에 의해 수행된다. 그러나, 다른 에칭 타입도 수용 가능하다.
몇몇 실시형태에서, 다층 막은 다층 막의 각각의 별개의 층이 리세스 위로 함몰되도록 퇴적된다. 그러한 만큼, 평탄화가 완료되면 제2 희생 층의 일부가 리세스 바로 위에 남게 된다. 제2 희생 층의 나머지 부분은 제1 에칭 동안 제1 희생 층의 기저의 부분을 보호하기 위한 마스크로서 역할을 하고, 따라서, 제1 희생 층은 리세스 바로 위에서부터는 제거되지 않는다. 제1 희생 층은 제2 에칭 동안 마스크로서 역할을 하고, 리세스된 게이트 전극에 대응하는 게이트 전극 층의 기저의 부분을 보호하기 위해, 제2 에칭의 완료까지 지속된다. 그러한 만큼, 리세스된 게이트 전극은 제2 에칭 전체에 걸쳐 제1 희생 층에 의해 보호되는 상태로 유지되며, 게이트 전극 층이 퇴적된 것과 동일한 두께를 가질 수도 있다.
퇴적 프로세스가 높은 두께 균일성을 갖는 게이트 전극 층을 형성할 수도 있기 때문에, 리세스된 게이트 전극은 높은 두께 균일성을 가질 수도 있다. 게다가, 리세스된 게이트 전극이 제2 에칭 전체에 걸쳐 제1 희생 층에 의해 보호된 상태로 유지되기 때문에, 리세스된 게이트 전극의 상부 표면은 높은 평탄도를 가질 수도 있다. 높은 두께 균일성 및 높은 평탄도는, 반도체 디바이스가 대량으로 제조될 때, 리세스된 게이트 전극 및/또는 반도체 디바이스의 전기적 속성과의 높은 균일성으로 이어질 수도 있다. 예를 들면, 리세스된 게이트 전극의 저항 및/또는 리세스된 게이트 전극의 일함수는 높은 균일성을 가질 수도 있으며, 그 결과, 반도체 디바이스의 임계 전압은 높은 균일성을 가질 수도 있다.
도 1을 참조하면, 높은 두께 균일성을 갖는 리세스된 게이트 전극(104)을 포함하는 반도체 디바이스(102)의 몇몇 실시형태의 단면도(100)가 제공된다. 리세스된 게이트 전극(104)은 기판(106)의 상부 내로 리세스된다. 리세스된 게이트 전극(104)은, 예를 들면, 금속, 도핑된 폴리실리콘, 어떤 다른 적절한 전도성 재료(들), 또는 전술한 것의 임의의 조합일 수도 있거나 또는 이들을 포함할 수도 있다. 기판(106)은, 예를 들면, 단결정 실리콘 기판, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판, 또는 어떤 다른 적절한 반도체 기판일 수도 있거나 또는 이들을 포함할 수도 있다.
리세스된 게이트 전극(104)의 상부 표면(104t)은, 리세스된 게이트 전극(104)의 양측에 각각 있으며 리세스된 게이트 전극(104)의 주변에 있는 제1 피쳐(108a)와 제2 피쳐(108b) 사이에서 높은 평탄도를 갖는다(예를 들면, 평평하거나 또는 실질적으로 평평하다). 게다가, 리세스된 게이트 전극(104)의 두께(Tg)는 제1 피쳐(108a)와 제2 피쳐(108b) 사이에서 높은 균일성을 갖는다(예를 들면, 균일하거나 또는 실질적으로 균일하다). 적어도 몇몇 실시형태에서, 상부 표면(104t)은, 본 개시의 방법에 따른 리세스된 게이트 전극(104)의 형성 때문에, 높은 평탄도를 가지며 두께(Tg)는 높은 균일성을 갖는다.
이하에서 나타내어지는 바와 같이, 방법의 적어도 몇몇 실시형태는 평탄화 및 에칭 둘 모두를 사용하여 다층 막으로부터 리세스된 게이트 전극(104)을 형성할 수도 있다. 게다가, 평탄화 및 에칭은, 평탄화에 대한 리세스된 게이트 전극(104)의 노출을 방지하는 그리고 리세스된 게이트 전극(104)의 주변에서 에천트에 대한 리세스된 게이트 전극(104)의 노출을 제한하는 방식으로 수행될 수도 있다. 에천트에 대한 이러한 제한된 노출은 제1 및 제2 피쳐(108a, 108b)로 이어질 수도 있다. 리세스된 게이트 전극(104)이 리세스된 게이트 전극(104)의 주변에서의 노출로 제한되기 때문에, 두께(Tg)는 리세스된 게이트 전극(104)의 나머지에서 퇴적되는 바와 같다. 퇴적 프로세스가 높은 두께 균일성을 갖는 재료를 퇴적할 수도 있기 때문에, 리세스된 게이트 전극(104)의 나머지 부분에서의 두께(Tg)는 높은 균일성을 가질 수도 있다.
몇몇 실시형태에서, 리세스된 게이트 전극(104)의 상부 표면(104t)은, 상부 표면(104t) 상의 가장 높은 높이와 상부 표면(104t)에서 가장 낮은 높이 사이의 차이가 가장 높은 높이의 약 1 퍼센트, 2 퍼센트, 5 퍼센트, 또는 어떤 다른 적절한 백분율 미만인 경우, 높은 평탄도를 갖는다. 게다가, 몇몇 실시형태에서, 두께(Tg)는, 최소 두께 값과 최대 두께 값 사이의 차이가 최대 두께 값의 약 1 퍼센트, 2 퍼센트, 5 퍼센트, 또는 어떤 다른 적절한 백분율 미만인 경우 높은 균일성을 갖는다. 상부 표면(104t)이 너무 많은 변화(예를 들면, 가장 높은 높이의 약 5 퍼센트 또는 어떤 다른 적절한 백분율보다 더 큰 변화)를 갖거나, 및/또는 두께(Tg)가 너무 많은 변화(예를 들면, 최대 두께 값의 약 5 퍼센트 또는 어떤 다른 적절한 퍼센트보다 더 큰 변화)를 갖는 경우, 리세스된 게이트 전극(104)의 전기적 속성 및/또는 반도체 디바이스(102)의 전기적 속성은 큰 시프트를 겪을 수도 있고 및/또는 명세를 벗어나게 시프트될 수도 있다. 전기적 속성은, 예를 들면, 게이트 저항, 게이트 일함수, 임계 전압, 다른 적절한 속성, 또는 전술한 것의 임의의 조합을 포함할 수도 있다.
몇몇 실시형태에서, 두께(Tg)는 약 20-200 나노미터, 약 20-110 나노미터, 약 110-200 나노미터, 약 100.16 나노미터, 약 100.35 나노미터, 또는 어떤 다른 적절한 값이다. 두께(Tg)가 너무 작으면(예를 들면, 약 20 나노미터 또는 어떤 다른 적절한 값 미만이면), 리세스된 게이트 전극(104) 상에서의 콘택 비아의 형성 동안 리세스된 게이트 전극(104)을 통해 오버 에칭이 연장될 수도 있고 리세스된 게이트 전극(104) 아래에 있는 게이트 유전체 층(110)에 손상을 초래할 수도 있다. 그러한 손상은 반도체 디바이스(102)의 동작 파라미터를 명세를 벗어나게 시프트할 수도 있고 및/또는 반도체 디바이스(102)의 성능을 저하시킬 수도 있다. 두께(Tg)가 너무 크면(예를 들면, 약 200 나노미터 또는 어떤 다른 적절한 값보다 더 큼), 기판(106) 상에서의 다른 반도체 디바이스와의 통합은 어려울 수도 있다. 예를 들면, 반도체 디바이스(102)에서의 화학적 기계적 연마(chemical mechanical polish; CMP) 로딩이 너무 높을 수도 있는 그러한 정도까지, 반도체 디바이스(102)의 상부 표면이 다른 반도체 디바이스의 상부 표면 위로 상승될 수도 있다. 결과적으로, 평탄화된 표면은, 실질적으로 수평인 및/또는 실질적으로 평평한 대신, 기울어질 수도 있고 및/또는 불균일할 수도 있다. 이것은 오버레이 에러 및/또는 다른 프로세스 어려움으로 이어질 수도 있다.
제1 및 제2 피쳐(108a, 108b)는 리세스된 게이트 전극(104)의 상부에서의 오목한 리세스 및/또는 함몰부이다. 대안적인 실시형태에서, 제1 및 제2 피쳐(108a, 108b)는 상방을 향하는 돌출부(upward protrusion), 반전된 둥근 코너(inverted rounded corner), 또는 어떤 다른 적절한 피쳐이다. 제1 및 제2 피쳐(108a, 108b)는, 제1 및 제2 피쳐(108a, 108b)가 리세스된 게이트 전극(104)의 두께(Tg)에 불균일성을 도입하기 때문에, 피쳐로서 속성 묘사된다. 이하에서 나타내어지는 바와 같이, 그리고 상기에서 간략하게 언급되는 바와 같이, 제1 및 제2 피쳐(108a, 108b)는, 예를 들면, 리세스된 게이트 전극(104)을 형성하기 위해 사용되는 방법의 부산물일 수도 있다.
몇몇 실시형태에서, 제1 피쳐(108a)는 제2 피쳐(108b)의 거울 이미지이다. 게다가, 몇몇 실시형태에서, 제1 및 제2 피쳐(108a, 108b)는, 기판(106)의 상부 표면 상으로의 및/또는 수평 평면 상으로의 리세스된 게이트 전극(104)의 2차원(two-dimensional; 2D) 투영에서 작은 백분율의 표면적을 차지한다. 리세스된 게이트 전극(104)의 2D 투영은, 예를 들면, 리세스된 게이트 전극(104)의 풋프린트(footprint)로서 또한 공지될 수도 있다. 작은 백분율은, 예를 들면, 약 5, 10 또는 20 퍼센트, 또는 어떤 다른 적절한 백분율일 미만의 백분율일 수도 있다.
제1 및 제2 피쳐(108a, 108b)가 리세스된 게이트 전극(104)의 두께(Tg)에 불균일성을 도입하기 때문에, 두께(Tg)는 제1 및 제2 피쳐(108a, 108b)가 더 적은 표면적을 차지함에 따라 더욱 균일하게 된다. 제1 및 제2 피쳐(108a, 108b)가 너무 많은 표면적을 점유하는 경우(예를 들면, 약 20 퍼센트 또는 어떤 다른 적절한 백분율을 초과함), 리세스된 게이트 전극(104)의 전기적 속성은 큰 시프트를 겪을 수도 있고 및/또는 명세를 벗어나게 시프트될 수도 있다.
게이트 유전체 층(110)은 리세스된 게이트 전극(104)의 하면(underside)을 컵핑하고(cup) 리세스된 게이트 전극(104)을 기판(106)으로부터 분리한다. 게이트 유전체 층(110)은, 예를 들면, 실리콘 산화물(silicon oxide) 및/또는 어떤 다른 적절한 유전체(들)일 수도 있거나 또는 이들을 포함할 수도 있다. 게다가, 한 쌍의 소스/드레인 영역(112)이 기판(106) 내에 있다. 소스/드레인 영역(112)은 리세스된 게이트 전극(104)의 양측에 각각 있다. 소스/드레인 영역(112)은, 예를 들면, 기판(106)의 도핑된 반도체 영역 및/또는 기판(106) 상에서 성장되는 에피택셜 층일 수도 있거나 또는 이들을 포함할 수도 있다.
채널 영역(106c)은 기판(106) 내의 리세스된 게이트 전극(104) 아래에 있으며 소스/드레인 영역(112) 중 하나로부터 소스/드레인 영역(112) 중 다른 하나로 확장된다. 채널 영역(106c)은, 리세스된 게이트 전극(104)에 인가된 바이어스 전압에 따라, 전도성 상태와 비전도성 상태 사이에서 변화하도록 구성된다. 예를 들면, 채널 영역(106c)은, 리세스된 게이트 전극(104)이 임계 전압을 초과하는 전압으로 바이어싱될 때 전도성 상태로 변경될 수도 있다. 다른 예로서, 채널 영역(106c)은, 리세스된 게이트 전극(104)이 임계 전압 미만의 전압으로 바이어싱될 때, 비전도성 상태로 변경될 수도 있다.
몇몇 실시형태에서, 반도체 디바이스(102)는 전계 효과 트랜지스터(field-effect transistor; FET), 어떤 다른 적절한 트랜지스터, 메모리 셀, 또는 어떤 다른 적절한 반도체 디바이스이다. 몇몇 실시형태에서, 반도체 디바이스(102)는 대형이다(large). 반도체 디바이스(102)는, 예를 들면, 리세스된 게이트 전극(104)의 폭(Wg)이 약 20 마이크로미터, 30 마이크로미터, 또는 어떤 다른 적절한 값보다 더 큰 경우에 대형일 수도 있다. 게다가, 반도체 디바이스(102)는, 예를 들면, HV 애플리케이션 또는 어떤 다른 적절한 애플리케이션에 대해 사용되는 경우에, 그러한 큰 폭을 가질 수도 있다. 고전압(HV) 애플리케이션은, 예를 들면, 반도체 디바이스(102)가 100 볼트, 200 볼트, 600 볼트, 1200 볼트, 또는 어떤 다른 적절한 값을 초과하는 전압에서 동작하는 애플리케이션일 수도 있다.
도 2a 및 도 2b를 참조하면, 도 1의 리세스된 게이트 전극(104)의 다양한 실시형태의 상부 레이아웃(200A, 200B)이 제공된다. 도 1의 단면도(100)는, 예를 들면, 도 2a 및 도 2b 중 어느 하나의 라인 A를 따라 또는 도 2a 및 도 2b 중 어느 하나의 다른 적절한 라인(도시되지 않음)을 따라 취해질 수도 있다.
제1 및 제2 피쳐(108a, 108b)는 리세스된 게이트 전극(104)의 에지를 따르는 폐쇄된 경로에서 연장되는 링 형상의 피쳐(108)(가상선으로 도시됨)의 영역에 대응한다. 도 2a에서, 리세스된 게이트 전극(104)은 정사각형 형상이고 링 형상의 피쳐(108)는 정사각형 링 형상이다. 도 2b에서, 리세스된 게이트 전극(104)은 원형이고 링 형상의 피쳐(108)는 원형의 링 형상이다. 도 2a 및 도 2b가 리세스된 게이트 전극(104) 및 링 형상의 피쳐(108)에 대해 특정한 형상을 제공하지만, 리세스된 게이트 전극(104) 및 링 형상의 피쳐(108)에 대해 다른 형상도 수용 가능하다.
도 3을 참조하면, 도 1의 반도체 디바이스(102)를 포함하는 집적 회로(IC)의 몇몇 실시형태의 단면도(300)가 제공된다. 반도체 디바이스(102)는 트렌치 분리 구조체(302)에 의해 둘러싸여 있다. 트렌치 분리 구조체(302)는 기판(106)의 상부 내로 연장되고 반도체 디바이스(102)와 다른 상이한 반도체 디바이스(도시되지 않음) 사이의 전기적 분리를 제공한다. 트렌치 분리 구조체(302)는 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)이거나 또는 이들을 포함한다. 게다가, 트렌치 분리 구조체(302)는, 예를 들면, 얕은 트렌치 분리(shallow trench isolation; STI) 구조체 또는 어떤 다른 적절한 트렌치 분리 구조체일 수도 있거나 또는 이들을 포함할 수도 있다.
인터커넥트 구조체(304)가 기판(106) 및 반도체 디바이스(102) 위에 놓이고 층간 유전체(interlayer dielectric; ILD) 층(306) 및 복수의 콘택 비아(308)를 포함한다. 콘택 비아(308)는 ILD 층(306) 내에 있고 소스/드레인 영역(112) 및 리세스된 게이트 전극(104)으로 각각 연장된다. 몇몇 실시형태에서, 인터커넥트 구조체(304)는, 콘택 비아(308)로부터 이어지는 전도성 경로를 정의하기 위해, 콘택 비아(308) 위에 교대로 적층되는 복수의 와이어(도시되지 않음) 및 복수의 와이어간 비아(inter-wire via)(도시되지 않음)를 더 포함한다. ILD 층(306)은, 예를 들면, 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)일 수도 있거나 또는 이들을 포함할 수도 있다. 콘택 비아(308)는, 예를 들면, 금속 및/또는 어떤 다른 적절한 전도성 재료(들)일 수도 있거나 또는 이들을 포함할 수도 있다.
실리사이드 층(silicide layer)(310)이 리세스된 게이트 전극(104) 상에 있고 리세스된 게이트 전극(104)과 대응하는 콘택 비아 사이에서 오믹 커플링을 제공한다. 대안적인 실시형태에서, 실리사이드 층(310)은 생략된다. 게다가, 대안적인 실시형태에서, 소스/드레인 영역(112)과 대응하는 콘택 비아 사이에 오믹 커플링을 제공하기 위해 실리사이드 층(도시되지 않음)이 소스/드레인 영역(112) 상에 있다. 실리사이드 층(310)은, 예를 들면, 니켈 실리사이드 및/또는 어떤 다른 적절한 금속 실리사이드일 수도 있거나 또는 이들을 포함할 수도 있다.
리세스된 게이트 전극(104) 및 게이트 유전체 층(110) 상에 하드 마스크(312)가 있다. 하드 마스크(312)는 실리사이드 층(310)의 대향하는 에지와 각각 경계를 이루는 한 쌍의 세그먼트를 가지며, 그 세그먼트는 소스/드레인 영역(112)으로부터 각각 대향하는 에지로 각각 연장된다. 이하에서 나타내어지는 바와 같이, 하드 마스크(312)는, 예를 들면, 소스/드레인 영역(112) 및/또는 실리사이드 층(310)의 형성 동안 마스크로서 활용될 수도 있다. 하드 마스크(312)는, 예를 들면, 실리콘 질화물(silicon nitride), 실리콘 산화물, 어떤 다른 적절한 유전체(들), 또는 전술한 것의 임의의 조합일 수도 있거나 또는 이들을 포함할 수도 있다.
베이스 유전체 층(314)이 게이트 유전체 층(110)의 측부에서 트렌치 분리 구조체(302) 및 기판(106) 상에 있고 하드 마스크(312)와 기판(106) 사이에 있다. 게다가, 콘택 에칭 정지 층(contact etch stop layer; CESL)(316)이 베이스 유전체 층(314) 및 하드 마스크(312) 상에 있다. 이하에서 나타내어지는 바와 같이, 소스/드레인 영역(112)에 대응하는 콘택 비아가 내부에서 형성되는 개구를 에칭하는 동안 CESL(316)은 에칭 정지부(etch stop)로서 사용될 수도 있다. 베이스 유전체 층(314)은, 예를 들면, 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)일 수도 있거나 또는 이들을 포함할 수도 있다. CESL(316)은, 예를 들면, 실리콘 질화물 및/또는 어떤 다른 적절한 유전체(들)일 수도 있거나 또는 이들을 포함할 수도 있다.
도 4를 참조하면, 트렌치 분리 구조체(302)의 세그먼트(302a)가 이웃하는 소스/드레인 영역(112a)을 리세스된 게이트 전극(104)으로부터 분리하는 도 3의 IC의 몇몇 대안적인 실시형태의 단면도(400)가 제공된다. 결과적으로, 채널 영역(106c)은 이 트렌치 분리 세그먼트(302a)의 저부(bottom) 주위를 따르며 증가된 길이를 갖는다. 게다가, 이웃하는 소스/드레인 영역(112a) 및 트렌치 분리 세그먼트(302a)에서의 채널 영역(106c)의 일부는, 채널 영역(106c)의 나머지보다, 리세스된 게이트 전극(104)으로부터 더 멀다. 결과적으로, 채널 영역(106c)의 이 부분은, 전도성 상태와 비전도성 상태 사이에서 변화하기 위해, 채널 영역(106c)의 나머지보다 더 강한 전계에 의존한다. 이것은, 결국에는, 반도체 디바이스(102)가 더 높은 전압에서 동작하는 것을 허용한다.
도 5a 내지 도 5f를 참조하면, 리세스된 게이트 전극(104)이 변경되는 도 4의 IC의 다양한 대안적인 실시형태의 단면도(500A-500F)가 제공된다. 도 5a에서, 제1 및 제2 피쳐(108a, 108b)는 반전된 둥근 및/또는 함몰된 코너이다. 몇몇 실시형태에서, 반전된 둥근 및/또는 함몰된 코너는 리세스된 게이트 전극(104)의 상부 표면으로부터 리세스된 게이트 전극(104)의 측벽까지 연속적으로 감소하는 경사를 가지고 하방으로 호를 이룬다(arc). 도 5b에서, 제1 및 제2 피쳐(108a, 108b)는 상방으로 돌출되는 그리고 둥근 상부를 갖는 돌출부이다. 도 5c에서, 제1 및 제2 피쳐(108a, 108b)는 상방으로 돌출되는 그리고 평평한 또는 실질적으로 평평한 상부를 갖는 돌출부이다. 도 5d에서, 제1 및 제2 피쳐(108a, 108b)는 상방으로 돌출되는 그리고 오목한 리세스를 갖는 상부 표면을 구비하는 돌출부이다.
도 5e 및 도 5f 둘 모두에서, 리세스된 게이트 전극(104) 및 게이트 유전체 층(110)은 덜 직선적이며, 다른 것들 중에서도, 더 둥근 에지 및 더욱 경사진 측벽을 갖는다. 도 5e에서, 제1 및 제2 피쳐(108a, 108b)는 돌출부이다. 도 5f에서, 리세스된 게이트 전극(104)은 트렌치 분리 구조체(302)의 세그먼트(302a) 위에 부분적으로 놓이고 불균일하며 세그먼트(302a)에서의 높이를 변경시키는 저부 표면을 갖는다. 게다가, 리세스된 게이트 전극(104)의 두께(Tg)는 트렌치 분리 구조체(302)의 세그먼트(302a)에 이웃하는 소스/드레인 영역(112a)을 향해 증가한다. 트렌치 분리 세그먼트(302a) 위에 리세스된 게이트 전극(104)을 배열하는 것은, 트렌치 분리 구조체(302)가 리세스된 게이트 전극(104)에 의해 생성되는 전기장을 소산하기 때문에, 반도체 디바이스(102)가 더 높은 전압에서 동작하는 것을 가능하게 할 수도 있다.
도 2a 및 도 2b가 도 1의 리세스된 게이트 전극(104)과 관련하여 설명되지만, 도 2a 및 도 2b는 도 3, 도 4 및 도 5a 내지 도 5f 중 임의의 하나에서의 리세스된 게이트 전극(104)에 적용 가능하다는 것이 인식되어야 한다. 예를 들면, 도 3, 도 4, 및 도 5a 내지 도 5f 중 임의의 하나는 도 2a 및 도 2b 중 어느 하나의 라인 A를 따라 또는 도 2a 및 도 2b 중 어느 하나의 다른 적절한 라인(도시되지 않음)을 따라 취해질 수도 있다. 도 5a 내지 도 5f에서의 트렌치 분리 구조체(302) 및 채널 영역(106c)이 도 4에서와 같이 구성되지만, 트렌치 분리 구조체(302) 및 채널 영역(106c)은 대안적으로 도 1 및 도 3에서와 같이 구성될 수도 있다.
도 6을 참조하면, 리세스된 게이트 전극(104)이 기판(106)이 아닌 게이트 유전체 층(110) 내로 리세스되는 도 3의 IC의 몇몇 대안적인 실시형태의 단면도(600)가 제공된다. 게다가, 소스/드레인 영역(112)은 기판(106)의 상부 표면 위로 상승되는 상부 표면을 가지며, 베이스 유전체 층(314) 및 하드 마스크(312)는 생략되고, CESL(316)은 게이트 유전체 층(110)의 측벽 상에 있다. 대안적인 실시형태에서, 베이스 유전체 층(314) 및/또는 하드 마스크(312)는 남아 있다.
도 7a 및 도 7b를 참조하면, 도 6의 단면도(600)과 직교하는 방향에서의 도 6의 IC의 다양한 실시형태의 단면도(700A, 700B)가 제공된다. 도 7a 및 도 7b의 단면도(700A, 700B)는 서로의 대안적인 실시형태이고, 도 6의 단면도(600)는, 예를 들면, 도 7a 및 도 7b 중 어느 하나의 라인 B를 따라 취해질 수도 있다. 도 7a에서, 반도체 디바이스(102)는 평면의 FET이고, 그 결과, 리세스된 게이트 전극(104)의 저부 표면이 평면이거나 또는 실질적으로 평면이다. 도 7b에서, 반도체 디바이스(102)는 FinFET이고, 그 결과, 리세스된 게이트 전극(104)의 저부 표면은 기판(106)에 의해 정의되는 핀(fin)의 상부 주위를 랩핑(wrap)한다. 도 7a 및 도 7b 둘 모두에서, 반도체 디바이스(102)는 트렌치 분리 구조체(302) 위에 부분적으로 놓인다.
도 8a 내지 도 8c를 참조하면, 리세스된 게이트 전극(104)이 변경되는 도 6의 IC의 다양한 대안적인 실시형태의 단면도(800A-800C)가 제공된다. 도 8a에서, 제1 및 제2 피쳐(108a, 108b)는 반전된 둥근 코너이다. 도 8b에서, 제1 및 제2 피쳐(108a, 108b)는 상방으로 돌출되는 그리고 둥근 상부를 구비하는 돌출부이다. 도 8c에서, 제1 및 제2 피쳐(108a, 108b)는 상방으로 돌출되는 그리고 평평한 또는 실질적으로 평평한 상부를 갖는 돌출부이다. 대안적인 실시형태에서, 리세스된 게이트 전극(104)은 도 1, 도 3, 도 4, 및 도 5a 내지 도 5f 중 어느 하나에서와 같을 수도 있다.
도 9를 참조하면, 게이트 유전체 층(110)이 소스/드레인 영역(112) 위에 놓이는 도 6의 IC의 몇몇 대안적인 실시형태의 단면도(900)가 제공된다. 게다가, 제1 및 제2 피쳐(108a, 108b)는 더욱 대칭적이고 리세스된 게이트 전극(104)의 상부 표면은 게이트 유전체 층(110)의 상부 표면 위로 상승된다. 대안적인 실시형태에서, 리세스된 게이트 전극(104)의 상부 표면은 게이트 유전체 층(110)의 상부 표면과 거의 수평일 수도 있거나 또는 그 아래로 리세스될 수도 있다.
도 10을 참조하면, 제1 및 제2 피쳐(108a, 108b)가 상방으로 돌출되는 그리고 평평한 또는 실질적으로 평평한 상부 표면을 구비하는 돌출부인 도 9의 IC의 몇몇 대안적인 실시형태의 단면도(1000)가 제공된다. 게다가, 돌출부의 상부 표면은 게이트 유전체 층(110)의 상부 표면과 거의 수평이다. 대안적인 실시형태에서, 돌출부의 상부 표면은 게이트 유전체 층(110)의 상부 표면 위로 상승될 수도 있거나 또는 그 아래로 리세스될 수도 있다. 대안적인 실시형태에서, 리세스된 게이트 전극(104)은 도 1, 도 3, 도 4, 도 5a 내지 도 5f, 도 6, 도 7a, 도 7b, 및 도 8a 내지 도 8c 중 임의의 하나에서와 같을 수도 있다.
도 2a 및 도 2b가 도 1의 리세스된 게이트 전극(104)과 관련하여 설명되지만, 도 2a 및 도 2b는 도 6, 도 7a, 도 7b, 도 8a 내지 도 8c, 도 9 및 도 10 중 임의의 하나에서의 리세스된 게이트 전극(104)에 적용 가능하다는 것이 인식되어야 한다. 예를 들면, 도 6, 도 7a, 도 7b, 도 8a 내지 도 8c, 도 9, 및 도 10 중 임의의 하나는 도 2a 및 도 2b 중 어느 하나의 라인 A를 따라 또는 도 2a 및 도 2b 중 어느 하나의 어떤 다른 적절한 라인(도시되지 않음)을 따라 취해질 수도 있다. 도 7a 및 도 7b가 도 6의 반도체 디바이스(102)와 관련하여 설명되지만, 도 7a 및 도 7b는 도 8a 내지 도 8c, 도 9 및 도 10 중 임의의 하나에서의 반도체 디바이스(102)에 적용 가능하다는 것이 인식되어야 한다. 예를 들면, 도 8a 내지 도 8c, 도 9 및 도 10 중 임의의 하나는 도 7a 및 도 7b 중 하나의 라인 B를 따라 또는 도 7a 및 도 7b 중 어느 하나의 다른 적절한 라인(도시되지 않음)을 따라 취해질 수도 있다.
도 11 내지 도 24를 참조하면, 높은 두께 균일성을 갖는 리세스된 게이트 전극을 포함하는 반도체 디바이스를 형성하기 위한 방법의 몇몇 실시형태의 일련의 단면도(1100-2400)가 제공된다. 단면도(1100-2400)는 도 4의 단면도(400)에 대응하고 따라서 도 4의 IC 및 반도체 디바이스(102)의 형성을 예시한다. 그러나, 단면도(1100-2400)에 의해 예시되는 방법은 또한 도 1, 도 3, 도 4, 및 도 5a 내지 도 5f 중 임의의 것에서 IC 및/또는 반도체 디바이스(102)를 형성하기 위해 활용될 수도 있다.
도 11의 단면도(1100)에 의해 예시되는 바와 같이, 기판(106)이 제공된다. 기판(106)은 제1 베이스 유전체 층(314) 및 제2 베이스 유전체 층(1102)에 의해 피복된다. 게다가, 트렌치 분리 구조체(302)는 기판(106)의 상부 내로 연장되고 또한 제1 및 제2 베이스 유전체 층(314, 1102)에 의해 피복된다. 제2 베이스 유전체 층(1102)은, 예를 들면, 실리콘 질화물 및/또는 어떤 다른 적절한 유전체(들)일 수도 있거나 또는 이들을 포함할 수도 있다. 몇몇 실시형태에서, 제1 베이스 유전체 층(314)은 실리콘 산화물이거나 또는 이것을 포함하고, 반면, 제2 베이스 유전체 층(1102)은 실리콘 질화물이거나 또는 이것을 포함한다.
또한 도 11의 단면도(1100)에 의해 예시되는 바와 같이, 기판(106)은 깊이 D1까지 기판(106) 내로 연장되는 리세스(1104)를 형성하도록 패턴화된다. 깊이 D1은, 예를 들면, 약 500-1500 옹스트롬, 약 500-1000 옹스트롬, 약 1000-1500 옹스트롬, 약 1000 옹스트롬, 또는 어떤 다른 적절한 값일 수도 있다. 패턴화는, 예를 들면, 포토리소그래피/에칭 프로세스 또는 어떤 다른 적절한 패턴화 프로세스에 의해 수행될 수도 있다. 포토리소그래피/에칭 프로세스는, 예를 들면, 제2 베이스 유전체 층(1102) 위에 놓이는 포토레지스트 마스크(1106) 및/또는 어떤 다른 적절한 마스크를 활용할 수도 있다.
도 12의 단면도(1200)에 의해 예시되는 바와 같이, 제2 베이스 유전체 층(1102) 위에 놓이고 리세스(1104)를 라이닝하는 게이트 유전체 층(110)이 퇴적된다. 게이트 유전체 층(110)은 리세스(1104)에서 리세스되고, 예를 들면, 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)일 수도 있거나 또는 이들을 포함할 수도 있다.
또한 도 12의 단면도(1200)에 의해 예시되는 바와 같이, 다층 막(1202)이 게이트 유전체 층(110) 위에 퇴적되고 리세스(1104)를 라이닝한다. 다층 막(1202)은, 리세스(1104)에서 개별적으로 각각 리세스되는, 게이트 전극 층(1204), 제1 희생 층(1206), 및 제2 희생 층(1208)을 포함한다. 게이트 전극 층(1204)은 전도성이며, 예를 들면, 도핑된 폴리실리콘, 금속, 어떤 다른 적절한 전도성 재료(들), 또는 전술한 것의 임의의 조합일 수도 있거나 또는 이들을 포함할 수도 있다. 제1 희생 층(1206)은 게이트 전극 층(1204) 위에 놓이고, 예를 들면, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물(silicon oxynitride), 어떤 다른 적절한 유전체(들), 또는 전술한 것의 임의의 조합일 수도 있거나 또는 이들을 포함할 수도 있다. 제2 희생 층(1208)은 제1 희생 층(1206) 위에 놓이고 제1 희생 층(1206)과는 상이한 재료이다. 제2 희생 층(1208)은 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)일 수도 있다. 대안적으로, 제2 희생 층(1208)은 금속, 도핑된 폴리실리콘, 어떤 다른 적절한 전도성 재료(들), 또는 전술한 것의 임의의 조합일 수도 있다. 몇몇 실시형태에서, 게이트 전극 층(1204) 및 제2 희생 층(1208)은 동일한 재료이거나 또는 이것을 포함한다. 게다가, 몇몇 실시형태에서, 게이트 전극 층(1204)은 도핑된 폴리실리콘이거나 또는 이것을 포함하고, 제1 희생 층(1206)은 실리콘 질화물이거나 또는 이것을 포함하고, 제2 희생 층(1208)은 실리콘 산화물이거나 또는 이것을 포함한다.
몇몇 실시형태에서, 게이트 유전체 층(110) 및 다층 막(1202)의 개개의 층은 등각적으로(conformally) 퇴적된다. 게다가, 몇몇 실시형태에서, 게이트 유전체 층(110) 및 다층 막(1202)의 개개의 층은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 어떤 다른 적절한 퇴적 프로세스, 또는 전술한 것의 임의의 조합에 의해 퇴적된다.
게이트 전극 층(1204)은, 이후 게이트 전극 층(1204)으로부터 형성되는 리세스된 게이트 전극의 최종 두께에 대응하는 두께(Tg)를 가지고 퇴적된다. CVD, PVD, 및 다른 적절한 퇴적 프로세스가 높은 두께 균일성을 갖는 게이트 전극 층(1204)을 형성할 수도 있기 때문에, 리세스된 게이트 전극은 높은 두께 균일성을 가질 수도 있다. 높은 두께 균일성은, 반도체 디바이스가 대량으로 제조될 때, 리세스된 게이트 전극 및/또는 반도체 디바이스의 전기적 속성과의 높은 균일성으로 이어질 수도 있다. 예를 들면, 리세스된 게이트 전극의 저항 및/또는 리세스된 게이트 전극의 일함수는 높은 균일성을 가질 수도 있으며, 그 결과, 반도체 디바이스의 임계 전압은 높은 균일성을 가질 수도 있다.
게다가, 두께(Tg)는, 게이트 전극 층(1204)의 리세스된 표면(1204r)이 거리 D2만큼 게이트 유전체 층(110)의 상부 표면 위로 상승되도록 되는 그러한 것이다. 대안적인 실시형태에서, 두께(Tg)는 게이트 전극 층(1204)의 리세스된 표면(1204r)이 게이트 유전체 층(110)의 상부 표면과 거의 수평이도록 하는 그러한 것이다(예를 들면, 거리 D2는 거의 제로이다). 이하에서 알 바와 같이, 두께(Tg)에서의 변화는 상이한 프로파일을 갖는 리세스된 게이트 전극으로 이어질 수도 있다.
도 13의 단면도(1300)에 의해 예시되는 바와 같이, 제1 평탄화가 제2 희생 층(1208) 내로 수행되고 제1 희생 층(1206) 상에서 정지된다. 제1 평탄화는, 예를 들면, CMP 및/또는 어떤 다른 적절한 평탄화 프로세스에 의해 수행될 수도 있다. 제1 평탄화가 제1 희생 층(1206) 상에서 정지하고 제1 희생 층(1206)이 리세스(1104)에서 리세스되기 때문에, 제2 희생 층(1208)은 리세스(1104)에 유지된다. 게다가, 적어도, 제1 평탄화가 CMP에 의해 수행되는 실시형태에서, 상이한 CMP 제거 레이트는 제2 희생 층(1208)에서 디싱(dishing)으로 이어질 수도 있다. 그러한 만큼, 제2 희생 층(1208)의 상부 표면(1208t)은 오목할 수도 있고 및/또는 제2 희생 층(1208)의 두께(Ts)는 불균일할 수도 있다.
도 14의 단면도(1400)에 의해 예시되는 바와 같이, 제1 에칭은 다층 막(1202) 내로 수행된다. 제1 에칭은 리세스(1104)의 측부에서 제1 희생 층(1206)의 일부를 제거하고 제2 희생 층(1208)에 의해 피복되지 않는다(예를 들면, 도 13 참조). 결과적으로, 제1 희생 층(1206)은 제1 희생 층(1206)의 주변에서 그리고, 각각, 제1 희생 층(1206)의 양측에서 한 쌍의 돌출부(1402)를 갖는다. 추가적으로, 제1 에칭은 게이트 전극 층(1204)을 박형화 하고 제2 희생 층(1208)을 제거한다(예를 들면, 도 13 참조). 대안적인 실시형태에서, 제1 에칭은 제2 희생 층(1208)을 제거하지 않고 대신 제2 희생 층(1208)을 박형화 한다. 제2 희생 층(1208)이 제1 에칭에 의해 제거되는지 또는 단순히 박형화 되는지의 여부에 관계없이, 제2 희생 층(1208)은 제1 희생 층(1206)의 기저의 부분을 보호하기 위한 마스크로서 역할을 한다. 그러나, 제2 희생 층(1208)의 경우, 리세스(1104) 위에 놓이는 제1 희생 층(1206)의 부분은 제거될 것이거나 또는 실질적으로 박형화될 것이다.
몇몇 실시형태에서, 제1 에칭은 비선택적 에천트를 사용하여 수행된다. 비선택적 에천트는, 예를 들면, 제1 희생 층(1206)에 대해, 제2 희생 층(1208) 및/또는 게이트 전극 층(1204)에 대한 것과 동일한 또는 실질적으로 동일한 에칭 레이트를 갖는다는 점에서, 비선택적일 수도 있다. 대안적인 실시형태에서, 제1 에칭은, 제2 희생 층(1208) 및/또는 게이트 전극 층(1204)에 비해, 제1 희생 층(1206)에 대해 높은 선택도(예를 들면, 높은 에칭 레이트)를 갖는 선택적 에천트를 사용하여 수행된다. 몇몇 실시형태에서, 제1 에칭은 건식 에칭에 의해 수행된다. 대안적인 실시형태에서, 제1 에칭은 습식 에칭 및/또는 어떤 다른 적절한 타입의 에칭에 의해 수행된다.
도 15의 단면도(1500)에 의해 예시되는 바와 같이, 제2 에칭은 게이트 전극 층(1204) 내로 수행되고 제1 희생 층(1206) 및 게이트 유전 층(110) 상에서 정지된다. 제2 에칭은 리세스(1104)의 측부에서 게이트 전극 층(1204)의 일부를 제거하고 제1 희생 층(1206)에 의해 피복되지 않는다. 결과적으로, 제2 에칭은 리세스(1104)에서 리세스된 게이트 전극(104)을 형성한다. 게다가, 제2 에칭은 제2 희생 층(1208)의 임의의 나머지 부분을 제거한다(예를 들면, 도 13 참조).
제1 희생 층(1206)은 게이트 전극 층(1204)의 기저의 부분을 보호하기 위한 마스크로서 역할을 한다. 제1 희생 층(1206)이 게이트 전극 층(1204)을 보호하고 제2 에칭이 제1 희생 층(1206) 상에서 정지하기 때문에, 리세스된 게이트 전극(104)의 두께(Tg)는, 리세스된 게이트 전극(104)이 제1 희생 층(1206)에 의해 피복되는 곳에서, 게이트 전극 층(1204)이(예를 들면, 도 12 참조)이 퇴적되었던 것과 동일한 두께이다. 게이트 전극 층(1204)은 높은 두께 균일도를 가지고 퇴적될 수도 있기 때문에, 리세스된 게이트 전극(104)은 높은 두께 균일성을 가질 수도 있다. 리세스된 게이트 전극(104)이 대량으로 제조될 때, 높은 두께 균일성은 리세스된 게이트 전극(104)의 전기적 속성과의 높은 균일성으로 이어질 수도 있다.
리세스된 게이트 전극(104)은 리세스된 게이트 전극(104)의 주변에서 제1 희생 층(1206)에 의해 피복되지 않기 때문에, 제2 에칭은 리세스된 게이트 전극(104)의 주변에서 리세스된 게이트 전극(104) 내로 오버 에칭된다. 결과적으로, 제1 피쳐(108a) 및 제2 피쳐(108b)는, 각각, 리세스된 게이트 전극(104)의 양측에서, 리세스된 게이트 전극(104)의 주변에 형성될 수도 있다. 리세스된 게이트 전극(104)의 상부 레이아웃은, 예를 들면, 도 2a 및 도 2b 중 어느 하나에서와 같을 수도 있고, 및/또는 도 15의 단면도(1500)는, 예를 들면, 도 2a 및 도 2b 중 어느 하나에서 라인 A를 따라 취해질 수도 있다. 그러나, 다른 상부 레이아웃도 수용 가능하다.
제2 에칭은, 제1 희생 층(1206) 및/또는 게이트 유전체 층(110)에 비해 게이트 전극 층(1204)에 대해 높은 에칭 레이트를 갖는 선택적 에천트를 사용하여 수행된다. 몇몇 실시형태에서, 제2 에칭은 건식 에칭에 의해 수행된다. 대안적인 실시형태에서, 제2 에칭은 습식 에칭 및/또는 어떤 다른 적절한 타입의 에칭에 의해 수행된다. 그러나, 건식 에칭은 습식 에칭보다 더 높은 선택도를 달성할 수도 있다. 더 높은 선택도 때문에, 건식 에칭은 리세스된 게이트 전극(104)에서 제1 희생 층(1206)을 통해 에칭될 가능성이 습식 에칭보다 더 적다. 따라서, 건식 에칭은 리세스된 게이트 전극(104)에 손상을 줄 가능성이 습식 에칭보다 더 적다.
몇몇 실시형태에서, 제1 및 제2 에칭은 공통 프로세스 챔버 내에서 수행되고, 그 결과, 기판(106)은 제1 에칭의 시작부터 제2 에칭의 끝까지 공통 프로세스 챔버에서 유지된다. 대안적인 실시형태에서, 제1 및 제2 에칭은 별개의 프로세스 챔버에서 수행된다. 몇몇 실시형태에서, 제1 및 제2 에칭은 동일한 에칭 타입에 의해 수행된다. 예를 들면, 제1 및 제2 에칭은 건식 에칭에 의해 수행될 수도 있다. 대안적인 실시형태에서, 제1 및 제2 에칭은 상이한 에칭 타입에 의해 수행된다. 예를 들면, 제1 에칭은 습식 에칭에 의해 수행될 수도 있고, 반면, 제2 에칭은 건식 에칭에 의해 수행될 수도 있고, 또는 그 반대의 경우도 가능하다.
몇몇 실시형태에서, 제1 및 제2 에칭은 공통 프로세스 챔버 내에서 건식 에칭에 의해 수행되고 공통 건식 에칭 프로세스를 정의한다. 공통 건식 에칭 프로세스는, 예를 들면, 공통 프로세스 챔버에서 제1 세트의 프로세스 가스를 사용하여 제1 에칭을 수행하는 것, 공통 프로세스 챔버에서 제1 세트의 프로세스 가스로부터 제2 세트의 프로세스 가스로 전이하는 것, 및 공통 프로세스 챔버에서 제2 세트의 프로세스 가스를 사용하여 제2 에칭을 수행하는 것을 포함할 수도 있다.
도 16의 단면도(1600)에 의해 예시되는 바와 같이, 제1 희생 층(1206) 내로 제3 에칭이 수행된다(예를 들면, 도 15 참조). 제3 에칭은 제1 희생 층(1206)을 제거한다. 게다가, 몇몇 실시형태에서, 제3 에칭은 리세스된 게이트 전극(104)의 코너를 둥글게 하고 및/또는 게이트 유전체 층(110)의 코너를 둥글게 한다. 제3 에칭은 리세스된 게이트 전극(104)에 비해 제1 희생 층(1206)에 대해 높은 선택도(예를 들면, 높은 에칭 레이트)를 갖는 에천트를 사용하여 수행되고, 따라서, 리세스된 게이트 전극(104)은 에칭되지 않고 및/또는 최소로 에칭된다.
몇몇 실시형태에서, 제3 에칭은 습식 에칭에 의해 수행된다. 예를 들면, 제3 에칭은, 제1 희생 층(1206)이 실리콘 질화물이거나 또는 이것을 포함하는 적어도 몇몇 실시형태에서 인산(phosphoric acid)(예를 들면, H3PO4)을 포함하는 에천트를 사용하여 습식 에칭에 의해 수행될 수도 있다. 다른 예로서, 제3 에칭은, 제1 희생 층(1206)이 실리콘 산화물이거나 또는 이것을 포함하는 적어도 몇몇 실시형태에서 희석 플루오르화 수소산(dilute hydrofluoric acid; DHF)을 포함하는 에천트를 사용하여 습식 에칭에 의해 수행될 수도 있다. 그러나, 다른 적절한 에천트가 제3 에칭에 대해 수용 가능하다. 대안적인 실시형태에서, 제2 에칭 프로세스는 건식 에칭 및/또는 어떤 다른 적절한 에칭 타입에 의해 수행된다. 그러나, 건식 에칭에 의한 물리적 이온 충격은 리세스된 게이트 전극(104)에 손상을 줄 가능성이, 습식 에칭보다 더 높다. 그러므로, 건식 에칭은 리세스된 게이트 전극(104)의 두께(Tg)에서 불균일성으로 이어질 가능성이 더 크다. 상기에서 언급되는 바와 같이, 두께(Tg)에서의 그러한 불균일성은, 리세스된 게이트 전극(104)이 대량으로 제조될 때, 리세스된 게이트 전극(104)의 전기적 속성과의 불균일성으로 이어질 수도 있다.
도 17의 단면도(1700)에 의해 예시되는 바와 같이, 제4 에칭은 게이트 유전체 층(110) 내로 수행된다. 제4 에칭은 제2 베이스 유전체 층(1102) 위에 놓이는 게이트 유전체 층(110)의 부분을 제거한다. 게다가, 제4 에칭은 제1 및 제2 피쳐(108a, 108b)에서 리세스된 게이트 전극(104)의 코너(1702)를 둥글게 한다. 제4 에칭은 리세스된 게이트 전극(104)에 비해 게이트 유전체 층(110)에 대해 높은 선택도(예를 들면, 높은 에칭 레이트)를 갖는 에천트를 사용하여 수행되고, 따라서, 리세스된 게이트 전극(104)은 에칭되지 않고 및/또는 최소로 에칭된다.
몇몇 실시형태에서, 제4 에칭은 습식 에칭에 의해 수행된다. 예를 들면, 제4 에칭은, 게이트 유전체 층(110)이 실리콘 산화물이거나 또는 이것을 포함하는 적어도 몇몇 실시형태에서 DHF를 포함하는 에천트를 사용하여 습식 에칭에 의해 수행될 수도 있다. 그러나, 다른 적절한 에천트가 제4 에칭에 대해 수용 가능하다. 대안적인 실시형태에서, 제4 에칭은 건식 에칭 및/또는 어떤 다른 적절한 에칭 타입에 의해 수행된다. 그러나, 건식 에칭에 의한 이온 충격은 리세스된 게이트 전극(104)에 손상을 야기할 가능성이 습식 에칭보다 더 높다.
몇몇 실시형태에서, 게이트 유전체 층(110) 및 제1 희생 층(1206)(예를 들면, 도 15 참조)은 동일한 재료이거나 또는 이것을 포함한다. 예를 들면, 게이트 유전체 층(110) 및 제1 희생 층(1206)은 실리콘 산화물일 수도 있거나 또는 이것을 포함할 수도 있다. 게이트 유전체 층(110) 및 제1 희생 층(1206)이 동일한 재료이거나 또는 동일한 재료를 포함하는 적어도 몇몇 실시형태에서, 제3 및 제4 에칭은 에칭의 동일한 행위에 의해 함께 수행된다. 예를 들면, 제3 및 제4 에칭은, 게이트 유전체 층(110) 및 제1 희생 층(1206)이 실리콘 산화물이거나 또는 이것을 포함하는 적어도 몇몇 실시형태에서 DHF를 사용하여 습식 에칭에 의해 함께 수행될 수도 있다. 따라서, 게이트 유전체 층(110) 및 제1 희생 층(1206)은 몇몇 실시형태에서 동시에 제거된다.
도 18의 단면도(1800)에 의해 예시되는 바와 같이, 제5 에칭은 제2 베이스 유전체 층(1102) 내로 수행된다. 제5 에칭은 제2 베이스 유전체 층(1102)을 제거한다. 게다가, 제5 에칭은 제1 및 제2 피쳐(108a, 108b)에서 리세스된 게이트 전극(104)의 코너(1702)를 추가로 둥글게 한다. 제5 에칭은 리세스된 게이트 전극(104)에 비해 게이트 제2 베이스 유전체 층(1102)에 대해 높은 선택도(예를 들면, 높은 에칭 레이트)를 갖는 에천트를 사용하여 수행되고, 따라서, 리세스된 게이트 전극(104)은 에칭되지 않고 및/또는 최소로 에칭된다.
몇몇 실시형태에서, 제5 에칭은 습식 에칭에 의해 수행된다. 예를 들면, 제5 에칭은, 제2 베이스 유전체 층(1102)이 실리콘 질화물이거나 또는 이것을 포함하는 적어도 몇몇 실시형태에서 인산(예를 들면, H3PO4)을 포함하는 에천트를 사용하여 습식 에칭에 의해 수행될 수도 있다. 그러나, 다른 적절한 에천트가 제5 에칭에 대해 수용 가능하다. 대안적인 실시형태에서, 제5 에칭은 건식 에칭 및/또는 어떤 다른 적절한 에칭 타입에 의해 수행된다. 그러나, 건식 에칭에 의한 이온 충격은 리세스된 게이트 전극(104)에 손상을 야기할 가능성이 습식 에칭보다 더 높다.
몇몇 실시형태에서, 제1 및 제2 에칭은 건식 에칭에 의해 수행되고 및/또는 다단계 건식 에칭 프로세스를 정의하고, 반면, 제3, 제4, 및 제5 에칭은 습식 에칭에 의해 수행되고 및/또는 다단계 습식 에칭 프로세스를 정의한다. 몇몇 실시형태에서, 제2 베이스 유전체 층(1102)(예를 들면, 도 17 참조) 및 제1 희생 층(1206)(예를 들면, 도 15 참조)은 실리콘 질화물이거나 또는 이것을 포함하고, 반면, 게이트 유전체 층(110)은 실리콘 산화물이거나 또는 이것을 포함한다. 그러한 실시형태 중 적어도 일부에서, 제3 및 제5 에칭은 인산을 포함하는 에천트를 사용하여 습식 에칭에 의해 수행되고, 반면, 제4 에칭은 DHF를 포함하는 에천트를 사용하여 습식 에칭에 의해 수행된다.
도 19의 단면도(1900)에 의해 예시되는 바와 같이, 하드 마스크 층(1902)은 리세스된 게이트 전극(104) 및 기판(106) 위에 퇴적된다. 하드 마스크 층(1902)은, 예를 들면, 실리콘 질화물, 실리콘 산화물, 어떤 다른 적절한 유전체(들), 또는 전술한 것의 임의의 조합일 수도 있거나 또는 이들을 포함할 수도 있다.
도 20의 단면도(2000)에 의해 예시되는 바와 같이, 하드 마스크 층(1902)(예를 들면, 도 19 참조)은, 리세스된 게이트 전극(104)의 측부으로부터 하드 마스크 층(1902)을 제거하기 위해 그리고 리세스된 게이트 전극(104) 위에 놓이는 하드 마스크(312)를 형성하기 위해 패턴화된다. 패턴화는, 예를 들면, 포토리소그래피/에칭 또는 어떤 다른 적절한 패턴화 프로세스에 의해 수행될 수도 있다. 포토리소그래피/에칭 프로세스는, 예를 들면, 하드 마스크 층(1902) 위에 놓이는 포토레지스트 마스크(2002) 및/또는 어떤 다른 적절한 마스크를 활용할 수도 있다.
도 21의 단면도(2100)에 의해 예시되는 바와 같이, 한 쌍의 소스/드레인 영역(112)이 기판(106) 내에 형성된다. 소스/드레인 영역(112)은 리세스된 게이트 전극(104)의 양측에 각각 형성된다. 소스/드레인 영역(112)은, 예를 들면, 기판(106) 내로의 이온 주입, 에피택셜 퇴적 프로세스, 어떤 다른 적절한 프로세스, 또는 전술한 것의 임의의 조합에 의해 형성될 수도 있다. 리세스된 게이트 전극(104), 게이트 유전체 층(110), 및 소스/드레인 영역(112)은 반도체 디바이스(102)를 부분적으로 또는 전체적으로 정의한다. 반도체 디바이스(102)는, 예를 들면, FET, 어떤 다른 적절한 트랜지스터, 메모리 셀, 또는 어떤 다른 적절한 반도체 디바이스일 수도 있다.
또한 도 21의 단면도(2100)에 의해 예시되는 바와 같이, CESL(316) 및 제1 ILD 층(306a)이 하드 마스크(312) 및 기판(106) 위에 퇴적된다. 제1 ILD 층(306a)은, 예를 들면, 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)일 수도 있거나 또는 이들을 포함할 수도 있다.
도 22의 단면도(2200)에 의해 예시되는 바와 같이, 제2 평탄화가 제1 ILD 층(306a) 및 CESL(316) 내로 수행되어 하드 마스크(312)를 노출시킨다. 게다가, 제2 평탄화는 제1 ILD 층(306a)의 상부 표면 및 CESL(316)의 상부 표면을 하드 마스크(312)의 상부 표면과 동일 평면으로 만든다. 제2 평탄화는, 예를 들면, CMP 및/또는 어떤 다른 적절한 평탄화 프로세스에 의해 수행될 수도 있다.
도 23의 단면도(2300)에 의해 예시되는 바와 같이, 하드 마스크(312)는 리세스된 게이트 전극(104)을 노출시키는 개구(2302)를 형성하도록 패턴화된다. 패턴화는, 예를 들면, 포토리소그래피/에칭 또는 어떤 다른 적절한 패턴화 프로세스에 의해 수행될 수도 있다. 포토리소그래피/에칭 프로세스는, 예를 들면, 하드 마스크 층(312) 위에 놓이는 포토레지스트 마스크(2304) 및/또는 어떤 다른 적절한 마스크를 활용할 수도 있다.
또한, 도 23의 단면도(2300)에 의해 예시되는 바와 같이, 실리사이드 층(310)은 개구(2302) 내에서 리세스된 게이트 전극(104) 상에 형성된다. 실리사이드 층(310)은, 예를 들면, 샐리사이드 프로세스 및/또는 어떤 다른 적절한 실리사이드 형성 프로세스에 의해 형성될 수도 있다.
도 24의 단면도(2400)에 의해 예시되는 바와 같이, 제2 ILD 층(306b)은 개구(2302)(예를 들면, 도 23 참조)를 충전하면서 그리고 제1 ILD 층(306a) 및 실리사이드 층(310) 위에 또한 놓이면서 형성된다. 제2 ILD 층(306b)은, 예를 들면, 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)일 수도 있거나 또는 이들을 포함할 수도 있다. 제2 ILD 층(306b)을 형성하기 위한 프로세스는, 예를 들면, 제2 ILD 층(306b)을 퇴적하는 것 및 후속하여 제2 ILD 층(306b)의 상부 표면 내로의 평탄화를 수행하는 것을 포함할 수도 있다.
또한 도 24의 단면도(2400)에 의해 예시되는 바와 같이, 콘택 비아(308)는, 소스/드레인 영역(112) 및 실리사이드 층(310)으로부터 각각 연장되면서, 제2 ILD 층(306b) 내에 형성된다. 콘택 비아(308)를 형성하기 위한 프로세스는, 예를 들면, 콘택 개구를 형성하기 위해 제1 및 제2 ILD 층(306a, 306b)을 선택적으로 에칭하는 것, 콘택 개구 내에 전도성 재료를 퇴적하는 것, 및 전도성 재료를 평탄화하는 것을 포함할 수도 있다. 그러나, 다른 프로세스도 수용 가능하다.
리세스된 게이트 전극(104)이 본 개시의 방법에 따라 형성되기 때문에, 리세스된 게이트 전극(104)의 두께(Tg)는 높은 균일성을 가지며 리세스된 게이트 전극(104)은 리세스된 게이트 전극(104)의 중심에서 너무 얇을 가능성이 더 적다. 리세스된 게이트 전극(104)이 리세스된 게이트 전극(104)의 중심에서 너무 얇아지게 되면, 콘택 비아(308)의 형성은 리세스된 게이트 전극(104)을 통해 오버 에칭될 수도 있고 게이트 유전체 층(110)을 손상시킬 수도 있다. 그러한 손상은 반도체 디바이스(102)의 성능을 저하시킬 수도 있고 및/또는 반도체 디바이스(102)의 고장으로 이어질 수도 있다.
도 11 내지 도 24가 방법의 다양한 실시형태를 참조하여 설명되지만, 도 11 내지 도 24에서 도시되는 구조체는 그 방법으로 제한되는 것이 아니라, 오히려, 그 방법과는 별개로 독립적일 수도 있다는 것이 인식될 것이다. 도 11 내지 도 24가 일련의 행위로서 설명되지만, 다른 실시형태에서는 행위의 순서는 변경될 수도 있다는 것이 인식될 것이다. 도 11 내지 도 24가 행위의 특정한 세트로서 예시되고 설명되지만, 예시되는 및/또는 설명되는 몇몇 행위는 다른 실시형태에서 생략될 수도 있다. 게다가, 예시 및/또는 설명되지 않는 행위가 다른 실시형태에 포함될 수도 있다.
도 25 내지 도 29를 참조하면, 게이트 전극 층이 게이트 산화물 층의 상부 표면에 대해 리세스되는 리세스된 표면을 갖는 도 11 내지 도 24의 방법의 몇몇 대안적인 실시형태의 일련의 단면도(2500 내지 도 2900)가 제공된다. 단면도(2500-2900)는 도 5b의 단면도(500B)에 대응하고 따라서 도 5b의 IC 및 반도체 디바이스(102)의 형성을 예시한다. 그러나, 단면도(2500-2900)에 의해 예시되는 방법은, 또한, 도 1, 도 3, 도 4, 및 도 5a 내지 도 5f 중 임의의 것에서 IC 및/또는 반도체 디바이스(102)를 형성하기 위해 활용될 수도 있다.
도 25의 단면도(2500)에 의해 예시되는 바와 같이, 리세스(1104)는 기판(106) 내에 형성된다. 게다가, 게이트 유전체 층(110) 및 다층 막(1202)은 리세스(1104)를 라이닝하면서 퇴적된다. 리세스(1104), 게이트 유전체 층(110), 및 다층 막(1202)은, 게이트 전극 층(1204)의 리세스된 표면(1204r)이 게이트 유전체 층(110)의 상부 표면 아래로 거리 D2만큼 리세스된다는 것을 제외하면, 도 11 및 도 12와 관련하여 각각 예시되고 설명되는 바와 같이 형성된다.
도 26의 단면도(2600)에 의해 예시되는 바와 같이, 제1 평탄화는 도 13과 관련하여 설명되는 바와 같이 제2 희생 층(1208) 내로 수행된다.
도 27의 단면도(2700)에 의해 예시되는 바와 같이, 제1 및 제2 에칭은 도 14 및 도 15와 관련하여 설명되는 바와 같이 각각 수행되어 리세스된 게이트 전극(104)을 형성한다. 게이트 전극 층(1204)의 리세스된 표면(1204r)이 게이트 유전체 층(110)의 상부 표면 아래로 리세스되기 때문에, 제1 및 제2 피쳐(108a, 108b)는, 상방으로 돌출되는 그리고 평평한 또는 실질적으로 평평한 상부 표면을 갖는 돌출부이다. 대안적인 실시형태에서, 상부 표면은 만곡되고 및/또는 어떤 다른 적절한 프로파일을 갖는다.
도 28의 단면도(2800)에 의해 예시되는 바와 같이, 제3, 제4 및 제5 에칭은, 각각: 1) 제1 희생 층(1206)(예를 들면, 도 27 참조); 2) 리세스된 게이트 전극(104)의 측부에 있는 게이트 유전체 층(110); 및 3) 제2 베이스 유전체 층(1102)(예를 들면, 도 27 참조)을 제거하기 위해 수행된다. 제3, 제4 및 제5 에칭은, 예를 들면, 도 16 내지 도 18과 관련하여 각각 설명되는 바와 같이 수행될 수도 있다. 상기에서 논의되는 바와 같이, 게이트 유전체 층(110) 및 제1 희생 층(1206)이 동일한 재료이거나 또는 동일한 재료를 포함하는 적어도 몇몇 실시형태에서, 제3 및 제4 에칭은 에칭의 동일한 행위에 의해 함께 수행된다. 따라서, 몇몇 실시형태에서, 게이트 유전체 층(110) 및 제1 희생 층(1206)은 동시에 제거된다.
도 29의 단면도(2900)에 의해 예시되는 바와 같이, 제1 및 제2 ILD 층(306a, 306b), CESL(316), 실리사이드 층(310), 소스/드레인 영역(112), 콘택 비아(308), 및 하드 마스크(312)는 도 19 내지 도 24와 관련하여 설명되는 바와 같이 형성된다.
도 25 내지 도 29이 방법의 다양한 실시형태를 참조하여 설명되지만, 도 25 내지 도 29에서 도시되는 구조체는 그 방법으로 제한되는 것이 아니라, 오히려, 그 방법과 별개로 독립적일 수도 있다는 것이 인식될 것이다. 도 25 내지 도 29가 일련의 행위로서 설명되지만, 다른 실시형태에서는 행위의 순서가 변경될 수도 있다는 것이 인식될 것이다. 도 25 내지 도 29가 행위의 특정한 세트로서 예시되고 설명되지만, 예시되는 및/또는 설명되는 몇몇 행위는 다른 실시형태에서 생략될 수도 있다. 게다가, 예시 및/또는 설명되지 않는 행위가 다른 실시형태에 포함될 수도 있다.
도 30 내지 도 34를 참조하면, 게이트 전극 층이 게이트 유전체 층의 상부 표면 위로 더 큰 양만큼 상승되는 리세스된 표면을 갖는 도 11 내지 도 24의 방법의 몇몇 대안적인 실시형태의 일련의 단면도(3000-3400)가 제공된다. 단면도(3000-3400)는 도 5a의 단면도(500A)에 대응하고 따라서 도 5a의 IC 및 반도체 디바이스(102)의 형성을 예시한다. 그러나, 단면도(3000-3400)에 의해 예시되는 방법은, 또한, 도 1, 도 3, 도 4, 및 도 5a 내지 도 5f 중 임의의 것에서 IC 및/또는 반도체 디바이스(102)를 형성하기 위해 활용될 수도 있다.
도 30의 단면도(3000)에 의해 예시되는 바와 같이, 리세스(1104)는 기판(106) 내에 형성된다. 게다가, 게이트 유전체 층(110) 및 다층 막(1202)은 리세스(1104)를 라이닝하면서 퇴적된다. 리세스(1104), 게이트 유전체 층(110), 및 다층 막(1202)은, 게이트 전극 층(1204)의 두께(Tg)가 도 12에서 보다 더 큰 것을 제외하면, 도 11 및 도 12와 관련하여 각각 예시되고 설명되는 바와 같이 형성된다.
도 31의 단면도(3100)에 의해 예시되는 바와 같이, 제1 평탄화는 도 13과 관련하여 설명되는 바와 같이 제2 희생 층(1208) 내로 수행된다.
도 32의 단면도(3200)에 의해 예시되는 바와 같이, 제1 및 제2 에칭은 도 14 및 도 15와 관련하여 설명되는 바와 같이 각각 수행되어 리세스된 게이트 전극(104)을 형성한다. 게이트 전극 층(1204)의 두께(Tg)가 도 15에서 보다 더 크기 때문에, 제1 및 제2 피쳐(108a, 108b)는 도 15에서 보다 더욱 비대칭이다.
도 33의 단면도(3300)에 의해 예시되는 바와 같이, 제3, 제4 및 제5 에칭은, 각각: 1) 제1 희생 층(1206)(예를 들면, 도 32 참조); 2) 리세스된 게이트 전극(104)의 측부에 있는 게이트 유전체 층(110); 및 3) 제2 베이스 유전체 층(1102)(예를 들면, 도 32 참조)을 제거하기 위해 수행된다. 제3, 제4 및 제5 에칭은, 예를 들면, 도 16 내지 도 18과 관련하여 각각 설명되는 바와 같이 수행될 수도 있다. 상기에서 논의되는 바와 같이, 게이트 유전체 층(110) 및 제1 희생 층(1206)이 동일한 재료이거나 또는 동일한 재료를 포함하는 적어도 몇몇 실시형태에서, 제3 및 제4 에칭은 에칭의 동일한 행위에 의해 함께 수행된다. 따라서, 몇몇 실시형태에서, 게이트 유전체 층(110) 및 제1 희생 층(1206)은 동시에 제거된다.
도 34의 단면도(3400)에 의해 예시되는 바와 같이, 제1 및 제2 ILD 층(306a, 306b), CESL(316), 실리사이드 층(310), 소스/드레인 영역(112), 콘택 비아(308), 및 하드 마스크(312)는 도 19 내지 도 24와 관련하여 설명되는 바와 같이 형성된다.
도 30 내지 도 34이 방법의 다양한 실시형태를 참조하여 설명되지만, 도 30 내지 도 34에서 도시되는 구조체는 그 방법으로 제한되는 것이 아니라, 오히려, 그 방법과 별개로 독립적일 수도 있다는 것이 인식될 것이다. 도 30 내지 도 34가 일련의 행위로서 설명되지만, 다른 실시형태에서는 행위의 순서가 변경될 수도 있다는 것이 인식될 것이다. 도 30 내지 도 34가 행위의 특정한 세트로서 예시되고 설명되지만, 예시되는 및/또는 설명되는 몇몇 행위는 다른 실시형태에서 생략될 수도 있다. 게다가, 예시 및/또는 설명되지 않는 행위가 다른 실시형태에 포함될 수도 있다.
도 35를 참조하면, 도 11 내지 도 34의 방법의 몇몇 실시형태의 블록도(3500)가 제공된다.
3502에서, 리세스가 기판 및 베이스 유전체 층 내에 형성된다. 예를 들면, 도 11, 도 25 또는 도 30을 참조한다.
3504에서, 리세스를 라이닝하며 부분적으로 채우는 게이트 유전체 층이 퇴적된다. 예를 들면, 도 12, 도 25, 또는 도 30을 참조한다.
3506에서, 게이트 유전체 층 위의 리세스의 나머지를 채우는 그리고 게이트 전극 층, 게이트 유전체 층 위의 제1 희생 층, 및 제1 희생 층 위의 제2 희생 층을 포함하는 다층 막이 퇴적된다. 예를 들면, 도 12, 도 25, 또는 도 30을 참조한다.
3508에서, 평탄화가 제2 희생 층 내로 수행되는데, 여기서 평탄화는 제1 희생 층 상에서 정지하고 리세스의 측부에서 제2 희생 층을 제거한다. 예를 들면, 도 13, 도 26, 또는 도 31을 참조한다.
3510에서, 제1 에칭이 제1 및 제2 희생 층 내로 수행되어, 리세스의 측부에서 제1 희생 층을 제거하고 리세스 위의 제2 희생 층을 제거하거나 또는 박형화하는데, 여기서 제2 희생 층은 제1 희생 층의 기저의 부분을 보호하기 위한 마스크로서 역할을 한다. 예를 들면, 도 14, 도 27, 또는 도 32를 참조한다.
3512에서, 제2 에칭이 게이트 전극 층 내로 수행되어 리세스 내에 게이트 전극을 형성하는데, 제2 에칭은 제1 희생 층 및 게이트 유전체 층 상에서 정지하고, 제1 희생 층은 게이트 전극 층의 기저의 부분을 보호하기 위한 마스크로서 역할을 한다. 예를 들면, 도 15, 도 27, 또는 도 32를 참조한다. 몇몇 실시형태에서, 제1 에칭 및/또는 제2 에칭은 건식 에칭에 의해 수행된다. 몇몇 실시형태에서, 제1 및 제2 에칭은 공통 프로세스 챔버에서 공통 건식 에칭 프로세스에 의해 수행된다.
3514에서, 게이트 전극 위의 제1 희생 층, 게이트 전극의 측부에 있는 게이트 유전체 층, 및 베이스 유전체 층을 제거하기 위해 일련의 추가적인 에칭이 수행된다. 예를 들면, 도 16 내지 도 18, 도 28, 또는 도 33을 참조한다. 몇몇 실시형태에서, 일련의 에칭은 습식 에칭에 의해 수행된다.
3516에서, 하드 마스크가 게이트 전극 위에 형성된다. 예를 들면, 도 19 및 도 20, 도 29, 또는 도 34를 참조한다.
3518에서, 소스/드레인 영역이 기판 내에 그리고 게이트 전극의 양측에 각각 형성된다. 예를 들면, 도 21, 도 29, 또는 도 34를 참조한다.
3520에서, 실리사이드 층이 게이트 전극 상에 그리고 하드 마스크의 개구 내에 형성된다. 예를 들면, 도 21 내지 도 23, 도 29, 또는 도 34를 참조한다.
3522에서, 콘택 비아가 실리사이드 층 및 소스/드레인 영역 상에 각각 형성된다. 예를 들면, 도 24, 도 29, 또는 도 34를 참조한다.
도 35의 블록도(3500)가 본원에서 일련의 행위 또는 이벤트로서 예시되고 설명되지만, 그러한 행위 또는 이벤트의 예시된 순서화는 제한적인 의미로 해석되지 않아야 한다는 것이 인식될 것이다. 예를 들면, 몇몇 행위는 상이한 순서로 및/또는 본원에서 예시 및/또는 설명되는 것과는 별개의 다른 행위 또는 이벤트와 동시에 발생할 수도 있다. 게다가, 본원에서의 설명의 하나 이상의 양태 또는 실시형태를 구현하는 데 모든 예시된 행위가 반드시 필수인 것은 아닐 수도 있으며, 본원에서 묘사되는 행위 중 하나 이상은 하나 이상의 별개의 행위 및/또는 단계에서 수행될 수도 있다.
도 36 내지 도 43을 참조하면, 더미 구조체 대신 리세스된 게이트 전극이 형성되는 도 11 내지 도 24의 방법의 몇몇 대안적인 실시형태의 일련의 단면도(3600-4300)가 제공된다. 단면도(3600-4300)는 도 6의 단면도(600)에 대응하고 따라서 도 6의 IC 및 반도체 디바이스(102)의 형성을 예시한다. 그러나, 단면도(3600-4300)에 의해 예시되는 방법은 또한 도 7a, 도 7b, 도 8a 내지 도 8c, 도 9, 및 도 10 중 임의의 것에서 IC 및/또는 반도체 디바이스(102)를 형성하기 위해 활용될 수도 있다.
도 36의 단면도(3600)에 의해 예시되는 바와 같이, 기판(106)이 제공된다. 기판(106)은 한 쌍의 소스/드레인 영역(112), 더미 구조체(3602), CESL(316), 및 제1 ILD 층(306a) 아래에 놓이고 이들을 지지한다. 더미 구조체(3602)는 횡방향에서 소스/드레인 영역(112) 사이에 있고 횡방향에서 CESL(316) 및 제1 ILD 층(306a)에 의해 둘러싸인다. 제1 ILD 층(306a)은 소스/드레인 영역(112) 위에 놓이고 CESL(316)에 의해 소스/드레인 영역(112)으로부터 분리된다.
도 37의 단면도(3700)에 의해 예시되는 바와 같이, 더미 구조체(3602)(예를 들면, 도 36 참조)는 제거되어 깊이 D1을 갖는 리세스(1104)를 노출시키거나 또는 다르게는 형성한다. 깊이 D1은, 예를 들면, 약 500-1500 옹스트롬, 약 500-1000 옹스트롬, 약 1000-1500 옹스트롬, 약 1000 옹스트롬, 또는 어떤 다른 적절한 값일 수도 있다. 제거는, 예를 들면, 포토리소그래피/에칭 프로세스 또는 어떤 다른 적절한 패턴화 프로세스에 의해 수행될 수도 있다. 포토리소그래피/에칭 프로세스는, 예를 들면, 제1 ILD 층(306a) 위에 놓이는 포토레지스트 마스크(3702) 및/또는 어떤 다른 적절한 마스크를 활용할 수도 있다.
도 38의 단면도(3800)에 의해 예시되는 바와 같이, 게이트 유전체 층(110) 및 다층 막(1202)은 리세스(1104)를 라이닝하면서 퇴적된다. 게이트 유전체 층(110) 및 다층 막(1202)은 도 12와 관련하여 예시되고 설명되는 바와 같이 형성된다.
도 39의 단면도(3900)에 의해 예시되는 바와 같이, 제1 평탄화는 도 13과 관련하여 설명되는 바와 같이 제2 희생 층(1208) 내로 수행된다.
도 40의 단면도(4000)에 의해 예시되는 바와 같이, 제1 및 제2 에칭은 다층 막(1202)(예를 들면, 도 39 참조) 내로 수행되어 도 14 및 도 15와 관련하여 설명되는 바와 같이 리세스된 게이트 전극(104)을 형성한다.
도 41의 단면도(4100)에 의해 예시되는 바와 같이, 제3 및 제4 에칭은, 각각: 1) 제1 희생 층(1206)(예를 들면, 도 40 참조); 및 2) 리세스된 게이트 전극(104)의 측부에 있는 게이트 유전체 층(110)을 제거하기 위해 수행된다. 제3 및 제4 에칭은, 예를 들면, 도 16 및 도 17과 관련하여 설명되는 바와 같이 수행될 수도 있다.
도 42의 단면도(4200)에 의해 예시되는 바와 같이, 실리사이드 층(310)은 리세스된 게이트 전극(104) 상에 형성된다. 실리사이드 층(310)은, 예를 들면, 샐리사이드 프로세스 및/또는 어떤 다른 적절한 실리사이드 형성 프로세스에 의해 형성될 수도 있다.
도 43의 단면도(4300)에 의해 예시되는 바와 같이, 제2 ILD 층(306b) 및 콘택 비아(308)는 도 24와 관련하여 설명되는 바와 같이 형성된다.
도 36 내지 도 43이 방법의 다양한 실시형태를 참조하여 설명되지만, 도 36내지 도 43에서 도시되는 구조체는 그 방법으로 제한되는 것이 아니라, 오히려, 그 방법과는 별개로 독립적일 수도 있다는 것이 인식될 것이다. 도 36 내지 도 43이 일련의 행위로서 설명되지만, 다른 실시형태에서는 행위의 순서가 변경될 수도 있다는 것이 인식될 것이다. 도 36 내지 도 43이 행위의 특정한 세트로서 예시되고 설명되지만, 예시되는 및/또는 설명되는 몇몇 행위는 다른 실시형태에서 생략될 수도 있다. 게다가, 예시 및/또는 설명되지 않는 행위가 다른 실시형태에 포함될 수도 있다.
도 44 내지 도 49를 참조하면, 게이트 전극 층이 게이트 산화물 층의 상부 표면에 대해 리세스되는 리세스된 표면을 갖는 도 36 내지 도 43의 방법의 몇몇 대안적인 실시형태의 일련의 단면도(4400-4900)가 제공된다. 단면도(4400-4900)는 도 8b의 단면도(800B)에 대응하고 따라서 도 8b의 IC 및 반도체 디바이스(102)의 형성을 예시한다. 그러나, 단면도(4400-4900)에 의해 예시되는 방법은 또한, 도 6, 도 7a, 도 7b, 도 8a, 도 8c, 도 9, 및 도 10 중 임의의 것에서 IC 및/또는 반도체 디바이스(102)를 형성하기 위해 활용될 수도 있다.
도 44의 단면도(4400)에 의해 예시되는 바와 같이, 리세스(1104)가 형성된다. 게다가, 게이트 유전체 층(110) 및 다층 막(1202)은 리세스(1104)를 라이닝하면서 퇴적된다. 리세스(1104)는 도 36 및 도 37과 관련하여 설명되는 바와 같이 형성된다. 게이트 유전체 층(110) 및 다층 막(1202)은, 게이트 전극 층(1204)의 리세스된 표면(1204r)이 게이트 유전체 층(110)의 상부 표면 아래로 거리 D2만큼 리세스된다는 것을 제외하면, 도 11 및 도 12와 관련하여 각각 예시되고 설명되는 바와 같이 형성된다.
도 45의 단면도(4500)에 의해 예시되는 바와 같이, 제1 평탄화는 도 13과 관련하여 설명되는 바와 같이 제2 희생 층(1208) 내로 수행된다.
도 46의 단면도(4600)에 의해 예시되는 바와 같이, 제1 및 제2 에칭은 도 14 및 도 15와 관련하여 설명되는 바와 같이 각각 수행되어 리세스된 게이트 전극(104)을 형성한다. 게이트 전극 층(1204)의 리세스 표면(1204r)이 게이트 유전체 층(110)의 상부 표면 아래로 리세스되기 때문에, 제1 및 제2 피쳐(108a, 108b)는 리세스 대신 돌출부이다.
도 47의 단면도(4700)에 의해 예시되는 바와 같이, 제3 및 제4 에칭은, 각각: 1) 제1 희생 층(1206)(예를 들면, 도 46 참조); 및 2) 리세스된 게이트 전극(104)의 측부에 있는 게이트 유전체 층(110)을 제거하기 위해 수행된다. 제3 및 제4 에칭은, 예를 들면, 도 16 및 도 17과 관련하여 설명되는 바와 같이 수행될 수도 있다.
도 48의 단면도(4800)에 의해 예시되는 바와 같이, 실리사이드 층(310)은 리세스된 게이트 전극(104) 상에 형성된다. 실리사이드 층(310)은, 예를 들면, 샐리사이드 프로세스 및/또는 어떤 다른 적절한 실리사이드 형성 프로세스에 의해 형성될 수도 있다.
도 49의 단면도(4900)에 의해 예시되는 바와 같이, 제2 ILD 층(306b) 및 콘택 비아(308)는 도 24와 관련하여 설명되는 바와 같이 형성된다.
도 44 내지 도 49가 방법의 다양한 실시형태를 참조하여 설명되지만, 도 44내지 도 49에서 도시되는 구조체는 그 방법으로 제한되는 것이 아니라, 오히려, 그 방법과는 별개로 독립적일 수도 있다는 것이 인식될 것이다. 도 44 내지 도 49가 일련의 행위로서 설명되지만, 다른 실시형태에서는 행위의 순서가 변경될 수도 있다는 것이 인식될 것이다. 도 44 내지 도 49가 행위의 특정한 세트로서 예시되고 설명되지만, 예시되는 및/또는 설명되는 몇몇 행위는 다른 실시형태에서 생략될 수도 있다. 게다가, 예시 및/또는 설명되지 않는 행위가 다른 실시형태에 포함될 수도 있다.
도 50을 참조하면, 도 36 내지 도 49의 방법의 몇몇 실시형태의 블록도가 제공된다.
5002에서, 기판 위에 놓이는 더미 구조체가 제거되어 리세스를 형성하는데, 리세스는 소스/드레인 영역 사이에 있다. 예를 들면, 도 36 및 도 37 또는 도 44를 참조한다.
5004에서, 리세스를 라이닝하며 부분적으로 채우는 게이트 유전체 층이 퇴적된다. 예를 들면, 도 38 또는 도 44를 참조한다.
5006에서, 게이트 유전체 층 위의 리세스의 나머지를 채우는 그리고 게이트 전극 층, 게이트 유전체 층 위의 제1 희생 층, 및 제1 희생 층 위의 제2 희생 층을 포함하는 다층 막이 퇴적된다. 예를 들면, 도 38 또는 도 44를 참조한다.
5008에서, 평탄화가 다층 막 내로 수행되는데, 여기서 평탄화는 제1 희생 층 상에서 정지하고 리세스의 측부에서 제2 희생 층을 제거한다. 예를 들면, 도 39 또는 도 45를 참조한다.
5010에서, 제1 에칭이 제1 및 제2 희생 층 내로 수행되어, 리세스의 측부에서 제1 희생 층을 제거하고 리세스 위의 제2 희생 층을 제거하거나 또는 박형화하는데, 여기서 제2 희생 층은 제1 희생 층의 기저의 부분을 보호하기 위한 마스크로서 역할을 한다. 예를 들면, 도 40 또는 도 46을 참조한다.
5012에서, 제2 에칭이 게이트 전극 층 내로 수행되어 리세스 내에 게이트 전극을 형성하는데, 제2 에칭은 제1 희생 층 및 게이트 유전체 층 상에서 정지하고, 제1 희생 층은 게이트 전극 층의 기저의 부분을 보호하기 위한 마스크로서 역할을 한다. 예를 들면, 도 40 또는 도 46을 참조한다. 몇몇 실시형태에서, 제1 에칭 및/또는 제2 에칭은 건식 에칭에 의해 수행된다. 몇몇 실시형태에서, 제1 및 제2 에칭은 공통 프로세스 챔버에서 공통 건식 에칭 프로세스에 의해 수행된다.
5014에서, 게이트 전극 위의 제1 희생 층 및 게이트 전극의 측부에 있는 게이트 유전체 층을 제거하기 위해 일련의 추가적인 에칭이 수행된다. 예를 들면, 도 41 또는 도 47을 참조한다. 몇몇 실시형태에서, 일련의 에칭은 습식 에칭에 의해 수행된다.
5016에서, 실리사이드 층이 게이트 전극 상에 형성된다. 예를 들면, 도 42 또는 도 48을 참조한다.
5018에서, 콘택 비아가 실리사이드 층 및 소스/드레인 영역 상에 각각 형성된다. 예를 들면, 도 43 또는 도 49를 참조한다.
도 50의 블록도(5000)가 본원에서 일련의 행위 또는 이벤트로서 예시되고 설명되지만, 그러한 행위 또는 이벤트의 예시된 순서화는 제한적인 의미로 해석되지 않아야 한다는 것이 인식될 것이다. 예를 들면, 몇몇 행위는 상이한 순서로 및/또는 본원에서 예시 및/또는 설명되는 것과는 별개의 다른 행위 또는 이벤트와 동시에 발생할 수도 있다. 게다가, 본원에서의 설명의 하나 이상의 양태 또는 실시형태를 구현하는 데 모든 예시된 행위가 반드시 필수인 것은 아닐 수도 있으며, 본원에서 묘사되는 행위 중 하나 이상은 하나 이상의 별개의 행위 및/또는 단계에서 수행될 수도 있다.
몇몇 실시형태에서, 본 개시는 반도체 디바이스를 제공하는데, 반도체 디바이스는: 기판; 기판 내의 한 쌍의 소스/드레인 영역; 기판 위에 놓이는 게이트 유전체 층; 및 게이트 유전체 층의 상부 내로 리세스되며 횡방향에서 소스/드레인 영역 사이에 있는 게이트 전극을 포함하되, 게이트 전극의 상부 표면은 게이트 전극의 양측에서 제1 에지 및 제2 에지를 각각 구비하며, 게이트 전극의 두께는 제1 에지로부터 제2 에지까지 실질적으로 균일하고, 게이트 전극은 제1 및 제2 에지에서 한 쌍의 피쳐를 각각 구비한다. 몇몇 실시형태에서, 피쳐는 반전된 둥근 코너이다. 몇몇 실시형태에서, 피쳐는 상방을 향하는 돌출부이다. 몇몇 실시형태에서, 피쳐는 오목한 리세스이다. 몇몇 실시형태에서, 한 쌍의 피쳐는 제1 단면 프로파일 및 제2 단면 프로파일을 각각 갖는 제1 피쳐 및 제2 피쳐를 포함하되, 제1 단면 프로파일은 제2 단면 프로파일의 거울 이미지이다. 몇몇 실시형태에서, 피쳐는 게이트 전극의 상부 표면을 둘러싸도록 폐쇄 경로에서 횡방향으로 연장되는 공통 피쳐의 상이한 영역이다. 몇몇 실시형태에서, 게이트 전극은 기판의 상부 내로 리세스되고 게이트 유전체 층에 의해 기판으로부터 분리된다. 몇몇 실시형태에서, 기판은 상방으로 돌출되는 핀을 정의하되, 게이트 전극은 핀의 상부 주위를 랩핑한다.
몇몇 실시형태에서, 본 개시는 IC를 제공하는데, IC는: 기판; 기판 내의 한 쌍의 소스/드레인 영역; 횡방향으로 소스/드레인 영역 사이의 게이트 전극 - 게이트 전극의 상부는 게이트 전극의 주변을 따르는 폐쇄 경로에서 횡방향으로 연장되는 피쳐를 가지며, 피쳐는 게이트 전극의 양측에서 제1 세그먼트 및 제2 세그먼트를 각각 구비하고, 게이트 전극의 상부는 제1 세그먼트로부터 제2 세그먼트까지 실질적으로 평평하고, 피쳐는 돌출부이거나 또는 함몰부임 - ; 및 게이트 전극의 측벽으로부터 게이트 전극의 저부 표면까지 게이트 전극의 저부 주위를 랩핑하는 게이트 유전체 층을 포함한다. 몇몇 실시형태에서, 피쳐는 상방으로 돌출되는 돌출부이다. 몇몇 실시형태에서, 피쳐는 게이트 전극의 상부 표면으로부터 게이트 전극의 측벽까지 감소하는 기울기를 가지고 하방으로 호를 이루는 반전된 코너이다. 몇몇 실시형태에서, 피쳐는 리세스이다. 몇몇 실시형태에서, IC는: 기판 및 소스/드레인 영역 위에 놓이는 ILD 층을 더 포함하되, 게이트 전극은 ILD 층의 상부 내로 움푹 들어가고, 게이트 유전체 층은 게이트 전극을 기판 및 ILD 층의 측벽으로부터 분리한다. 몇몇 실시형태에서, 게이트 전극은 기판의 상부 내로 움푹 들어가고, 그 결과, 게이트 전극의 저부 표면이 기판의 상부 표면 아래에 있게 된다.
몇몇 실시형태에서, 본 개시는 반도체 디바이스를 형성하기 위한 방법을 제공하는데, 그 방법은: 기판 위에 놓이는 리세스를 형성하는 것; 리세스를 라이닝하며 부분적으로 채우는 게이트 유전체 층을 퇴적하는 것; 게이트 유전체 층 위의 리세스의 나머지 부분을 채우며 게이트 전극 층, 게이트 전극 층 위의 제1 희생 층, 및 제1 희생 층 위의 제2 희생 층을 포함하는 다층 막을 퇴적하는 것; 제1 희생 층 상에서 정지하며 리세스의 측부에서 제2 희생 층을 제거하는, 제2 희생 층 내로의 평탄화를 수행하는 것; 제1 및 제2 희생 층 내로 제1 에칭을 수행하여 리세스의 측부에서 제1 희생 층을 제거하는 것; 및 마스크로서 제1 희생 층을 사용하여 게이트 전극 층 내로 제2 에칭을 수행하여 리세스의 측부에서 게이트 전극 층을 제거하고 리세스에서 제1 희생 층 아래에 놓이는 게이트 전극을 형성하는 것을 포함한다. 몇몇 실시형태에서, 제1 및 제2 에칭은 공통 건식 에칭 프로세스에 의해 수행된다. 몇몇 실시형태에서, 제1 에칭은 제1 및 제2 희생 층에 대해 실질적으로 동일한 에칭 레이트를 갖는 비선택적 에칭이고, 제2 에칭은 제1 희생 층에 비해 게이트 전극 층에 대해 높은 에칭 레이트를 갖는 선택적 에칭이다. 몇몇 실시형태에서, 방법은: 제2 에칭 이후 제1 희생 층 내로 제3 에칭을 수행하여 게이트 전극 정상으로부터 제1 희생 층을 제거하는 것; 및 제4 에칭을 수행하여 리세스의 측부에서 게이트 유전체 층을 제거하는 것을 더 포함한다. 몇몇 실시형태에서, 제3 및 제4 에칭은 동일한 에천트를 사용하여 공통 습식 에칭 프로세스에 의해 수행된다. 몇몇 실시형태에서, 리세스를 형성하는 것은 기판 내로 에칭을 수행하여 기판 내에 리세스를 형성하는 것을 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨달아야 한다.
<부 기>
1. 반도체 디바이스로서,
기판;
상기 기판 내의 한 쌍의 소스/드레인 영역;
상기 기판 위에 놓이는 게이트 유전체 층; 및
상기 게이트 유전체 층의 상부 안으로 리세스되며 횡방향에서 상기 소스/드레인 영역 사이에 있는 게이트 전극을 포함하며,
상기 게이트 전극의 상부 표면은 상기 게이트 전극의 양측에서 제1 에지 및 제2 에지를 각각 가지며, 상기 게이트 전극의 두께는 상기 제1 에지로부터 상기 제2 에지까지 균일하고, 상기 게이트 전극은 상기 제1 및 제2 에지에서 한 쌍의 피쳐(feature)를 각각 가지는 것인, 반도체 디바이스.
2. 제1항에 있어서,
상기 피쳐는 반전된 둥근 코너(inverted rounded corner)인 것인, 반도체 디바이스.
3. 제1항에 있어서,
상기 피쳐는 상방을 향하는 돌출부(upward protrusion)인 것인, 반도체 디바이스.
4. 제1항에 있어서,
상기 피쳐는 오목한 리세스인 것인, 반도체 디바이스.
5. 제1항에 있어서,
상기 한 쌍의 피쳐는 제1 단면 프로파일 및 제2 단면 프로파일을 각각 갖는 제1 피쳐 및 제2 피쳐를 포함하며, 상기 제1 단면 프로파일은 상기 제2 단면 프로파일의 거울 이미지(mirror image)인 것인, 반도체 디바이스.
6. 제1항에 있어서,
상기 피쳐는 상기 게이트 전극의 상기 상부 표면을 둘러싸도록 폐쇄 경로에서 횡방향으로 연장되는 공통 피쳐의 상이한 영역인 것인, 반도체 디바이스.
7. 제1항에 있어서,
상기 게이트 전극은 상기 기판의 상부 안으로 리세스되고 상기 게이트 유전체 층에 의해 상기 기판으로부터 분리되는 것인, 반도체 디바이스.
8. 제1항에 있어서,
상기 기판은 상방으로 돌출되는 핀을 정의(define)하고, 상기 게이트 전극은 상기 핀의 상부 주위를 랩핑(wrap)하는 것인, 반도체 디바이스.
9. 집적 회로로서,
기판;
상기 기판 내의 한 쌍의 소스/드레인 영역;
횡방향으로 상기 소스/드레인 영역 사이에 있는 게이트 전극 - 상기 게이트 전극의 상부는 상기 게이트 전극의 주변(periphery)을 따르는 폐쇄 경로에서 횡방향으로 연장되는 피쳐를 가지며, 상기 피쳐는 상기 게이트 전극의 양측에서 제1 세그먼트 및 제2 세그먼트를 각각 가지며, 상기 게이트 전극의 상기 상부는 상기 제1 세그먼트로부터 상기 제2 세그먼트까지 평평(flat)하고, 상기 피쳐는 돌출부이거나 또는 함몰부(depression)임 - ; 및
상기 게이트 전극의 측벽으로부터 상기 게이트 전극의 저부 표면(bottom surface)까지 상기 게이트 전극의 저부 주위를 랩핑하는 게이트 유전체 층
을 포함하는, 집적 회로.
10. 제9항에 있어서,
상기 피쳐는 상방으로 돌출되는 돌출부인 것인, 집적 회로.
11. 제9항에 있어서,
상기 피쳐는 상기 게이트 전극의 상부 표면으로부터 상기 게이트 전극의 측벽까지 감소하는 기울기를 가지고 하방으로 호를 이루는(arc) 반전된 코너인 것인, 집적 회로.
12. 제9항에 있어서,
상기 피쳐는 리세스인 것인, 집적 회로.
13. 제9항에 있어서,
상기 기판 및 소스/드레인 영역 위에 놓이는 층간 유전체(interlayer dielectric; ILD) 층을 더 포함하며, 상기 게이트 전극은 상기 ILD 층의 상부 안으로 움푹 들어가고, 상기 게이트 유전체 층은 상기 게이트 전극을 상기 기판 및 상기 ILD 층의 측벽으로부터 분리하는 것인, 집적 회로.
14. 제9항에 있어서,
상기 게이트 전극은 상기 기판의 상부 안으로 움푹 들어가고, 그 결과, 상기 게이트 전극의 저부 표면이 상기 기판의 상부 표면 아래에 있게 되는, 집적 회로.
15. 반도체 디바이스를 형성하기 위한 방법으로서,
기판 위에 놓이는 리세스를 형성하는 단계;
상기 리세스를 라이닝(lining)하며 부분적으로 채우는 게이트 유전체 층을 퇴적하는 단계;
상기 게이트 유전체 층 위의 상기 리세스의 나머지 부분(remainder)을 채우며, 게이트 전극 층, 상기 게이트 전극 층 위의 제1 희생 층, 및 상기 제1 희생 층 위의 제2 희생 층을 포함하는 다층 막을 퇴적하는 단계;
상기 제1 희생 층 상에서 정지하며 상기 리세스의 측부에서 상기 제2 희생 층을 제거하는, 상기 제2 희생 층 내로의 평탄화를 수행하는 단계;
상기 리세스의 상기 측부에서 상기 제1 희생 층을 제거하도록 상기 제1 희생 층 및 제2 희생 층 내로 제1 에칭을 수행하는 단계; 및
상기 리세스의 상기 측부에서 상기 게이트 전극 층을 제거하고 상기 리세스에서 상기 제1 희생 층 아래에 놓이는 게이트 전극을 형성하도록, 마스크로서 상기 제1 희생 층을 사용하여 상기 게이트 전극 층 내로 제2 에칭을 수행하는 단계를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
16. 제15항에 있어서,
상기 제1 에칭 및 제2 에칭은 공통 건식 에칭 프로세스에 의해 수행되는 것인, 반도체 디바이스를 형성하기 위한 방법.
17. 제15항에 있어서,
상기 제1 에칭은 상기 제1 및 제2 희생 층에 대해 실질적으로 동일한 에칭 레이트를 갖는 비선택적 에칭이고, 상기 제2 에칭은 상기 제1 희생 층에 비해 상기 게이트 전극 층에 대해 높은 에칭 레이트를 갖는 선택적 에칭인 것인, 반도체 디바이스를 형성하기 위한 방법.
18. 제15항에 있어서,
상기 제2 에칭 이후 상기 제1 희생 층 안으로 제3 에칭을 수행하여 상기 게이트 전극 정상으로부터 상기 제1 희생 층을 제거하는 단계; 및
제4 에칭을 수행하여 상기 리세스의 측부에서 상기 게이트 유전체 층을 제거하는 단계를 더 포함하는, 반도체 디바이스를 형성하기 위한 방법.
19. 제18항에 있어서,
상기 제3 에칭 및 제4 에칭은 동일한 에천트를 사용하여 공통 습식 에칭 프로세스에 의해 수행되는 것인, 반도체 디바이스를 형성하기 위한 방법.
20. 제15항에 있어서,
상기 리세스를 형성하는 단계는 상기 기판 안으로 에칭을 수행하여 상기 기판 내에 상기 리세스를 형성하는 단계를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판;
    상기 기판 내의 한 쌍의 소스/드레인 영역;
    상기 기판 위에 놓이는 게이트 유전체 층;
    상기 게이트 유전체 층의 상부 안으로 리세스되며 횡방향에서 상기 소스/드레인 영역 사이에 있는 게이트 전극 - 상기 게이트 전극의 상부 표면은 상기 게이트 전극의 양측에서 제1 에지 및 제2 에지를 각각 가지며, 상기 게이트 전극의 두께는 상기 제1 에지로부터 상기 제2 에지까지 균일하고, 상기 게이트 전극은 상기 제1 및 제2 에지에서 한 쌍의 피쳐(feature)를 각각 가지고, 상기 한 쌍의 피쳐에서의 상기 게이트 전극의 두께는 상기 제1 에지로부터 상기 제2 에지까지의 상기 게이트 전극의 두께와 상이함 -; 및
    상기 게이트 전극 상에 형성되는 실리사이드 층 - 상기 실리사이드 층은 상기 게이트 전극의 상기 상부 표면 중 상기 제1 에지로부터 상기 제2 에지까지에만 형성됨 -
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 피쳐는 반전된 둥근 코너(inverted rounded corner)인 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 피쳐는 상방을 향하는 돌출부(upward protrusion)인 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 피쳐는 오목한 리세스인 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 한 쌍의 피쳐는 제1 단면 프로파일 및 제2 단면 프로파일을 각각 갖는 제1 피쳐 및 제2 피쳐를 포함하며, 상기 제1 단면 프로파일은 상기 제2 단면 프로파일의 거울 이미지(mirror image)인 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 피쳐는 상기 게이트 전극의 상기 상부 표면을 둘러싸도록 폐쇄 경로에서 횡방향으로 연장되는 공통 피쳐의 상이한 영역인 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 게이트 전극은 상기 기판의 상부 안으로 리세스되고 상기 게이트 유전체 층에 의해 상기 기판으로부터 분리되는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 기판은 상방으로 돌출되는 핀을 정의(define)하고, 상기 게이트 전극은 상기 핀의 상부 주위를 랩핑(wrap)하는 것인, 반도체 디바이스.
  9. 집적 회로로서,
    기판;
    상기 기판 내의 한 쌍의 소스/드레인 영역;
    횡방향으로 상기 소스/드레인 영역 사이에 있는 게이트 전극 - 상기 게이트 전극의 상부는 상기 게이트 전극의 주변(periphery)을 따르는 폐쇄 경로에서 횡방향으로 연장되는 피쳐를 가지며, 상기 피쳐는 상기 게이트 전극의 양측에서 제1 세그먼트 및 제2 세그먼트를 각각 가지며, 상기 피쳐에서의 상기 게이트 전극의 두께는 상기 제1 세그먼트로부터 상기 제2 세그먼트까지의 상기 게이트 전극의 두께와 상이하고, 상기 게이트 전극의 상기 상부는 상기 제1 세그먼트로부터 상기 제2 세그먼트까지 평평(flat)하고, 상기 피쳐는 돌출부이거나 또는 함몰부(depression)임 - ;
    상기 게이트 전극 상에 형성되는 실리사이드 층 - 상기 실리사이드 층은 상기 게이트 전극의 상기 상부 중 상기 제1 세그먼트로부터 상기 제2 세그먼트까지에만 형성됨 -; 및
    상기 게이트 전극의 측벽으로부터 상기 게이트 전극의 저부 표면(bottom surface)까지 상기 게이트 전극의 저부 주위를 랩핑하는 게이트 유전체 층
    을 포함하는, 집적 회로.
  10. 반도체 디바이스를 형성하기 위한 방법으로서,
    기판 위에 놓이는 리세스를 형성하는 단계;
    상기 리세스를 라이닝(lining)하며 부분적으로 채우는 게이트 유전체 층을 퇴적하는 단계;
    상기 게이트 유전체 층 위의 상기 리세스의 나머지 부분(remainder)을 채우며, 게이트 전극 층, 상기 게이트 전극 층 위의 제1 희생 층, 및 상기 제1 희생 층 위의 제2 희생 층을 포함하는 다층 막을 퇴적하는 단계;
    상기 제1 희생 층 상에서 정지하며 상기 리세스의 측부에서 상기 제2 희생 층을 제거하는, 상기 제2 희생 층 내로의 평탄화를 수행하는 단계;
    상기 리세스의 상기 측부에서 상기 제1 희생 층을 제거하도록 상기 제1 희생 층 및 제2 희생 층 내로 제1 에칭을 수행하는 단계; 및
    상기 리세스의 상기 측부에서 상기 게이트 전극 층을 제거하고 상기 리세스에서 상기 제1 희생 층 아래에 놓이는 게이트 전극을 형성하도록, 마스크로서 상기 제1 희생 층을 사용하여 상기 게이트 전극 층 내로 제2 에칭을 수행하는 단계를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
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