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KR102360333B1 - 반도체 장치 - Google Patents

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KR102360333B1
KR102360333B1 KR1020160018929A KR20160018929A KR102360333B1 KR 102360333 B1 KR102360333 B1 KR 102360333B1 KR 1020160018929 A KR1020160018929 A KR 1020160018929A KR 20160018929 A KR20160018929 A KR 20160018929A KR 102360333 B1 KR102360333 B1 KR 102360333B1
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KR
South Korea
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wire pattern
pattern
substrate
gate electrode
gate
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KR1020160018929A
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김현지
박기관
이정윤
오영묵
이용석
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삼성전자주식회사
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Abstract

게이트 올 어라운드 구조를 갖는 트랜지스터의 문턱전압을 다양하게 조절함으로써, 소자 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판 및 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴과 교차하고, 상기 제1 와이어 패턴과 제1 폭만큼 중첩되는 제1 게이트 전극; 및 상기 제2 와이어 패턴과 교차하고, 상기 제2 와이어 패턴과 제1 폭과 다른 제2 폭만큼 중첩되는 제2 게이트 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 게이트 올 어라운드(gate all around) 구조를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 게이트 올 어라운드 구조가 제안되었다.
이러한 게이트 올 어라운드 구조는 3차원의 채널을 이용하기 때문에, 스케일링이 용이하다. 또한, 게이트의 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 올 어라운드 구조를 갖는 트랜지스터의 문턱전압을 다양하게 조절함으로써, 소자 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판 및 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴과 교차하고, 상기 제1 와이어 패턴과 제1 폭만큼 중첩되는 제1 게이트 전극; 및 상기 제2 와이어 패턴과 교차하고, 상기 제2 와이어 패턴과 제1 폭과 다른 제2 폭만큼 중첩되는 제2 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 폭은 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭이고, 상기 제2 폭은 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭이다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서와, 상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서와, 상기 제1 와이어 패턴의 양측에 배치되는 제1 에피택셜 패턴과, 상기 제2 와이어 패턴의 양측에 배치되는 제2 에피택셜 패턴을 더 포함하고, 상기 제1 게이트 전극은 상기 제1 게이트 스페이서 사이에 배치되고, 상기 제2 게이트 전극은 상기 제2 게이트 스페이서 사이에 배치된다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 제1 와이어 패턴 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 기판과 상기 제2 와이어 패턴 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서와 상기 제1 게이트 전극 사이의 제1 게이트 절연막과, 상기 제2 게이트 스페이서와 상기 제2 게이트 전극 사이의 제2 게이트 절연막을 더 포함하고, 상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서는 상기 제1 와이어 패턴과 상기 기판 사이에 위치하는 내측 스페이서와, 상기 제1 와이어 패턴 상에 위치하는 외측 스페이서를 포함하고, 상기 내측 스페이서는 상기 외측 스페이서와 다른 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서는 제1 트렌치를 정의하고, 상기 제2 게이트 스페이서는 제2 트렌치를 정의하고, 상기 제1 트렌치의 측벽 및 상기 제1 와이어 패턴의 둘레를 따라 연장되는 제1 게이트 절연막과, 상기 제2 트렌치의 측벽 및 상기 제2 와이어 패턴의 둘레를 따라 연장되는 제2 게이트 절연막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역의 상기 제1 와이어 패턴 상에, 상기 제1 게이트 전극과 교차하는 제3 와이어 패턴과, 상기 제2 영역의 상기 제2 와이어 패턴 상에, 상기 제2 게이트 전극과 교차하는 제4 와이어 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭은, 상기 제1 와이어 패턴과 상기 제3 와이어 패턴 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭과 실질적으로 동일하고, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭은, 상기 제2 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭과 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭은, 상기 제1 와이어 패턴과 상기 제3 와이어 패턴 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭보다 크고, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭은, 상기 제2 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제1 와이어 패턴과 상기 제3 와이어 패턴 사이에서 상기 제1 게이트 전극의 높이와 실질적으로 동일하고, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이는, 상기 제2 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 높이와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제1 와이어 패턴과 상기 제3 와이어 패턴 사이에서 상기 제1 게이트 전극의 높이보다 크고, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이는, 상기 제2 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 높이보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 영역 및 상기 제2 영역의 기판 상에, 층간 절연막을 더 포함하고, 상기 제1 영역의 상기 층간 절연막의 상면은 상기 제1 게이트 전극의 상면과 동일 평면 상에 놓여 있고, 상기 제2 영역의 상기 층간 절연막의 상면은 상기 제2 게이트 전극의 상면과 동일 평면 상에 놓여 있다.
본 발명의 몇몇 실시예에서, 상기 기판은 반도체 기판과 상기 반도체 기판 상에 형성된 절연막 기판을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 돌출되고, 서로 간에 이격된 제1 핀형 돌출부 및 제2 핀형 돌출부를 더 포함하고, 상기 제1 와이어 패턴은 상기 제1 핀형 돌출부와 수직적으로 중첩되고, 상기 제2 와이어 패턴은 상기 제2 핀형 돌출부와 수직적으로 중첩된다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴의 종단면에서, 상기 제1 게이트 스페이서에서 멀어짐에 따라 상기 제1 와이어 패턴의 두께는 일정하다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴의 종단면에서, 상기 제1 게이트 스페이서에서 멀어짐에 따라 상기 제1 와이어 패턴의 두께는 감소한다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴의 종단면에서, 상기 제1 와이어 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 부분을 포함하고, 상기 제1 와이어 패턴의 제1 부분은 상기 제1 와이어 패턴의 제2 부분을 중심으로 양측에 배치된다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴의 횡단면은 직선의 조합으로 이루어진 도형, 직선 및 곡선의 조합으로 이루어진 도형 및 곡선의 조합으로 이루어진 도형 중 하나이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제1 와이어 패턴 상에, 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제3 와이어 패턴; 상기 제3 와이어 패턴 상에, 상기 제3 와이어 패턴과 이격되는 제4 와이어 패턴; 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서; 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서로, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 스페이서가 이격된 거리는 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 스페이서가 이격된 거리보다 작은 제2 게이트 스페이서; 상기 제1 게이트 스페이서 사이에서, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴과 교차하는 제1 게이트 전극; 및 상기 제2 게이트 스페이서 사이에서, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴과 교차하는 제2 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 양측에 배치되는 제1 에피택셜 패턴과, 상기 제2 게이트 전극의 양측에 배치되는 제2 에피택셜 패턴을 더 포함하고, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴 및 상기 기판 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 제3 와이어 패턴 및 상기 기판 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 폭은, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 폭은, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 폭과 실질적으로 동일하고, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 폭은, 상기 제3 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 폭과 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 폭은, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 폭보다 작고, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 폭은, 상기 제3 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 폭보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 높이와 실질적으로 동일하고, 상기 제3 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이는, 상기 제3 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 높이와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 높이보다 크고, 상기 제3 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이는, 상기 제3 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 높이보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극은 상기 제1 와이어 패턴 상에 순차적으로 적층된 제1 전극층과 제2 전극층을 포함하고, 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극은 상기 제1 와이어 패턴 상의 상기 제1 전극층을 포함하고, 상기 제2 전극층을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극은 에어갭을 포함하고, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극은 에어갭을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서의 측벽, 상기 제1 와이어 패턴의 둘레 및 상기 제2 와이어 패턴의 둘레를 따라 연장되는 제1 게이트 절연막과, 상기 제2 게이트 스페이서의 측벽, 상기 제3 와이어 패턴의 둘레 및 상기 제4 와이어 패턴의 둘레를 따라 연장되는 제2 게이트 절연막을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서; 상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서; 상기 제1 게이트 스페이서 사이에서, 상기 제1 와이어 패턴과 교차하는 제1 게이트 전극; 상기 제2 게이트 스페이서 사이에서, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극; 상기 제1 게이트 전극의 양측에 배치되고, 상기 제1 와이어 패턴과 연결되는 제1 에피택셜 패턴; 및 상기 제2 게이트 전극의 양측에 배치되고, 상기 제2 와이어 패턴과 연결되는 제2 에피택셜 패턴을 포함하고, 상기 제1 와이어 패턴 및 상기 기판 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 제2 와이어 패턴 및 상기 기판 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴 및 상기 기판 사이에서 상기 제1 게이트 전극의 폭은, 상기 제2 와이어 패턴 및 상기 기판 사이에서 상기 제2 게이트 전극의 폭과 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서; 상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서; 상기 제1 게이트 스페이서 사이에서, 상기 제1 와이어 패턴과 교차하는 제1 게이트 전극; 및 상기 제2 게이트 스페이서 사이에서, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극을 포함하고, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 스페이서의 높이는, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 스페이서의 높이보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극은 순차적으로 적층된 제1 금속층과 제2 금속층을 포함하고, 제2 게이트 전극은 순차적으로 적층된 제3 금속층과 제4 금속층을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이의 상기 제1 게이트 전극은 상기 제1 금속층과 상기 제2 금속층을 포함하고, 상기 제2 와이어 패턴과 상기 기판 사이의 상기 제1 게이트 전극은 상기 제3 금속층을 포함하고, 상기 제4 금속층은 비포함한다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 제2 와이어 패턴 사이에서 상기 제2 게이트 전극은 에어갭을 포함하고, 상기 기판과 상기 제1 와이어 패턴 사이에서 상기 제1 게이트 전극은 에어갭을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역의 상기 제1 와이어 패턴 상에, 상기 제1 게이트 전극과 교차하는 제3 와이어 패턴과, 상기 제2 영역의 상기 제2 와이어 패턴 상에, 상기 제2 게이트 전극과 교차하는 제4 와이어 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 양측에 배치되고, 상기 제1 와이어 패턴과 연결되는 제1 에피택셜 패턴과, 상기 제2 게이트 전극의 양측에 배치되고, 상기 제2 와이어 패턴과 연결되는 제2 에피택셜 패턴을 더 포함하고, 상기 제1 에피택셜 패턴과 상기 제1 게이트 스페이서 사이에 제1 에어갭이 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 에피택셜 패턴과 상기 제2 게이트 스페이서 사이에 제2 에어갭이 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서; 상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서; 상기 제1 게이트 스페이서 사이에서, 상기 제1 와이어 패턴과 교차하는 제1 게이트 전극; 및 상기 제2 게이트 스페이서 사이에서, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극을 포함하고, 상기 제1 와이어 패턴의 종단면에서 상기 제1 게이트 스페이서에서 멀어짐에 따라 상기 제1 와이어 패턴의 두께는 일정하고, 상기 제2 와이어 패턴의 종단면에서, 상기 제1 와이어 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 부분을 포함하고, 상기 제1 와이어 패턴의 제1 부분은 상기 제1 와이어 패턴의 제2 부분을 중심으로 양측에 배치된다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 스페이서의 높이는, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 스페이서의 높이와 실질적으로 동일하다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서; 상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서; 상기 제1 게이트 스페이서의 측벽과, 상기 제1 와이어 패턴의 둘레를 따라 연장되는 제1 게이트 절연막; 상기 제2 게이트 스페이서의 측벽과, 상기 제2 와이어 패턴의 둘레를 따라 연장되는 제2 게이트 절연막으로, 상기 제2 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께와 다른 제2 게이트 절연막; 상기 제1 게이트 절연막 상에, 상기 제1 와이어 패턴과 교차하는 제1 게이트 전극; 및 상기 제2 게이트 절연막 상에, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 스페이서의 높이는, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 스페이서의 높이와 실질적으로 동일하다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A - A 및 D - D를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B 및 E - E를 따라서 절단한 단면도이다.
도 4은 도 1의 C - C 및 F - F를 따라서 절단한 단면도이다.
도 5a 내지 도 5e는 도 1의 제1 와이어 패턴을 B - B을 따라서 절단한 다양한 단면도들이다.
도 6a 내지 도 6c는 도 1의 제1 와이어 패턴을 A - A를 따라서 절단한 다양한 단면도들이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11a 및 도 11b는 도 10의 제1 와이어 패턴을 설명하기 위한 예시적인 도면들이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 도 12의 제1 와이어 패턴을 설명하기 위한 예시적인 도면들이다.
도 14 및 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16 및 도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 26은 도 25의 A - A 및 D - D를 따라서 절단한 단면도이다.
도 27a 및 도 27b은 도 25의 B - B 및 E - E를 따라서 절단한 단면도들이다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 36 내지 도 46은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 47은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노 와이어 형상 또는 나노 시트 형상의 채널 영역을 포함하는 게이트 올 어라운드 트랜지스터(GAA FET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 6c를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A - A 및 D - D를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B 및 E - E를 따라서 절단한 단면도이다. 도 4는 도 1의 C - C 및 F - F를 따라서 절단한 단면도이다. 도 5a 내지 도 5e는 도 1의 제1 와이어 패턴을 B - B을 따라서 절단한 다양한 단면도들이다. 도 6a 내지 도 6c는 도 1의 제1 와이어 패턴을 A - A를 따라서 절단한 다양한 단면도들이다. 설명의 편의상, 도 1에서 층간 절연막(190) 등은 도시하지 않았다.
도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100)과, 제1 와이어 패턴(110)과, 제2 와이어 패턴(210)과, 제1 게이트 절연막(130)과, 제2 게이트 절연막(230)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)에는, 서로 다른 형의 트랜지스터가 형성될 수도 있고, 서로 동일한 형의 트랜지스터가 형성될 수도 있다.
또한, 제1 영역 및 제2 영역(II)은 각각 예를 들어, 로직 영역, SRAM 영역, 입출력(IO) 영역 중 하나일 수 있다. 즉, 제1 영역(I) 및 제2 영역(II)은 동일한 기능을 하는 영역일 수도 있고, 서로 다른 기능을 하는 영역일 수도 있다.
덧붙여, 도 1에서, 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 서로 다른 게이트 전극인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 영역(I) 및 제2 영역(II)이 서로 연결된 영역이고, 서로 이격된 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)이 인접한 경우, 제1 와이어 패턴(110)과 교차하는 제1 게이트 전극(120) 및 제2 와이어 패턴(210)과 교차하는 제2 게이트 전극(220)은 동일한 게이트 전극일 수 있다.
기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 돌출부(100P)는 제1 영역(I)에 형성되고, 제2 핀형 돌출부(200P)는 제2 영역(II)에 형성될 수 있다. 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 기판(100)의 상면으로부터 돌출되어 있을 수 있다.
필드 절연막(105)은 제1 핀형 돌출부(100P)의 측벽의 적어도 일부 및 제2 핀형 돌출부(200P)의 측벽의 적어도 일부를 감쌀 수 있다. 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 3에서, 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 핀형 돌출부(100P)은 제1 방향(X1)으로 길게 연장될 수 있고, 제2 핀형 돌출부(200P)는 제2 방향(X2)으로 길게 연장될 수 있다.
제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 각각 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 와이어 패턴(110)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제2 와이어 패턴(210)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 각각 기판(100)과 이격되어 형성될 수 있다.
제1 와이어 패턴(110)은 제1 핀형 돌출부(100P)처럼 제1 방향(X1)으로 연장되어 형성될 수 있다. 제2 와이어 패턴(210)은 제2 핀형 돌출부(200P)처럼 제2 방향(X2)으로 연장되어 형성될 수 있다.
제1 와이어 패턴(110)은 제1 핀형 돌출부(100P) 상에, 제1 핀형 돌출부(100P)와 이격되어 형성될 수 있다. 제1 와이어 패턴(110)은 제1 핀형 돌출부(100P)와 수직으로 중첩될 수 있다. 제1 와이어 패턴(110)은 필드 절연막(105) 상에 형성되는 것이 아니라, 제1 핀형 돌출부(100P) 상에 형성될 수 있다.
제2 와이어 패턴(210)은 제2 핀형 돌출부(200P) 상에, 제2 핀형 돌출부(200P)와 이격되어 형성될 수 있다. 제2 와이어 패턴(210)은 제2 핀형 돌출부(200P)와 수직으로 중첩될 수 있다. 제2 와이어 패턴(210)은 필드 절연막(105) 상에 형성되는 것이 아니라, 제2 핀형 돌출부(200P) 상에 형성될 수 있다.
제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)는 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 각각 트랜지스터의 채널 영역으로 사용될 수 있다.
제1 와이어 패턴(110) 및 제2 와이어 패턴(210)를 포함하는 반도체 장치가 PMOS 인지 NMOS인지 여부에 따라, 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
또한, 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)를 포함하는 반도체 장치가 어떤 기능을 하는 트랜지스터인지에 따라, 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
또한, 제1 와이어 패턴(110)은 제1 핀형 돌출부(100P)와 동일한 물질을 포함할 수도 있고, 제1 핀형 돌출부(100P)와 다른 물질을 포함할 수도 있다. 마찬가지로, 제2 와이어 패턴(210)은 제2 핀형 돌출부(200P)와 동일한 물질을 포함할 수도 있고, 제2 핀형 돌출부(200P)와 다른 물질을 포함할 수도 있다.
제1 게이트 스페이서(140)는 제3 방향(Y1)으로 연장될 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)과 교차할 수 있다.
제1 게이트 스페이서(140)는 제1 방향(X1)으로 연장된 제1 와이어 패턴(110)의 양 종단에 위치할 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)의 양측에서, 서로 마주보며 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)이 통과하는 관통부를 포함할 수 있다.
제1 와이어 패턴(110)은 제1 게이트 스페이서(140)를 통과할 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)의 종단의 둘레와 전체적으로 접촉할 수 있다.
제1 게이트 스페이서(140)는 제1 외측 스페이서(141)과 제1 내측 스페이서(142)를 포함할 수 있다. 제1 내측 스페이서(142)는 제1 핀형 돌출부(100P)와 제1 와이어 패턴(110) 사이에 배치될 수 있다.
도 3 및 도 4에서, 제1 내측 스페이서(142)는 제1 와이어 패턴(110) 및/또는 제1 핀형 돌출부(100P)와 수직으로 중첩되는 위치에 형성될 수 있다. 제1 와이어 패턴(110) 및/또는 제1 핀형 돌출부(100P)과 중첩되지 않는 필드 절연막(105) 상에는 제1 내측 스페이서(142)가 형성되지 않을 수 있다. 즉, 필드 절연막(105)의 상면 상에는 제1 외측 스페이서(141)가 형성될 수 있다. 제1 와이어 패턴(110) 상에는 제1 외측 스페이서(141)가 위치할 수 있다.
제1 게이트 스페이서(140)는 제1 와이어 패턴(110)과 교차하는 제1 트렌치(140t)를 정의할 수 있다.
제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장될 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)과 교차할 수 있다.
제2 게이트 스페이서(240)는 제2 방향(X2)으로 연장된 제2 와이어 패턴(210)의 양 종단에 위치할 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)의 양측에서, 서로 마주보며 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(110)이 통과하는 관통부를 포함할 수 있다.
제2 와이어 패턴(210)은 제2 게이트 스페이서(240)를 통과할 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)의 종단의 둘레와 전체적으로 접촉할 수 있다.
제2 게이트 스페이서(240)는 제2 외측 스페이서(241)과 제2 내측 스페이서(242)를 포함할 수 있다. 제2 내측 스페이서(242)는 제2 핀형 돌출부(200P)와 제2 와이어 패턴(210) 사이에 배치될 수 있다.
도 3 및 도 4에서, 제2 내측 스페이서(242)는 제2 와이어 패턴(210) 및/또는 제2 핀형 돌출부(200P)와 수직으로 중첩되는 위치에 형성될 수 있다. 제2 와이어 패턴(210) 및/또는 제2 핀형 돌출부(200P)과 중첩되지 않는 필드 절연막(105) 상에는 제2 내측 스페이서(242)가 형성되지 않을 수 있다. 즉, 필드 절연막(105)의 상면 상에는 제2 외측 스페이서(241)가 형성될 수 있다. 제2 와이어 패턴(210) 상에는 제2 외측 스페이서(241)가 위치할 수 있다.
제2 게이트 스페이서(240)는 제2 와이어 패턴(210)과 교차하는 제2 트렌치(240t)를 정의할 수 있다.
제1 외측 스페이서(141) 및 제2 외측 스페이서(241)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내측 스페이서(142) 및 제2 내측 스페이서(242)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 2에서, 제1 외측 스페이서(141) 및 제1 내측 스페이서(142)는 서로 동일한 물질일 수 있고, 제2 외측 스페이서(241) 및 제2 내측 스페이서(242)는 서로 동일한 물질일 수 있다.
제1 게이트 절연막(130)은 제1 와이어 패턴(110)의 둘레를 따라 형성될 수 있다. 즉, 제1 게이트 절연막(130)은 제1 와이어 패턴(110)을 감쌀 수 있다.
또한, 제1 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 핀형 돌출부(100P) 상에도 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장될 수 있다.
다시 말하면, 제1 게이트 절연막(130)은 제1 트렌치(140t)의 측벽 및 바닥면과, 제1 와이어 패턴(110)의 둘레를 따라 연장될 수 있다.
도시되지 않았지만, 제1 게이트 절연막(130)과 제1 와이어 패턴(110) 사이, 제1 게이트 절연막(130)과 제1 핀형 돌출부(100P) 사이에 계면막이 형성될 수도 있다. 덧붙여, 계면막의 형성방법에 따라, 계면막은 제1 게이트 절연막(130)의 프로파일과 동일하게 형성될 수도 있다.
제2 게이트 절연막(230)은 제2 와이어 패턴(210)의 둘레를 따라 형성될 수 있다. 즉, 제2 게이트 절연막(230)은 제2 와이어 패턴(210)을 감쌀 수 있다.
또한, 제2 게이트 절연막(230)은 필드 절연막(105)의 상면 및 제2 핀형 돌출부(200P) 상에도 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 스페이서(240)의 내측벽을 따라서 연장될 수 있다.
다시 말하면, 제2 게이트 절연막(230)은 제2 트렌치(240t)의 측벽 및 바닥면과, 제2 와이어 패턴(210)의 둘레를 따라 연장될 수 있다.
도시되지 않았지만, 제2 게이트 절연막(230)과 제2 와이어 패턴(210) 사이, 제2 게이트 절연막(230)과 제2 핀형 돌출부(200P) 사이에 계면막이 형성될 수도 있다. 덧붙여, 계면막의 형성방법에 따라, 계면막은 제2 게이트 절연막(230)의 프로파일과 동일하게 형성될 수도 있다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
고유전율 물질은 예를 들어, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 고유전율 절연막은 산화물을 중심으로 설명하였지만, 이에 제한되는 것은 아니다. 상술한 것과 달리, 고유전율 절연막은 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
도 2 내지 도 4에서, 제1 게이트 절연막(130)의 두께 및 제2 게이트 절연막(230)의 두께는 동일할 수 있다.
제1 게이트 전극(120)은 기판(100) 및 제1 핀형 돌출부(100P)와 이격되어 형성되는 제1 와이어 패턴(110)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 와이어 패턴(110)의 둘레를 감싸도록 형성될 수 있다.
제1 게이트 전극(120)은 제1 와이어 패턴(110) 및 제1 핀형 돌출부(100P) 사이의 이격된 공간에도 형성될 수 있다.
제1 게이트 전극(120)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 트렌치(140t)를 채울 수 있다.
제1 게이트 전극(120)은 M개의 금속층을 포함할 수 있다. 여기에서, M은 2보다 큰 자연수일 수 있다. 도 2 내지 도 4에서, 제1 게이트 전극(120)은 제1 하부 금속층(122)과 제1 상부 금속층(124)을 포함할 수 있지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 금속층(122)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 금속층(122)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다.
제1 하부 금속층(122)은 제1 와이어 패턴(110)의 둘레를 따라 형성될 수 있다. 제1 하부 금속층(122)은 제1 게이트 절연막(130)을 감쌀 수 있다.
또한, 제1 하부 금속층(122)은 필드 절연막(105)의 상면 및 제1 핀형 돌출부(100P) 상에도 형성될 수 있다. 제1 하부 금속층(122)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장될 수 있다.
다시 말하면, 제1 하부 금속층(122)은 제1 트렌치(140t)의 측벽 및 바닥면과, 제1 와이어 패턴(110)의 둘레를 따라 연장될 수 있다.
제1 상부 금속층(124)은 제1 하부 금속층(122) 상에 형성될 수 있다. 제1 상부 금속층(124)은 제1 하부 금속층(122)이 형성된 제1 트렌치(140t)를 채울 수 있다.
제2 게이트 전극(220)은 기판(100) 및 제2 핀형 돌출부(200P)와 이격되어 형성되는 제2 와이어 패턴(210)과 교차할 수 있다. 제2 게이트 전극(220)은 제2 와이어 패턴(210)의 둘레를 감싸도록 형성될 수 있다.
제2 게이트 전극(220)은 제2 와이어 패턴(210) 및 제2 핀형 돌출부(200P) 사이의 이격된 공간에도 형성될 수 있다.
제2 게이트 전극(220)은 제2 게이트 스페이서(240) 사이에 배치될 수 있다. 제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 트렌치(240t)를 채울 수 있다.
제2 게이트 전극(220)은 N개의 금속층을 포함할 수 있다. 여기에서, N은 2보다 큰 자연수일 수 있다. 도 2 내지 도 4에서, 제2 게이트 전극(220)은 제2 하부 금속층(222)과 제2 상부 금속층(224)을 포함할 수 있지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 하부 금속층(222)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 금속층(222)은 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다.
제2 하부 금속층(222)은 제2 와이어 패턴(210)의 둘레를 따라 형성될 수 있다. 제2 하부 금속층(222)은 제2 게이트 절연막(230)을 감쌀 수 있다.
또한, 제2 하부 금속층(222)은 필드 절연막(105)의 상면 및 제2 핀형 돌출부(200P) 상에도 형성될 수 있다. 제2 하부 금속층(222)은 제2 게이트 스페이서(240)의 내측벽을 따라서 연장될 수 있다.
다시 말하면, 제2 하부 금속층(222)은 제2 트렌치(240t)의 측벽 및 바닥면과, 제2 와이어 패턴(110)의 둘레를 따라 연장될 수 있다.
제2 상부 금속층(224)은 제2 하부 금속층(222) 상에 형성될 수 있다. 제2 상부 금속층(224)은 제2 하부 금속층(222)이 형성된 제2 트렌치(240t)를 채울 수 있다.
제1 하부 금속층(122) 및 제2 하부 금속층(222)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 탄화물(TiC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 제1 하부 금속층(122) 및 제2 하부 금속층(222)은 각각 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 하부 금속층(122) 및 제2 하부 금속층(222)은 각각 단일막으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 상부 금속층(124) 및 제2 상부 금속층(224)은 각각 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈-백금(Ni-Pt), poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 하부 금속층(122) 및 제2 하부 금속층(222)은 서로 동일한 물질을 가질 수도 있고, 아닐 수도 있다. 도 2 내지 도 4에서, 제1 하부 금속층(122) 및 제2 하부 금속층(222)은 서로 동일한 개수의 금속층을 포함하는 적층 구조를 가질 수 있다.
또한, 제1 상부 금속층(124) 및 제2 상부 금속층(224)은 서로 동일한 물질을 포함할 수도 있고, 아닐 수도 있다.
제1 에피택셜 패턴(150)은 제1 게이트 전극(120)의 양측에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 와이어 패턴(110)의 양측에 배치되고, 제1 와이어 패턴(110)과 연결될 수 있다. 제1 에피택셜 패턴(150)은 제1 핀형 돌출부(100P) 상에 형성될 수 있다.
제2 에피택셜 패턴(250)은 제2 게이트 전극(220)의 양측에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 와이어 패턴(210)의 양측에 배치되고, 제2 와이어 패턴(210)과 연결될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 돌출부(200P) 상에 형성될 수 있다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 각각 소오스/드레인 영역에 포함될 수 있다.
도 2를 이용하여, 제1 내측 스페이서(142) 및 제2 내측 스페이서(242) 사이의 관계를 설명한다.
덧붙여, 제1 내측 스페이서(142) 및 제2 내측 스페이서(242) 사이의 관계에 따른 제1 내측 스페이서(142) 사이에 형성된 제1 게이트 전극(120)의 폭과, 제2 내측 스페이서(242) 사이에 형성된 제2 게이트 전극(220)의 폭의 변화를 설명한다.
예를 들어, 제1 에피택셜 패턴(150)과 마주하는 제1 게이트 스페이서(140)의 외측벽 사이의 거리는, 제2 에피택셜 패턴(250)과 마주하는 제2 게이트 스페이서(240)의 외측벽 사이의 거리와 실질적으로 동일할 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 에피택셜 패턴(150) 사이에 개재된 제1 내측 스페이서(142)의 폭(SW11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 에피택셜 패턴(250) 사이에 개재된 제2 내측 스페이서(242)의 폭(SW21)과 다를 수 있다.
예를 들어, 도 2에서, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)의 폭(SW11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)의 폭(SW21)보다 작을 수 있다.
다르게 설명하면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G11)은 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G21)와 다를 수 있다.
좀 더 구체적으로, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)가 이격된 거리(G11)은 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)가 이격된 거리(G21)와 다를 수 있다.
예를 들어, 도 2에서, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G11)는 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G21)보다 클 수 있다.
반면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)와 실질적으로 동일할 수 있다.
다르게 설명하면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)의 높이(SH21)와 실질적으로 동일할 수 있다.
제1 내측 스페이서(142)의 이격된 거리(G11)가 제2 내측 스페이서(242)의 이격된 거리(G21)와 다르므로, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)의 폭(W11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)의 폭(W21)과 다를 수 있다.
제1 내측 스페이서(142)의 이격된 거리(G11)가 제2 내측 스페이서(242)의 이격된 거리(G21)보다 크므로, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)의 폭(W11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)의 폭(W21)보다 클 수 있다.
다르게 설명하면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 와이어 패턴(110)이 중첩되는 폭(W11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 와이어 패턴(210)이 중첩되는 폭(W21)과 다를 수 있다.
예를 들어, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 와이어 패턴(110)이 중첩되는 폭(W11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 와이어 패턴(210)이 중첩되는 폭(W21)보다 클 수 있다.
한편, 도 2에서, 제1 와이어 패턴(110)은 서로 마주보는 제1 변과 제2 변을 포함할 수 있다. 제1 와이어 패턴(110)의 제1 변은 제1 와이어 패턴(110)의 제2 변보다 기판(100)에 가까울 수 있다.
제1 와이어 패턴(110)의 제1 변과 제1 게이트 전극(120)이 중첩되는 폭(W11)은, 제1 와이어 패턴(110)의 제2 변과 제1 게이트 전극(120)이 중첩되는 폭(W12)와 다를 수 있다.
도 2에서, 제2 와이어 패턴(210)은 서로 마주보는 제3 변과 제4 변을 포함할 수 있다. 제2 와이어 패턴(210)의 제3 변은 제2 와이어 패턴(210)의 제4 변보다 기판(100)에 가까울 수 있다.
제2 와이어 패턴(210)의 제3 변과 제2 게이트 전극(220)이 중첩되는 폭(W21)은, 제2 와이어 패턴(210)의 제4 변과 제2 게이트 전극(220)이 중첩되는 폭(W22)과 같은 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 와이어 패턴(110)이 중첩되는 폭(W11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 와이어 패턴(210)이 중첩되는 폭(W21)과 달리함으로써, 제1 영역(I)의 트랜지스터의 문턱 전압은 제2 영역(II)의 트랜지스터의 문턱 전압과 다를 수 있다.
이를 통해, 다양한 문턱 전압을 갖는 반도체 장치를 제조함으로써, 반도체 장치의 소자 성능을 개선할 수 있다.
층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 트렌치(140t)를 정의하는 제1 게이트 스페이서(140)의 외측벽 및 제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)의 외측벽을 둘러싸고 있을 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2에서, 제1 영역(I)의 층간 절연막(190)의 상면은 제1 게이트 전극(120)의 상면과 동일 평면에 놓이고, 제2 영역(II)의 층간 절연막(190)의 상면은 제2 게이트 전극(220)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 2에서 도시된 것과 달리, 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 상면에 각각 캡핑 패턴이 형성될 수 있다. 캡핑 패턴이 형성될 경우, 제1 게이트 전극(120) 상의 캡핑 패턴의 상면은 제1 영역(I)의 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 마찬가지로, 제2 게이트 전극(220) 상의 캡핑 패턴의 상면은 제2 영역(II)의 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.
도 5a 내지 도 5e를 이용하여, 제1 와이어 패턴(110)의 횡단면에 대해서 설명한다. 제1 와이어 패턴(110)에 대한 설명은 제2 와이어 패턴(210)에도 적용될 수 있음은 물론이다.
도 5a에서, 제1 와이어 패턴(110)의 횡단면(110s)는 직선(110m)의 조합으로 이루어진 도형일 수 있다. 제1 와이어 패턴(110)의 횡단면(110s)는 예를 들어, 사각형일 수 있다. 제1 와이어 패턴(110)의 횡단면(110s)에서, 제1 와이어 패턴(110)의 폭(L1)과 제1 와이어 패턴(110)의 높이(L2)는 서로 동일할 수 있다. 좀 더 구체적으로, 제1 와이어 패턴(110)의 횡단면(110s)은 정사각형일 수 있지만, 이에 제한되는 것은 아니다.
도 5a와 달리 도 5b에서, 제1 와이어 패턴(110)의 횡단면(110s)에서, 제1 와이어 패턴(110)의 폭(L1)과 제1 와이어 패턴(110)의 높이(L2)는 서로 다를 수 있다. 좀 더 구체적으로, 제1 와이어 패턴(110)의 횡단면(110s)은 직사각형일 수 있지만, 이에 제한되는 것은 아니다.
도 5a와 달리 도 5c에서, 제1 와이어 패턴(110)의 횡단면(110s)에서, 서로 마주보는 제1 와이어 패턴(110)의 일변의 폭(L11)과 제1 와이어 패턴(110)의 타변의 폭(L12)은 서로 다를 수 있다. 좀 더 구체적으로, 제1 와이어 패턴(110)의 횡단면(110s)은 사다리꼴일 수 있지만, 이에 제한되는 것은 아니다.
도 5a와 달리 도 5d에서, 제1 와이어 패턴(110)의 횡단면(110s)는 직선(110m)과 곡선(110n)의 조합으로 이루어진 도형일 수 있다. 제1 와이어 패턴(110)의 횡단면(110s)는 예를 들어, 모서리가 둥근 사각형일 수 있다.
도 5a와 달리 도 5e에서, 제1 와이어 패턴(110)의 횡단면(110s)는 곡선(110n)의 조합으로 이루어진 도형일 수 있다.
도 5a 내지 도 5e에서, 제1 와이어 패턴(110)의 횡단면(110s)은 직선의 조합으로 이루어진 도형, 직선 및 곡선의 조합으로 이루어진 도형 및 곡선의 조합으로 이루어진 도형 중의 하나일 수 있다.
도 6a 내지 도 6c를 이용하여, 제1 와이어 패턴(110)의 종단면에 대해서 설명한다. 제1 와이어 패턴(110)에 대한 설명은 제2 와이어 패턴(210)에도 적용될 수 있음은 물론이다.
도 6a에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 와이어 패턴(110)의 두께는 실질적으로 동일할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 와이어 패턴(110)의 종단 부분의 두께(t1_a)는 제1 와이어 패턴(110)의 가운데 부분의 두께(t1_b)와 실질적으로 동일할 수 있다.
도 6b에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 와이어 패턴(110)의 두께는 감소할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 와이어 패턴(110)의 종단 부분의 두께(t1_a)는 제1 와이어 패턴(110)의 가운데 부분의 두께(t1_b)보다 두꺼울 수 있다.
도 6c에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 와이어 패턴(110)의 두께는 증가할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 와이어 패턴(110)의 종단 부분의 두께(t1_a)는 제1 와이어 패턴(110)의 가운데 부분의 두께(t1_b)보다 얇을 수 있다.
도 6b 및 도 6c에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 와이어 패턴(110)의 두께는 연속적으로 변할 수 있다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110) 상에 제1 내측 스페이서(142)가 더 형성되고, 제2 와이어 패턴(210) 상에 제2 내측 스페이서(242)가 더 형성될 수 있다.
예를 들어, 제1 와이어 패턴(110) 상에 제1 내측 스페이서(142)의 폭은 제1 와이어 패턴(110) 및 기판(100) 사이의 제1 내측 스페이서(142)의 폭과 동일할 수 있다.
또한, 제2 와이어 패턴(210) 상에 제2 내측 스페이서(242)의 폭은 제2 와이어 패턴(210) 및 기판(100) 사이의 제2 내측 스페이서(242)의 폭과 동일할 수 있다.
제1 와이어 패턴(110)은 서로 마주보는 제1 변과 제2 변을 포함할 수 있다. 제1 와이어 패턴(110)의 제1 변은 제1 와이어 패턴(110)의 제2 변보다 기판(100)에 가까울 수 있다.
도 7에서, 제1 와이어 패턴(110)의 제1 변과 제1 게이트 전극(120)이 중첩되는 폭(W11)은, 제1 와이어 패턴(110)의 제2 변과 제1 게이트 전극(120)이 중첩되는 폭(W12)와 실질적으로 동일할 수 있다.
만약, 제1 와이어 패턴(110) 상에 제1 내측 스페이서(142)의 폭이 제1 와이어 패턴(110) 및 기판(100) 사이의 제1 내측 스페이서(142)의 폭과 다를 경우, 제1 와이어 패턴(110)의 제1 변과 제1 게이트 전극(120)이 중첩되는 폭(W11)은, 제1 와이어 패턴(110)의 제2 변과 제1 게이트 전극(120)이 중첩되는 폭(W12)과 다를 수 있다.
도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내측 스페이서(142)는 제1 외측 스페이서(141)와 다른 물질을 포함할 수 있다. 또한, 제2 내측 스페이서(242)는 제2 외측 스페이서(241)와 다른 물질을 포함할 수 있다.
제1 외측 스페이서(141) 및 제2 외측 스페이서(241)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내측 스페이서(142) 및 제2 내측 스페이서(242)는 각각 저유전율 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
또는, 제1 내측 스페이서(142) 및 제2 내측 스페이서(242)는 각각 탄소(C), 질소(N), 산소(O) 및 수소(H)로 이루어진 그룹에서 선택된 적어도 하나의 원소와 실리콘(Si)으로 이루어진 물질을 포함할 수 있다.
일 예로, 제1 외측 스페이서(141)에 포함된 물질의 유전율은 제1 유전율이고, 제1 내측 스페이서(142)에 포함된 물질의 유전율은 제2 유전율일 때, 제1 유전율과 제2 유전율은 서로 다를 수 있다.
예를 들어, 제1 외측 스페이서(141)에 포함된 물질의 제1 유전율은 제1 내측 스페이서(142)에 포함된 물질의 제2 유전율보다 클 수 있다. 제2 유전율이 제1 유전율보다 작게 해줌으로써, 제1 게이트 전극(120)과 제1 에피택셜 패턴(150) 사이의 기생 캐패시턴스(fringing capacitance)를 줄여줄 수 있다.
도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 외측 스페이서(141)는 제1 스페이서막(141a)와 제2 스페이서막(141b)를 포함하고, 제2 외측 스페이서(241)는 제3 스페이서막(241a)와 제4 스페이서막(241b)를 포함할 수 있다.
하지만, 제1 내측 스페이서(142) 및 제2 내측 스페이서(242)는 각각 단일막일 수 있다.
예를 들어, 제1 스페이서막(141a) 및 제3 스페이서막(241a)는 각각 L자 형상일 수 있다. 즉, 다층막으로 이루어진 제1 외측 스페이서(141) 및 제2 외측 스페이서(241) 중 적어도 하나의 막은 L자 형상을 가질 수 있다.
또한, 다층막으로 이루어진 제1 외측 스페이서(141) 및 제2 외측 스페이서(241) 중 적어도 하나의 막은 실리콘 산탄질화막(SiOCN)을 포함할 수 있다.
도 9에서 도시된 것과 달리, 제1 내측 스페이서(142) 및 제2 내측 스페이서(242)는 각각 다층막일 수 있다. 이 때, 제1 외측 스페이서(141)를 이루는 막의 개수와 제1 내측 스페이서(142)를 이루는 막의 개수가 다를 수 있다. 또한, 제2 외측 스페이서(241)를 이루는 막의 개수와 제2 내측 스페이서(242)를 이루는 막의 개수가 다를 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11a 및 도 11b는 도 10의 제1 와이어 패턴을 설명하기 위한 예시적인 도면들이다. 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13은 도 12의 제1 와이어 패턴을 설명하기 위한 예시적인 도면들이다.
참고적으로, 도 11a, 도 11b 및 도 13은 각각 도 1의 A - A를 따라서 절단한 종단면이다.
도 10 내지 도 11b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 각각 트리밍(trimming)된 와이어 패턴일 수 있다.
또한, 도 10에서, 제1 와이어 패턴(110)은 서로 마주보는 제1 변과 제2 변을 포함할 수 있다. 제1 와이어 패턴(110)의 제1 변은 제1 와이어 패턴(110)의 제2 변보다 기판(100)에 가까울 수 있다. 이 때, 제1 와이어 패턴(110)의 제1 변과 기판(100) 사이에 위치하는 제1 게이트 스페이서(140)의 폭은 제1 와이어 패턴(110)의 제2 변 상의 제1 게이트 스페이서(140)의 폭과 다를 수 있다.
예를 들어, 제1 와이어 패턴(110)은 제1 부분(110a), 제2 부분(110b) 및 제3 부분(110c)를 포함할 수 있다.
제1 와이어 패턴의 제2 부분(110b)는 제1 와이어 패턴의 제1 부분(110a)을 중심으로 양측에 배치될 수 있다. 제1 와이어 패턴의 제3 부분(110c)는 제1 와이어 패턴의 제1 부분(110a)을 중심으로 양측에 배치될 수 있다. 제1 와이어 패턴의 제3 부분(110c)은 제1 와이어 패턴의 제1 부분(110a)과 제1 와이어 패턴의 제2 부분(110b)사이에 배치될 수 있다.
제1 와이어 패턴의 제3 부분(110c)의 두께(t13)는 제1 와이어 패턴의 제1 부분(110a)의 두께(t11)보다 크고, 제1 와이어 패턴의 제2 부분(110b)의 두께(t12)보다 작다.
도 11b는 제1 와이어 패턴의 제3 부분(110c)과 제1 와이어 패턴의 제2 부분(110b)의 연결부분이 라운딩되어 있고, 제1 와이어 패턴의 제3 부분(110c)과 제1 와이어 패턴의 제1 부분(110a)의 연결부분이 라운딩될 수 있음을 나타내는 도면이다.
도 11a 및 도 11b에서, 제1 와이어 패턴의 제1 부분(110a)의 폭은 위치에 상관없이 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 와이어 패턴의 제1 부분(110a)의 폭은 도 6b 또는 도 6c와 같이 변할 수 있음은 물론이다.
도 10 및 도 12에서, 제2 와이어 패턴(210)이 상하부에 위치하는 제2 게이트 스페이서(240)의 폭에 따라, 트리밍된 제2 와이어 패턴(210)의 모양은 도 11a 및 도 11b와 유사할 수도 있고, 이 후에 설명할 도 13과 유사할 수도 있다.
도 12 및 도 13을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 각각 트리밍(trimming)된 와이어 패턴일 수 있다.
또한, 도 12에서, 제1 와이어 패턴(110)은 서로 마주보는 제1 변과 제2 변을 포함할 수 있다. 제1 와이어 패턴(110)의 제1 변은 제1 와이어 패턴(110)의 제2 변보다 기판(100)에 가까울 수 있다. 이 때, 제1 와이어 패턴(110)의 제1 변과 기판(100) 사이에 위치하는 제1 게이트 스페이서(140)의 폭은 제1 와이어 패턴(110)의 제2 변 상의 제1 게이트 스페이서(140)의 폭과 실질적으로 동일할 수 있다.
제1 와이어 패턴의 제2 부분(110b)는 제1 와이어 패턴의 제1 부분(110a)을 중심으로 양측에 배치될 수 있다.
제1 와이어 패턴의 제2 부분(110b)의 두께(t12)는 제1 와이어 패턴의 제1 부분(110a)의 두께(t11)보다 크다.
도 13에서 도시된 것과 달리, 제1 와이어 패턴의 제2 부분(110b)과 제1 와이어 패턴의 제1 부분(110a)의 연결부분이 라운딩될 수 있음은 물론이다.
또한, 도 13에서, 제1 와이어 패턴의 제1 부분(110a)의 폭은 위치에 상관없이 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 와이어 패턴의 제1 부분(110a)의 폭은 도 6b 또는 도 6c와 같이 변할 수 있음은 물론이다.
도 14 및 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 14은 도 1의 A - A 및 D - D를 따라서 절단한 단면도이고, 도 15는 도 1의 B - B 및 E - E를 따라서 절단한 단면도이다.
도 14 및 도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 돌출부(100P) 상에 형성된 제1 절연 패턴(100pi)과, 제2 핀형 돌출부(200P) 상에 형성된 제2 절연 패턴(200pi)를 더 포함할 수 있다.
제1 절연 패턴(100pi)은 제1 핀형 돌출부(100P)의 상면 상에 형성될 수 있다. 제1 절연 패턴(100pi)은 제1 핀형 돌출부(100P)와 접할 수 있다. 제1 절연 패턴(100pi)은 필드 절연막(105)의 상면 상에는 형성되지 않을 수 있다.
제1 절연 패턴(100pi)의 폭은 제1 절연 패턴(100pi) 하부의 제1 핀형 돌출부(100P)의 폭에 대응될 수 있다.
제2 절연 패턴(200pi)은 제2 핀형 돌출부(200P)의 상면 상에 형성될 수 있다. 제2 절연 패턴(200pi)은 제2 핀형 돌출부(200P)와 접할 수 있다. 제2 절연 패턴(200pi)은 필드 절연막(105)의 상면 상에는 형성되지 않을 수 있다.
제2 절연 패턴(200pi)의 폭은 제2 절연 패턴(200pi) 하부의 제2 핀형 돌출부(200P)의 폭에 대응될 수 있다.
제1 절연 패턴(100pi) 및 제2 절연 패턴(200pi)는 절연 물질을 포함할 수 있다.
도 15에서, 제1 절연 패턴(100pi)의 상면 및 제2 절연 패턴(200pi)은 필드 절연막(105)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 15에서, 제1 절연 패턴(100pi)는 제1 핀형 돌출부(100P)의 상면을 따라서 전체적으로 형성되고, 제2 절연 패턴(200pi)는 제2 핀형 돌출부(200P)의 상면을 따라서 전체적으로 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
예를 들어, 제1 절연 패턴(100pi)은 제1 게이트 전극(120)과 중첩되는 부분에 형성되고, 제1 소오스/드레인 영역(150)과 중첩되는 부분에는 형성되지 않을 수 있다. 반대로, 제1 절연 패턴(100pi)은 제1 게이트 전극(120)과 중첩되는 부분에 형성되지 않고, 제1 소오스/드레인 영역(150)과 중첩되는 부분에는 형성될 수 있다.
다르게 설명하면, 제1 절연 패턴(100pi)은 제1 핀형 돌출부(100P)의 상면 중 일부 상에 형성되고, 나머지에는 형성되지 않을 수 있다.
제2 절연 패턴(200pi)에 대한 설명은 제1 절연 패턴(100pi)에 대한 설명과 실질적으로 유사하므로, 생략한다.
도 16 및 도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 16은 도 1의 A - A 및 D - D를 따라서 절단한 단면도이고, 도 17은 도 1의 B - B 및 E - E를 따라서 절단한 단면도이다.
도 16 및 도 17을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 하부 기판(101)과 하부 기판(101)의 일면 상에 형성된 상부 기판(103)을 포함할 수 있다.
예를 들어, 하부 기판(101)은 반도체 기판일 수 있고, 상부 기판(103)은 절연막 기판일 수 있다.
기판(100)은 반도체 기판과, 반도체 기판의 일면 상에 형성된 절연막 기판을 포함할 수 있고, 예를 들어, SOI(silicon on insulator), SGOI(silicon-germanium on insulator)일 수 있지만, 이에 제한되는 것은 아니다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 18 및 도 19는 도 1의 A - A 및 D - D를 따라서 절단한 단면도들이다.
도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(130)의 두께(ti1)는 제2 게이트 절연막(230)의 두께(ti2)와 다를 수 있다.
예를 들어, 제1 게이트 절연막(130)의 두께(ti1)는 제2 게이트 절연막(230)의 두께(ti2)보다 작을 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)의 높이(SH21)와 실질적으로 동일할 수 있다.
제1 게이트 전극(120) 및 제1 게이트 절연막(130)은 제1 와이어 패턴(110)과 기판(100) 사이에 형성되고, 제2 게이트 전극(220) 및 제2 게이트 절연막(230)은 제2 와이어 패턴(210)과 기판(100) 사이에 형성될 수 있다.
좀 더 구체적으로, 제1 와이어 패턴(110)과 기판(100) 사이에서, 제1 게이트 절연막(130)은 제1 와이어 패턴(110) 및 제1 게이트 전극(120) 사이와, 기판(100)과 제1 게이트 전극(120) 사이에 형성된다.
제2 와이어 패턴(210)과 기판(100) 사이에서, 제2 게이트 절연막(230)은 제2 와이어 패턴(210) 및 제2 게이트 전극(220) 사이와, 기판(100)과 제2 게이트 전극(220) 사이에 형성된다.
제1 내측 스페이서(142)의 높이(SH11)는 제2 내측 스페이서(242)의 높이(SH21)와 실질적으로 동일하고, 제1 게이트 절연막(130)의 두께(ti1)는 제2 게이트 절연막(230)의 두께(ti2)와 다르므로, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 높이(h21)와 다를 수 있다.
제1 게이트 절연막(130)의 두께(ti1)가 제2 게이트 절연막(230)의 두께(ti2)보다 작을 때, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(h21)보다 클 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)의 폭(SW11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)의 폭(SW21)과 실질적으로 동일할 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 제1 게이트 전극(120) 사이에 형성된다. 제2 와이어 패턴(210)과 기판(100) 사이에서, 제2 게이트 절연막(230)은 제2 게이트 스페이서(240) 및 제2 게이트 전극(220) 사이에 형성된다.
이 때, 제1 게이트 절연막(130)의 두께(ti1)는 제2 게이트 절연막(230)의 두께(ti2)와 다르므로, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 폭(W11)은 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 폭(W21)과 다를 수 있다.
다르게 설명하면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 와이어 패턴(110)이 중첩되는 폭(W11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 와이어 패턴(210)이 중첩되는 폭(W21)과 다를 수 있다.
제1 게이트 절연막(130)의 두께(ti1)가 제2 게이트 절연막(230)의 두께(ti2)보다 작을 때, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 폭(W11)은 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 폭(W21)보다 클 수 있다.
상술한 것과 달리, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)의 폭(SW11)이 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)의 폭(SW21)보다 작을 경우, 제1 게이트 절연막(130)의 두께(ti1) 및 제2 게이트 절연막(230)의 두께(ti2) 사이의 관계에 따라, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 폭(W11)은 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 폭(W21)과 다를 수도 있고, 동일할 수도 있다.
도 19를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)은 트리밍된 와이어 패턴이고, 제2 와이어 패턴(210)은 트리밍되지 않은 와이어 패턴일 수 있다.
도 11a, 도 11b 및 도 13에서, 트리밍된 제1 와이어 패턴(110)은 서로 다른 두께를 갖는 제1 와이어 패턴의 제1 부분(110a)과, 제1 와이어 패턴의 제2 부분(110b)을 포함할 수 있다. 제1 와이어 패턴의 제2 부분(110b)은 제1 와이어 패턴의 제1 부분(110a)의 양측에 배치될 수 있다.
한편, 제2 와이어 패턴(210)은 트리밍되지 않았으므로, 제2 와이어 패턴(210)의 두께는 제2 게이트 스페이서(240)에서 멀어짐에 따라 일정할 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)와 실질적으로 동일할 수 있다. 즉, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)의 높이(SH21)와 실질적으로 동일할 수 있다.
반면, 제1 와이어 패턴(110)은 트리밍되고, 제2 와이어 패턴(210)은 트리밍되지 않았으므로, 제1 게이트 전극(120)이 형성되는 제1 와이어 패턴(110) 및 기판(100) 사이의 공간은 제2 게이트 전극(220)이 형성되는 제2 와이어 패턴(210) 및 기판(100) 사이의 공간보다 클 수 있다.
이에 따라, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(h21)보다 클 수 있다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 20을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)와 다를 수 있다.
다르게 설명하면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)의 높이(SH21)와 다를 수 있다.
예를 들어, 도 20에서, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)보다 클 수 있다.
즉, 제1 와이어 패턴(110) 및 기판(100) 사이에서 제1 게이트 전극(120)이 형성되는 공간은, 제2 와이어 패턴(210) 및 기판(100) 사이에서 제2 게이트 전극(220)이 형성되는 공간이 다를 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)와 다르므로, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 높이(h21)와 다를 수 있다.
제1 내측 스페이서(142)의 높이(SH11)가 제2 내측 스페이서(242)의 높이(SH21)보다 클 때, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 높이(h21)보다 클 수 있다.
제1 게이트 전극(120)은 제1 하부 금속층(122)과 제1 상부 금속층(124)을 포함하고, 제2 게이트 전극(220)은 제2 하부 금속층(222)과 제2 상부 금속층(224)을 포함할 수 있다.
기판(100)과 제1 와이어 패턴(110) 사이의 제1 게이트 전극(120)은 제1 하부 금속층(122)과 제1 상부 금속층(124)을 포함할 수 있다.
도 20에서, 제1 와이어 패턴(110) 및 기판(100) 사이의 공간보다 제2 와이어 패턴(210) 및 기판(100) 사이의 공간이 작을 수 있지만, 기판(100)과 제2 와이어 패턴(210) 사이의 제2 게이트 전극(220)은 제2 하부 금속층(222)과 제2 상부 금속층(224)을 포함할 수 있다.
도 20에서, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 내측 스페이서(142)가 이격된 거리는 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 내측 스페이서(242)가 이격된 거리와 실질적으로 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 20을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 21을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 와이어 패턴(210)을 중심으로, 제2 게이트 전극(220)에 포함된 금속층의 개수가 다를 수 있다.
좀 더 구체적으로, 제2 게이트 전극(220)은 제2 하부 금속층(222)과 제2 상부 금속층(224)을 포함할 수 있다. 하지만, 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)은 제2 하부 금속층(222)은 포함하지만, 제2 상부 금속층(224)은 포함하지 않을 수 있다.
즉, 제2 와이어 패턴(210)과 기판(100) 사이는 제2 상부 금속층(224)이 형성되지 않고, 제2 하부 금속층(222)만 형성될 수 있다.
도 3을 이용하면, 제2 상부 금속층(224)은 제2 와이어 패턴(210)과 제2 핀형 돌출부(200P) 사이에는 형성되지 않지만, 필드 절연막(105) 상에는 형성될 수 있다.
한편, 제1 게이트 전극(120)은 제1 하부 금속층(122)과 제1 상부 금속층(124)을 포함할 수 있다. 또한, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)도 제1 하부 금속층(122)과, 제1 상부 금속층(124)은 포함할 수 있다.
도 22를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)은 에어갭을 포함하지 않고, 제2 게이트 전극(220)은 제2 게이트 전극 에어갭(220g)을 포함할 수 있다.
좀 더 구체적으로, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)은 에어갭을 포함하지 않을 수 있다. 반면, 제2 게이트 전극 에어갭(220g)은 제2 와이어 패턴(210)과 기판(100) 사이에 형성될 수 있다.
제2 와이어 패턴(210)과 기판(100) 사이에 제2 상부 금속층(224)이 형성되지 않음으로써, 제2 게이트 전극 에어갭(220g)은 형성될 수 있지만, 이는 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
도 3을 이용하면, 제2 게이트 전극 에어갭(220g)은 제2 와이어 패턴(210)과 제2 핀형 돌출부(200P) 사이에는 형성될 수 있다.
도 23을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 에피택셜 패턴(150)과 제1 게이트 스페이서(140) 사이에 제1 소오스/드레인 에어갭(150g)이 형성될 수 있다.
하지만, 제2 에피택셜 패턴(250)과 제2 게이트 스페이서(240) 사이에 에어갭이 형성되지 않을 수 있다.
제1 소오스/드레인 에어갭(150g)은 제1 내측 스페이서(142)와 제1 에피택셜 패턴(150) 사이에 형성될 수 있다.
도 24를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 에피택셜 패턴(150)과 제1 게이트 스페이서(140) 사이에 제1 소오스/드레인 에어갭(150g)이 형성될 수 있다.
또한, 제2 에피택셜 패턴(250)과 제2 게이트 스페이서(240) 사이에 제2 소오스/드레인 에어갭(250g)이 형성될 수 있다.
제1 소오스/드레인 에어갭(150g)은 제1 내측 스페이서(142)와 제1 에피택셜 패턴(150) 사이에 형성되고, 제2 소오스/드레인 에어갭(250g)은 제2 내측 스페이서(242)와 제2 에피택셜 패턴(250) 사이에 형성될 수 있다.
제1 소오스/드레인 에어갭(150g)의 크기는 제1 내측 스페이서(142)의 높이에 영향을 받고, 제2 소오스/드레인 에어갭(250g)의 크기는 제2 내측 스페이서(242)의 높이에 영향을 받을 수 있다.
또한, 제1 소오스/드레인 에어갭(150g)의 크기는 제1 에피택셜 패턴(150)이 어떤 물질을 포함하는지에 영향을 받고, 제2 소오스/드레인 에어갭(250g)의 크기는 제2 에피택셜 패턴(250)이 어떤 물질을 포함하는지에 영향을 받을 수 있다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 26은 도 25의 A - A 및 D - D를 따라서 절단한 단면도이다. 도 27a 및 도 27b은 도 25의 B - B 및 E - E를 따라서 절단한 단면도들이다. 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 25 내지 도 27b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(I)에 형성된 제3 와이어 패턴(310)과, 제2 영역(II)에 형성된 제4 와이어 패턴(410)을 더 포함할 수 있다.
제3 와이어 패턴(310)은 제1 와이어 패턴(110) 상에 형성될 수 있다. 제3 와이어 패턴(310)은 제1 와이어 패턴(110)과 이격되어 형성될 수 있다. 제3 와이어 패턴(310)은 제1 방향(X1)으로 연장되어 형성될 수 있다. 제3 와이어 패턴(310)은 제1 와이어 패턴(110)과 수직으로 중첩될 수 있다.
제4 와이어 패턴(410)은 제2 와이어 패턴(210) 상에 형성될 수 있다. 제4 와이어 패턴(410)은 제2 와이어 패턴(210)과 이격되어 형성될 수 있다. 제4 와이어 패턴(410)은 제2 방향(X2)으로 연장되어 형성될 수 있다. 제4 와이어 패턴(410)은 제2 와이어 패턴(210)과 수직으로 중첩될 수 있다.
도 27a와 달리 도 27b에서, 제1 와이어 패턴(110)의 제3 방향(Y1)으로의 폭은 제3 와이어 패턴(310)의 제3 방향(Y1)으로의 폭과 다를 수 있다.
마찬가지로, 제2 와이어 패턴(210)의 제4 방향(Y2)으로의 폭은 제4 와이어 패턴(410)의 제4 방향(Y2)으로의 폭과 다를 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 와이어 패턴이 기판(100)의 상면과 평행한 상면과 하면을 포함할 때, 와이어 패턴의 폭은 와이어 패턴의 하면의 폭을 의미하는 것으로 설명한다.
예를 들어, 제1 와이어 패턴(110)의 제3 방향(Y1)으로의 폭은 제3 와이어 패턴(310)의 제3 방향(Y1)으로의 폭보다 클 수 있다. 또한, 제2 와이어 패턴(210)의 제4 방향(Y2)으로의 폭은 제4 와이어 패턴(410)의 제4 방향(Y2)으로의 폭보다 클 수 있다.
다르게 말하면, 기판(100)의 상면으로부터 멀어짐에 따라, 와이어 패턴의 폭은 감소할 수 있다.
도 26 내지 도 27b에서, 제1 영역(I)에 두 개의 와이어 패턴이 기판(100) 상에 기판(100)의 두께 방향으로 순차적으로 형성되고, 제2 영역(II)에 두 개의 와이어 패턴이 기판(100) 상에 기판(100)의 두께 방향으로 순차적으로 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 영역(I)의 기판(100) 상에, 3개 이상의 와이어 패턴이 기판(100)의 두께 방향으로 순차적으로 형성될 수 있고, 제2 영역(II)의 기판(100) 상에, 3개 이상의 와이어 패턴이 기판(100)의 두께 방향으로 순차적으로 형성될 수 있음은 물론이다.
제1 트렌치(140t)를 정의하는 제1 게이트 스페이서(140)는 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)의 양 종단에 형성될 수 있다. 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)은 제1 게이트 스페이서(140)를 통과할 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)의 종단 및 제3 와이어 패턴(310)의 종단의 둘레와 전체적으로 접촉할 수 있다.
제1 내측 스페이서(142)는 제1 핀형 돌출부(100P)와 제1 와이어 패턴(110) 사이 및 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에 배치될 수 있다.
제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)는 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)의 양 종단에 형성될 수 있다. 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)은 제2 게이트 스페이서(240)를 통과할 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)의 종단 및 제4 와이어 패턴(410)의 종단의 둘레와 전체적으로 접촉할 수 있다.
제2 내측 스페이서(242)는 제2 핀형 돌출부(200P)와 제2 와이어 패턴(210) 사이 및 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에 배치될 수 있다.
제1 게이트 절연막(130)은 제1 와이어 패턴(110)의 둘레 및 제3 와이어 패턴(310)의 둘레를 따라 형성될 수 있다. 제1 게이트 절연막(130)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 각각 감쌀 수 있다.
즉, 제1 와이어 패턴(110)의 둘레를 따라 형성된 제1 게이트 절연막(130) 부분과 제3 와이어 패턴(310)의 둘레를 따라 형성된 제1 게이트 절연막(130) 부분은 서로 수직적으로 이격될 수 있다.
제1 게이트 절연막(130)은 제1 트렌치(140t)의 측벽 및 바닥면과, 제1 와이어 패턴(110)의 둘레와, 제3 와이어 패턴(310)의 둘레를 따라 연장될 수 있다.
제2 게이트 절연막(230)은 제2 와이어 패턴(210)의 둘레 및 제4 와이어 패턴(410)의 둘레를 따라 형성될 수 있다. 제2 게이트 절연막(230)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)을 각각 감쌀 수 있다.
즉, 제2 와이어 패턴(210)의 둘레를 따라 형성된 제2 게이트 절연막(230) 부분과 제4 와이어 패턴(410)의 둘레를 따라 형성된 제2 게이트 절연막(230) 부분은 서로 수직적으로 이격될 수 있다.
제2 게이트 절연막(230)은 제2 트렌치(240t)의 측벽 및 바닥면과, 제2 와이어 패턴(210)의 둘레와, 제4 와이어 패턴(410)의 둘레를 따라 연장될 수 있다.
제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 감쌀 수 있다. 제1 게이트 전극(120)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)과 교차할 수 있다.
제1 하부 금속층(122)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 금속층(122)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다.
제1 하부 금속층(122)은 제1 와이어 패턴(110)의 둘레 및 제3 와이어 패턴(310)의 둘레를 따라 형성될 수 있다. 제1 하부 금속층(122)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)의 외주면을 따라 형성된 제1 게이트 절연막(130)을 감쌀 수 있다.
도 26 내지 도 27b에서, 제1 와이어 패턴(110)을 감싸는 제1 하부 금속층(122)과 및 제3 와이어 패턴(310)을 감싸는 제1 하부 금속층(122)은 서로 이격되어 있을 수 있다.
제1 상부 금속층(124)은 제1 하부 금속층(122) 상에 형성될 수 있다. 제1 상부 금속층(124)은 제1 하부 금속층(122)이 형성된 제1 트렌치(140t)를 채울 수 있다.
제1 상부 금속층(124)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이에 개재될 수 있다. 제1 상부 금속층(124)은 제1 와이어 패턴(110) 및 제1 핀형 돌출부(100P) 사이, 즉, 제1 와이어 패턴(110) 및 기판(100) 사이에 개재될 수 있다.
즉, 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 각각 중심으로, 제1 게이트 절연막(130)과, 제1 하부 금속층(122)이 순차적으로 배치될 수 있다. 또한, 제1 상부 금속층(124)은 제1 게이트 절연막(130)과, 제1 하부 금속층(122)이 순차적으로 배치된 각각의 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 감쌀 수 있다.
제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)을 감쌀 수 있다. 제2 게이트 전극(220)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)과 교차할 수 있다.
제2 하부 금속층(222)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 금속층(222)은 제2 게이트 절연막(230)의 프로파일을 따라서 형성될 수 있다.
제2 하부 금속층(222)은 제2 와이어 패턴(210)의 둘레 및 제4 와이어 패턴(410)의 둘레를 따라 형성될 수 있다. 제2 하부 금속층(222)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)의 외주면을 따라 형성된 제2 게이트 절연막(230)을 감쌀 수 있다.
도 26 내지 도 27b에서, 제2 와이어 패턴(210)을 감싸는 제2 하부 금속층(222)과 및 제4 와이어 패턴(410)을 감싸는 제2 하부 금속층(222)은 서로 이격되어 있을 수 있다.
제2 상부 금속층(224)은 제2 하부 금속층(222) 상에 형성될 수 있다. 제2 상부 금속층(224)은 제2 하부 금속층(222)이 형성된 제2 트렌치(240t)를 채울 수 있다.
제2 상부 금속층(224)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이에 개재될 수 있다. 제2 상부 금속층(224)은 제2 와이어 패턴(210) 및 제2 핀형 돌출부(200P) 사이, 즉, 제2 와이어 패턴(210) 및 기판(100) 사이에 개재될 수 있다.
즉, 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)을 각각 중심으로, 제2 게이트 절연막(230)과, 제2 하부 금속층(222)이 순차적으로 배치될 수 있다. 또한, 제2 상부 금속층(224)은 제2 게이트 절연막(230)과, 제2 하부 금속층(222)이 순차적으로 배치된 각각의 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)을 감쌀 수 있다.
제1 에피택셜 패턴(150)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)의 양측에 배치되고, 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)과 각각 연결될 수 있다.
제2 에피택셜 패턴(250)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)의 양측에 배치되고, 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)과 각각 연결될 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 에피택셜 패턴(150) 사이에 개재된 제1 게이트 스페이서(140)의 폭(SW11)은, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 에피택셜 패턴(250) 사이에 개재된 제2 게이트 스페이서(240)의 폭(SW21)보다 작을 수 있다.
다르게 설명하면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G11)는 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G21)보다 클 수 있다.
제1 내측 스페이서(142)의 이격된 거리(G11)가 제2 내측 스페이서(242)의 이격된 거리(G21)보다 크므로, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 폭(W11)은, 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 폭(W21)보다 클 수 있다.
반면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)와 실질적으로 동일할 수 있다.
이에 따라, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 높이(h21)와 실질적으로 동일할 수 있다.
덧붙여, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 에피택셜 패턴(150) 사이에 개재된 제1 게이트 스페이서(140)의 폭(SW11)은, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 전극(120)과 제1 에피택셜 패턴(150) 사이에 개재된 제1 게이트 스페이서(140)의 폭(SW12)와 실질적으로 동일할 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G11)는 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G12)와 실질적으로 동일할 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 스페이서(140)의 높이(SH12)와 실질적으로 동일할 수 있다.
이에 따라, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 폭(W11)은, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)의 폭(W12)과 실질적으로 동일할 수 있다.
즉, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 와이어 패턴(110)이 중첩되는 폭(W11)은, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 전극(120)과 제1 와이어 패턴(110)이 중첩되는 폭(W12)과 실질적으로 동일할 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)의 높이(h12)와 실질적으로 동일할 수 있다.
게다가, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 에피택셜 패턴(250) 사이에 개재된 제2 게이트 스페이서(240)의 폭(SW21)은, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 전극(220)과 제2 에피택셜 패턴(250) 사이에 개재된 제2 게이트 스페이서(240)의 폭(SW22)와 실질적으로 동일할 수 있다.
제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G21)는 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G22)와 실질적으로 동일할 수 있다.
제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)는, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 스페이서(240)의 높이(SH22)와 실질적으로 동일할 수 있다.
이에 따라, 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 폭(W21)은, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)의 폭(W22)과 실질적으로 동일할 수 있다.
즉, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 와이어 패턴(210)이 중첩되는 폭(W21)은, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 전극(220)과 제2 와이어 패턴(210)이 중첩되는 폭(W22)과 실질적으로 동일할 수 있다.
제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 높이(h21)는, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)의 높이(h22)와 실질적으로 동일할 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G11)는 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G12)와 실질적으로 동일하고, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G21)는 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G22)와 실질적으로 동일할 수 있다.
이에 따라, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G12)는 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G22)보다 클 수 있다.
또한, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 전극(120)과 제1 에피택셜 패턴(150) 사이에 개재된 제1 게이트 스페이서(140)의 폭(SW12)은, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 전극(220)과 제2 에피택셜 패턴(250) 사이에 개재된 제2 게이트 스페이서(240)의 폭(SW22)보다 작을 수 있다.
이에 따라, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)의 폭(W12)은, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)의 폭(W22)보다 클 수 있다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 25 내지 도 27b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 28을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)의 두께(t1)는 제3 와이어 패턴(310)의 두께(t3)와 다르고, 제2 와이어 패턴(210)의 두께(t2)는 제4 와이어 패턴(410)의 두께(t4)와 다를 수 있다.
제1 영역(I)의 기판(100) 상에 적층된 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)의 두께는 서로 다르고, 제2 영역(II)의 기판(100) 상에 적층된 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)의 두께는 서로 다를 수 있다.
예를 들어, 제1 와이어 패턴(110)의 두께(t1)는 제3 와이어 패턴(310)의 두께(t3)보다 두껍고, 제2 와이어 패턴(210)의 두께(t2)는 제4 와이어 패턴(410)의 두께(t4)보다 두꺼울 수 있다.
다시 말하면, 기판(100)의 상면으로부터 멀어짐에 따라, 적층된 와이어 패턴 각각의 두께는 감소할 수 있다.
도 29를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G11)는 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 스페이서(140)가 이격된 거리(G12)보다 클 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 에피택셜 패턴(150) 사이에 개재된 제1 게이트 스페이서(140)의 폭(SW11)은, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 전극(120)과 제1 에피택셜 패턴(150) 사이에 개재된 제1 게이트 스페이서(140)의 폭(SW12)보다 작을 수 있다.
또한, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G21)는 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 스페이서(240)가 이격된 거리(G22)보다 클 수 있다.
제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 에피택셜 패턴(250) 사이에 개재된 제2 게이트 스페이서(240)의 폭(SW21)은, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 전극(220)과 제2 에피택셜 패턴(250) 사이에 개재된 제2 게이트 스페이서(240)의 폭(SW22)보다 작을 수 있다.
이에 따라, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 폭(W11)은, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)의 폭(W12)보다 클 수 있다.
즉, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 전극(120)과 제1 와이어 패턴(110)이 중첩되는 폭(W11)은, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 전극(120)과 제1 와이어 패턴(110)이 중첩되는 폭(W12)보다 클 수 있다.
제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 폭(W21)은, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)의 폭(W22)보다 클 수 있다.
즉, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 전극(220)과 제2 와이어 패턴(210)이 중첩되는 폭(W21)은, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 전극(220)과 제2 와이어 패턴(210)이 중첩되는 폭(W22)보다 클 수 있다.
다시 말하면, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 내측 스페이서(142)의 폭 및 제2 내측 스페이서(242)의 폭은 각각 증가할 수 있다.
반면, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 내측 스페이서(142)가 이격된 거리 및 제2 내측 스페이서(242)가 이격된 거리는 각각 감소할 수 있다.
도 30을 참고하면, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 스페이서의 높이(SH12)보다 클 수 있다.
또한, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)는 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 스페이서의 높이(SH22)보다 클 수 있다.
다시 말하면, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 내측 스페이서(142)의 높이 및 제2 내측 스페이서(242)의 높이는 각각 증가할 수 있다.
이에 따라, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)의 높이(h12)보다 클 수 있다.
제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 높이(h21)는, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)의 높이(h22)보다 클 수 있다.
덧붙여, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)의 높이(h12)보다 크지만, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120) 및 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)은 각각 제1 와이어 패턴(110) 상에 순차적으로 적층된 제1 하부 금속층(122) 및 제1 상부 금속층(124)을 포함할 수 있다.
마찬가지로, 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220) 및 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)은 각각 제2 와이어 패턴(210) 상에 순차적으로 적층된 제2 하부 금속층(222) 및 제2 상부 금속층(224)을 포함할 수 있다.
도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 30을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 31을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)은 제1 와이어 패턴(110) 상에 순차적으로 적층된 제1 하부 금속층(122) 및 제1 상부 금속층(124)을 포함할 수 있다.
하지만, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)은 제1 하부 금속층(122)은 포함하지만, 제1 상부 금속층(124)은 포함하지 않을 수 있다.
마찬가지로, 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)은 제2 와이어 패턴(210) 상에 순차적으로 적층된 제2 하부 금속층(222) 및 제2 상부 금속층(224)을 포함할 수 있다.
하지만, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)은 제2 하부 금속층(222)은 포함하지만, 제2 상부 금속층(224)은 포함하지 않을 수 있다.
즉, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에는 제1 상부 금속층(124)이 형성되지 않고, 제1 하부 금속층(122)만 형성될 수 있다. 또한, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이는 제2 상부 금속층(224)이 형성되지 않고, 제2 하부 금속층(222)만 형성될 수 있다.
도 27a를 이용하면, 제1 상부 금속층(124)은 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에는 형성되지 않지만, 필드 절연막(105) 상에는 형성될 수 있다. 제2 상부 금속층(224)은 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에는 형성되지 않지만, 필드 절연막(105) 상에는 형성될 수 있다.
제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 스페이서의 높이(SH12)가 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)보다 작아지므로, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에 제1 상부 금속층(124)이 형성될 공간이 부족할 수 있다.
제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에 제2 상부 금속층(224)도 상술한 것과 같은 이유로 형성되지 않을 수 있다.
도 32를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)은 에어갭을 포함하지 않지만, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)은 제1 게이트 전극 에어갭(120g)을 포함할 수 있다.
또한, 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)은 에어갭을 포함하지 않지만, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)은 제2 게이트 전극 에어갭(220g)을 포함할 수 있다.
도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 25 내지 도 27b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 33을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)과 기판(100) 사이에서 제1 게이트 스페이서(140)의 높이(SH11)는, 제2 와이어 패턴(210)과 기판(100) 사이에서 제2 게이트 스페이서(240)의 높이(SH21)보다 클 수 있다.
또한, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에서 제1 게이트 스페이서(140)의 높이(SH12)는, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에서 제2 게이트 스페이서(240)의 높이(SH22)보다 클 수 있다.
이로 인해, 제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)의 높이(h11)는 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)의 높이(h21)보다 크다. 또한, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)의 높이(h12)는 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)의 높이(h22)보다 크다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 33을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 34를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 순차적으로 적층된 제2 하부 금속층(222)과, 제2 상부 금속층(224)을 포함할 수 있다.
하지만, 제2 와이어 패턴(210)과 기판(100) 사이의 제2 게이트 전극(220)과, 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이의 제2 게이트 전극(220)은 제2 하부 금속층(222)은 포함하지만, 제2 상부 금속층(224)은 포함하지 않을 수 있다.
한편, 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 순차적으로 적층된 제1 하부 금속층(122)과, 제1 상부 금속층(124)을 포함할 수 있다.
제1 와이어 패턴(110)과 기판(100) 사이의 제1 게이트 전극(120)과, 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이의 제1 게이트 전극(120)도 제1 하부 금속층(122)과 제1 상부 금속층(124)을 포함할 수 있다.
도 35를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)은 에어갭을 포함하지 않고, 제2 게이트 전극(220)은 제2 게이트 전극 에어갭(220g)을 포함할 수 있다.
제2 게이트 전극 에어갭(220g)은 제2 와이어 패턴(210) 및 기판(100) 사이와, 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이에 형성될 수 있다.
제2 와이어 패턴(210) 및 기판(100) 사이와, 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이에 제2 상부 금속층(224)이 형성되지 않음으로써, 제2 게이트 전극 에어갭(220g)은 형성될 수 있지만, 이는 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
도 36 내지 도 46은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 37a 및 도 38a는 도 36의 G - G 및 I - I를 따라 절단한 단면도이다. 도 37b 및 도 38b는 도 36의 H - H 및 J - J를 따라 절단한 단면도이다.
도 36 내지 도 37b를 참고하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100)이 제공될 수 있다.
이어서, 기판(100) 상에, 희생막(2001)과, 액티브막(2002)을 순차적으로 형성할 수 있다. 희생막(2001) 및 액티브막(2002)은 예를 들어, 에피택셜 성장 방법을 이용하여 형성할 수 있다.
액티브막(2002)은 희생막(2001)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
도 36에서, 액티브막(2002)과 희생막(2001)은 각각 두 층인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 액티브막(2002)이 최상부에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
이어서, 제1 영역(I) 및 제2 영역(II)의 희생막(2001) 상에, 제1 마스크 패턴(2101)이 각각 형성될 수 있다.
제1 영역(I)에서, 제1 마스크 패턴(2101)은 제1 방향(X1)으로 길게 연장될 수 있다. 제2 영역(II)에서, 제1 마스크 패턴(2101)은 제2 방향(X2)으로 길게 연장될 수 있다.
도 38a 및 도 38b를 참고하면, 제1 마스크 패턴(2101)을 마스크로 하여, 식각 공정을 진행하여, 제1 핀형 구조체(F1) 및 제2 핀형 구조체(F2)가 형성될 수 있다.
제1 핀형 구조체(F1)는 제1 영역(I)에 형성될 수 있다. 제1 핀형 구조체(F1)는 기판(100) 상에 순차적으로 적층된 제1 핀형 돌출부(100P)와, 제1 희생 패턴(111)과, 제1 액티브 패턴(112)과, 제1 희생 패턴(111)과, 제1 액티브 패턴(112)을 포함할 수 있다.
제2 핀형 구조체(F2)는 제2 영역(II)에 형성될 수 있다. 제2 핀형 구조체(F2)는 기판(100) 상에 순차적으로 적층된 제2 핀형 돌출부(200P)와, 제2 희생 패턴(211)과, 제2 액티브 패턴(212)과, 제2 희생 패턴(211)과, 제2 액티브 패턴(212)을 포함할 수 있다.
도 38b에서, 제1 핀형 구조체(F1) 및 제2 핀형 구조체(F2)를 형성하는데 사용된 희생막(2001)을 제외하고, 기판(100) 상의 희생막은 모두 제거된 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
이어서, 제1 핀형 구조체(F1)의 측벽 및 제2 핀형 구조체(F2)의 측벽의 적어도 일부를 덮는 필드 절연막(105)이 기판(100) 상에 형성될 수 있다.
필드 절연막(105)이 형성되는 공정 중, 제1 마스크 패턴(2101)은 제거될 수 있다.
이어서, 제1 영역(I)에, 제1 핀형 구조체(F1)와 교차하고, 제3 방향(Y1)으로 연장되는 제1 더미 게이트 전극(120P)이 형성될 수 있다.
또한, 제2 영역(II)에, 제2 핀형 구조체(F2)와 교차하고, 제4 방향(Y2)으로 연장되는 제2 더미 게이트 전극(220P)이 형성될 수 있다.
제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P)은 제2 마스크 패턴(2102)을 이용하여 형성될 수 있다.
제1 더미 게이트 전극(120P) 및 제1 핀형 구조체(F1) 사이와, 제2 더미 게이트 전극(220P) 및 제2 핀형 구조체(F2) 사이에, 제1 더미 게이트 절연막(130P) 및 제2 더미 게이트 절연막(230P)이 형성될 수 있다.
제1 더미 게이트 전극(120P)의 측벽 상에, 제1 프리 게이트 스페이서(140P)가 형성될 수 있다. 제2 더미 게이트 전극(220P)의 측벽 상에, 제2 프리 게이트 스페이서(240P)가 형성될 수 있다.
이후의 설명은 도 38a를 이용하여 설명한다.
도 39을 참고하면, 제2 영역(II) 상에 제3 마스크 패턴(2103)이 형성된다. 제3 마스크 패턴(2103)에 의해 덮이지 않은 제1 영역(I)은 노출된다.
도시된 것과 달리, 제3 마스크 패턴(2103)은 제2 핀형 구조체(F2) 및 제2 더미 게이트 전극(120P)의 프로파일을 따라 형성될 수 있음은 물론이다.
이어서, 제1 더미 게이트 전극(120P) 및 제1 프리 게이트 스페이서(140P)를 마스크로 이용하여, 제1 핀형 구조체(F1)의 일부를 제거할 수 있다.
이를 통해, 제1 더미 게이트 전극(120P) 및 제1 프리 게이트 스페이서(140P)의 양측에 제1 리세스(150r)가 형성될 수 있다.
도 40을 참고하면, 제1 액티브 패턴(112)과 제1 핀형 돌출부(100P) 사이에 제1 내측 스페이서(142)가 형성된다. 제1 핀형 돌출부(100P) 상의 제1 액티브 패턴(112) 사이에도 제1 내측 스페이서(142)가 형성된다.
구체적으로, 제1 액티브 패턴(112)과, 제1 희생 패턴(111) 사이의 식각 선택비를 이용하여, 제1 희생 패턴(111)의 일부를 제거할 수 있다.
이어서, 제1 희생 패턴(111)의 일부를 제거한 부분에, 제1 내측 스페이서(142)가 형성될 수 있다.
도 41을 참고하면, 제1 리세스(150r) 내에 제1 에피택셜 패턴(150)이 형성될 수 있다.
제1 에피택셜 패턴(150)은 상승된 소오스/드레인에 포함될 수 있다.
이어서, 제2 영역(II)에 형성된 제3 마스크 패턴(2103)은 제거될 수 있다.
도 42를 참고하면, 제1 영역(I) 상에 제4 마스크 패턴(2104)이 형성된다. 제4 마스크 패턴(2104)에 의해 덮이지 않은 제2 영역(II)은 노출된다.
도시된 것과 달리, 제4 마스크 패턴(2104)은 제1 에피택셜 패턴(150) 및 제2 더미 게이트 전극(120P)의 프로파일을 따라 형성될 수 있음은 물론이다.
이어서, 제2 더미 게이트 전극(220P) 및 제2 프리 게이트 스페이서(240P)를 마스크로 이용하여, 제2 핀형 구조체(F2)의 일부를 제거할 수 있다.
이를 통해, 제2 더미 게이트 전극(220P) 및 제2 프리 게이트 스페이서(240P)의 양측에 제2 리세스(250r)가 형성될 수 있다.
도 43을 참고하면, 제2 액티브 패턴(212)과 제2 핀형 돌출부(200P) 사이에 제2 내측 스페이서(242)가 형성된다. 제2 핀형 돌출부(200P) 상의 제2 액티브 패턴(212) 사이에도 제2 내측 스페이서(242)가 형성된다.
구체적으로, 제2 액티브 패턴(212)과, 제2 희생 패턴(211) 사이의 식각 선택비를 이용하여, 제2 희생 패턴(211)의 일부를 제거할 수 있다.
이어서, 제2 희생 패턴(211)의 일부를 제거한 부분에, 제2 내측 스페이서(242)가 형성될 수 있다.
이 때, 제2 내측 스페이서(242)의 폭은 제1 내측 스페이서(142)의 폭보다 클 수 있다.
도 44를 참고하면, 제2 리세스(250r) 내에 제2 에피택셜 패턴(150)이 형성될 수 있다.
이어서, 제1 영역(I)에 형성된 제4 마스크 패턴(2104)은 제거될 수 있다.
도 45를 참고하면, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 덮는 층간 절연막(190)이 기판(100) 상에 형성될 수 있다.
층간 절연막(190)에 의해, 제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P)이 노출될 수 있다.
층간 절연막(190)을 형성하는 동안, 제2 마스크 패턴(2102)가 제거될 수 있다. 또한, 층간 절연막(190)이 형성되는 동안, 제1 외측 스페이서(141) 및 제2 외측 스페이서(241)가 각각 형성될 수 있다.
도 46을 참고하면, 제1 더미 게이트 전극(120P)과, 제1 더미 게이트 절연막(130P)과, 제1 희생 패턴(111)을 제거함으로써, 제1 영역(I)의 기판(100) 상에 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)이 형성될 수 있다.
또한, 제2 더미 게이트 전극(220P)과, 제2 더미 게이트 절연막(230P)과, 제2 희생 패턴(211)을 제거함으로써, 제2 영역(II)의 기판(100) 상에 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)이 형성될 수 있다.
제1 와이어 패턴(110)는 제1 핀형 돌출부(100P)와 이격되어 형성되고, 제3 와이어 패턴(310)은 제1 와이어 패턴(110)과 이격되어 형성된다.
또한, 제2 와이어 패턴(210)은 제2 핀형 돌출부(200P)와 이격되어 형성되고, 제4 와이어 패턴(410)은 제2 와이어 패턴(210)과 이격되어 형성된다.
덧붙여, 제1 더미 게이트 전극(120P)과, 제1 더미 게이트 절연막(130P)과, 제1 희생 패턴(111)을 제거함으로써, 제1 게이트 스페이서(140)에 의해 정의되는 제1 트렌치(140t)가 형성된다.
또한, 제2 더미 게이트 전극(220P)과, 제2 더미 게이트 절연막(230P)과, 제2 희생 패턴(211)을 제거함으로써, 제2 게이트 스페이서(240)에 의해 정의되는 제2 트렌치(240t)가 형성된다.
이어서, 제1 트렌치(140t) 내에 제1 게이트 절연막(130)과 제1 게이트 전극(120)이 형성된다. 또한, 제2 트렌치(240t) 내에 제2 게이트 절연막(230)과 제2 게이트 전극(220)이 형성된다.
도 47은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 47을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310, 410: 와이어 패턴 120, 220: 게이트 전극
122, 222: 하부 금속층 124, 224: 상부 금속층
130, 230: 게이트 절연막 140, 240: 게이트 스페이서
141, 241: 외측 스페이서 142, 242: 내측 스페이서
150, 250: 에피택셜 패턴

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
    상기 제2 영역의 상기 기판 상에, 상기 기판 및 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴;
    상기 제1 와이어 패턴과 교차하고, 상기 제1 와이어 패턴과 제1 폭만큼 중첩되는 제1 게이트 전극;
    상기 제2 와이어 패턴과 교차하고, 상기 제2 와이어 패턴과 제1 폭과 다른 제2 폭만큼 중첩되는 제2 게이트 전극;
    상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서;
    상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서;
    상기 제1 와이어 패턴의 양측에 배치되는 제1 에피택셜 패턴; 및
    상기 제2 와이어 패턴의 양측에 배치되는 제2 에피택셜 패턴을 포함하고,
    상기 제1 게이트 전극은 상기 제1 게이트 스페이서 사이에 배치되고,
    상기 제2 게이트 전극은 상기 제2 게이트 스페이서 사이에 배치되고,
    상기 기판과 상기 제1 와이어 패턴 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 기판과 상기 제2 와이어 패턴 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭과 다른 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 폭은 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭이고,
    상기 제2 폭은 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭인 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 게이트 스페이서는 제1 트렌치를 정의하고, 상기 제2 게이트 스페이서는 제2 트렌치를 정의하고,
    상기 제1 트렌치의 측벽 및 상기 제1 와이어 패턴의 둘레를 따라 연장되는 제1 게이트 절연막과, 상기 제2 트렌치의 측벽 및 상기 제2 와이어 패턴의 둘레를 따라 연장되는 제2 게이트 절연막을 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 영역의 상기 제1 와이어 패턴 상에, 상기 제1 게이트 전극과 교차하는 제3 와이어 패턴과,
    상기 제2 영역의 상기 제2 와이어 패턴 상에, 상기 제2 게이트 전극과 교차하는 제4 와이어 패턴을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭은, 상기 제1 와이어 패턴과 상기 제3 와이어 패턴 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭과 실질적으로 동일하고,
    상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭은, 상기 제2 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭과 실질적으로 동일한 반도체 장치.
  8. 제6 항에 있어서,
    상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭은, 상기 제1 와이어 패턴과 상기 제3 와이어 패턴 사이에서 상기 제1 게이트 전극과 상기 제1 와이어 패턴이 중첩되는 폭보다 크고,
    상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭은, 상기 제2 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극과 상기 제2 와이어 패턴이 중첩되는 폭보다 큰 반도체 장치.
  9. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
    상기 제1 와이어 패턴 상에, 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴;
    상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제3 와이어 패턴;
    상기 제3 와이어 패턴 상에, 상기 제3 와이어 패턴과 이격되는 제4 와이어 패턴;
    상기 제1 와이어 패턴 및 상기 제2 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서;
    상기 제3 와이어 패턴 및 상기 제4 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서로, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 스페이서가 이격된 거리는 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 스페이서가 이격된 거리보다 작은 제2 게이트 스페이서;
    상기 제1 게이트 스페이서 사이에서, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴과 교차하는 제1 게이트 전극;
    상기 제2 게이트 스페이서 사이에서, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴과 교차하는 제2 게이트 전극;
    상기 제1 게이트 전극의 양측에 배치되는 제1 에피택셜 패턴; 및
    상기 제2 게이트 전극의 양측에 배치되는 제2 에피택셜 패턴을 포함하고,
    상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭보다 작은 반도체 장치.
  10. 삭제
  11. 제9 항에 있어서,
    상기 제1 와이어 패턴 및 상기 기판 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 제3 와이어 패턴 및 상기 기판 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭보다 작은 반도체 장치.
  12. 제9 항에 있어서,
    상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 폭은, 상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 폭보다 큰 반도체 장치.
  13. 제9 항에 있어서,
    상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 폭은, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 폭과 실질적으로 동일하고,
    상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 폭은, 상기 제3 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 폭과 실질적으로 동일한 반도체 장치.
  14. 제9 항에 있어서,
    상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 폭은, 상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 폭보다 작고,
    상기 제3 와이어 패턴 및 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 폭은, 상기 제3 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 폭보다 작은 반도체 장치.
  15. 제9 항에 있어서,
    상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 높이와 실질적으로 동일하고,
    상기 제3 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이는, 상기 제3 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 높이와 실질적으로 동일한 반도체 장치.
  16. 제9 항에 있어서,
    상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 전극의 높이는, 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에서 상기 제1 게이트 전극의 높이보다 크고,
    상기 제3 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 전극의 높이는, 상기 제3 와이어 패턴과 상기 제4 와이어 패턴 사이에서 상기 제2 게이트 전극의 높이보다 큰 반도체 장치.
  17. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
    상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴;
    상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서;
    상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서;
    상기 제1 게이트 스페이서 사이에서, 상기 제1 와이어 패턴과 교차하는 제1 게이트 전극;
    상기 제2 게이트 스페이서 사이에서, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극;
    상기 제1 게이트 전극의 양측에 배치되고, 상기 제1 와이어 패턴과 연결되는 제1 에피택셜 패턴; 및
    상기 제2 게이트 전극의 양측에 배치되고, 상기 제2 와이어 패턴과 연결되는 제2 에피택셜 패턴을 포함하고,
    상기 제1 와이어 패턴 및 상기 기판 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 제2 와이어 패턴 및 상기 기판 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭과 다른 반도체 장치.
  18. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
    상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴;
    상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서;
    상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서;
    상기 제1 게이트 스페이서 사이에서, 상기 제1 와이어 패턴과 교차하는 제1 게이트 전극;
    상기 제2 게이트 스페이서 사이에서, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극;
    상기 제1 게이트 전극의 양측에 배치되고, 상기 제1 와이어 패턴과 연결되는 제1 에피택셜 패턴; 및
    상기 제2 게이트 전극의 양측에 배치되고, 상기 제2 와이어 패턴과 연결되는 제2 에피택셜 패턴을 포함하고,
    상기 제1 와이어 패턴과 상기 기판 사이에서 상기 제1 게이트 스페이서의 높이는, 상기 제2 와이어 패턴과 상기 기판 사이에서 상기 제2 게이트 스페이서의 높이보다 크고,
    상기 제1 와이어 패턴 및 상기 기판 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 제2 와이어 패턴 및 상기 기판 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭과 다른 반도체 장치.
  19. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
    상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴;
    상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서;
    상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서;
    상기 제1 게이트 스페이서 사이에서, 상기 제1 와이어 패턴과 교차하는 제1 게이트 전극;
    상기 제2 게이트 스페이서 사이에서, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극;
    상기 제1 게이트 전극의 양측에 배치되고, 상기 제1 와이어 패턴과 연결되는 제1 에피택셜 패턴; 및
    상기 제2 게이트 전극의 양측에 배치되고, 상기 제2 와이어 패턴과 연결되는 제2 에피택셜 패턴을 포함하고,
    상기 제1 와이어 패턴의 종단면에서 상기 제1 게이트 스페이서에서 멀어짐에 따라 상기 제1 와이어 패턴의 두께는 일정하고,
    상기 제2 와이어 패턴의 종단면에서, 상기 제1 와이어 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 부분을 포함하고, 상기 제1 와이어 패턴의 제1 부분은 상기 제1 와이어 패턴의 제2 부분을 중심으로 양측에 배치되고,
    상기 제1 와이어 패턴 및 상기 기판 사이에서 상기 제1 에피택셜 패턴과 상기 제1 게이트 전극 사이에 개재된 상기 제1 게이트 스페이서의 폭은, 상기 제2 와이어 패턴 및 상기 기판 사이에서 상기 제2 에피택셜 패턴과 상기 제2 게이트 전극 사이에 개재된 상기 제2 게이트 스페이서의 폭과 다른 반도체 장치.
  20. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에 상기 기판과 이격되고, 제1 방향으로 연장되는 제1 와이어 패턴;
    상기 제2 영역의 상기 기판 상에 상기 기판 및 상기 제1 와이어 패턴과 이격되고, 제2 방향으로 연장되는 제2 와이어 패턴;
    상기 제1 와이어 패턴의 양단에 위치하는 제1 게이트 스페이서;
    상기 제2 와이어 패턴의 양단에 위치하는 제2 게이트 스페이서;
    상기 제1 게이트 스페이서의 측벽과, 상기 제1 와이어 패턴의 둘레를 따라 연장되는 제1 게이트 절연막;
    상기 제2 게이트 스페이서의 측벽과, 상기 제2 와이어 패턴의 둘레를 따라 연장되는 제2 게이트 절연막으로, 상기 제2 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께와 다른 제2 게이트 절연막;
    상기 제1 게이트 절연막 상에, 상기 제1 와이어 패턴과 교차하여 상기 제1 방향과 교차하는 제3 방향으로 연장되고, 상기 제1 와이어 패턴과 상기 제1 방향으로 제1 폭 만큼 중첩되는 제1 게이트 전극; 및
    상기 제2 게이트 절연막 상에, 상기 제2 와이어 패턴과 교차하여 상기 제1 방향과 교차하는 제4 방향으로 연장되고, 상기 제2 와이어 패턴과 상기 제2 방향으로 제2 폭 만큼 중첩되는 제2 게이트 전극을 포함하는 반도체 장치.
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