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KR102369603B1 - 3차원 메모리 장치 및 그 형성 방법 - Google Patents

3차원 메모리 장치 및 그 형성 방법 Download PDF

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KR102369603B1
KR102369603B1 KR1020197037473A KR20197037473A KR102369603B1 KR 102369603 B1 KR102369603 B1 KR 102369603B1 KR 1020197037473 A KR1020197037473 A KR 1020197037473A KR 20197037473 A KR20197037473 A KR 20197037473A KR 102369603 B1 KR102369603 B1 KR 102369603B1
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KR
South Korea
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nand
conductor
memory device
delete delete
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KR1020197037473A
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젠유 루
준 첸
지펭 주
유시 후
퀴안 타오
시몬 시-닝 양
스티브 웨이위 양
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Publication date
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Priority claimed from CN201710716640.6A external-priority patent/CN107731828B/zh
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Abstract

3차원(3D) 메모리 장치 및 이 3D 메모리 장치를 형성하는 방법에 관한 실시예가 개시된다. 일 예로, NAND 메모리 장치는 기판과, 이 기판상의 하나 이상의 주변 장치와, 주변 장치 위의 복수의 NAND 스트링과, NAND 스트링 위에서 이 NAND 스트링과 접촉하는 단결정 실리콘 층과, 주변 장치와 NAND 스트링 사이에 형성된 상호연결 층을 포함한다. 일부 실시예에서, NAND 메모리 장치는 어레이 상호연결 층이 주변 상호연결 층과 접촉하는 본딩 계면을 포함한다.

Description

3차원 메모리 장치 및 그 형성 방법
관련 출원에 대한 상호 참조
본 출원은 2017년 8월 21일에 출원된 중국 특허 출원 번호 제201710716657.1호 및 2017년 8월 21일에 출원된 중국 특허 출원 번호 제201710716640.6호를 우선권으로 주장하며, 이들 중국 특허 출원 모두는 본 명세서에서 그 전체가 참조로서 인용된다.
본 개시의 실시예는 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 개선함으로써 더 작은 크기로 조정된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워질수록, 평면 프로세스 및 제조 기술은 어려움에 부딪히게 되고 비용이 많이 들게 된다. 그에 따라, 평면 메모리 셀의 메모리 밀도는 최대 한계에 도달하게 된다.
3D 메모리 아키텍처는 평면 메모리 셀에서의 밀도 한계를 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 이 메모리 어레이로 및 그로부터의 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 아키텍처 및 그 제조 방법에 관한 실시예가 본 명세서에 개시된다.
일부 실시예에서, 반도체 장치는 자신 위에 주변 장치를 갖는 실리콘 기판 및 그 주변 장치 위의 하나 이상의 상호연결 층을 포함한다. 반도체 장치는 또한 하나 이상의 상호연결 층 위에 메모리 어레이(본 명세서에서 "어레이 장치"라고도 함)를 포함할 수 있다. 일부 실시예에서, 반도체 장치는 어레이 장치의 상단에 단결정 실리콘 층을 포함한다. 반도체 장치는 단결정 실리콘 층 위에 복수의 BEOL(back-end-of-line) 상호연결 층 및 패드 층을 더 포함할 수 있다.
일부 실시예에서, 주변 장치는 복수의 MOS(metal-oxide-semiconductor) 전계 효과 트랜지스터(FET)를 포함한다. 주변 장치는 하나 이상의 도핑 영역 및 격리 영역을 포함하는 실리콘 기판 상에 형성될 수 있다. 주변 장치의 MOSFET는 페이지 버퍼, 감지 증폭기, 열 디코더 및 행 디코더 기능과 같은 상이한 기능을 반도체 장치에 제공할 수 있다.
일부 실시예에서, 하나 이상의 상호연결 층은 복수의 도전체 층 및 컨택(contact) 층을 포함하는 주변 상호연결 층을 포함한다. 도전체 층은 복수의 금속 층을 포함할 수 있으며, 하나 이상의 금속 층은 텅스텐(W), 구리(Cu), 알루미늄(Al) 또는 임의의 다른 적합한 물질을 포함할 수 있다. 컨택 층은 또한 W, Cu, Al 또는 임의의 다른 적합한 물질을 포함할 수 있다. 주변 상호연결 층은 상이한 주변 트랜지스터들 사이에 및 주변 장치와 어레이 장치 사이에 전기 신호를 전달할 수 있다.
일부 실시예에서, 하나 이상의 상호연결 층은 또한 복수의 도전체 층 및 컨택 층을 포함하는 어레이 상호연결 층을 포함한다. 도전체 층은 복수의 금속 층을 포함할 수 있으며, 하나 이상의 금속 층은 W, Cu, Al 또는 임의의 다른 적합한 물질을 포함할 수 있다. 컨택 층은 또한 W, Cu, Al 또는 임의의 다른 적합한 물질을 포함할 수 있다. 어레이 상호연결 층은 어레이 장치의 상이한 영역들 사이에 및 주변 장치와 어레이 장치 사이에 전기 신호를 전달할 수 있다.
일부 실시예에서, 어레이 장치는 복수의 NAND 스트링을 포함한다. 어레이 장치는 NAND 스트링 아래에 복수의 상호연결 층을 더 포함할 수 있다. 또한, 단결정 실리콘 층은 NAND 스트링 위에서 이 NAND 스트링과 접촉할 수 있다. 일부 실시예에서, 단결정 실리콘 층은 이면 연삭, 습식/건식 에칭 및/또는 화학적 기계적 연마(CMP)와 같은 임의의 적합한 기술에 의해 얇아진 실리콘 기판의 일부이다. 단결정 실리콘 층은 200 nm 내지 50 μm, 500 nm 내지 10 μm, 또는 500 nm 내지 5 μm의 두께를 가질 수 있다. 일부 실시예에서, 단결정 실리콘 층은 약 1 μm 미만의 두께를 갖는다. 일부 실시예에서, 단결정 실리콘 층은 n 형 및/또는 p 형 도펀트로 부분적으로 또는 완전히 도핑된다.
일부 실시예에서, NAND 스트링은 복수의 도전체/유전체 층 쌍을 통과하며 수직으로 연장되는 반도체 채널(예를 들어, 실리콘 채널)을 포함한다. 복수의 도전체/유전체 층 쌍은 본 명세서에서 "교번 도전체/유전체 스택"으로도 지칭된다. 교번 도전체/유전체 스택의 도전체 층은 워드 라인(하나 이상의 제어 게이트를 전기적으로 연결함)으로 사용될 수 있다. 교번 도전체/유전체 스택의 도전체 층(제어 게이트)과 반도체 채널 사이에 다중 층이 형성될 수 있다. 일부 실시예에서, 다중 층은 터널링 산화물 층과 같은 터널링 층을 포함하고, 이 터널링 층을 통해 반도체 채널로부터의 전자 또는 정공은 NAND 스트링의 저장 층으로 터널링할 수 있다. 다중 층은 또한 전하를 저장하기 위한 저장 층("충전 트랩/저장 층"으로도 알려져 있음)을 포함할 수 있다. 저장 층에서의 전하의 저장 또는 제거는 반도체 채널의 온/오프 상태 및/또는 컨덕턴스에 영향을 줄 수 있다. 저장 층은 다결정 실리콘(폴리실리콘) 또는 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 다중 층은 실리콘 산화물 층, 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 층의 결합과 같은 차단 층을 더 포함한다. 일부 실시예에서, 차단 층은 고 유전율(high-k) 유전체(예를 들어, 알루미늄 산화물)를 포함한다.
일부 실시예들에서, NAND 스트링은 반도체 채널의 상단에 에피택셜 실리콘 층을 더 포함한다. 에피택셜 실리콘 층은 단결정 실리콘 층으로부터 에피택셜 성장될 수 있다.
일부 실시예에서, NAND 스트링은 교번 도전체/유전체 스택의 하나 이상의 상부 도전체 층에 의해 형성된 선택 게이트를 더 포함한다. 선택 게이트는 NAND 스트링의 반도체 채널의 온/오프 상태 및/또는 컨덕턴스를 제어할 수 있다. NAND 스트링의 선택 게이트는 또한 교번 도전체/유전체 스택 위의 별도의 도전체 층에 의해 형성될 수 있다. 일부 실시예에서, NAND 스트링은 교번 도전체/유전체 스택의 하나 이상의 하부 도전체 층에 의해 형성된 선택 게이트를 더 포함한다. NAND 스트링의 선택 게이트는 또한 교번 도전체/유전체 스택 아래의 별도의 도전체 층에 의해 형성될 수 있다.
일부 실시예에서, NAND 스트링은 NAND 스트링 위의 단결정 실리콘 층의 도핑 영역에 의해 소스 컨택에 전기적으로 연결된다. 단결정 실리콘 층의 도핑 영역은 p형 도펀트를 포함할 수 있다. 소스 컨택은 교번 도전체/유전체 스택을 통과하며 수직으로 연장될 수 있고 자신의 상단의 단결정 실리콘 층과 접촉할 수 있다. 일부 실시예에서, 소스 컨택의 하단부는 소스 컨택 아래의 컨택과 접촉한다.
일부 실시예에서, 어레이 장치는 수직으로 연장되는 복수의 워드 라인 컨택을 더 포함한다. 복수의 워드 라인 컨택 각각은 어레이 장치의 대응하는 워드 라인을 개별적으로 어드레싱하기 위해 대응하는 워드 라인과 접촉하는 상단부를 포함할 수 있다. 복수의 워드 라인 컨택은 도전체(예를 들어, W)로 채워진 컨택 홀 및/또는 컨택 트렌치(예를 들어, 습식 에칭 프로세스 또는 건식 에칭 프로세스에 의해 형성됨)일 수 있다. 일부 실시예에서, 컨택 홀 및 컨택 트렌치는 도전체 아래에 장벽 층, 접착 층 및/또는 시드 층을 포함한다. 컨택 홀 및/또는 컨택 트렌치는 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스 또는 원자 층 증착(ALD) 프로세스에 의해 채워질 수 있다.
일부 실시예에서, NAND 스트링 아래의 상호연결 층은 각각이 대응하는 NAND 스트링의 하단과 접촉하는 복수의 비트 라인 컨택을 포함한다. 복수의 비트 라인 컨택은 서로 분리된 컨택 비아를 포함할 수 있다. 각각의 비트 라인 컨택은 대응하는 NAND 스트링을 개별적으로 어드레스하기 위해 대응하는 NAND 스트링에 전기적으로 연결될 수 있다. 비트 라인 컨택은 도전체(예컨대, W)로 채워진 컨택 홀 및/또는 컨택 트렌치(예를 들어, 습식 에칭 프로세스 또는 건식 에칭 프로세스에 의해 형성됨)일 수 있다. 컨택트 홀 및/또는 컨택 트렌치는 CVD 프로세스, PVD 프로세스 또는 ALD 프로세스에 의해 채워질 수 있다. 일부 실시예에서, 비트 라인 컨택은 초기에 NAND 스트링 위에 형성되고, 이어서 비트 라인 컨택이 반도체 장치에서 NAND 스트링 아래에 위치되도록 구조를 거꾸로 뒤집는 웨이퍼 플립핑 프로세스가 뒤따른다.
일부 실시예에서, 하나 이상의 상호연결 층은 실리콘 질화물 층과 실리콘 산화물 층 사이와 같은 두 유전체 층 사이의 본딩 계면을 더 포함한다. 본딩 계면은 또한 2개의 금속(예를 들어, Cu) 층 사이와 같은 2개의 도전체 층 사이에 있을 수 있다. 일부 실시예에서, 본딩 계면은 유전체 층들 사이의 계면 및 도전체 층들 사이의 계면 모두를 포함한다. 본딩 계면은 본딩 계면의 양면에 있는 유전체 층들 및/또는 도전체 층들 사이에서 화학적 본드에 의해 형성될 수 있다. 본딩 계면은 본딩 계면의 양면 상에서 유전체 층들 및/또는 도전체들 층 사이의 물리적 상호작용(예를 들어, 상호 확산)에 의해 형성될 수 있다. 일부 실시예에서, 본딩 계면은 본딩 프로세스 이전에 본딩 계면의 양면 상의 표면의 플라즈마 처리 또는 열 처리 후에 형성된다.
일부 실시예에서, 반도체 장치는 다수의 교번 도전체/유전체 스택을 더 포함한다. 일부 실시예에서, 스택 간 층(inter-stack layer)은 인접한 교번 도전체/유전체 스택 사이에 있다. 스택 간 층은 상부 교번 도전체/유전체 스택으로부터의 NAND 스트링을 하부 교번 도전체/유전체 스택으로부터의 다른 NAND 스트링에 전기적으로 연결할 수 있다. 일부 실시예에서, 상부 교번 도전체/유전체 스택으로부터의 NAND 스트링은 스택 간 층의 도전체를 통해 하부 교번 도전체/유전체 스택으로부터의 NAND 스트링에 전기적으로 연결되어, 더 긴 NAND 스트링을 생성한다.
일부 실시예에서, 반도체 장치는 교번 도전체/유전체 스택(들)을 통과하며 수직으로 연장되는 복수의 쓰루 어레이 컨택(TAC)을 더 포함한다. 복수의 TAC는 교번 도전체/유전체 스택 아래의 상호연결 층(예를 들어, 어레이 상호연결 층)과 접촉하고 교번 도전체/유전체 스택 위의 다른 상호연결 층(예를 들어, BEOL 상호연결 층)과도 접촉한다. TAC는 도전체(예를 들어, W, Cu 또는 실리사이드)로 채워진 컨택 홀 및/또는 컨택 트렌치(예를 들어, 습식 에칭 프로세스 또는 건식 에칭 프로세스에 의해 형성됨)일 수 있다.
일부 실시예에서, BEOL 상호연결 층은 어레이 장치 및 주변 장치를 포함하는 반도체 장치의 장치들 사이에서 전기 신호를 전달한다. 일부 실시예에서, 패드 층이 반도체 장치로부터 외부 전기 신호 경로로 전기 신호를 전달하도록 형성된다. BEOL 상호연결 층은 도전체 층 및 컨택 층을 포함할 수 있다. 도전체 층 및 컨택 층은 W, Cu, Al, 실리사이드와 같은 도전체 물질, 및/또는 임의의 다른 적절한 도전체 물질을 포함할 수 있다. 패드 층은 또한 W, Cu, Al, 실리사이드와 같은 도전체 물질, 또는 임의의 다른 적절한 도전체 물질을 포함할 수 있다.
반도체 장치를 제조하는 예시적인 방법은 주변 장치를 형성하는 단계와, 어레이 장치를 형성하는 단계와, 주변 장치를 본딩 계면에서 어레이 장치에 본딩하는 단계를 포함한다. 이 방법은 제1 실리콘 기판 상에 MOS 트랜지스터를 포함하는 주변 장치를 형성하는 단계와, 주변 장치 위에 주변 상호연결 층을 형성하는 단계를 더 포함한다.
일부 실시예에서, 예시적인 방법은 제2 실리콘 기판 내에 하나 이상의 도핑 영역 및 격리 영역을 형성하는 단계와, 제2 실리콘 기판 상에 하나 이상의 NAND 스트링을 형성하는 단계를 더 포함한다. NAND 스트링은 복수의 도전체/유전체 층 쌍과, 복수의 도전체/유전체 층 쌍을 통과하며 수직으로 연장되는 반도체 채널과, 반도체 채널과 도전체/유전체 층 쌍 사이의 터널링 층과, 터널링 층과 도전체/유전체 층 쌍 사이에 있는 복수의 저장 유닛을 포함하는 저장 층과, 저장 층과 도전체/유전체 층 쌍 사이의 차단 층과, 반도체 채널의 단부에 형성된 에피택셜 단결정 실리콘 층(에피택셜 플러그)을 포함한다. NAND 스트링은 제2 실리콘 기판과 접촉할 수 있다. 에피택셜 단결정 실리콘 층은 제2 실리콘 기판으로부터 에피택셜 성장될 수 있다. 각 NAND 스트링은 NAND 스트링의 끝에 선택 게이트를 포함할 수 있다.
일부 실시예에서, 예시적인 방법은 NAND 스트링들 위에 어레이 상호연결 층을 형성하는 단계를 더 포함한다. 어레이 상호연결 층은 NAND 스트링과 접촉하는 비트 라인 컨택을 포함할 수 있다. 어레이 상호연결 층은 또한 하나 이상의 도전체 층 및 컨택 층을 포함할 수 있고, 이들 각각은 W, Al, Cu와 같은 도전체 물질, 또는 임의의 다른 적절한 도전체 물질을 포함한다.
일부 실시예에 따라, 어레이 상호연결 층은 NAND 스트링을 위한 소스 컨택을 더 포함한다. 소스 컨택은 교번 도전체/유전체 스택을 통과하며 수직으로 연장될 수 있다. 소스 컨택은 일 단부에서 제2 실리콘 기판과 접촉하고 다른 단부에서는 어레이 상호연결 층과 접촉할 수 있다. 일부 실시예에서, 소스 컨택은 제2 실리콘 기판에 의해 NAND 스트링에 전기적으로 연결된다.
주변 장치는, 어레이 장치를 거꾸로 뒤집고, 주변 장치를 내려다보는 어레이 상호연결 층과 위를 바라보는 주변 상호연결 층을 (대면 방식으로) 정렬하고, 어레이 상호연결 층이 주변 상호연결 층 위에서 이 주변 상호연결 층과 접촉하도록 어레이 장치를 주변 장치 위에 배치하고, 본딩 처리를 수행하며, 어레이 상호연결 층과 주변 상호연결 층 사이에 본딩 계면을 형성함으로써, 어레이 장치에 본딩될 수 있다. 일부 실시예에서, 본딩 처리는 어레이 상호연결 층과 주변 상호연결 층 사이의 본딩 계면에서 물리적 및/또는 화학적 본딩을 생성하기 위한 플라즈마 프로세스, 습식 프로세스 및/또는 열 프로세스를 포함한다. 일부 실시예에서, 어레이 상호연결 층은 실리콘 질화물 층 또는 실리콘 산화물 층을 포함하고, 주변 상호연결 층은 실리콘 산화물 층 또는 실리콘 질화물 층을 포함한다. 일부 실시예에서, 어레이 상호연결 층 및 주변 상호연결 층의 도전체는 Cu를 포함한다.
일부 실시예에서, 어레이 상호연결 층과 주변 상호연결 층 사이의 본딩은 계면에서 유전체 층들(예를 들어, 실리콘 질화물 층 및 실리콘 산화물 층) 및/또는 도전체 층들 사이의 물리적 상호작용(예를 들어, 상호 확산)에 의해 형성된다. 어레이 상호연결 층과 주변 상호연결 층 사이의 계면은 본 명세서에서 "본딩 계면"으로 지칭된다. 일부 실시예에서, 본딩 프로세스 이전에, 어레이 상호연결 층 및 주변 상호연결 층의 표면에 대한 플라즈마 처리가 표면들 사이의 본딩 강도를 향상시키기 위해 수행된다. 본딩 프로세스 전에, 어레이 상호연결 층 및 주변 상호연결 층의 표면에 대한 습식 프로세스 처리가 또한 수행되어 본딩 강도를 향상시킬 수 있다. 일부 실시예에서, 주변 상호연결 층 위에 어레이 상호연결 층을 배치하는 것은 2개의 상호연결 층이 본딩될 때 전기적 접촉을 보장하기 위해 어레이 상호연결 층과 주변 상호연결 층의 접촉 영역들을 정렬하는 것을 포함한다. 일부 실시예에서, 상호연결 층들이 서로 접촉된 후에, 어레이 상호연결 층과 주변 상호연결 층의 도전체 물질(예를 들어, Cu) 사이의 상호 확산을 촉진하기 위한 열 처리가 수행된다.
일부 실시예에서, 하나 이상의 본딩 계면이 제조 프로세스에 의해 형성될 수 있다. 예를 들어, 다수의 어레이 장치가 주변 장치와 결합될 수 있다. 다른 예에서, 어레이 장치는 다수의 주변 장치와 본딩될 수 있다. 또 다른 예에서, 다수의 어레이 장치는 다수의 주변 장치와 본딩될 수 있다.
예시적인 방법은 둘 이상의 교번 도전체/유전체 스택을 형성하는 단계를 더 포함할 수 있다. 각 교번 도전체/유전체 스택은 복수의 도전체/유전체 층 쌍을 포함할 수 있다. 일부 실시예에서, 스택 간 층은 인접한 교번 도전체/유전체 스택들 사이에 형성된다. 스택 간 층은 상부 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 NAND 스트링을 하부 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 다른 NAND 스트링에 전기적으로 연결할 수 있다 .
예시적인 방법은 어레이 장치 및 주변 장치를 본딩한 후, 어레이 장치의 제2 실리콘 기판을 얇게 하는(thinning) 단계를 더 포함할 수 있다. 제2 실리콘 기판을 얇게 하는 것은 CMP 프로세스, 습식 에칭 프로세스, 건식 에칭 프로세스 또는 이들의 임의의 조합에 의해 수행될 수 있다.
일부 실시예에서, 어레이 장치/어레이 상호연결 층 및 주변 장치/주변 상호연결 층을 형성하는 순서는 변경될 수 있고, 또는 어레이 장치/어레이 상호연결 층의 제조 및 주변 장치/주변 상호연결 층의 제조는 병렬로 수행될 수 있다.
본 명세서에 포함되며 본 명세서의 일부를 구성하는 첨부 도면은 본 개시의 실시예를 예시하고, 더 나아가 상세한 설명과 함께, 본 개시의 원리를 설명하고 당업자가 본 개시를 구성하고 사용할 수 있게 해주는 역할을 한다.
도 1은 예시적인 3D 메모리 장치의 단면도를 도시한다.
도 2는 일부 실시예에 따른 3D 메모리 장치의 단면도를 도시한다.
도 3a 내지 도 3d는 일부 실시예에 따른 주변 장치 및 주변 상호연결 층을 형성하기 위한 예시적인 제조 프로세스를 도시한다.
도 4a 내지 도 4d는 일부 실시예에 따른 어레이 장치 및 어레이 상호연결 층을 형성하기 위한 예시적인 제조 프로세스를 도시한다.
도 5a 내지 도 5c는 일부 실시예에 따른 주변 장치에 본딩된 어레이 장치를 갖는 3D 메모리 장치를 형성하기 위한 예시적인 제조 프로세스를 도시한다.
도 6은 일부 실시예에 따른 주변 장치 및 주변 상호연결 층을 형성하기 위한 예시적인 방법의 흐름도이다.
도 7은 일부 실시예에 따른 어레이 장치 및 어레이 상호연결 층을 형성하기 위한 예시적인 방법의 흐름도이다.
도 8은 일부 실시예에 따른 어레이 장치 및 주변 장치를 결합하기 위한 예시적인 방법의 흐름도이다.
본 개시의 실시예는 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 설명되어 있지만, 이것은 단지 설명을 위함임을 알아야 한다. 당업자라면, 본 개시의 사상 및 범주를 벗어나지 않고서 다른 구성 및 배열이 사용될 수 있음을 알 것이다. 본 개시는 다양한 다른 애플리케이션에도 적용될 수 있음은 당업자에게 자명할 것이다.
본 명세서에서 언급된 "일 실시예", "실시예", "예시적인 실시예" 등은 언급된 실시예가 특정의 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정의 특징, 구조 또는 특성을 포함하는 것은 아님을 알아야 한다. 또한, 이러한 문구들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정의 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 기술되든 아니든 간에 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 수행하는 것은 본 기술 분야의 기술자의 지식 범위 내에 속하는 것일 것이다.
일반적으로, 용어는 문맥상의 사용에 따라 적어도 부분적으로 이해될 수 있다. 예를 들어, 본원에 사용된 용어 "하나 이상"은 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조 또는 특성을 단일 의미로 설명하기 위해 사용될 수도 있고 또는 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수도 있다. 유사하게, 단수 형태의 용어는 또한 적어도 문맥에 따라 단수를 표현하거나 또는 복수를 표현하는데 사용될 수 있는 것으로 이해될 수 있다.
본 개시 내용에서 "상에", "위의" 및 "위에"의 의미는 가장 넓은 방식으로 해석되어야 하며, 그에 따라 "상에"는 무엇인가의 "바로 위에"를 의미할 뿐만 아니라 중간에 특징 또는 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위의" 또는 "위에"는 무엇인가의 "위의" 또는 "위에"를 의미할 뿐만 아니라 중간에 특징 또는 층을 갖지 않는 무엇인가의 "위의" 또는 "위에" 있다는 것(즉, 무엇인가의 바로 위에 있다는 것)을 포함할 수도 있다는 것을 이해할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들) 간의 관계를 도면에 도시한 바와 같이 설명할 때 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 이와는 다르게 배향(90도 회전되거나 다른 배향)될 수 있고, 그에 따라 본원에서 사용되는 공간 관련 서술자가 그와 같이 해석될 수 있다.
본원에 사용된 용어 "기판"은 후속 물질 층이 추가되는 자재를 지칭한다. 기판 그 자체는 패터닝될 수 있다. 기판의 상단에 추가된 물질은 패터닝되거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 물질을 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비도전성 물질로 제조될 수 있다.
본원에 사용된 용어 "층"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에서의 임의의 수평 평면 쌍(any pair of horizontal planes) 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼형 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 기판 상에, 그 기판 위에, 및/또는 그 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은(내부에 컨택, 상호연결 라인, 및/또는 비아가 형성되는) 하나 이상의 도전체 및 컨택 층과, 하나 이상의 유전체 층을 포함할 수 있다.
본원에 사용되는 용어 "공칭/명목상"은 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값과 더불어, 원하는 값의 위 및/또는 아래의 값 범위를 지칭한다. 값의 범위는 제조 프로세스에서의 약간의 변동 또는 공차로 인한 것일 수 있다. 본원에 사용된 용어 "약"은 본 반도체 장치와 관련된 특정 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 값의 10 % 내지 30 % 내에서 변동하는 주어진 수량의 값을 나타낸다(예를 들어, 값의 ± 10 %, ± 20 %, 또는 ± 30 %).
본원에 사용되는 용어 "3D 메모리 장치"는 측 방향으로 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터의 스트링(본원에서 NAND 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 장치를 지칭하되, 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본원에 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측방향 표면에 대해 공칭상 수직인 것을 의미한다.
본 개시에 따른 다양한 실시예는 다른 3D 메모리 장치에 비해 더 작은 다이 크기, 더 높은 장치 밀도 및 개선된 성능을 갖는 3D 메모리 장치를 제공한다. 주변 장치 위에 어레이 장치와 BEOL 상호연결을 수직으로 쌓으면, 3D 메모리 장치의 밀도는 높아질 수 있다. 또한, 주변 장치 프로세싱과 어레이 장치 프로세싱을 분리함으로써, 어레이 장치 프로세싱과 관련된 열 예산은 주변 장치 성능 요구사항에 의해 제한되지 않으며, 마찬가지로, 주변 장치 성능은 어레이 장치 프로세싱에 의해 영향을 받지 않는다. 예를 들어, 주변 장치 및 어레이 장치는 상이한 기판 상에 개별적으로 제조될 수 있어서, 어레이 장치를 제조하기 위한 특정 고온 프로세스는 주변 장치의 제조에 악영향을 미치지 않을 것이다(예를 들어, 도펀트의 과도한 확산을 피하거나, 이온 주입의 도핑 농도 및/또는 두께를 제어할 것이다).
도 1은 예시적인 3D 메모리 장치(100)의 단면도를 도시한다. 3D 메모리 장치(100)는 기판(102) 및 이 기판(102) 상의 주변 장치를 포함한다. 주변 장치를 위한 상호연결 층(104)은 기판(102) 위에 형성된다. 메모리 어레이 구조(106)는 상호연결 층(104) 위에 형성된다.
3D 메모리 장치(100)는 모놀리식(monolithic) 3D 메모리 장치의 예를 나타낸다. "모놀리식"라는 용어는 3D 메모리 장치의 구성요소가 단일 기판 상에 형성됨을 의미한다. 모놀리식 3D 메모리 장치의 경우, 제조는 주변 장치 프로세싱과 메모리 어레이 프로세싱의 컨볼루션(convolution)으로 인해 추가적인 제약을 받는다. 예를 들어, 메모리 어레이 구조(예를 들어, NAND 스트링)의 제조는 동일한 기판 상에 형성되거나 형성될 주변 장치와 관련된 열 예산에 의해 제약을 받는다. 대조적으로, 본 개시에서 상세하게 설명된 바와 같이, 3D 메모리 장치의 구성요소(예를 들어, 주변 장치 및 메모리 어레이 구조)는 상이한 기판 상에 개별적으로 형성된 후 결합되어 비모놀리식 3D 메모리 장치를 형성할 수 있다. 주변 장치 프로세싱과 메모리 어레이 프로세싱의 서로의 디컨볼루션은 결과적인 3D 메모리 장치의 성능을 향상시킬 수 있다.
또한, 3D 메모리 장치(100)의 메모리 어레이 구조(106)는 NAND 스트링에 대한 어레이 공통 소스를 포함한다. 예를 들어, 다결정 실리콘(폴리실리콘) 층은 예를 들어 물리 기상 증착(PVD) 또는 화학적 기상 증착(CVD)에 의해 상호연결 층(104) 상에 형성된다. 폴리실리콘 층 내의 도핑 영역은 예를 들어 이온 주입 또는 확산에 의해 어레이 공통 소스로서 형성된다. 폴리실리콘에서 전하 캐리어의 이동성이 단결정 실리콘에서의 이동성보다 낮기 때문에, 3D 메모리 장치(100)의 메모리 어레이 구조(106)의 성능은 감소될 수 있다. 이와는 대조적으로, 본 개시에서 상세하게 설명된 바와 같이, 단결정 실리콘 층은 실리콘 기판을 얇게 함으로써 형성될 수 있고 3D 메모리 장치의 NAND 스트링을 위한 어레이 공통 소스를 형성하는데 사용될 수 있으며, 그에 따라 본 개시의 일부 실시예에 따른 3D 메모리 장치의 성능을 개선한다.
도 2는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치(200)의 단면도를 도시한다. 3D 메모리 장치(200)는 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI) 또는 임의의 다른 적절한 물질을 포함할 수 있는 기판(202)을 포함할 수 있다.
3D 메모리 장치(200)는 기판(202) 상에 주변 장치를 포함할 수 있다. 주변 장치는 기판(202) "상에" 형성될 수 있으며, 주변 장치의 전체 또는 일부가 기판(202) 내에 (예를 들어, 기판(202)의 상부 표면 아래에) 및/또는 기판(202) 바로 위에 형성된다. 주변 장치는 기판(202) 상에 형성된 복수의 트랜지스터(206)를 포함할 수 있다. 격리 영역(204) 및 도핑 영역(208)(예를 들어, 트랜지스터(206)의 소스 영역 또는 드레인 영역)도 기판(202) 내에 형성될 수 있다.
일부 실시예에서, 주변 장치는 3D 메모리 장치(200)의 동작을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 장치는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 구성요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 주변 장치는 CMOS(complementary metal-oxide-semiconductor) 기술("CMOS 칩"으로도 알려져 있음)을 사용하여 기판(202) 상에 형성된다.
3D 메모리 장치(200)는 트랜지스터(206)로 또한 그로부터 전기 신호를 전달하기 위해 트랜지스터(206) 위에 주변 상호연결 층(222)을 포함할 수 있다. 주변 상호연결 층(222)은 컨택(207) 및 컨택(214)과 같은 하나 이상의 컨택, 및 각각이 하나 이상의 상호연결 라인 및/또는 비아를 포함하는 도전체 층(216) 및 도전체 층(220)과 같은 하나 이상의 상호연결 도전체 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 용어 "컨택"은 수직 상호연결 액세스(예를 들어, 비아) 및 측면 라인(예를 들어, 상호연결 라인)을 비롯하여, MEOL(middle-end-of-line) 상호연결 및 BEOL(back-end-of-line) 상호연결과 같은 임의의 적절한 유형의 상호연결을 광범위하게 포함할 수 있다. 주변 상호연결 층(222)은 유전체 층(210,212,218)과 같은 하나 이상의 층간 유전체(ILD) 층을 더 포함할 수 있다. 즉, 주변 상호연결 층(222)은 도전체 층(216,220) 및 유전체 층(210,212,218)을 포함할 수 있다. 주변 상호연결 층(222) 내의 컨택 및 도전체 층은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 주변 상호연결 층(222)의 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다.
3D 메모리 장치(200)는 주변 장치 위에 메모리 어레이 장치를 포함할 수 있다. x 축 및 y 축이 도 2에 추가되어 3D 메모리 장치(200)의 구성요소들 간의 공간 관계를 더 예시한다. 기판(202)은 x-방향(측 방향 또는 폭 방향)으로 측 방향으로 연장되는 2개의 측면(예를 들어, 상부면 및 하부면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 하나의 구성요소(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 3D 메모리 장치(200))의 다른 구성요소(예를 들어, 층 또는 장치) "상에", "위에" 또는 "아래"인지 여부는 기판이 y 방향에서 반도체 장치의 가장 낮은 평면에 위치하고 있을 때 y 방향(수직 방향 또는 두께 방향)에서 반도체 장치의 기판(예를 들어, 기판(202))과 관련하여 결정된다. 공간 관계를 설명하기 위한 동일한 개념이 본 개시 전반에 걸쳐 적용된다.
일부 실시예에서, 3D 메모리 장치(200)는 메모리 셀이 기판(202) 위로 수직으로 연장되는 NAND 스트링 어레이(230)의 형태로 제공되는 NAND 플래시 메모리 장치이다. 어레이 장치는 복수의 도전체 층(234)과 유전체 층(236) 쌍을 통과하며 연장되는 복수의 NAND 스트링(230)을 포함할 수 있다. 복수의 도전체/유전체 층 쌍은 본 명세서에서 "교번 도전체/유전체 스택"(242)으로도 지칭된다. 교번 도전체/유전체 스택(242)의 도전체 층(234) 및 유전체 층(236)은 수직 방향으로 교번된다. 바꾸어 말하면, 교번 도전체/유전체 스택(242)의 상단 또는 하단에 있는 것을 제외하면, 각각의 도전체 층(234)은 양쪽에서 2개의 유전체 층(236)에 인접할 수 있고, 각각의 유전체 층(236)은 양쪽에서 2개의 도전체 층(234)에 인접할 수 있다. 도전체 층(234)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(236)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 일부 실시예에서, 교번 도전체/유전체 스택(242)은 도전체/유전체 층 쌍과는 다른 물질 및/또는 두께를 갖는 더 많은 도전체 층 또는 더 많은 유전체 층을 포함한다. 도전체 층(234)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 유전체 층(236)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다.
도 2에 도시된 바와 같이, 각각의 NAND 스트링(230)은 반도체 채널(228) 및 유전체 층(229)("메모리 필름"으로도 알려져 있음)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(228)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 유전체 층(229)은 터널링 층, 저장 층("충전 트랩/저장 층"으로도 알려짐) 및 차단 층을 포함하는 복합 층이다. 각각의 NAND 스트링(230)은 원통 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따라, 반도체 채널(228), 터널링 층, 저장 층 및 차단 층은 기둥의 중심으로부터 외부 표면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 질화물 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 유전체 층(229)은 ONO 유전체(예를 들어, 실리콘 산화물을 포함하는 터널링 층, 실리콘 질화물을 포함하는 저장 층 및 실리콘 산화물을 포함하는 차단 층)를 포함한다.
일부 실시예에서, NAND 스트링(230)은 NAND 스트링(230)에 대한 복수의 제어 게이트(각각은 워드 라인의 일부임)를 더 포함한다. 교번 도전체/유전체 스택(242) 내의 각각의 도전체 층(234)은 NAND 스트링(230)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 도 2에 도시된 바와 같이, NAND 스트링(230)은 NAND 스트링(230)의 상단에 선택 게이트(238)(예를 들어, 소스 선택 게이트)를 포함할 수 있다. NAND 스트링(230)은 또한 NAND 스트링(230)의 하단에 다른 선택 게이트(240)(예를 들어, 드레인 선택 게이트)를 포함할 수 있다. 본원에 사용된 바와 같이, 컴포넌트(예를 들어, NAND 스트링(230))의 "상단"은 y-방향으로 기판(202)으로부터 더 멀리 떨어진 단부이고, 및 컴포넌트(예를 들어, NAND 스트링(230)의 "하단"은 y-방향에서 기판(202)에 더 가까운 단부이다. 도 2에 도시된 바와 같이, 각각의 NAND 스트링(230)에 대해, 소스 선택 게이트(238)는 드레인 선택 게이트(240) 위에 있을 수 있다. 일부 실시예에서, 선택 게이트(238) 및 선택 게이트(240)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하나 이에 국한되지 않는 도전체 물질을 포함한다.
일부 실시예에서, 3D 메모리 장치(200)는 NAND 스트링(230)의 반도체 채널(228)의 상단에 에피택셜 층(251)을 포함한다. 에피택셜 층(251)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 에피택셜 층(251)은 반도체 층(244)으로부터 에피택셜 성장될 수 있다. 예를 들어, 반도체 층(244)은 단결정 실리콘 층일 수 있고, 에피택셜 층(251)은 단결정 실리콘 층으로부터 에피택셜 성장된 단결정 실리콘 층일 수 있다. 반도체 층(244)은 도핑되지 않거나, 부분적으로 도핑되거나(두께 방향 및/또는 폭 방향으로), 또는 p형 또는 n형 도펀트에 의해 완전히 도핑될 수 있다. 각각의 NAND 스트링(230)에 대해, 에피택셜 층(251)은 본 명세서에서 "에피택셜 플러그"로 지칭된다. 각각의 NAND 스트링(230)의 상단에 있는 에피택셜 플러그(251)는 반도체 채널(228) 및 반도체 층(244)의 도핑 영역(250) 모두와 접촉할 수 있다. 에피택셜 플러그(251)는 NAND 스트링(230)의 상단에서 대응하는 선택 게이트(238)의 채널로서 기능할 수 있다. 도 2에 도시된 바와 같이, 반도체 층(244)은 2개의 측면(예를 들어, 상부 표면 및 하부 표면)을 포함할 수 있다. 일부 실시예에 따라, 각각의 NAND 스트링(230)은 반도체 층(244)의 하부 표면과 접촉하고, BEOL 상호연결 층(253)은 반도체 층(244)의 상부 표면과 접촉한다.
일부 실시예에서, 어레이 장치는 교번 도전체/유전체 스택(242)을 통과하며 수직으로 연장되는 소스 컨택(232)을 더 포함한다. 도 2에 도시된 바와 같이, 소스 컨택(232)의 상단은 반도체 층(244)의 도핑 영역(250)(예를 들어, NAND 스트링(230)을 위한 어레이 공통 소스)과 접촉할 수 있다. 일부 실시예에서, 소스 컨택(232)은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함한다.
일부 실시예에서, 어레이 장치는 계단 구조 영역에 하나 이상의 워드 라인 컨택(258)을 더 포함한다. 워드 라인 컨택(258)은 유전체 층(259) 내에서 수직으로 연장될 수 있다. 각각의 워드 라인 컨택(258)은 어레이 장치의 대응하는 워드 라인을 개별적으로 어드레싱하기 위해 교번 도전체/유전체 스택(242) 내의 대응하는 도전체 층(234)과 접촉하는 단부(예를 들어, 상단)를 가질 수 있다. 일부 실시예에서, 각각의 워드 라인 컨택(258)은 대응하는 워드 라인(234) 아래에 있다. 워드 라인 컨택(258)은 도전체(예를 들어, W)로 채워진 (예를 들어, 습식 에칭 프로세스 또는 건식 에칭 프로세스에 의해 형성된) 컨택 홀 및/또는 컨택 트렌치일 수 있다. 일부 실시예에서, 컨택 홀 및/또는 컨택 트렌치를 채우는 단계는 도전체를 증착하기 전에 장벽 층, 접착 층 및/또는 시드 층을 증착하는 단계를 포함한다.
일부 실시예에서, 어레이 장치는 각각의 NAND 스트링(230)의 상단에 반도체 층(244)을 더 포함한다. 반도체 층(244)은 어레이 장치가 형성된 얇은 기판일 수 있다. 일부 실시예에서, 반도체 층(244)은 단결정 실리콘을 포함하여, 이 반도체 층(244)은 "단결정 실리콘 층"으로 지칭될 수 있다. 일부 실시예에서, 반도체 층(244)은 SiGe, GaAs, Ge 또는 임의의 다른 적절한 물질을 포함할 수 있다. 반도체 층(244)은 또한 도핑 영역(250)(예를 들어, NAND 스트링(230)을 위한 어레이 공통 소스로서 기능함) 및 격리 영역(246)을 포함할 수 있다. 격리 영역(246)은 반도체 층(244)의 전체 두께 또는 일부 두께를 가로 질러 연장될 수 있다.
일부 실시예에서, 소스 컨택(232) 및 NAND 스트링(230)은 모두 반도체 층(244)과 접촉하여, 반도체 층(244)이 전기 신호를 전달할 때(예를 들어, 단결정 실리콘 층이 도통을 위한 역전 층을 형성할 때), 소스 컨택(232)은 NAND 스트링(230)에 전기적으로 연결될 수 있다.
일부 실시예에서, 어레이 장치는 교번 도전체/유전체 스택(242)을 통과하며 수직으로 연장되는 하나 이상의 쓰루 어레이 컨택(TAC)(241)을 더 포함한다. TAC(241)는 교번 도전체/유전체 스택(242) 전체(예를 들어, 모든 도전체/유전체 쌍) 및 반도체 층(244) 내의 격리 영역(246)의 적어도 일부를 통과하며 연장될 수 있다. TAC(241)의 상단부는 반도체 층(244) 위의 컨택 층(248) 내의 컨택과 접촉할 수 있다. TAC(241)는 컨택 층(248) 내의 컨택에 의해 주변 장치로부터의 전기 신호를 BEOL 도전체 층(254) 및/또는 패드 층(256)으로 전달할 수 있다.
도 2에 도시된 바와 같이. 3D 메모리 장치(200)는 주변 상호연결 층(222) 위에서 이와 접촉하는 어레이 상호연결 층(223)을 포함할 수 있다. 어레이 상호연결 층(223)은 비트 라인 컨택(226), 워드 라인 비아(257), 하나 이상의 도전체 층(예를 들어, 도전체 층(224)), 및 하나 이상의 유전체 층(예를 들어, 유전체 층(221 및 225))을 포함할 수 있다. 도전체 층은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하나 이에 국한되지 않는 도전체 물질을 포함할 수 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 저 유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다.
도 2에 도시된 바와 같이, 각각의 비트 라인 컨택(226)은 대응하는 NAND 스트링(230)의 하단에 접촉하여 대응하는 NAND 스트링(230)을 개별적으로 어드레싱할 수 있다. 각각의 워드 라인 비아(257)는 대응하는 워드 라인 컨택(258)의 하단에 접촉하여 NAND 스트링(230)의 대응하는 워드 라인(234)을 개별적으로 어드레싱할 수 있다.
주변 상호연결 층(222)의 유전체 층(218)과 어레이 상호연결 층(223)의 유전체 층(221) 사이에 본딩 계면(219)이 형성될 수 있다. 본딩 계면(219)은 어레이 상호연결 층(223)의 도전체 층(224)과 주변 상호연결 층(222)의 도전체 층(220) 사이에도 형성될 수 있다. 유전체 층(218) 및 유전체 층(221) 각각은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
일부 실시예에서, 제1 반도체 구조(260)가 본딩 계면(219)에서 제2 반도체 구조(262)에 본딩된다. 제1 반도체 구조(260)는 기판(202), 기판(202)상의 하나 이상의 주변 장치, 및 주변 상호연결 층(222)을 포함할 수 있다. 제2 반도체 구조(262)는 반도체 층(244)(예를 들어, 얇은 기판), 어레이 상호연결 층(223), 복수의 도전체/유전체 층 쌍을 갖는 교번 도전체/유전체 스택(242), 및 NAND 스트링(230)을 포함할 수 있다. 제1 반도체 구조(260)는 도 2에서 본딩 계면(219) 아래에 도시된 요소를 포함할 수 있는 한편, 제2 반도체 구조(262)는 도 2에서 본딩 계면(219) 위에 도시된 요소를 포함할 수 있다. 주변 상호연결 층(222)은 본딩 계면(219)에서 어레이 상호연결 층(223)의 도전체 층(224)과 접촉하는 도전체 층(220)을 포함할 수 있다. 주변 상호연결 층(222)은 또한 본딩 계면(219)에서 어레이 상호연결 층(223)의 유전체 층(221)과 접촉하는 유전체 층(218)을 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 장치(200)는 반도체 층(244) 위에 BEOL 상호연결 층(253)을 더 포함할 수 있다. 일부 실시예에서, BEOL 상호연결 층(253)은 도전체 층(254), 컨택 층(248), 하나 이상의 유전체 층(예를 들어, 유전체 층(252)), 및 하나 이상의 패드 층(예를 들어, 패드 층(256))을 포함한다. BEOL 상호연결 층(253)은 3D 메모리 장치(200)와 외부 회로 사이에서 전기 신호를 전달할 수 있다. BEOL 상호연결 층(253) 내의 도전체 층, 컨택 층 및 패드 층은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. BEOL 상호연결 층(253) 내의 유전체 층은 실리콘 산화물, 실리콘 질화물, 저 유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다.
BEOL 상호연결 층(253)은 주변 장치에 전기적으로 연결될 수 있다. 구체적으로, BEOL 상호연결 층(253)의 컨택 층(248) 내의 컨택은 유전체 층(252)의 적어도 일부 및 반도체 층(244)의 격리 영역(246)의 적어도 일부를 통과하며 수직으로 연장될 수 있고 TAC(241)의 상단과 접촉할 수 있다. TAC(241)는 교번 도전체/유전체 스택(242)를 통과하며 수직으로 연장될 수 있다. TAC(241)의 하단은 어레이 상호연결 층(223) 내의 컨택과 접촉할 수 있다.
도 3a 내지 도 3d는 주변 장치 및 주변 상호연결 층을 형성하는 예시적인 제조 프로세스를 나타낸다. 도 6은 주변 장치 및 주변 상호연결 층을 형성하는 예시적인 방법(600)의 흐름도이다. 도 3a 내지 도 3d 및 도 6에 도시된 주변 장치 및 주변 상호연결 층의 예는 도 2에 도시된 주변 장치(예를 들어, 트랜지스터(206)) 및 주변 상호연결 층(222)이다. 방법(600)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 어느 것 전, 후에 또는 사이에 다른 동작이 수행될 수 있음을 이해해야 한다.
도 6을 참조하면, 방법(600)은 주변 장치가 제1 기판 상에 형성되는 동작(602)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 도 3a에 도시된 바와 같이, 주변 장치는 제1 실리콘 기판(302) 상에 형성된다. 주변 장치는 제1 실리콘 기판(302) 상에 형성된 복수의 트랜지스터(304)를 포함할 수 있다. 트랜지스터(304)는, 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 복수의 프로세싱 단계에 의해 형성될 수 있다. 일부 실시예에서, 예를 들어 트랜지스터(304)의 소스 영역 및/또는 드레인 영역으로서 기능하는 도핑 영역(305)이 제1 실리콘 기판(302)에 형성된다. 일부 실시예에서, 격리 영역(306)도 제1 실리콘 기판(302)에 형성된다.
방법(600)은 도 6에 도시된 바와 같이 동작(604)으로 진행하며, 이 동작(604)에서, 하나 이상의 유전체 층 및 도전체 층이 주변 장치 위에 형성된다. 도 3b에 도시된 바와 같이, 제1 유전체 층(310)이 제1 실리콘 기판(302) 상에 형성될 수 있다. 제1 유전체 층(310)은 주변 장치(예를 들어, 트랜지스터(304))와의 전기적 연결을 구성하기 위해 MEOL 컨택을 포함하는 컨택 층(308)을 포함할 수 있다.
도 3c에 도시된 바와 같이, 제2 유전체 층(316)이 제1 유전체 층(310) 상에 형성된다. 일부 실시예에서, 제2 유전체 층(316)은 개별적인 단계로 형성된 여러 층의 조합이다. 예를 들어, 제2 유전체 층(316)은 도전체 층(312) 및 컨택 층(314)을 포함할 수 있다. 도전체 층(예를 들어, 도전체 층(312)) 및 컨택 층(예를 들어, 컨택 층(308,314))은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 도전체 물질을 포함할 수 있다. 도전체 층 및 컨택 층을 형성하기 위한 제조 프로세스는 또한 포토리소그래피, CMP, 습식/건식 에칭 또는 이들의 임의의 조합을 포함할 수 있다. 유전체 층(예를 들어, 유전체 층(310,316))은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 유전체 물질을 포함할 수 있다.
방법(600)은 도 6에 도시된 바와 같이 동작(606)으로 진행하는데, 이 동작(606)에서, 주변 상호연결 층의 상단 유전체 층 및 상단 도전체 층이 형성된다. 동작(604,606)에서 형성된 유전체 층 및 도전체 층은 집합적으로 "상호연결 층"(예를 들어, 주변 상호연결 층)으로 지칭될 수 있다. 유전체 층들 및 도전체 층들 각각은 주변 장치들로 그리고 그 주변 장들로부터 전기 신호들을 전달하는 주변 장치 상호연결 층의 일부일 수 있다. 도 3d에 도시된 바와 같이, 제2 유전체 층(316) 상에 제3 유전체 층(상단 유전체 층)(318)이 형성되고, 제3 유전체 층(318)에 상단 도전체 층(320)이 형성된다. 그 결과, 주변 상호연결 층(322)이 형성된다. 도전체 층(예를 들어, 도전체 층(320))은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 도전체 물질을 포함할 수 있다. 도전체 층 및 컨택 층을 형성하기 위한 제조 프로세스는 또한 포토리소그래피, CMP, 습식/건식 에칭 또는 이들의 임의의 조합을 포함할 수 있다. 유전체 층(예를 들어, 유전체 층(318))은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 유전체 물질을 포함할 수 있다.
도 4a 내지 도 4d는 어레이 장치 및 어레이 상호연결 층을 형성하기 위한 예시적인 제조 프로세스를 도시한다. 도 7은 어레이 장치 및 어레이 상호연결 층을 형성하기 위한 예시적인 방법(700)의 흐름도이다. 도 4a 내지 도 4d 및 도 7에 도시된 어레이 장치 및 어레이 상호연결 층의 예는 도 2에 도시된 어레이 장치(예를 들어, NAND 스트링(230)) 및 어레이 상호연결 층(223)이다. 방법(700)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 어느 것 전, 후에 또는 사이에 다른 동작이 수행될 수 있다는 것을 이해해야 한다.
도 7을 참조하면, 방법(700)은 도핑 영역 및 격리 영역이 제2 기판 상에 형성되는 동작(702)에서 시작한다. 제2 기판은 도 4a의 제2 실리콘 기판(402)과 같은 실리콘 기판일 수 있다. 어레이 장치는 제2 실리콘 기판(402) 상에 형성될 수 있다. 일부 실시예에서, 도핑 영역(404) 및 격리 영역(406)은 제2 실리콘 기판(402)에 형성된다. 도핑 영역(404)은 이온 주입 및/또는 확산에 의해 형성될 수 있다. 격리 영역(406)은 열 성장 및/또는 박막 증착에 의해 형성될 수 있다. 패터닝 프로세스(예를 들어, 포토리소그래피 및 건식/습식 에칭)는 제2 실리콘 기판(402)에서 도핑 영역(404) 및 격리 영역(406)을 패터닝하기 위해 사용될 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작(704)으로 진행하는데, 이 동작(704)에서, 복수의 유전체 층 쌍(본 명세서에서 "교번 유전체 스택"으로도 지칭 됨)이 제2 기판 상에 형성된다. 도 4b에 도시된 바와 같이, 복수의 유전체 층(410) 및 유전체 층(412) 쌍이 제2 실리콘 기판(402) 상에 형성된다. 복수의 유전체 쌍은 교번 유전체 스택(408)을 형성할 수 있다. 교번 유전체 스택(408)은 제1 유전체 층(410) 및 이 제1 유전체 층(410)과 다른 제2 유전체 층(412)으로 이루어진 교번 스택을 포함할 수 있다. 일부 실시예에서, 각각의 유전체 층 쌍은 실리콘 질화물 층 및 실리콘 산화물 층을 포함한다. 일부 실시예에서, 교번 유전체 스택(408)에는 상이한 물질로 만들어지고 상이한 두께를 갖는, 유전체 층 쌍보다 더 많은 층이 존재한다. 교번 유전체 스택(408)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 교번 유전체 스택(408)은 복수의 도전체/유전체 층 쌍, 즉 도전체 층(예를 들어, 폴리실리콘) 및 유전체 층(예를 들어, 실리콘 산화물)으로 이루어진 교번 스택으로 대체될 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작(706)으로 진행하는데, 이 동작(706)에서, 어레이 장치의 복수의 NAND 스트링이 제2 기판 상에 형성된다. 도 4c에 도시된 바와 같이, 복수의 NAND 스트링(418)이 제2 실리콘 기판(402) 상에 형성된다. 교번 유전체 스택(408)의 각각의 유전체 층(410)은 도전체 층(416)으로 대체될 수 있고, 이에 의해 교번 도전체/유전체 스택(414) 내에 복수의 도전체/유전체 층 쌍을 형성할 수 있다. 유전체 층(410)을 도전체 층(416)으로 대체하는 것은 유전체 층(412)에 선택적인 유전체 층(410)을 습식 에칭하고 그 구조를 도전체 층(416)으로 채우는 것에 의해 수행될 수 있다. 도전체 층(416)은 CVD, ALD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합으로 채워질 수 있다. 도전체 층(416)은 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다.
일부 실시예에서, NAND 스트링(418)을 형성하기 위한 제조 프로세스는 교번 도전체/유전체 스택(414)을 통과하며 수직으로 연장되는 반도체 채널(420)을 형성하는 단계를 더 포함한다. 일부 실시예에서, NAND 스트링(418)을 형성하는 제조 프로세스는 교번 도전체/유전체 스택(414) 내의 복수의 도전체/유전체 층 쌍과 반도체 채널(420) 사이에 유전체 층(422)을 형성하는 단계를 더 포함한다. 유전체 층(422)은 터널링 층, 저장 층, 및 차단 층을 포함하지만 이에 제한되지 않는 다수의 유전체 층의 조합과 같은 복합 유전체 층일 수 있다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다. 저장 층은 메모리 동작을 위한 전하를 저장하기 위한 물질을 포함할 수 있다. 저장 층 물질은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지는 않는다. 차단 층은 실리콘 산화물 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물의 조합(ONO)을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다. 차단 층은 고 유전율 유전체 층(예를 들어, 산화 알루미늄)을 더 포함할 수 있다. 유전체 층(422)은 ALD, CVD, PVD와 같은 프로세스, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
일부 실시예에서, NAND 스트링(418)을 형성하기 위한 제조 프로세스는 NAND 스트링(418)의 끝에 에피택셜 층(426)을 형성하는 단계를 더 포함한다. 도 4c에 도시된 바와 같이, 에피택셜 층(426)은 에피택셜 플러그(426)로서 각각의 NAND 스트링(418)의 하단에 형성될 수 있다. 에피택셜 층(426)은 제2 실리콘 기판(402)과 접촉하여 이 제2 실리콘 기판(402)으로부터 에피택셜 성장되는 실리콘 층일 수 있고 원하는 도핑 레벨로 주입될 수 있다.
일부 실시예에서, 동작(706)은 하나 이상의 소스 컨택을 형성하는 단계를 더 포함한다. 도 4c에 도시된 바와 같이, 교번 도전체/유전체 스택(414)을 통과하며 수직으로 연장되는 소스 컨택(424)이 제2 실리콘 기판(402) 상에 형성될 수 있다. 소스 컨택(424)은 제2 실리콘 기판(402)의 도핑 영역(404)과 접촉하는 단부를 가질 수 있다. 일부 실시예에서, 소스 컨택(424)은 제2 실리콘 기판(402)의 도핑 영역(404)에 의해 NAND 스트링(418)에 전기적으로 연결된다. 선택 게이트(428)(예를 들어, 소스 선택 게이트)가 NAND 스트링(418)의 끝에 형성되어 제2 실리콘 기판(402)의 도핑 영역(404)을 턴온 또는 턴오프하고 소스 컨택(424)과 NAND 스트링(418) 간의 도통을 제어한다. 소스 컨택(424)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 소스 컨택(424)은 교번 도전체/유전체 스택(414)을 통과하는 수직 개구를 형성하는 건식/습식 에칭 프로세스에 의해, 그리고 이후 도전체 물질 및 다른 물질(예를 들어, 유전체 물질)로 개구를 채우는 충진 프로세스에 의해 형성될 수 있다. 이 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적합한 프로세스 또는 이들의 임의의 조합에 의해 충진될 수 있다.
일부 실시예에서, 동작(706)은 하나 이상의 TAC를 형성하는 단계를 더 포함한다. 도 4c에 도시된 바와 같이, TAC(431)는 제2 실리콘 기판(402) 상에 형성된다. TAC(431)는 교번 도전체/유전체 스택(414)을 통과하며 수직으로 연장될 수 있다. 일부 실시예에서, TAC(431)의 단부는 제2 실리콘 기판(402)의 격리 영역(406)에 형성된다. 일부 실시예에서, TAC(431)를 형성하기 위한 제조 프로세스는 건식/습식 에칭 프로세스에 의해 교번 도전체/유전체 스택(414)을 통과하는 수직 개구를 형성한 후, 분리 목적을 위해 도전체 물질 및 다른 물질(예를 들어, 유전체 물질(433))로 개구를 채우는 단계를 포함한다. TAC(431)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. TAC(431)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적합한 프로세스 또는 이들의 임의의 조합에 의해 도전체 물질 및 다른 물질로 채워질 수 있다.
일부 실시예에서, 동작(706)은 하나 이상의 워드 라인 컨택을 형성하는 단계를 더 포함한다. 도 4c에 도시된 바와 같이, 워드 라인 컨택(425)은 제2 실리콘 기판(402) 상에 형성된다. 각각의 워드 라인 컨택(425)은 유전체 층(423)을 통과하며 수직으로 연장될 수 있다. 일부 실시예에서, 워드 라인 컨택트(425)의 단부는 NAND 스트링(418)의 워드 라인(예를 들어, 도전체 층(416))에 놓이며, 그에 따라 각 워드 라인 컨택(425)은 대응하는 도전체 층(416)에 전기적으로 연결된다. 각 워드 라인 컨택(425)은 대응하는 도전체 층(416)에 전기적으로 연결되어 NAND 스트링(418)의 대응하는 워드 라인을 개별적으로 어드레싱할 수 있다. 하나 이상의 워드 라인 컨택(425)은 또한 제2 실리콘 기판(402) 또는 NAND 스트링(418)의 선택 게이트(예를 들어, 소스 선택 게이트(428) 또는 드레인 선택 게이트(430)) 상에 놓일 수 있다.
일부 실시예에서, 워드 라인 컨택(425)을 형성하기 위한 제조 프로세스는 건식/습식 에칭 프로세스를 사용하여 유전체 층(423)을 통과하는 수직 개구를 형성한 후, 도전체 물질, 및 도전체 충진, 접착 및/또는 다른 목적을 다른 물질(예를 들어, 장벽 층, 접착 층, 및/또는 시드 층)로 개구를 충진하는 단계를 포함한다. 워드 라인 컨택(425)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 워드 라인 컨택(425)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 프로세스 또는 이들의 임의의 조합에 의해 도전체 물질 및 다른 물질로 채워질 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작(708)으로 진행하는데, 이 동작(708)에서, 어레이 상호연결 층이 복수의 NAND 스트링 위에 형성된다. 어레이 상호연결 층은 NAND 스트링과 3D 메모리 장치의 다른 부분, 예를 들어 주변 장치 사이에서 전기 신호를 전달할 수 있다. 도 4d에 도시된 바와 같이, 어레이 상호연결 층(438)은 NAND 스트링(418) 위에 형성된다. 일부 실시예에서, 어레이 상호연결 층(438)을 형성하는 제조 프로세스는 유전체 층(434)을 형성한 후, 이 유전체 층(434)에 NAND 스트링(418)과 접촉하는 복수의 비트 라인 컨택트(432)를 형성하는 단계를 포함한다. 유전체 층(434)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합과 같은 유전체 물질의 하나 이상의 층을 포함할 수 있다. 비트 라인 컨택(432)은 유전체 층(434)에 개구를 형성한 후, 이 개구를 도전체 물질 및 유전체 물질로 충진함으로써 형성될 수 있다. 비트 라인 컨택(432)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 비트 라인 컨택(432)의 개구는 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합에 의해 도전체 물질 및 유전체 물질로 채워질 수 있다.
일부 실시예에서, 어레이 상호연결 층(438)을 형성하기 위한 제조 프로세스는 유전체 층(434) 내에 복수의 워드 라인 비아(437)를 형성하는 단계를 더 포함한다. 각각의 워드 라인 비아(437)는 대응하는 워드 라인 컨택(425)의 단부와 접촉하여 전기적 접속을 가능하게 할 수 있다. 워드 라인 비아(437)는 유전체 층(434)에 개구를 형성한 후, 이 개구를 도전체 물질로 충진함으로써 형성될 수 있다. 장벽 물질 및/또는 시드 층 물질과 같은 다른 물질이 또한 도전체 물질을 채우기 전에 개구를 부분적으로 채우는데 사용되어 도전체 물질의 접착 또는 충진 성능을 개선할 수 있다. 워드 라인 비아(437)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 워드 라인 비아(437)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합에 의해 도전체 물질 및 장벽 물질로 채워질 수 있다.
일부 실시예에서, 어레이 상호연결 층(438)을 형성하기 위한 제조 프로세스는 유전체 층(434)에 하나 이상의 도전체 층(예를 들어, 도전체 층(440)) 및 하나 이상의 컨택 층(444)을 형성하는 단계를 더 포함한다. 도전체 층(440) 및 컨택 층(444)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 도전체 층(440) 및 도전체 컨택 층(444)은 임의의 적합한 공지된 BEOL 방법에 의해 형성될 수 있다.
일부 실시예에서, 어레이 상호연결 층(438)을 형성하기 위한 제조 프로세스는 상단 도전체 층(442) 및 상단 유전체 층(436)을 형성하는 단계를 더 포함한다. 상단 도전체 층(442)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하나 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 유전체 층(436)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다.
도 5a 내지 도 5c는 어레이 장치 및 주변 장치를 갖는 3D 메모리 장치를 형성하기 위한 예시적인 제조 프로세스를 도시한다. 도 8은 어레이 장치와 주변 장치를 결합하는 예시적인 방법(800)에 대한 흐름도이다. 도 5a 내지 5c 및 도 8에 도시된 3D 메모리 장치의 예는 도 2에서 설명된 3D 메모리 장치(200)이다. 방법(800)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 어느 것 전, 후에 또는 사이에 다른 동작이 수행될 수 있음을 이해해야 한다.
도 8을 참조하면, 방법(800)은 동작(802)으로 시작하고, 이 동작(802)에서, 어레이 장치(및 어레이 상호연결 층)는 (예를 들어, 제2 기판을 거꾸로 뒤집음으로써) 제2 기판 아래에 위치하고, 어레이 상호연결 층은 주변 상호연결 층과 정렬된다. 도 5a에 도시된 바와 같이, 어레이 상호연결 층(438)은 제2 실리콘 기판(402) 아래에 배치될 수 있다. 일부 실시예에서, 어레이 상호연결 층(438)을 주변 상호연결 층(322)과 정렬시키는 것은 어레이 상호연결 층(438)의 도전체 층(442)을 주변 상호연결 층(322)의 도전체 층(320)에 정렬시킴으로써 수행된다. 결과적으로, 도전체 층(442)은 어레이 장치가 주변 장치와 결합될 때 도전체 층(320)과 접촉할 수 있다.
방법(800)은 도 8에 도시된 바와 같이 동작(804)으로 진행하는데, 이 동작(804)에서, 어레이 상호연결 층은 주변 상호연결 층과 결합된다. 어레이 상호연결 층은 제1 및 제2 기판을 플립 칩 본딩함으로써 주변 상호연결 층과 결합될 수 있다. 일부 실시예에서, 어레이 상호연결 층 및 주변 상호연결 층은 제1 기판과 제2 기판을 대면 방식으로(face-to-face manner) 하이브리드 본딩함으로써 결합되어, 어레이 상호연결 층이 결과적인 3D 메모리 장치에서 주변 상호연결 층 위에서 이와 접촉하게 된다. 하이브리드 본딩("금속/유전체 하이브리드 본딩"이라고도 함)은 직접 본딩 기술(예를 들어, 땜납 또는 접착제와 같은 중간 층을 사용하지 않고 표면 사이에 본딩을 형성하는 것)일 수 있으며, 이는 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 얻는다. 도 5b에 도시된 바와 같이, 어레이 상호연결 층(438)은 주변 상호연결 층(322)과 결합될 수 있으며, 이에 의해 본딩 계면(503)을 형성할 수 있다.
도 5a에 도시된 바와 같이, 처리 프로세스(treatment process)(502)가 사용되어 2개의 상호연결 층의 결합 프로세스 전 또는 도중에 어레이 상호연결 층(438)과 주변 상호연결 층(322) 사이의 본딩 강도를 향상시킬 수 있다. 일부 실시예에서, 유전체 층(436) 및 유전체 층(318) 각각은 실리콘 산화물 또는 실리콘 질화물을 포함한다. 일부 실시예에서, 처리 프로세스(502)는 어레이 상호연결 층(438) 및 주변 상호연결 층(322)의 표면을 처리하여 2개의 상호연결 층의 표면이 유전체 층(436)과 유전체 층(318) 사이에 화학적 본딩을 형성하는 플라즈마 처리를 포함한다. 일부 실시예에서, 처리 프로세스(502)는 어레이 상호연결 층(438) 및 주변 상호연결 층(322)의 표면을 처리하여 2개의 상호연결 층의 표면이 두 유전체 층(436 및 318) 사이의 본딩 강도를 향상시키는 바람직한 화학 결합을 형성하는 습식 프로세스를 포함한다. 처리 프로세스(502)는 약 250 ℃ 내지 약 600 ℃(예를 들어, 250 ℃ 내지 600 ℃)의 온도에서 수행될 수 있는 열 프로세스를 포함한다. 열 프로세스는 도전체 층(442)과 도전체 층(320) 사이에 상호 확산을 야기할 수 있다. 결과적으로, 도전체 층(442)은 결합 프로세스 후에 도전체 층(320)과 상호혼합될 수 있다. 도전체 층(442) 및 도전체 층(320)은 각각 Cu를 포함할 수 있다.
방법(800)은 도 8에 도시된 바와 같이 동작(806)으로 진행하는데, 이 동작(806)에서, 제2 기판은 얇게 되어 얇아진 제2 기판은 어레이 장치(예를 들어, NAND 스트링) 위의 반도체 층으로서 기능한다. 도 5b에 도시된 바와 같이, 얇아진 제2 실리콘 기판(402)은 단결정 실리콘 층(504)일 수 있다. 일부 실시예에서, 얇게 하는 프로세스(thinning process) 이후, 단결정 실리콘 층(504)은 약 200nm 내지 약 5μm, 예컨대 200nm 내지 5μm(예를 들어, 200nm, 300nm, 400nm, 500nm, 600nm, 700nm, 800nm, 900nm, 1μm, 2μm, 3μm, 4μm, 5μm, 이들 값 중 임의의 값으로 하한을 갖는 임의의 범위, 또는 이들 값 중 임의의 두 개의 값에 의해 정의된 임의의 범위)의 두께를 갖는다. 일부 실시예에서, 단결정 실리콘 층(504)은 약 150 nm 내지 약 50 μm, 예컨대 150 nm 내지 50 μm(예를 들어, 150nm, 200nm, 300nm, 400nm, 500nm, 1μm, 5μm, 10μm, 15μm, 20μm, 25μm, 30μm, 35μm, 40μm, 45μm, 50μm, 이들 값 중 임의의 값으로 하한을 갖는 임의의 범위 또는 이들 값 중 임의의 두 개의 값에 의해 정의된 임의의 범위)의 두께를 갖는다. 일부 실시예에서, 단결정 실리콘 층(504)은 약 500nm 내지 약 10μm, 예컨대 500nm 내지 10μm(예를 들어, 500nm, 600nm, 700nm, 800nm, 900nm, 1μm, 2μm, 3μm, 4μm, 5μm, 6μm, 7μm, 8μm, 9μm, 10μm, 이들 값 중 임의의 값으로 하한을 갖는 임의의 범위 또는 이들 값 중 임의의 두 개의 값에 의해 정의된 임의의 범위)의 두께를 갖는다. 일부 실시예에서, 단결정 실리콘 층(504)은 약 1μm 미만, 예컨대 1μm 미만(예를 들어, 1nm, 5nm, 10nm, 20nm, 30nm, 40nm, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 150nm, 200nm, 300nm, 400nm, 500nm, 600nm, 700nm, 800nm, 900nm, 이들 값 중 임의의 값으로 하한을 갖는 임의의 범위 또는 이들 값 중 임의의 두 개의 값에 의해 정의된 임의의 범위)의 두께를 갖는다. 제2 기판(402)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적합한 프로세스 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 프로세스에 의해 얇아질 수 있다.
방법(800)은 도 8에 도시된 바와 같이 동작(808)으로 진행하는데, 이 동작(808)에서, BEOL 상호연결 층이 반도체 층 위에 형성된다. 도 5c에 도시된 바와 같이, BEOL 상호연결 층(505)은 단결정 실리콘 층(504) 위에 형성된다. BEOL 상호연결 층(505)은 유전체 층(506), 하나 이상의 컨택 층(508), 하나 이상의 도전체 층(510) 및 패드 층(512)을 포함할 수 있다. 유전체 층(506)은 개별 프로세스 단계에서 형성된 다수의 유전체 층의 조합일 수 있다. 컨택 층(508), 도전체 층(510) 및 패드 층(512)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 유전체 층(506)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다. 일부 실시예에서, 패드 층(512)은 외부 회로 또는 장치에 전기적으로 연결되어 결합된 어레이/주변 장치와 외부 회로 또는 장치 사이에 전기 신호를 전달한다.
본 개시에 따른 다양한 실시예는 다른 3D 메모리 장치에 비해, 더 작은 다이 크기, 더 높은 장치 밀도 및 개선된 성능을 갖는 3D 메모리 장치를 제공한다. 주변 장치 위에 어레이 장치와 BEOL 상호연결을 수직으로 쌓으면, 3D 메모리 장치의 밀도를 높일 수 있다. 또한, 주변 장치 프로세싱과 어레이 장치 프로세싱을 분리함으로써, 어레이 장치 프로세싱과 관련된 열 예산은 주변 장치 성능 요구사항에 의해 제한을 받지 않으며, 마찬가지로, 주변 장치 성능은 어레이 장치 프로세싱에 의해 영향을 받지 않는다. 예를 들어, 주변 장치 및 어레이 장치는 상이한 기판 상에 개별적으로 제조될 수 있어서, 어레이 장치를 제조하기 위한 특정 고온 프로세스는 주변 장치의 제조에 악영향을 미치지 않을 것이다(예를 들어, 도펀트의 과도한 확산을 피하거나, 이온 주입의 도핑 농도 및/또는 두께를 제어할 것이다).
일부 실시예에서, NAND 메모리 장치는 기판과, 기판상의 하나 이상의 주변 장치와, 하나 이상의 주변 장치 위의 복수의 NAND 스트링과, 복수의 NAND 스트링 위에서 이와 접촉하는 단결정 실리콘 층과, 하나 이상의 주변 장치와 복수의 NAND 스트링 사이에 형성된 하나 이상의 제1 상호연결 층을 포함한다.
일부 실시예에서, NAND 메모리 장치는 기판과, 기판상의 교번 도전체/유전체 스택과, 복수의 NAND 스트링과, 복수의 NAND 스트링 위에서 이와 접촉하는 단결정 실리콘 층을 포함한다. 복수의 NAND 스트링 각각은 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 반도체 채널과, 교번 도전체/유전체 스택과 반도체 채널 사이의 터널링 층과, 터널링 층과 교번 도전체/유전체 스택 사이의 저장 층을 포함한다.
일부 실시예들에서, 3D 메모리 장치는 기판과, 기판상의 주변 장치과, 주변 장치 위에 수직으로 연장되는 메모리 스트링과, 메모리 스트링 위의 반도체 층- 이 반도체 층의 하부 표면이 메모리 스트링과 접촉함 -과, 반도체 층의 상부 표면상의 제1 상호연결 층을 포함한다.
일부 실시예에서, 3D 메모리 장치는 기판과, 기판상의 주변 장치와, 주변 장치 위의 교번 도전체/유전체 스택과, 및 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 복수의 메모리 스트링을 포함한다. 각각의 메모리 스트링은 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 반도체 채널과, 교번 도전체/유전체 스택과 반도체 채널 사이의 터널링 층과, 터널링 층과 교번 도전체/유전체 스택 사이의 저장 층과, 메모리 스트링의 상단에 있고 반도체 채널과 접촉하는 에피택셜 반도체 플러그를 포함한다.
일부 실시예에서, NAND 메모리 장치는 제1 반도체 구조, 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 본딩 계면를 포함한다. 제1 반도체 구조는 제1 기판과, 제1 기판상의 하나 이상의 주변 장치와, 제1 상호연결 층의 표면에 제1 도전체 층을 포함하는 제1 상호연결 층을 포함한다. 제2 반도체 구조는 얇아진 제2 기판과, 이 얇아진 제2 기판 아래의 복수의 도전체/유전체층 쌍과, 복수의 도전체/유전체층 쌍을 통과하며 수직으로 연장되는 복수의 NAND 스트링과, 제2 상호연결 층의 표면에 제2 도전체 층을 포함하는 제2 상호연결 층을 포함한다. 제1 도전체 층은 본딩 계면에서 제2 도전체 층과 접촉한다.
일부 실시예에서, NAND 메모리 장치를 형성하는 방법이 개시된다. 하나 이상의 주변 장치가 제1 기판 상에 형성된다. 복수의 NAND 스트링이 제2 기판 상에 형성된다. 복수의 NAND 스트링은 하나 이상의 주변 장치 위에 위치한다. 제2 기판은 복수의 NAND 스트링 위에 있다. 복수의 NAND 스트링과 하나 이상의 주변 장치는 결합된다. 제2 기판은 얇게 되어 이 얇아진 제2 기판은 복수의 NAND 스트링 위의 단결정 실리콘 층으로서 기능한다.
일부 실시예에서, 3D 메모리 장치를 형성하기 위한 방법이 개시된다. 교번 도전체/유전체 스택 및 이 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 복수의 메모리 스트링이 제1 기판 상에 형성된다. 제1 상호연결 층은 제1 기판상의 메모리 스트링 위에 형성된다. 주변 장치는 제2 기판 상에 형성된다. 제2 상호연결 층은 제2 기판상의 주변 장치 위에 형성된다. 제1 기판 및 제2 기판은 본딩되어, 제1 상호연결 층은 제2 상호연결 층 위에서 이와 접촉한다.
특정 실시예들에 대한 전술한 설명은 당업자가 과도한 실험없이 본 개시의 일반적인 개념 내에서, 다양한 응용을 위해 이러한 특정 실시예를 당업계의 지식을 이용하여 용이하게 수정 및/또는 조정할 수 있도록 본 개시의 일반적인 특징을 충실히 설명할 것이다. 따라서, 이러한 조정 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 속하려 한다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 교시 및 지침에 비추어 당업자에 의해 해석되어야한다.
본 개시의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 블록의 도움으로 앞서 설명되었다. 이들 기능적 구성 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약서는 본 발명자(들)에 의해 고려되는 본 개시의 실시예들 중 전부가 아닌 하나 이상을 설명할 수 있고, 따라서 본 개시 및 첨부된 청구 범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예들 중 어느 것에 의해 제한되지 않아야 하고, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (50)

  1. NAND 메모리 장치로서,
    기판과,
    상기 기판상의 하나 이상의 주변 장치와,
    상기 하나 이상의 주변 장치 위의 복수의 NAND 스트링과,
    상기 복수의 NAND 스트링 위에서 상기 복수의 NAND 스트링과 접촉하는 단결정 실리콘 층 - 상기 단결정 실리콘 층은 격리 영역과 도핑 영역을 포함함 - 과,
    상기 하나 이상의 주변 장치와 상기 복수의 NAND 스트링 사이에 형성된 하나 이상의 제1 상호연결 층과,
    교번 도전체/유전체 스택(alternating conductor/dielectric stack)과,
    상기 교번 도전체/유전체 스택 및 상기 단결정 실리콘 층 내의 상기 격리 영역의 적어도 일부를 통과하며 연장하는 쓰루 어레이 컨택 (through array contact: TAC)을 포함하는
    NAND 메모리 장치.
  2. 제1항에 있어서,
    상기 NAND 스트링들 각각은,
    상기 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 반도체 채널과,
    상기 교번 도전체/유전체 스택과 상기 반도체 채널 사이의 터널링 층과,
    상기 터널링 층과 상기 교번 도전체/유전체 스택 사이의 저장 층을 포함하는
    NAND 메모리 장치.
  3. 제2항에 있어서,
    복수의 제1 컨택(a plurality of first contacts)을 더 포함하고, 상기 복수의 제1 컨택 각각은 수직으로 연장되고 상기 교번 도전체/유전체 스택의 도전체 층과 접촉하는 상단부를 포함하는
    NAND 메모리 장치.
  4. 제2항에 있어서,
    제2 컨택을 더 포함하고, 상기 제2 컨택은 상기 교번 도전체/유전체 스택을 통과하며 수직으로 연장되고 상기 단결정 실리콘 층과 접촉하는 상단부를 포함하는
    NAND 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 NAND 스트링 위에 제2 상호연결 층을 더 포함하고, 상기 제2 상호연결 층은 하나 이상의 유전체 층에 하나 이상의 도전체 층을 포함하는
    NAND 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 NAND 스트링은 다른 NAND 스트링 위에 NAND 스트링을 포함하는
    NAND 메모리 장치.
  7. 제6항에 있어서,
    상기 NAND 스트링과 상기 다른 NAND 스트링은 도전체에 의해 전기적으로 연결되는
    NAND 메모리 장치.
  8. NAND 메모리 장치로서,
    기판과,
    상기 기판상의 교번 도전체/유전체 스택과,
    복수의 NAND 스트링- 상기 복수의 NAND 스트링 각각은,
    상기 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 반도체 채널과,
    상기 교번 도전체/유전체 스택과 상기 반도체 채널 사이의 터널링 층과,
    상기 터널링 층과 상기 교번 도전체/유전체 스택 사이의 저장 층을 포함함 -과,
    상기 복수의 NAND 스트링 위에서 상기 복수의 NAND 스트링과 접촉하는 단결정 실리콘 층 - 상기 단결정 실리콘 층은 격리 영역과 도핑 영역을 포함함 - 과,
    상기 교번 도전체/유전체 스택 및 상기 단결정 실리콘 층 내의 상기 격리 영역의 적어도 일부를 통과하며 연장하는 쓰루 어레이 컨택을 포함하는
    NAND 메모리 장치.
  9. 제8항에 있어서,
    상기 복수의 NAND 스트링 각각은 상기 NAND 스트링의 상단에 에피택셜 플러그를 더 포함하는
    NAND 메모리 장치.
  10. 제8항에 있어서,
    복수의 제1 컨택을 더 포함하고, 상기 복수의 제1 컨택 각각은 상기 복수의 NAND 스트링 중 대응하는 하나의 NAND 스트링의 하단 아래에서 상기 대응하는 하나의 NAND 스트링의 하단과 접촉하는
    NAND 메모리 장치.
  11. 제8항에 있어서,
    제2 컨택을 더 포함하고, 상기 제2 컨택은 상기 교번 도전체/유전체 스택을 통과하며 수직으로 연장되고 상기 단결정 실리콘 층과 접촉하는 상단부를 포함하는
    NAND 메모리 장치.
  12. 제8항에 있어서,
    상기 복수의 NAND 스트링 각각은 상기 NAND 스트링의 단부에 선택 게이트를 더 포함하는
    NAND 메모리 장치.
  13. 제8항에 있어서,
    상기 기판 상에 그리고 상기 복수의 NAND 스트링 아래에 주변 장치를 더 포함하는
    NAND 메모리 장치.
  14. 제8항에 있어서,
    상기 복수의 NAND 스트링 아래에 제1 상호연결 층을 더 포함하고, 상기 제1 상호연결 층은 하나 이상의 유전체 층에 하나 이상의 도전체 층을 포함하는
    NAND 메모리 장치.
  15. 제8항에 있어서,
    상기 복수의 NAND 스트링 위에 제2 상호연결 층을 더 포함하고, 상기 제2 상호연결 층은 하나 이상의 유전체 층에 하나 이상의 도전체 층을 포함하는
    NAND 메모리 장치.
  16. NAND 메모리 장치를 형성하는 방법으로서,
    제1 기판 상에 하나 이상의 주변 장치를 형성하는 단계와,
    제2 기판 상에 교번 도전체/유전체 스택을 형성하는 단계와,
    상기 제2 기판 상에 복수의 NAND 스트링을 형성하는 단계와,
    상기 복수의 NAND 스트링을 상기 하나 이상의 주변 장치 위에 위치시키는 단계- 상기 제2 기판은 상기 복수의 NAND 스트링 위에 있음 -와,
    상기 복수의 NAND 스트링과 상기 하나 이상의 주변 장치를 결합하는 단계와,
    얇아진 상기 제2 기판이 상기 복수의 NAND 스트링 위의 단결정 실리콘 층으로서 기능하도록, 상기 제2 기판을 얇게 하는(thinning) 단계를 포함하며,
    상기 복수의 NAND 스트링을 형성하는 단계는
    상기 제2 기판 상에 격리 영역 및 도핑 영역을 형성하는 단계와,
    쓰루 어레이 컨택을 상기 제2 기판 상에 형성하는 단계 - 상기 쓰루 어레이 컨택은 상기 교번 도전체/유전체 스택 및 상기 제2 기판 내의 상기 격리 영역의 적어도 일부를 통과하며 연장함 - 를 포함하는
    NAND 메모리 장치 형성 방법.
  17. 제16항에 있어서,
    상기 복수의 NAND 스트링과 상기 하나 이상의 주변 장치를 결합하는 단계 전에, 상기 하나 이상의 주변 장치를 위한 제1 상호연결 층을 형성하는 단계를 더 포함하는
    NAND 메모리 장치 형성 방법.
  18. 제16항에 있어서,
    상기 복수의 NAND 스트링과 상기 하나 이상의 주변 장치를 결합하는 단계 전에, 상기 복수의 NAND 스트링을 위한 제2 상호연결 층을 형성하는 단계를 더 포함하는
    NAND 메모리 장치 형성 방법.
  19. 제16항에 있어서,
    상기 단결정 실리콘 층 위에 제3 상호연결 층을 형성하는 단계를 더 포함하는
    NAND 메모리 장치 형성 방법.
  20. 제16항에 있어서,
    상기 결합하는 단계는 열 처리 및/또는 플라즈마 처리를 통해 결합하는 단계를 포함하는
    NAND 메모리 장치 형성 방법.
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