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JP5847749B2 - 積層型半導体装置の製造方法 - Google Patents

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JP5847749B2
JP5847749B2 JP2013058303A JP2013058303A JP5847749B2 JP 5847749 B2 JP5847749 B2 JP 5847749B2 JP 2013058303 A JP2013058303 A JP 2013058303A JP 2013058303 A JP2013058303 A JP 2013058303A JP 5847749 B2 JP5847749 B2 JP 5847749B2
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隆夫 佐藤
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昌利 福田
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    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Description

本発明の実施形態は、積層型半導体装置の製造方法に関する。
ＮＡＮＤ型フラッシュメモリ等の高容量を要求されるデバイスを形成するに当たり、薄厚加工された半導体チップを多数積層して樹脂封止する方法、あるいは、予め半導体チップを樹脂封止したものを、多数積層する方法が提案されている。各半導体チップの信号の取り出しは、ワイヤボンディング法によることが一般的であるが、信号伝達速度をより高速化するために、ＴＳＶ方式（Through Silicon VIA）による積層方式が提案されている（例えば特許文献１）。この積層方式では、封止材流出防止体を設けたメタル製の搬送基板に、チップを順次積層し、チップ間を樹脂で封止する。このとき最上段のインターフェースチップのバンプが露呈するように樹脂を充填する。そして、最上段のインターフェースチップの接続端子に個片の配線基板を接続する。そして周辺をモールド封止した後に、搬送基板とモールド樹脂を一括してダイシングする技術が開示されている。この方法は、極めて効率的な実装方法である。しかしながら、封止材流出防止体の分だけ搬送基板を大きくせざるを得ないため、パッケージが大型化する。加えて、ブレードにより切断する際、切断面の仕上がりが十分でないという問題があった。
特開２０１０−２５１４０８号公報
本発明の一つの実施形態は、小型化が可能で切断面の仕上がりが良好な半導体装置を提供することを目的とする。
本発明の一つの実施形態によれば、第１の基板上に、１段目の半導体チップを同一平面上に複数配列して接着する工程と、前記半導体チップ上にそれぞれ少なくとも１段以上の半導体チップを積層する工程と、前記第１の基板を切断して各積層体に分離する工程と、前記積層体の表面に形成された電極パッド部が、第２の基板の電極パッド部と符合するように、位置を合わせて、対向させて仮接続する工程と、前記第２の基板及び積層体全体を、リフローして、電極パッド部間を電気的に接続する工程と、前記積層体の前記第１の基板側から前記積層体に沿って樹脂を供給して、各半導体チップ間及び前記積層体と前記第２の基板間を樹脂封止する工程と、樹脂封止された積層体を前記第１の基板及び第２の基板とともにダイシングブレードで切断して個片化する工程と、を備えたことを特徴とする。
図１−１は、第１の実施形態の半導体装置を模式的に示す断面図である。 図１−２は、同半導体装置の要部拡大断面図である。 図１−３は、同半導体装置の要部拡大断面図である。 図２−１は、同半導体装置の製造工程を示す工程断面図である。 図２−２は、同半導体装置の製造工程を示す工程断面図である。 図２−３は、同半導体装置の製造工程を示す工程断面図である。 図２−４は、同半導体装置の製造工程を示す工程断面図である。 図２−５は、同半導体装置の製造工程を示す工程断面図である。 図２−６は、同半導体装置の製造工程を示す工程断面図である。 図２−７は、同半導体装置の製造工程を示す工程断面図である。 図２−８は、同半導体装置の製造工程を示す工程断面図である。 図３は、第２の実施形態の半導体装置の構成を模式的に示す断面図である。 図４−１は、同半導体装置の製造工程を示す工程断面図である。 図４−２は、同半導体装置の製造工程を示す工程断面図である。 図４−３は、同半導体装置の製造工程を示す工程断面図である。 図５は、比較例の半導体装置の構成の一例を模式的に示す断面図である。
以下に添付図面を参照して、実施形態にかかる積層型半導体装置及びその製造方法を詳細に説明する。なお、本実施形態では、半導体チップとして、ＮＡＮＤ型フラッシュメモリなどのメモリチップを用いた半導体記憶装置について説明するが、これらの実施形態により本発明が限定されるものではない。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。また、上下等の方向を表す場合は、図２における図面符号が正方向となる場合を基準とした相対的な方向を示し、実際の重力加速度方向を基準とした場合と異なる場合がある。
（第１の実施形態）
図１−１は、第１の実施形態の半導体記憶装置を模式的に示す断面図、図１−２及び図１−３は同要部拡大断面図である。図２−１から図２−８は、同半導体装置の製造工程を示す工程断面図である。本実施形態の半導体装置１は、相対向して配置され、同一サイズの第１及び第２の基板２０，３０と、第１及び第２の基板２０，３０間に挟持され、少なくとも一方に電気的に接続された、複数段の半導体チップ１１ａ〜１１ｈのチップ積層体１０と、封止樹脂４０とを備える。この封止樹脂４０は、第１及び第２の基板２０，３０間、チップ積層体１０を構成する半導体チップ１１ａ〜１１ｈ間、第１および第２の基板２０，３０と前記チップ積層体１０間を封止しており、この封止樹脂４０の外縁は、第１及び第２の基板２０，３０の外縁を結ぶ線上にあることを特徴とする。
本実施形態では、第１の基板２０として、切断の容易な樹脂基板などを用い、第１の基板２０上に、半導体チップ１１ａ〜１１ｈを積層した後に、第１の基板２０ごと切断してチップ積層体１０を形成する。そしてこのチップ積層体１０を第２の基板３０（配線基板）上に接続し、液状の封止樹脂４０を供給し硬化させる。このようにして、各半導体チップ１１ａ〜１１ｈ間及びチップ積層体１０と前記第２の基板３０間を樹脂封止し、続いてダイシングブレードＢ1で切断して個片化することによって形成する。
第２の基板３０は、樹脂基板３１を有し、この樹脂基板３１の第１の面３１Ａには、外部接続端子３２が形成されている。半導体記憶装置をＢＧＡパッケージとして使用する場合、外部接続端子３２ははんだボール、はんだメッキ、Ａｕメッキ等を有する突起端子で構成される。半導体記憶装置をＬＧＡパッケージとして使用する場合には、外部接続端子３２として金属ランドが設けられる。樹脂基板３１の第２の面３１Ｂには、内部接続端子３３が設けられ、はんだボール３４を介してチップ積層体１０の電極パッド１７に接続される。内部接続端子３３は、チップ積層体１０との接続時に接続部（接続パッド）として機能するものであり、第２の基板３０の配線網（図示せず）を介して外部接続端子３２と電気的に接続されている。樹脂基板３１の第２の面３１Ｂ上には、複数の半導体チップ１１（１１ａ〜１１ｈ）を有するチップ積層体１０が固着されている。
次に、本実施形態の半導体装置の製造方法について説明する。まず、第１の基板２０として、ＰＩ（ポリイミド）などの耐熱性を有する樹脂フィルム２１を、たとえば金属フレームに貼り付けて保持した物を用意して、搬送可能とする。ここでは樹脂フィルム２１上に熱硬化性の接着剤２２を形成したものを第１の基板２０として用いる。その第１の基板２０上の所定の位置に、積層体の１段目となる半導体チップ１１ａを接着する。１段目の半導体チップ１１ａは、樹脂フィルム２１の一平面上に、所定の間隔で複数配列して搭載される（図２−１）。実際には樹脂フィルム上に銅箔などのパターンを形成しておき、これを目印に半導体チップを搭載する。このパターンはダイシング時にも使用可能である。
その後に、各半導体チップ１１ａの上に所定の段数の半導体チップ（１１ｂ〜１１ｈ）を順次積層して、各チップ積層体１０を形成する。このとき半導体チップ１１ａ〜１１ｈは、相互間の接続が（シリコン）貫通電極１２の両面にそれぞれ形成されたパッド電極１１ｐとバンプ電極１３とが当接するように位置合わせをして積層され、チップ積層体１０が形成される。そして積層する半導体チップ１１ａ〜１１ｈの片面には、電気的に接続するパッド電極１１ｐ以外の場所に接着剤１４が、複数点在するように形成されており、半導体チップ１１ａ〜１１ｈを積層する際に、相手側の半導体チップの対応する面と接着されて固定される（図２−２）。
次いで、チップ積層体１０の最上段に位置するメモリチップ１１ｈ上には、表面に再配線１５が形成されており、インターフェースチップ（ＩＦチップ）１８が搭載される。再配線１５は、図１−３に要部拡大断面図を示すように、最上段の半導体チップ１１ｈ表面に形成された絶縁膜１５ａと配線層１５ｂとで構成され、ＩＦチップ１８との接続位置及び、第２の基板３０である配線基板との接続位置に電極パッド１７が形成されている。このＩＦチップ１８は、チップ積層体１０を構成する複数のメモリチップである半導体チップ１１ａ〜１１ｈと外部デバイスとの間でデータ通信を行うためのインターフェース（ＩＦ）回路を備える。ＩＦチップ１８は、チップ積層体１０に対してフリップチップ接続（ＦＣ接続）され、チップ積層体１０との間には液状樹脂が充填され、封止樹脂４０の一部を構成する（図２−３）。
次に各積層体のチップよりも大きくなる位置で、積層体周辺の樹脂フィルムを、切断して個別の積層体を形成する（図２−４）。切断の方法は、金型を使用する方法、刃物を使用する方法、ブレードダイシングにより行なう方法など、いずれを用いても良い。予めチップよりも大きな形状となる位置にスリット等を設けた形状を用意しておき、その位置で切断しても良い。
次に、個別のチップ積層体１０を、配線基板である第２の基板３０に対してチップ側の内部接続端子（電極パッド）３３が見える向きに、すなわち、チップ積層体１０の貼着された第１の基板（樹脂フィルム）２０側が第２の基板３０から遠い側になるように、チップ積層体１０と第２の基板３０の対応する内部接続端子３３の位置合わせを行なってから、予め塗布した仮固定材により仮接着を行なう。その後に蟻酸雰囲気などの還元雰囲気中で加熱する（リフロー）ことで、チップ積層体１０と第２の基板３０とは、電気的に接続される（図２−５）。電極パッド１７（内部接続端子３３）は、はんだ材料やＡｕを主成分とする、積層体の半導体チップ１１ａ〜１１ｈ相互の間とチップ積層体１０の最上段の半導体チップ１１ｈ〜第２の基板３０間の電気的な接続を同時に行なう。また、チップ積層体１０の最上段の半導体チップ１１ｈ〜第２の基板３０間の電気的な接続は、別に行ってもよい。ここで還元雰囲気を用いるのは、電気的接続を確実にするために、表面に形成された酸化膜などを還元し、除去するためである。積層された各半導体チップ１１ａ〜１１ｈ間は、Ｃｕを主成分とする貫通電極１２を、各電極パッド（内部接続端子３３）と対応する位置に形成された物を、使用する。また、必要に応じて、積層された複数の半導体チップとは、サイズの異なる半導体チップを、搭載する構造も適用可能である。
次に、チップ積層体１０の各半導体チップ１１ａ〜１１ｈ間と積層体最上段の半導体チップ１１ｈと第２の基板３０の間を、一括で液状樹脂を充填し封止樹脂４０を形成する（図２−６）。
最後に、ダイシングテープＴ１に貼着し、チップ積層体１０の第１の基板２０（樹脂フィルム）側から、基板上の認識マークを基準に位置合わせして、ダイシングブレードＢ1を用いたブレードダイシングで個片のパッケージ化を行う（図２−７）。このとき第１の基板２０としての樹脂フィルムの下側には、各半導体チップ１１ａ〜１１ｈ間を封止した封止樹脂４０が存在する。そして、ブレードダイシングを行う際は、ダイシングテープＴ 1 に貼着してばらばらにならないようにしておき、樹脂フィルムからなる第１の基板２０、封止樹脂４０、第２の基板３０を同時に切断することで、最大限に小型化が可能であるとともに切断面が揃った構造を得ることができる（図２−８）。そして配線基板への搭載に際しては、ダイシングテープＴ 1 から個片となった半導体装置１をコレット（図示せず）などでつかみ、トレイなどに収納する。このようにして図１−１に示した積層型半導体装置１が完成する。
以上のように、薄板である第１の基板２０の下から液状樹脂を塗布して半導体チップ１１ａ〜１１ｈ間及びチップ積層体１０の最上層の半導体チップ１１ｈ〜第２の基板３０（配線基板）間の封止を行うことができる。またこのとき、半導体チップよりも大きなサイズとした第１の基板２０の下に封止樹脂４０が存在するため、半導体チップに近い位置でブレードダイシングすることが出来る。したがって、安定した切断工程により、チップスケールに近いパッケージを製作することができる。また、このように切断でき、再度全体をモールド封止する必要が無いため、樹脂を１種類にでき、製造作業性が向上する。また、リフローの工程も１回で済むため、製造工程での熱ストレスを削減出来、信頼性が向上する。すなわち、パッケージの小型化とコストダウンと工程の合理化と信頼性の向上を実現出来る。封止樹脂４０は液状樹脂を硬化させて得られるものである。さらに、チップ積層体部のバンプ接続は基板への仮接続後となるため、チップ積層体を基板に搭載するときの応力などでバンプ接続部を破断することはない。
なお、第２の基板３０は、例えば絶縁樹脂基板の表面および内部に配線網（図示せず）を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等の絶縁樹脂を使用したプリント配線板（多層プリント基板等）が適用される。
チップ積層体１０は、最下段の半導体チップ１１ａの下面（非回路面）を熱硬化性の接着剤２２で第１の基板２０を構成する樹脂フィルム２１に接着することによって、第１の基板２０上に実装されている。チップ積層体１０の積層順における最下段の半導体チップ１１ａは、絶縁性樹脂等からなる接着剤２２で接着されているだけであって、第１の基板２０と直接的には電気的に接続されていない。最下段の半導体チップ１１ａは、複数の半導体チップ１１ｂ〜１１ｈを経由して、第２の基板３０に設けられた配線と電気的に接続されている。
チップ積層体１０は、２段目から最上段までの半導体チップ１１ｂ〜１１ｈの内部にそれぞれ設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）１２と、これら貫通電極１２間を接続するバンプ電極１３とを介して、それぞれ隣接する半導体チップ１１ａ〜１１ｈ間が電気的に接続されている。半導体チップ１１ｂ〜１１ｈは、第１の基板２０に接着されたメモリチップである半導体チップ１１ａ上に順に積層される。最下段の半導体チップ１１ａは、第１の基板２０とは接着剤２２で接着されているだけであって、２段目の半導体チップ１１ｂのみと電気的に接続される。このため、最下段の半導体チップ１１ａは貫通電極を有してない。必要に応じて最下段の半導体チップ１１ａに貫通電極を形成し、配線の引き回しに利用することも可能である。
以上のように、複数の半導体チップ１１ａ〜１１ｈは、最下段の半導体チップ１１ａを除く半導体チップ１１ｂ〜１１ｈに設けられた貫通電極１２とバンプ電極１３とを介して電気的に接続されている。図１−１では隣接する半導体チップ間の電気的な接続構造を簡素化して示している。具体的には、下段側の半導体チップの上面（回路面）に貫通電極１２と電気的に接続するように形成されたパッド電極１１ｐと、上段側の半導体チップの下面（非回路面）に貫通電極１２と電気的に接続するように形成されたバンプ電極１３とを接触させ、少なくとも一方の電極端子を溶融して一体化することによって、隣接する半導体チップ１１ａ〜１１ｈ間が電気的に接続される。図１−２に要部拡大図を示すようにバンプ電極１３は、図１−１ではパッド電極１１ｐとの接続体として記載されている。半導体チップ１１ｂ〜１１ｈは、隣接する半導体チップ１１間をパッド電極１１ｐの接続体であるバンプ電極１３を介して電気的に接続しつつ、第１の基板２０に接着された半導体チップ１１ａ上に順に積層される。
パッド電極１１ｐの形成材料としては、ＳｎにＣｕ、Ａｇ、Ｂｉ、Ｉｎ等を添加したＳｎ合金を用いたはんだ材料や、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ａｇ等の金属材料が挙げられる。はんだ材料（Ｐｂフリーはんだ）の具体例としては、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金等が挙げられる。金属材料は単層膜に限らず、Ｎｉ／ＡｕやＮｉ／Ｐｄ／Ａｕ等の複数の金属膜の積層膜であってもよい。さらに、金属材料は上記したような金属を含む合金であってもよい。パッド電極とバンプ電極の組合せとしては、はんだ／はんだ、金属／はんだ、はんだ／金属、金属／金属等が挙げられる。パッド電極１１ｐとバンプ電極１３の形状としては、半球状や柱状等の突起形状同士の組合せ、突起形状とパッドのような平坦形状との組合せが挙げられる。
パッド電極１１ｐとバンプ電極１３の少なくとも一方は、はんだ材料で構成することが好ましい。さらに、チップ積層体１０を作製する際の半導体チップのハンドリング性等を考慮すると、半導体チップの上面（回路面）にＮｉ／ＡｕやＮｉ／Ｐｄ／Ａｕ等の金属材料を用いたパッド電極を形成し、半導体チップの下面（非回路面）にＳｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金等のはんだ材料を用いたパッド電極１１ｐ及びバンプ電極１３の積層体を形成することが好ましい。なお、表裏面のバンプ材料は逆になっても構わない。この場合、金属材料を用いたパッド電極１１ｐは平坦形状とし、はんだ材料を用いたバンプ電極１３は突起形状とすることが好ましい。平坦なパッド電極１１ｐを有する面を保持することで半導体チップのハンドリング性が向上し、これにより半導体チップ間の位置合せ精度やバンプ電極１３による接続性を高めることができる。
チップ積層体１０を構成する半導体チップ１１ａ〜１１ｈの外形は、同一の矩形状としている。半導体チップ１１ａ〜１１ｈの厚さに関しては、それぞれ同一の厚さとしてもよいが、最下段の半導体チップ１１ａの厚さを他の半導体チップ１１ｂ〜１１ｈの厚さより厚くすることが好ましい。最下段の半導体チップ１１ａの厚さを厚くすることによって、配線基板である第２の基板３０と半導体チップとの熱膨張係数の差により発生する応力、半導体チップの反り、それらに基づく半導体チップ間の接続不良（バンプ電極による接続不良）を抑制することができる。
最下段の半導体チップ１１ａを除く半導体チップ１１ｂ〜１１ｈは、チップ積層体１０の厚さ、ひいては積層型半導体装置１の厚さを低減する上で、薄厚化加工したものであることが好ましい。具体的には、厚さ５０μｍ以下の半導体チップ１１ｂ〜１１ｈを使用することが好ましい。最下段の半導体チップ１１ａの厚さを厚くしすぎると、チップ積層体１０の厚さが厚くなり、さらには積層型半導体装置１のサイズが大きくなりすぎる。半導体チップ１１ａの厚さは３００μｍ以下とすることが好ましい。最下段の半導体メモリチップ１１ａは貫通電極が不要であるため、容易にチップ厚を厚くすることができる。
最上段の半導体チップ１１ｈの表面には、図１−３に要部拡大図を示すように、再配線１５が形成されている。再配線１５は、最上段の半導体チップ１１ｈ表面に形成された絶縁膜１５ａと配線層１５ｂとで構成され、ＩＦチップ１８との接続位置及び、第２の基板２０である配線基板との接続位置に電極パッド１７が形成されている。半導体チップ１１ｈ表面は再配線１５表面を覆う保護膜１６で覆われている。
本実施形態ではチップ積層体１０上にＩＦ回路を備えるＩＦチップ１８を搭載した例について説明したが、チップ積層体１０上に搭載する半導体チップはＩＦ回路のみを搭載したＩＦチップ１８に限定されるものではない。チップ積層体１０と外部デバイスとの間でデータ通信を行うためのＩＦチップ１８は、ＩＦ回路に加えてコントローラ回路が搭載されたものであってもよい。チップ積層体１０上には、ＩＦ回路とコントローラ回路との混載チップ、すなわちコントローラ兼ＩＦチップを搭載してもよい。また、コントローラとＩＦ回路の両方のチップを搭載してもよい。これらは積層型半導体装置１の使用用途や外部デバイスの構成等に基づいて適宜に選択される。
チップ積層体１０を構成する半導体チップ間、さらには最上段の半導体チップ１１ｈとＩＦチップ１８との間の隙間には、封止樹脂（アンダーフィル）４０が充填されている。
第１の実施形態の積層型半導体装置１では、ＩＦ回路を半導体チップとは別のチップ（ＩＦチップ１８）に設け、そのチップをチップ積層体１０上に搭載している。したがって、複数の半導体チップ１１ａ〜１１ｈの外形形状を同一とすることができるため、例えば最下段のメモリチップにＩＦ回路を搭載した場合に比べて、複数の半導体チップ１１ａ〜１１ｈを積層したチップ積層体１０、ひいてはチップ積層体１０を具備する積層型半導体装置１のパッケージサイズを小型化することができる。さらに、複数の半導体チップ１１ａ〜１１ｈには、最下段の半導体チップ１１ａが貫通電極１２を有しないことを除いて、同一構造の半導体チップが使用されるため、開発効率の向上や製造コストの低減等を図ることが可能となる。
チップ積層体１０は、内部の電極パッド１７，内部接続端子３３，はんだボール３４を介して第２の基板３０と電気的に接続されている。言い換えると、チップ積層体１０は第２の基板３０の第２の面３１Ｂに対して接着されているだけであるため、チップ積層体１０の実装に要するコストを低減することができる。加えて、最下段の半導体チップ１１ａに貫通電極を形成する必要がないため、最下段の半導体チップ１１ａの厚さを容易に厚くすることができる。このため、チップ積層体１０を第２の基板３０と接着するにあたって、最下段の半導体チップ１１ａと第２の基板３０を構成する樹脂基板３１との熱膨張差に基づく応力の影響や半導体チップ１１ａの反りが抑制される。これらによって、半導体チップ間の電気的な接続信頼性、特に最下段の半導体チップ１１ａと２段目の半導体チップ１１ｂとの電気的な接続信頼性を高めることが可能となる。
さらに、チップ積層体１０と外部デバイスとの間でデータ通信を行うＩＦチップ１８は、最上段の半導体チップ１１ｈに形成された再配線１５と内部接続端子３３とを介して第２の基板３０とフリップチップ接続により電気的に接続されている。このように、ＩＦチップ１８と第２の基板３０との接続構造が簡素化されているため、メモリチップ内にＩＦチップ１８と第２の基板３０とを接続するための貫通電極等を設ける場合に比べて、ＩＦチップ１８を含むチップ積層体１０の製造工数や製造コストを低減することができる。すなわち、小型で信頼性に優れる半導体記憶装置を低コストで提供することが可能となる。加えて、ＩＦチップ１８と第２の基板３０との接続構造を簡素化することで、チップ積層体１０と外部デバイスとのデータ通信速度の向上等を図ることが可能となる。
比較例の半導体装置について説明する。図５は、比較例の半導体装置の構成の一例を模式的に示す断面図である。この例では、封止材流出防止体を設けたメタル製の搬送基板１２０上に、チップを順時積層してチップ積層体２１０を形成している。そして、チップ間チップ間を樹脂１４０ａで封止する。最上段のインターフェースチップのバンプは露出するようにしておく。この後に、最上段チップの上に個片の再配線を備えた配線基板１１５を接続する。そして周辺をモールド樹脂１４０ｂで封止した後に、モールド樹脂１４０ｂをダイシングしたものである。１３５は外部接続用のはんだボールである。図５と図１−１との比較からも、本実施形態の積層型半導体装置によれば、極めて製造が容易であり、大幅な小型化を図ることが可能となることがわかる。
以上のように、上記構成によれば、多くの効果を有するが、特に、切断の容易な樹脂基板を用い、第１及び第２の基板を封止樹脂とともに一括して切断しているため、切断面が良好であってかつ、小型化が可能となるという極めて有効な効果を呈する。
（第２の実施形態）
図３は、第２の実施形態の半導体記憶装置を構成する、積層型半導体装置の構成を模式的に示す断面図である。図４−１〜図４−３は、同積層型半導体装置の製造工程を示す工程断面図である。本実施形態の積層型半導体装置２は、ダイシング工程で個片分割する直前つまり図２−６に示した工程までは前記第１の実施形態の積層型半導体装置１と同様に形成する。そして、個片分割に先立ち、チップ積層体１０側をフィラー入りのエポキシ樹脂などの第２の封止樹脂４０ｂで金型（図示せず）を用いて成型を行い、封止する。その後に、配線基板である第２の基板３０の裏面側にはんだボール３５を搭載して、その後に第２の基板３０側からブレードＢ2を用いたブレードダイシングにより、個片のパッケージ（半導体装置）を形成したものである。
第２の実施形態の積層型半導体装置の製造方法について説明する。第１の実施形態では、最も簡略的にはチップ−チップ間及びチップ−第２の基板間の電極接続や樹脂封止を一括で行うことができることが特徴であった。本実施形態でも、図２−１〜図２−６の工程までは、第１の実施形態と同様であるが、図２−７の個片に分割するダイシング工程を実施することなく、図４−１に示すように第２の封止樹脂４０ｂで樹脂封止を行う。
この後、第２の基板（配線基板）３０の裏面側の外部接続端子３２にはんだボール３５を搭載する（図４−２）。
そして、その後にダイシングテープＴ２に貼着し第２の基板３０の裏面側からブレードＢ2を用いたブレードダイシング（図４−３）により分割し、個片のパッケージを形成する。
他の構成については前記第１の実施形態の積層型半導体装置１と同様である。この積層型半導体装置２は、相対向して配置され、同一サイズの第１及び第２の基板２０，３０と、第１及び第２の基板２０，３０間に挟持され、少なくとも一方に電気的に接続された、複数段の半導体チップ１１ａ〜１１ｈのチップ積層体１０と、第１及び第２の封止樹脂４０ａ、４０ｂとで構成される。この第１の封止樹脂４０ａは、第１及び第２の基板間、積層体を構成する半導体チップ間、第１および第２の基板と前記積層体間を封止しており、この第１及び第２の封止樹脂４０ａ、４０ｂの外縁は、第１及び第２の基板２０，３０の外縁を結ぶ線上にある。
この方法によれば、工程が増えることと、封止樹脂が液状樹脂を硬化させた第１の封止樹脂４０ａと成型による第２の封止樹脂４０ｂの２種類必要であるが、外部接続端子としてはんだボール３５を形成出来るというメリットがある。また、図３に示すように、樹脂フィルムを用いた第１の基板２０上がフィラー入りのモールド樹脂からなる第２の封止樹脂４０ｂで被覆されているため、耐湿性が向上する。また、樹脂フィルムからなる第１の基板２０表面には、レーザマーキングができないという問題があったが、表面をフィラー入りのモールド樹脂で被覆されているため、マーキングを容易に行うことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２ 積層型半導体装置、１０ チップ積層体、１１ａ〜１１ｈ 半導体チップ、１２ 貫通電極、１３ バンプ電極、１４ 接着剤、１５ 再配線、１６ 保護膜、１７ 電極パッド、１８ ＩＦチップ、２０ 第１の基板、２１ 樹脂フィルム、２２ 接着剤、３０ 第２の基板、３１ 樹脂基板、３２ 外部接続端子、３３ 内部接続端子、３４，３５ はんだボール、４０ 封止樹脂、４０ａ 第１の封止樹脂、４０ｂ 第２の封止樹脂。

Claims (5)

  1. 樹脂基板を用いた第１の基板上に、１段目の半導体チップを同一平面上に複数配列して接着する工程と、
    前記半導体チップ表面または裏面に所望のパターンにパターニングされた感光性接着フィルムを介してそれぞれ少なくとも１段以上の半導体チップの位置合わせを行い、加熱することで、液状樹脂の浸透パスを形成しつつ、部分的に接着し、前記半導体チップ上にそれぞれ少なくとも１段以上の半導体チップを積層する工程と、
    前記第１の基板を切断して各積層体に分離する工程と、
    前記積層体の表面に形成された電極パッド部が、第２の基板の電極パッド部と符合するように、位置を合わせて、対向させて仮接続する工程と、
    前記第２の基板及び積層体全体を、リフローして、電極パッド部間を電気的に接続する工程と、
    前記積層体の前記第１の基板側から前記積層体に沿って液状樹脂を供給して、各半導体チップ間及び前記積層体と前記第２の基板間を樹脂封止する工程と、
    前記積層体をダイシングブレードで切断して個片化する工程と、
    を備えたことを特徴とする、積層型半導体装置の製造方法。
  2. 第１の基板上に、１段目の半導体チップを同一平面上に複数配列して接着する工程と、
    前記半導体チップ上にそれぞれ少なくとも１段以上の半導体チップを積層する工程と、
    前記第１の基板を切断して各積層体に分離する工程と、
    前記積層体の表面に形成された電極パッド部が、第２の基板の電極パッド部と符合するように、位置を合わせて、対向させて仮接続する工程と、
    前記第２の基板及び積層体全体を、リフローして、電極パッド部間を電気的に接続する工程と、
    前記積層体の前記第１の基板側から前記積層体に沿って液状樹脂を供給して、各半導体チップ間及び前記積層体と前記第２の基板間を樹脂封止する工程と、
    前記樹脂封止された積層体を前記第１の基板及び第２の基板とともにダイシングブレードで切断して個片化する工程と、
    を備えたことを特徴とする、積層型半導体装置の製造方法。
  3. 前記個片化する工程は、
    前記第１の基板側からダイシングブレードで切断する工程である
    ことを特徴とする請求項２に記載の積層型半導体装置の製造方法。
  4. 前記個片化する工程に先立ち、
    フィラーを含有する封止樹脂を供給して前記積層体の外側を樹脂封止する後封止工程を含み、
    前記個片化する工程は、
    前記第２の基板側からダイシングブレードで切断して個片化する工程である、
    ことを特徴とする請求項２に記載の積層型半導体装置の製造方法。
  5. 前記第１の基板には樹脂基板を用いる、
    ことを特徴とする請求項２から４のいずれか１項に記載の積層型半導体装置の製造方法。
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