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KR102356456B1 - 초박막 무기물 반도체 제조방법 및 이를 이용한 3차원 반도체 소자 제조방법 - Google Patents

초박막 무기물 반도체 제조방법 및 이를 이용한 3차원 반도체 소자 제조방법 Download PDF

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KR102356456B1
KR102356456B1 KR1020150069367A KR20150069367A KR102356456B1 KR 102356456 B1 KR102356456 B1 KR 102356456B1 KR 1020150069367 A KR1020150069367 A KR 1020150069367A KR 20150069367 A KR20150069367 A KR 20150069367A KR 102356456 B1 KR102356456 B1 KR 102356456B1
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thin
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Abstract

초박막 무기 반도체 제조방법 및 이를 이용한 3차원 반도체 소자의 제조방법이 개시된다. 개시된 초박막 무기 반도체 제조방법은 게르마늄(Ge) 기판을 준비하는 단계; 상기 게르마늄 기판 상에 비정질 그래핀층을 형성하는 단계; 상기 비정질 그래핀층 상에 초박막 무기 반도체를 형성하는 단계; 목표 기판 상에 상기 초박막 무기 반도체를 전사하는 단계;를 포함한다. 상기 무기물 반도체 박막은 Si 또는 Ge 박막이며, 50㎛ 이하의 두께를 가진다.

Description

초박막 무기물 반도체 제조방법 및 이를 이용한 3차원 반도체 소자 제조방법{Method of fabricating ultrathin inorganic semiconductor and method of fabricating three dimensional semiconductor device}
비정질 그래핀층을 이용하여 초박막 무기물 반도체를 제조하는 방법 및 3차원 반도체 소자의 제조방법에 관한 것이다.
실리콘 기반 전자소자는 단위 소자의 집적도(integration)를 지속적으로 향상시키면서 발전하였다. 최근, 10 나노미터 수준의 횡적 수축(lateral shrinkage)은 물리적 한계에 접근하였다. 이에 따라 3차원 칩으로 집적도를 더욱 향상시키고 있다. 3차원 칩 제조를 위해 고품질 및 가격 경쟁력이 있는 초박막 무기 반도체에 대한 니즈가 점차 커지고 있다.
플렉서블 소자 분야에서는 유기 반도체 소재를 기반으로 우선적으로 개발이 진행되어 왔으나, 낮은 전하 이동도 및 외부 환경(열, 산소, 수분)에 취약한 문제가 있다. 따라서 플렉서블 소자에서도 전기적/광학적/물성적 특성이 우수한 실리콘 등의 무기 반도체를 적용하려는 시도가 점차 증가되고 있다.
초박막 실리콘을 제조하기 위해서는 SOI (silicon on insulator) 웨이퍼를 사용하는 것이 가장 일반적이나, SOI 기판이 상당히 고가이기 때문에 사용에 한계가 있다. 다른 방법으로, 초박막 실리콘을 제조하기 위해 KOH 용액을 이용하여 실리콘 웨이퍼의 하부면을 에칭하는 방법이 있으나, 균일한 두께의 초박막 실리콘을 얻기가 어렵다.
초박막 무기물 반도체 제조방법 및 이를 이용한 3차원 반도체 소자 제조방법을 제공한다.
실시예에 따른 초박막 무기물 반도체 제조방법은:
게르마늄(Ge) 기판을 준비하는 단계;
상기 게르마늄 기판 상에 비정질 그래핀층을 형성하는 단계;
상기 비정질 그래핀층 상에 초박막 무기 반도체를 형성하는 단계; 및
목표 기판 상에 상기 초박막 무기 반도체를 전사하는 단계;를 포함한다.
상기 게르마늄 기판 준비 단계는, 제1기판 상에 상기 게르마늄 기판을 형성하는 단계를 포함하며, 상기 제1기판은 Si, Ge, SiGe, GaAs, 석영, 알루미나를 포함할 수 있다.
상기 게르마늄 기판 준비 단계는, Si 또는 SiGe로 이루어진 상기 제1기판 상에 Ge층을 50nm~1㎛ 두께로 에피 성장하는 단계를 포함할 수 있다.
상기 비정질 그래핀층은 1층의 그래핀으로 이루어질 수 있다.
상기 비정질 그래핀 형성단계는:
상기 게르마늄 기판 상으로 탄소함유 개스와 수소 개스를 공급하되, 상기 수소 개스를 상기 탄소함유 개스와 비교하여 5~20배 부피 비로 공급하며, 공정압력을 1~10 Torr로 유지하는 단계를 포함할 수 있다.
상기 비정질 그래핀 형성단계는900~930℃ 의 공정온도를 유지하는 단계에서 수행될 수 있다.
상기 비정질 그래핀 형성단계는, 상기 게르마늄 기판 상으로 상기 수소를 공급하여 상기 게르마늄 기판의 표면에 수소 패시베이션을 형성하는 단계를 더 포함할 수 있다.
상기 무기물 반도체 박막은 Si 또는 Ge 박막이며, 50㎛ 이하의 두께를 가질 수 있다.
상기 초박막 무기 반도체 형성단계는, 상기 초박막 무기 반도체 소스와 수소 개스를 대략 1:20 부피비로 공급하는 단계를 포함할 수 있다.
상기 초박막 무기 반도체를 어닐링하여 상기 초박막 무기 반도체를 다결정 물질로 만드는 단계를 더 포함할 수 있다.
상기 제조방법은 상기 비정질 그래핀 형성 이전에 상기 게르마늄 기판 상으로 절연층을 형성하는 단계를 더 포함할 수 있으며, 상기 비정질 그래핀 형성단계는 상기 절연층 상으로 상기 비정질 그래핀을 형성하는 단계일 수 있다.
상기 초박막 무기 반도체 전사단계는, 상기 초박막 무기 반도체 상으로 지지부재를 부착하고 상기 지지부재를 이용하여 전사하거나 또는 진공에 의한 압력을 이용하여 상기 목표기판 상으로 상기 초박막 무기 반도체를 전사할 수 있다.
상기 목표 기판 상에 상기 초박막 무기 반도체를 전사하기 이전에, 상기 비정질 그래핀층을 산소 플라즈마 처리로 제거하는 단계를 더 포함할 수 있다.
상기 초박막 무기 반도체 형성단계는, 상기 초박막 무기 반도체를 이용하여 상기 초박막 무기 반도체 상에 적어도 하나의 반도체 소자를 형성하는 단계를 포함하며, 상기 전사 단계는 상기 적어도 하나의 반도체 소자를 전사하는 단계일 수 있다.
상기 목표기판은 플렉서블 기판일 수 있다.
다른 실시예에 따른 초박막 무기 반도체를 이용한 3차원 반도체 소자의 제조방법은: 게르마늄(Ge) 기판을 준비하는 단계;
상기 게르마늄 기판 상에 비정질 그래핀층을 형성하는 단계;
상기 비정질 그래핀층 상에 초박막 무기 반도체를 형성하는 단계;
상기 초박막 무기 반도체를 이용하여 복수의 제1 반도체 소자를 형성하는 단계;
목표 기판 상에 상기 복수의 제1 반도체 소자를 전사하는 단계; 및
상기 복수의 제1 반도체 소자의 제조방법과 동일한 방법으로 복수의 제2 반도체 소자를 제조하고 상기 복수의 제1 반도체 소자 상으로 상기 복수의 제2 반도체 소자를 전사하는 단계;를 포함하며,
상기 제2 반도체 소자의 제조 및 전사단계를 적어도 1회 이상 반복한다.
실시예에 의한 초박막 무기 반도체 제조방법에 따르면, 균일한 두께의 플렉서블한 초박막 무기 반도체를 제조할 수 있으며, 이 초박막 무기 반도체를 이용한 반도체 소자는 기존의 플렉서블 소자에 사용되는 유기 반도체에 비해서 전하 이동도가 높고 외부 환경(열, 산소, 수분)에 강하다.
또한, 초박막 무기 반도체를 이용한 반도체 소자를 플렉서블 기판에 전사하여 에피더멀 소자를 포함하는 웨어러블 소자의 제조에 적용할 수 있다.
실시예에 의한 초박막 무기 반도체를 이용한 3차원 반도체 소자의 제조방법에 따르면, 스택 구조의 3차원 칩의 제조가 용이해 진다. 또한, 초박막 반도체를 이용하므로, 얇은 두께를 가진 스택 구조의 3차원 칩을 제조할 수 있다.
도 1a 내지 도 1e는 실시예에 따른 초박막 무기 반도체의 제조방법을 단계적으로 설명하는 단면도다.
도 2는 비정질 그래핀층 위에 성장된 초박막 실리콘의 표면의 secondary electron microscopy (SEM) 이미지다.
도 3은 비정질 그래핀층 위에 실리콘을 300 ~ 400 nm 정도 성장시킨 후 수직 단면을 관찰한 SEM 이미지다.
도 4는 결정질 그래핀층 위에 실리콘을 성장한 비교예의 SEM 이미지다.
도 5는 성장된 초박막 실리콘과, 어닐링된 초박막 실리콘의 라만 스펙트럼 결과를 보여주는 그래프다.
도 6은 실시예에 따라 제조된 PN 다이오드 반도체 소자(600)를 보여주는 단면도다.
도 7은 도 6의 PN 다이오드의 상면으로부터의 물질 분포를 보여주는 secondary ion mass spectrometry (SIMS) 분석 결과 그래프다.
도 8a 내지 도 8c는 초박막 무기 반도체를 이용하여 3차원 반도체 소자를 제조하는 방법을 설명하는 단면도다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1a 내지 도 1e는 실시예에 따른 초박막 무기 반도체의 제조방법을 단계적으로 설명하는 단면도다.
도 1a를 참조하면, 제1기판(110) 상에 게르마늄(Ge)층(120)을 형성한다. Ge층(120) 형성을 위해 반응챔버(미도시) 내에 제1기판(110)을 배치한 상태에서 반응챔버 내로 Ge 소스, 예컨대 GeH4 개스를 공급한다.
제1기판(110)은 Si, Ge, SiGe, GaAs, 석영, 알루미나 등으로 형성될 수 있다. 제1기판(110)이 단결정 기판인 경우 그 위로 Ge층(120)을 에피성장할 수 있다. 예컨대, 제1기판(110)이 단결정 Si으로 이루어진 경우 Ge층(120)을 대략 50nm ~ 1㎛ 두께로 형성한다. Ge층(120) 두께가 50nm 보다 얇은 경우 그 위로 그래핀층이 잘 성장되지 않는다. Ge층(120) 두께를 1㎛ 이상으로 성장시키는 데에는 많은 시간이 소요된다. 제1기판(110)으로 Ge기판을 사용하는 경우, Ge층(120)의 형성은 생략될 수 있다.
제1기판(110)은 반드시 단결정 기판으로 한정되지 않는다. 비정질 또는 다결정 물질로 이루어진 제1기판(110) 상에 Ge층(120)을 성장시키면 비정질 또는 다결정 Ge층(120)이 형성된다.
이하에서는 제1기판(110)이 단결정 실리콘 기판이며, Ge층(120)이 에피성장된 단결정 층인 예를 가지고 설명한다.
도 1b를 참조하면, Ge층(120) 상으로 비정질 그래핀층(130)을 형성한다. 비정질 그래핀층(130)은 싱글 그래핀층일 수 있다. 비정질 그래핀층(130) 형성을 위해 low pressure chemical vapor deposition (LPCVD) 방법으로 900 ~ 930℃의 온도 에서 탄소포함 개스와 수소개스를 함께 상기 반응챔버 내로 공급한다. 탄소포함 개스로는 예컨대, CH4, C2H2, C2H4, CO 등을 사용할 수 있다. 이하에서는 탄소포함 개스로 CH4 개스를 사용한 예를 가지고 설명한다.
CH4 개스와 H2 개스를 공급하는 상기 반응챔버의 공정 압력은 1 ~ 10 Torr 이며, CH4/H2 개스는 대략 1/5 ~ 1/20 부피비로 공급된다. 이 과정에서 비정질 그래핀층(130) 하부의 Ge층(120)의 표면에는 수소 패시베이션(122)이 형성된다. 수소 패시베이션(122)은 Ge층(120)의 최상층 표면에 존재하는 댕글링 본드와 수소가 결합하여 Ge층(120)의 표면에 형성된다. 수소 패시베이션(122)의 형성으로 Ge층(120)과 비정질 그래핀층(130) 사이의 점착력이 매우 낮으며, 따라서, 비정질 그래핀층(130)을 Ge층(120)으로부터 용이하게 떼어낼 수 있다.
도 1c를 참조하면, 비정질 그래핀층(130) 상으로 초박막 무기 반도체(140)를 형성한다. 초박막 무기 반도체(140)는 실리콘 또는 게르마늄으로 이루어질 수 있다. 초박막 무기 반도체(140)이 초박막 실리콘(140)인 예를 가지고 설명한다. 초박막 실리콘(140)은 대략 50㎛ 이하의 두께를 가질 수 있다. 이러한 두께를 가지는 초박막 실리콘(140)은 플렉서블한 상태가 된다. 따라서, 에피더멀 소자(epidermal device)와 같은 웨어러블 디바이스를 포함하는 플렉서블 소자를 제조하는 데 이용될 수 있다.
초박막 실리콘(140)을 형성하기 위해서, 10 Torr 공정 압력에서 상기 공정챔버로 SiH4 개스와 H2 gas를 1/20 부피비로 혼합하여 주입하고, 500 ~ 700℃ 공정 온도를 유지하였다. 성장된 초박막 실리콘(140)은 비정질 실리콘일 수 있다. SiH4 개스는 He 개스에 5% 부피비로 혼합된 상태로 공급될 수 있다.
도 2는 비정질 그래핀층 위에 성장된 초박막 실리콘의 표면의 secondary electron microscopy (SEM) 이미지다. 도 2를 참조하면, 전 영역에 걸쳐서 실리콘이 균일하게 성장된 것을 알 수 있다.
비정질 그래핀층은 싱글 그래핀층일 수 있으며 탄소들이 6개로 균일하게 고리를 형성하는 결정질 그래핀층과 달리 5~7개로 불균일하게 고리를 형성한다. 결정질 그래핀에서는 표면에 댕글링 본드들이 존재하지 않으므로 상부에 바막을 형성하는데 어려움이 있다. 특히, 결정질 그래핀의 경우 전체 면적이 표면 에너지가 매우 낮아서 다른 물질들이 흡착하기 어려우며, 이는 화학적 증착/성장 에서 박막을 성장시키기 위한 시드를 형성하지 못하게 하는 원인이 된다. 반면 비정질 그래핀의 경우, 댕글링 본드가 존재하지 않지만 공간적으로 일정하지 않은 탄소링들(5각형, 6각형, 7각형)의 분포로 인해 표면에너지의 편차가 발생하게 되고, 비교적 표면 에너지가 높은 부분에서 흡착이 용이하게 발생하게 된다. 이는 화학적 증착/성장시 시드 형성을 원활하게 한다. 이러한 시드로 이루어진 층으로부터 초박막 실리콘이 성장된다. 비정질 그래핀층 위에 형성된 초박막 실리콘은 일정한 두께로 형성될 수 있다.
도 3은 비정질 그래핀층 위에 실리콘을 300 ~ 400 nm 정도 성장시킨 후 수직 단면을 관찰한 SEM 이미지다. 두께가 일정하게 실리콘이 성장한 것을 알 수 있다. 측단면 측정을 위해서 실리콘 및 Ge층을 절단시 비정질 그래핀층과 Ge층 사이에 일부 균열이 발생한 것을 볼 수 있다. 즉, 비정질 그래핀층의 상면에 형성된 수소 패시베이션으로 비정질 그래핀층이 Ge층으로부터 용이하게 이격되는 것을 알 수 있다.
도 4는 결정질 그래핀층 위에 실리콘을 성장한 비교예의 SEM 이미지다. Ge층 상에 결정질 그래핀층을 형성하기 위해서 900 ~ 930℃의 온도 영역에서 탄소포함 개스와 수소개스를 함께 Ge층(120)이 배치된 반응챔버 내로 공급하였다. 탄소포함 개스로는 CH4 개스를 사용하였으며, CH4 개스와 H2 개스를 공급하는 상기 반응챔버의 공정 압력은 70-100 Torr 이었으며, CH4/H2 개스는 대략 1/50 ~ 1/200 부피비로 공급된다. 이 과정에서 결정질 그래핀층이 Ge층 상에 형성되었다.
도 4를 참조하면, 실리콘 시드가 주로 그래핀의 결함, 예컨대 그래핀의 그레인 바운더리를 따라서 형성된 것을 볼 수 있다. 실리콘 시드들은 그래핀층 상에 균일하게 성장하지 않았다. 이는 결정질 그래핀 표면의 포텐셜이 균일하여 시드로 작용하는 사이트가 없어서 실리콘의 시드 형성이 어렵기 때문인 것으로 해석된다.
도 1c를 참조하면, 성장된 초박막 실리콘(140)을 어닐링한다. 어닐링된 초박막 실리콘(142)은 다결정 실리콘이 될 수 있다. 어닐링은 고온의 열처리, 예컨대 성장된 초박막 실리콘(140)을 고온 퍼니스(미도시)에 넣고 온도 850~900℃, 1~5시간 열처리를 할 수 있다.
도 5는 성장된 초박막 실리콘과, 어닐링된 초박막 실리콘의 라만 스펙트럼 결과를 보여주는 그래프다. 참고로, 싱글 실리콘의 라만 스퍽트럼도 함께 도시하였다.
도 5를 참조하면, 성장된 초박막 실리콘(a-Si)은 520 cm- 1 의 실리콘 피크가 거의 없으며 이는 성장된 초박막 실리콘이 비정질 상태인 것을 보여준다. 어닐링된 초박막 실리콘(poly-Si)은 실리콘 피크를 가지고 있으나, 실리콘 피크 강도는 단결정 실리콘 (cristal Si) 보다 낮으며, 이는 어닐링된 초박막 실리콘이 다결정 상태임을 보여준다.
도 1d를 참조하면, 어닐링된 초박막 실리콘(142)을 이용하여 그래핀층(130) 상으로 복수의 반도체 소자(150)를 형성할 수 있다. 예컨대, 초박막 실리콘(142)을 패터닝하여 전계효과 트랜지스터(150)의 채널층(142)으로 사용할 수 있다. 전계효과 트랜지스터(150)는 채널층의 양측에 연결된 소스 전극(151) 및 드레인 전극(152), 채널층(142) 상에 순차적으로 형성된 게이트 절연층(153) 및 게이트 전극(154)를 포함한다.
도 1d는 그래핀층(130) 상으로 복수의 전계효과 트랜지스터(150)가 형성된 것을 보여준다. 실시예는 이에 한정되지 않는다. 초박막 실리콘(142)을 이용하여 PN 다이오드, 메모리, 포토다이오드 등을 형성할 수도 있다.
도 1e를 참조하면, 미리 플렉서블 기판(170)을 준비한다. 플렉서블 기판(170)은 폴리머, 얇은 반도체 등으로 형성될 수 있다. 이어서, 도 1d에서 보듯이 특정 반도체 소자(150) 상에 지지부재(160), 예컨대 thermal release tape를 사용하여 상기 특정 반도체 소자(150)를 픽업한다. 이 과정에서 그래핀층(130)과 Ge층(120) 사이의 결합력이 낮고, 그래핀층(130)이 싱글층이기 때문에 그래핀층(130)이 쉽게 찢어지며 따라서 지지부재(160)에 상기 특정 반도체 소자(150)가 접착된다.
그래핀층(130)을 산소 플라즈마 처리하여 제거할 수 있다. 특히, 그래핀층(130)의 산소 플라즈마 처리로 특정 반도체 소자(150) 내에서 그래핀층(130)에 의한 소스전극(151) 및 드레인 전극(152)의 전기적 연결을 방지할 수 있다. 특정 반도체 소자(150)가 포토 다이오드, PN 다이오드 등일 경우, 특정 반도체 소자 하부의 그래핀층은 전극(미도시)에 연결되므로 그래핀층(130)을 제거하지 않을 수 있다.
이어서, 픽업된 특정 반도체 소자(150)를 플렉서블 기판(170) 위로 전사할 수 있다.
전사공정이 끝난 후 지지부재(160)를 제거한다. 예컨대, 지지부재(160)로 thermal release tape를 사용한 경우, 대략 200℃에서 10~60초 열을 가하면 thermal release tape의 점착력이 약해지며, 따라서 thermal release tape를 특정 반도체 소자(150)로부터 제거할 수 있다. 지지부재(160)의 제거방법은 지지부재(160)로 사용하는 물질에 따라서 달라질 수 있다.
실시예에서는 하나의 특정 반도체 소자를 전사하는 것을 설명하였으나, 실시예는 이에 한정되지 않는다. 예컨대, 복수의 반도체 소자를 동시에 전사할 수 있다. 즉, 웨이퍼 스케일로 전사할 수도 있다.
도 1e에서는 지지부재(160)를 사용하여 전사하는 방법을 설명하였으나, 실시예는 이에 한정되지 않는다. 예컨대, 진공펌프에 연결된 부재(파이프 및 접촉 부재)로 상기 전사과정을 수행할 수도 있다. 진공펌프를 사용하여 전사를 하는 경우, 지지부재의 부착공정 및 제거공정이 생략된다.
실시예에서는 특정 반도체 소자(150)의 전사과정에서 산소 플라즈마 처리로 비정질 그래핀층(130)을 제거하였으나, 비정질 그래핀층(130)을 제거하지 않을 수도 있다. 예컨대, 비정질 그래핀층(130)을 형성한 후 그 위로 절연층을 형성한다. 이어서, 상기 절연층 위로 초박막 무기 반도체(140)을 형성한다. 이후의 공정은 상술한 실시예로부터 잘 알 수 있다. 상기 절연층은 실리콘 옥사이드, 실리콘 나이트라이드로 이루어질 수 있다. 절연층은 비정질 실리콘층과 특정 반도체 소자(150) 사이의 전기적 연결을 방지한다.
도 6은 실시예에 따라 제조된 PN 다이오드 반도체 소자(600)를 보여주는 단면도다.
도 6을 참조하면, Ge 기판(610) 상에 비정질 그래핀층(630), B-doped Si층(640), P-doped Si층(650)이 순차적으로 형성되어 있다.
도 7은 도 6의 PN 다이오드의 상면으로부터의 물질 분포를 보여주는 secondary ion mass spectrometry (SIMS) 분석 결과 그래프다.
도 7을 참조하면, 초박막 실리콘의 형성시 불순물 도핑을 할 수 있다는 것을 알 수 있으며, 이에 따라 PN 다이오드의 제조가 가능한 것을 확인할 수 있다.
실시예에 따르면, 균일한 두께의 플렉서블한 초박막 무기 반도체를 제조할 수 있으며, 이 초박막 무기 반도체를 이용한 반도체 소자는 기존의 플렉서블 소자에 사용되는 유기 반도체에 비해서 전하 이동도가 높고 외부 환경(열, 산소, 수분)에 강하다.
또한, 초박막 무기 반도체를 이용한 반도체 소자를 플렉서블 기판에 전사하여 에피더멀 소자를 포함하는 웨어러블 소자의 제조에 적용할 수 있다.
상술한 실시예에서는 초박막 실리콘을 제조하는 방법을 설명하였다. 이하에서는 초박막 게르마늄을 제조하는 방법을 도 1a ~ 도 1c를 참조하여 설명한다. 동일하거나 유사한 부재에는 동일한 참조번호를 사용한다.
제1기판(110) 상에 게르마늄층(120), 비정질 그래핀층(130)을 형성하는 과정은 상술한 실시예와 동일할 수 있으므로 생략한다.
도 1c를 참조하면, 비정질 그래핀층(130) 상으로 초박막 게르마늄(140)을 형성한다. 초박막 게르마늄(140)은 대략 50nm 이하의 두께를 가질 수 있다. 이러한 두께를 가지는 초박막 게르마늄은 플렉서블한 상태가 된다. 따라서, 에피더멀 소자(epidermal device)와 같은 웨어러블 디바이스를 포함하는 플렉서블 소자를 제조하는 데 이용될 수 있다.
초박막 게르마늄(140)을 형성하기 위해서, 10 Torr 공정 압력에서 상기 공정챔버로 GeH4 개스와 H2 개스를 1/20 부피비로 공급하고, 400 ~ 600℃ 공정 온도를 유지한다. 성장된 초박막 게르마늄(140)은 비정질 게르마늄일 수 있다. SiH4 개스는 He 개스에 5% 부피비로 혼합된 상태로 공급될 수 있다.
이하의 초박막 게르마늄(140)의 어닐링 공정 및 초박막 게르마늄을 이용한 반도체 소자의 전사공정은 상술한 실시예로부터 잘 알 수 있으므로, 상세한 설명은 생략한다.
도 8a 내지 도 8c는 초박막 무기 반도체를 이용하여 3차원 반도체 소자를 제조하는 방법을 설명하는 단면도다. 3차원 반도체 소자는 메모리, 로직 회로, CIS 센서 등일 수 있다.
도 1a~도 1c의 제조방법과 실질적으로 동일한 방법으로 제1기판(110) 상에 Ge층(120), 비정질 그래핀층(130), 초박막 무기 반도체(140)를 형성한다.
도 8a를 참조하면, 초박막 무기 반도체(140)를 이용하여 비정질 그래핀층(130) 상으로 복수의 제1 반도체 소자(840)를 형성한다. 예컨대, 초박막 무기 반도체(140)를 이용하여 복수의 전계효과 트랜지스터, 복수의 포토 다이오드, 복수의 PN 다이오드 등을 형성할 수 있다.
도 8b를 참조하면, 목표 기판(870)을 마련한다. 목표 기판(870)은 플렉서블 기판 또는 단단한 기판일 수 있다.
목표 기판(870) 상으로 제1 반도체 소자들(840)을 웨이퍼 스케일로 전사한다. 진공펌프에 연결된 부재(파이프 및 접촉 부재)로 상기 전사를 수행할 수 있다. 또한, 상술한 실시예의 지지부재를 사용하여 전사를 수행할 수도 있다. 지지부재를 이용하는 경우 지지부재의 제거공정이 필요하다.
도 8c를 참조하면, 제1 반도체 소자들(840) 위로 패시베이션층(850)을 형성한다. 패시베이션층(850)은 절연층일 수 있다.
이어서, 도 1a ~ 도 1c의 방법으로 초박막 무기 반도체(140)를 제조하고, 초박막 무기 반도체(140)를 이용하여 비정질 그래핀층(130) 상으로 복수의 제2 반도체 소자(860 참조)를 형성한다. 예컨대, 초박막 무기 반도체(140)를 이용하여 복수의 전계효과 트랜지스터, 복수의 포토 다이오드, 복수의 PN 다이오드 등을 형성할 수 있다. 제2 반도체 소자(860)는 제1 반도체 소자(840)와 동일하거나 다른 소자일 수 있다.
이어서, 제2 반도체 소자들(860) 위에 지지부재를 점착시키거나 또는 진공펌프(미도시)를 이용하여 제2 반도체 소자들(860)을 패시베이션층(860) 상으로 전사한다.
제1 반도체 소자들(840)이 복수의 독출회로 집적회로(Readout integrated circuit: ROIC)이고, 제2 반도체 소자들(860)이 복수의 포토다이오드인 경우, 제조된 적층소자는 back-illumination CMOS image sensor (CIS)일 수 있다. 이 경우 패시베이션층(850)은 생략될 수 있다.
실시예는 이에 한정되지 않는다. 제2 반도체 소자들(860)을 제조하고 전사하는 방법을 반복하면 3층 이상으로 적층된 3차원 반도체 소자를 만들 수 있다. 예컨대 복층 구조의 NAND 메모리 소자를 제조할 수 있다.
실시예에 따르면, 스택 구조의 3차원 칩의 제조가 용이해 진다. 또한, 초박막 반도체를 이용하므로, 얇은 두께를 가진 스택 구조의 3차원 칩을 제조할 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 사상의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
110: 제1기판 120: 게르마늄 층
130: 비정질 그래핀층 142: 초박막 실리콘
150: 반도체 소자 160: 지지부재

Claims (20)

  1. 게르마늄(Ge) 기판을 준비하는 단계;
    상기 게르마늄 기판 상에 비정질 그래핀층을 형성하는 단계;
    상기 비정질 그래핀층 상에 박막 무기 반도체를 형성하는 단계; 및
    목표 기판 상에 상기 박막 무기 반도체를 전사하는 단계;를 구비하며,
    상기 비정질 그래핀층 형성 단계는 상기 게르마늄 기판 상에 수소가 공급되어 상기 게르마늄 기판의 표면에 수소 패시베이션을 형성하는 단계를 더 포함하는 박막 무기 반도체 제조방법.
  2. 제 1 항에 있어서, 상기 게르마늄 기판 준비 단계는:
    제1기판 상에 상기 게르마늄 기판을 형성하는 단계를 포함하며,
    상기 제1기판은 Si, Ge, SiGe, GaAs, 석영, 알루미나를 포함하는 박막 무기 반도체 제조방법.
  3. 제 2 항에 있어서, 상기 게르마늄 기판 준비 단계는:
    Si 또는 SiGe로 이루어진 상기 제1기판 상에 Ge층을 50nm~1㎛ 두께로 에피 성장하는 단계를 포함하는 박막 무기 반도체 제조방법.
  4. 제 1 항에 있어서,
    상기 비정질 그래핀층은 1층의 그래핀으로 이루어진 박막 무기 반도체 제조방법.
  5. 제 4 항에 있어서, 상기 비정질 그래핀층 형성단계는:
    상기 게르마늄 기판 상으로 탄소함유 개스와 수소 개스를 공급하되, 상기 수소 개스를 상기 탄소함유 개스와 비교하여 5~20배 부피 비로 공급하며, 공정압력을 1~10 Torr로 유지하는 단계를 포함하는 박막 무기 반도체 제조방법.
  6. 제 5 항에 있어서, 상기 비정질 그래핀층 형성단계는:
    900~930℃ 의 공정온도를 유지하는 단계에서 수행되는 박막 무기 반도체 제조방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 박막 무기 반도체는 Si 또는 Ge 박막이며, 50㎛ 이하의 두께를 가지는 박막 무기 반도체 제조방법.
  9. 제 1 항에 있어서, 상기 박막 무기 반도체 형성단계는:
    상기 박막 무기 반도체 소스와 수소 개스를 1:20 부피비로 공급하는 단계를 포함하는 박막 무기 반도체 제조방법.
  10. 제 1 항에 있어서,
    상기 박막 무기 반도체를 어닐링하여 상기 박막 무기 반도체를 다결정 물질로 만드는 단계;를 더 포함하는 박막 무기 반도체 제조방법.
  11. 제 1 항에 있어서,
    상기 비정질 그래핀층 형성 이전에 상기 게르마늄 기판 상으로 절연층을 형성하는 단계를 더 포함하며, 상기 비정질 그래핀층 형성단계는 상기 절연층 상으로 상기 비정질 그래핀을 형성하는 단계인 박막 무기 반도체 제조방법.
  12. 제 1 항에 있어서, 상기 박막 무기 반도체 전사단계는:
    상기 박막 무기 반도체 상으로 지지부재를 부착하고 상기 지지부재를 이용하여 전사하거나 또는 진공에 의한 압력을 이용하여 상기 목표기판 상으로 상기 박막 무기 반도체를 전사하는 박막 무기 반도체 제조방법.
  13. 제 1 항에 있어서,
    상기 목표 기판 상에 상기 박막 무기 반도체를 전사하기 이전에, 상기 비정질 그래핀층을 산소 플라즈마 처리로 제거하는 단계를 더 포함하는 박막 무기 반도체 제조방법.
  14. 제 1 항에 있어서, 상기 박막 무기 반도체 형성단계는:
    상기 박막 무기 반도체를 이용하여 상기 박막 무기 반도체 상에 적어도 하나의 반도체 소자를 형성하는 단계를 포함하며,
    상기 전사 단계는 상기 적어도 하나의 반도체 소자를 전사하는 단계인 박막 무기 반도체 제조방법.
  15. 제 1 항에 있어서,
    상기 목표기판은 플렉서블 기판인 박막 무기 반도체 제조방법.
  16. 게르마늄(Ge) 기판을 준비하는 단계;
    상기 게르마늄 기판 상에 비정질 그래핀층을 형성하는 단계;
    상기 비정질 그래핀층 상에 박막 무기 반도체를 형성하는 단계;
    상기 박막 무기 반도체를 이용하여 복수의 제1 반도체 소자를 형성하는 단계;
    목표 기판 상에 상기 복수의 제1 반도체 소자를 전사하는 단계; 및
    상기 복수의 제1 반도체 소자의 제조방법과 동일한 방법으로 복수의 제2 반도체 소자를 제조하고 상기 복수의 제1 반도체 소자 상으로 상기 복수의 제2 반도체 소자를 전사하는 단계;를 구비하며,
    상기 제2 반도체 소자의 제조 및 전사단계를 적어도 1회 이상 반복하는 박막 무기 반도체를 이용한 3차원 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 비정질 그래핀층은 1층의 그래핀으로 이루어진 3차원 반도체 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 비정질 그래핀층 형성단계는:
    상기 게르마늄 기판 상으로 탄소함유 개스와 수소 개스를 공급하되, 상기 수소 개스를 상기 탄소함유 개스와 비교하여 5~20배 부피 비로 공급하며, 공정압력을 1~10 Torr로 유지하는 단계를 포함하는 3차원 반도체 소자의 제조방법.
  19. 제 16 항에 있어서, 상기 비정질 그래핀층 형성단계는:
    상기 게르마늄 기판 상으로 상기 수소를 공급하여 상기 게르마늄 기판의 표면에 수소 패시베이션을 형성하는 단계를 더 포함하는 3차원 반도체 소자의 제조방법.
  20. 제 16 항에 있어서,
    상기 박막 무기 반도체는 Si 또는 Ge 박막이며, 50㎛ 이하의 두께를 가지는 3차원 반도체 소자의 제조방법.
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