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KR101920720B1 - 그래핀 전사 방법 및 이를 이용한 소자의 제조방법 - Google Patents

그래핀 전사 방법 및 이를 이용한 소자의 제조방법 Download PDF

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KR101920720B1
KR101920720B1 KR1020120155320A KR20120155320A KR101920720B1 KR 101920720 B1 KR101920720 B1 KR 101920720B1 KR 1020120155320 A KR1020120155320 A KR 1020120155320A KR 20120155320 A KR20120155320 A KR 20120155320A KR 101920720 B1 KR101920720 B1 KR 101920720B1
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KR
South Korea
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thin film
graphene
forming
graphene layer
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최재영
이재현
황동목
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삼성전자주식회사
성균관대학교 산학협력단
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Abstract

그래핀 전사 방법 및 이를 이용한 소자의 제조방법에 관해 개시되어 있다. 개시된 그래핀 전사 방법은 비금속 촉매(예컨대, 반도체 촉매)를 포함하는 기판 상에 그래핀층을 형성하는 단계, 상기 그래핀층 상에 박막을 형성하는 단계 및 상기 기판으로부터 상기 그래핀층과 상기 박막의 적층 구조물을 분리하는 단계를 포함할 수 있다. 상기 비금속 촉매(예컨대, 반도체 촉매)는 Ge 및 SiGe 중 적어도 하나를 포함할 수 있다. 상기 박막은 무기물 박막일 수 있고, 단층 또는 다층 구조로 형성할 수 있다. 상기 기판으로부터 상기 적층 구조물을 분리하는 단계는 물리적 박리 공정으로 수행할 수 있다. 상기 기판으로부터 상기 적층 구조물을 분리하는 단계 전, 상기 박막 상에 유기막을 형성하는 단계를 더 수행할 수 있다.

Description

그래핀 전사 방법 및 이를 이용한 소자의 제조방법{Method of transferring graphene and method of manufacturing device using the same}
그래핀을 전사하는 방법 및 이를 이용한 소자의 제조방법에 관한 것이다.
그래핀(graphene)은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 구조적/화학적으로 안정하고, 전기적/물리적으로 우수한 특성을 나타낼 수 있다. 예를 들어, 그래핀은 실리콘(Si) 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 갖는다. 또한 그래핀은 투광성을 갖고, 실온에서 양자 특성을 나타낼 수 있다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그러나 그래핀 형성 공정상의 제약으로 인해, 그래핀을 적용한 전자 소자의 제조는 현실적으로 용이하지 않다. 현재의 기술로는 절연 박막 위에 양질의 그래핀을 성장시키는 것이 어렵기 때문에, 전이금속을 촉매로 이용해서 그래핀을 형성한 후, 이를 다른 기판으로 전이(transfer) 시켜 소자를 제조하는 것이 일반적이다. 그런데 이와 같이 그래핀을 전이하는 과정에서 결함이 발생하거나 오염 물질에 노출될 수 있으며, 그래핀의 취급(handling)이 용이하지 않은 문제가 있다. 특히, 촉매로 사용하는 전이금속은 깨끗이 제거하기 어렵고, 소자의 물성 변화를 일으키는 치명적인 오염원이 될 수 있다. 이와 같은 이유로, 그래핀을 적용한 소자의 구현에 제약이 따른다.
그래핀의 오염 및 손상을 방지(또는 최소화)할 수 있는 그래핀 전사(전이) 방법 및 이를 적용한 소자(ex, 트랜지스터)의 제조방법을 제공한다.
반도체 촉매를 이용한 그래핀 전사 방법 및 이를 적용한 소자(ex, 트랜지스터)의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 반도체 촉매를 포함하는 기판 상에 그래핀층을 직접 형성하는 단계; 상기 그래핀층 상에 박막을 형성하는 단계; 및 상기 기판으로부터 상기 그래핀층과 상기 박막의 적층 구조물을 분리하는 단계;를 포함하는 그래핀 전사 방법이 제공된다.
상기 반도체 촉매는 Ge 및 SiGe 중 적어도 하나를 포함할 수 있다.
상기 기판은 Ge 기판 또는 SiGe 기판일 수 있다.
상기 그래핀층은 CVD(chemical vapor deposition) 방법으로 형성할 수 있다.
상기 박막은 무기물 박막일 수 있다.
상기 박막은 단층 또는 다층 구조로 형성할 수 있다.
상기 박막을 형성하는 단계는 상기 그래핀층 상에 제1 박막을 형성하는 단계; 및 상기 제1 박막 상에 제2 박막을 형성하는 단계;를 포함할 수 있다.
상기 제1 박막은, 예컨대, 절연막일 수 있다.
상기 제2 박막은, 예컨대, 도전막일 수 있다.
상기 기판으로부터 상기 적층 구조물을 분리하는 단계는 무용액 방식의 물리적 박리 공정으로 수행할 수 있다.
상기 기판으로부터 상기 적층 구조물을 분리하는 단계 전, 상기 박막 상에 유기막을 형성하는 단계를 더 포함할 수 있다.
상기 기판으로부터 상기 적층 구조물을 분리하는 단계 전, 상기 박막 상에 제2 기판을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 촉매를 포함하는 기판 상에 그래핀층을 직접 형성하는 단계; 상기 그래핀층 상에 박막을 형성하는 단계; 상기 기판으로부터 상기 그래핀층과 상기 박막의 적층 구조물을 분리하는 단계; 및 상기 박막 상에 상기 그래핀층을 포함하는 소자를 구성하는 단계;를 포함하는 그래핀 적용 소자의 제조방법이 제공된다.
상기 반도체 촉매는 Ge 및 SiGe 중 적어도 하나를 포함할 수 있다.
상기 기판은 Ge 기판 또는 SiGe 기판일 수 있다.
상기 그래핀층은 CVD(chemical vapor deposition) 방법으로 형성할 수 있다.
상기 박막은 무기물 박막일 수 있다.
상기 박막은 단층 또는 다층 구조로 형성할 수 있다.
상기 기판으로부터 상기 적층 구조물을 분리하는 단계는 무용액 방식의 물리적 박리 공정으로 수행할 수 있다.
상기 기판으로부터 상기 적층 구조물을 분리하는 단계 전, 상기 박막 상에 유기막을 형성하는 단계를 더 포함할 수 있다.
상기 기판으로부터 상기 적층 구조물을 분리하는 단계 전, 상기 박막 상에 제2 기판을 형성하는 단계를 더 포함할 수 있다.
상기 그래핀 적용 소자는 트랜지스터일 수 있다.
상기 박막을 형성하는 단계는 상기 그래핀층 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 게이트도전막을 형성하는 단계;를 포함할 수 있다.
상기 박막을 형성하는 단계는 상기 게이트도전막을 패터닝하는 단계; 및 상기 게이트절연막 상에 상기 패터닝된 게이트도전막을 덮는 절연막을 형성하는 단계;를 더 포함할 수 있다.
상기 소자를 구성하는 단계는 상기 박막 상에 상기 그래핀층에 전기적으로 연결된 소오스전극 및 드레인전극을 형성하는 단계를 포함할 수 있다.
그래핀의 오염 및 손상을 방지(또는 최소화) 하면서 그래핀을 용이하게 전사할 수 있다. 그래핀 전사 과정을 단순화할 수 있다.
본 발명의 실시예에 따른 그래핀 전사 방법을 이용하면, 우수한 성능을 갖는 그래핀 소자(ex, 트랜지스터 등)를 제조할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 그래핀 전사 방법을 보여주는 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 그래핀 전사 방법을 보여주는 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 그래핀 전사 방법을 적용한 소자의 제조방법을 보여주는 단면도이다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 그래핀 전사 방법을 적용한 소자의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 그래핀 전사 방법 및 이를 이용한 소자의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 그래핀 전사 방법을 보여주는 단면도이다.
도 1a를 참조하면, 반도체 촉매를 포함하는 기판(100) 상에 그래핀층(110)을 형성할 수 있다. 기판(100)의 상기 반도체 촉매는 게르마늄(Ge)을 포함할 수 있다. 상기 반도체 촉매는 게르마늄(Ge)이거나 실리콘 게르마늄(SiGe)일 수 있다. 예컨대, 기판(100)은 Ge 기판이거나 SiGe 기판일 수 있다.
기판(100)이 상기 반도체 촉매를 포함하기 때문에, 기판(100) 상에 그래핀층(110)을 직접 형성할 수 있다. 즉, 기판(100) 상에 그래핀층(110)을 직접 성장시킬 수 있다. 그래핀층(110)은 CVD(chemical vapor deposition) 방법으로 성장(형성)시킬 수 있다. 그래핀층(110)을 형성하기 위해, 기판(100)이 구비된 챔버(미도시) 내에 탄소 함유 가스를 주입할 수 있다. 상기 탄소 함유 가스로는, 예컨대, CH4, C2H2, C2H4, CO 등을 사용할 수 있다. 그래핀층(110)의 형성시, 기판(100)의 온도는 200∼1100℃ 정도일 수 있고, 챔버의 압력은 0.1∼760 torr 정도일 수 있다. 게르마늄(Ge)과 탄소(C)의 공융 온도(eutectic temperature)는 937℃ 정도로 비교적 높고, 게르마늄(Ge) 내 탄소(C)의 고용 한계는 108 atom/㎤ 정도로 낮다. 게르마늄(Ge)에 대한 탄소(C)의 용해도는 그래핀의 통상적인 증착 온도인 700∼850℃ 정도에서 매우 낮을 수 있다. 따라서, 기판(100)이 게르마늄(Ge)으로 구성되거나 게르마늄(Ge)을 포함하는 경우, 기판(100) 상에 그래핀층(110)을 직접 형성할 수 있다. 이러한 본 발명의 실시예에서는 종래의 금속 촉매(즉, Cu, Ni, Co, Pt, Ru 등의 전이금속 촉매)를 사용하지 않기 때문에, 금속 촉매로 인한 그래핀층(110)의 오염 및 소자의 물성/특성 변화를 원천적으로 방지할 수 있다.
위와 같은 방법으로 형성되는 그래핀층(110)은 1∼10층(또는, 1∼5층) 정도의 그래핀을 포함할 수 있다. 즉, 그래핀층(110)은 단일 그래핀으로 구성되거나, 약 10층(또는, 약 5층) 이내의 복수의 그래핀이 적층된 구조를 가질 수 있다. 약 10층 이내의 수 층(few layers)의 그래핀이 적층된 경우라도, 그래핀의 고유한 물성이 유지될 수 있다.
도 1b를 참조하면, 그래핀층(110) 상에 소정의 박막(이하, 제1 박막)(120)을 형성할 수 있다. 제1 박막(120)은 CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 방법으로 형성할 수 있다. 또한, 제1 박막(120)은 절연막이나 도전막 또는 반도체막으로 형성할 수 있다. 그래핀층(110)이 반도체 또는 도전체의 특성을 가질 수 있으므로, 제1 박막(120)은 그래핀층(110)과 다른 물성의 물질막, 예컨대, 절연막으로 형성할 수 있다. 그러나, 경우에 따라서, 제1 박막(120)은 도전막이나 반도체막으로 형성할 수도 있다. 또한, 제1 박막(120)은 무기물 박막일 수 있다.
기판(100)이 금속 기판이 아닌 반도체 기판(Ge 기판 또는 SiGe 기판)이기 때문에, 그래핀층(110) 상에 다양한 물성의 제1 박막(120)을 용이하게 형성할 수 있다. 만약, 기판(100)이 금속 기판인 경우, 제1 박막(120)의 형성을 위해 사용하는 가스(예컨대, Si 함유 가스)와 기판(100)이 쉽게 반응하여 기판(100)의 금속이 합금(alloy)으로 변화되면서, 기판(100)의 강도 및 물성이 크게 열화될 수 있다. 그러나 본 발명의 실시예에서는 반도체 물질(Ge 또는 SiGe 등)로 구성된 기판(100)을 사용하기 때문에, 제1 박막(120)의 형성 시, 기판(100)의 물성 및 강도가 거의 변화되지 않을 수 있다. 따라서, 다양한 제1 박막(120)(무기물 박막)을 용이하게 형성할 수 있다.
도 1c를 참조하면, 제1 박막(120) 상에 제2 박막(130)을 더 형성할 수 있다. 제2 박막(130)은 필요에 따라 형성할 수 있지만, 형성하지 않을 수도 있다. 제2 박막(130)은, 제1 박막(120)과 유사하게, CVD, ALD, PVD 등 다양한 방법으로 형성할 수 있고, 도전막이나 절연막 또는 반도체막으로 형성할 수 있다. 또한, 제2 박막(130)은 무기물 박막일 수 있다. 제2 박막(130)은 제1 박막(120)과 다른 물성을 갖는 물질막일 수 있다. 제1 박막(120)이 절연막인 경우, 제2 박막(130)은 도전막이나 반도체막일 수 있다. 만약, 그래핀층(110)을 트랜지스터의 '채널층'으로 사용하는 경우, 제2 박막(130)은 도전막으로 형성하여 '게이트전극'으로 사용할 수 있다. 그러나 이는 예시적인 것이고, 제2 박막(130)의 물질 및 형성 여부는 달라질 수 있다. 필요에 따라서는, 제2 박막(130) 상에 적어도 하나의 추가적인 물질막(미도시)을 더 형성할 수도 있다. 그리고, 여기서는 제1 및 제2 박막(120, 130)에 대하여 '박막(thin film)'이라는 용어를 사용하였지만, 이는 이들이 가질 수 있는 두께 범위를 특정 범위로 한정하는 것이 아니고, 두께 범위의 한정과는 무관한 용어로 여겨져야 한다.
도 1d를 참조하면, 기판(100)으로부터 그래핀층(110)과 제1 및 제2 박막(120, 130)의 '적층 구조물'을 분리할 수 있다. 기판(100)과 그래핀층(110)은 약한 결합력을 가지고 결합된 상태이기 때문에, 기판(100)으로부터 그래핀층(110)을 물리적으로 용이하게 분리할 수 있다. 보다 구체적으로 설명하면, 기판(100)과 그래핀층(110)은 비교적 약한 반데르 발스 력(van der Waals force)으로 결합된 상태이기 때문에, 기판(100)을 고정한 상태에서 그래핀층(110)과 제1 및 제2 박막(120, 130)의 적층 구조물을 기판(100)으로부터 멀어지는 방향으로 당겨주면, 기판(100)과 그래핀층(110)이 쉽게 분리될 수 있다. 이러한 분리 공정은 용액을 사용하지 않는 '무용액 방식'의 물리적 분리 공정(물리적 박리 공정)이라고 할 수 있고, 간단하고 용이하게 수행될 수 있다.
도 1a 내지 도 1d의 공정을 통해, 그래핀층(110)이 기판(100)으로부터 박막(120, 130)으로 전사(transfer)된 것으로 볼 수 있다. 이러한 전사 공정은 기판(100)으로부터 그래핀층(110)을 박막(120, 130)으로 직접 전사하는 공정(즉, 직접 전사 공정)이라고 할 수 있다.
종래의 그래핀 전사 공정에 따르면, 제1 기판에 금속 촉매층을 형성한 후, 상기 금속 촉매층 상에 그래핀층을 성장하고, 상기 그래핀층 상에 폴리머층(핸들링 기판)을 형성한 다음, 상기 금속 촉매층을 화학적으로 식각함으로써, 상기 제1 기판으로부터 상기 그래핀층을 분리한다. 그 다음, 상기 폴리머층에 구비된 그래핀층을 제2 기판에 부착한 후, 상기 폴리머층을 식각 용액으로 제거한다. 그 결과, 상기 제2 기판에 구비된 그래핀층을 얻을 수 있다. 종래에는 이러한 과정을 통해, 제1 기판에 형성된 그래핀층을 제2 기판으로 전사하였다. 그러나, 이 경우, 그래핀층으로부터 금속 촉매층을 완전히 제거하기가 어렵기 때문에, 금속 촉매층으로 인해 그래핀층이 오염되고, 이를 포함하는 소자의 물성/특성이 열화될 수 있다. 또한, 폴리머층의 제거시 사용하는 식각 용액 및 폴리머층의 잔류물 등에 의해 그래핀층이 손상되거나 오염될 수 있다. 또한, 종래의 방법에서는 그래핀층을 핸들링 기판(즉, 상기 폴리머층)으로 옮긴 후에, 이를 다시 제2 기판으로 옮기기 때문에, 그래핀층의 취급(handling)이 용이하지 않고, 그래핀층이 찢어지거나 주름 등의 결함이 발생할 가능성이 크다.
그러나 본 발명의 실시예에 따르면, 기판(100) 상에 그래핀층(110)을 직접 형성할 수 있고, 그래핀층(110) 상에 박막(120, 130)(무기물 박막)을 형성할 수 있으며, 기판(100)과 그래핀층(110)을 용이하게 분리할 수 있다. 이러한 본 발명의 실시예에서는 핸들링 기판(폴리머층)을 사용하지 않고, 기판(100)의 그래핀층(110)을 박막(120, 130)으로 직접 전사하기 때문에, 종래의 2단계 전사 공정에 비해, 그래핀층(110)이 손상되거나 오염될 가능성이 낮아진다. 또한, 본 발명의 실시예에 따르면, 금속 촉매층을 사용하지 않기 때문에, 금속 촉매층의 잔류로 인한 문제점(즉, 그래핀 오염 및 소자의 물성 열화)을 원천적으로 방지할 수 있다. 더욱이, 본 발명의 실시예에서는 '무용액 공정'으로 그래핀층(110)을 기판(100)으로부터 물리적으로 분리하고, 폴리머층의 형성 및 제거 공정 등이 없기 때문에, 이와 관련해서도 그래핀층(110)의 손상 및 오염 문제를 크게 줄일 수 있고, 공정이 상당히 단순화될 수 있다. 따라서, 본 발명이 실시예에 따르면, 그래핀의 오염 및 손상을 방지(또는 최소화)하면서, 그래핀을 용이하게 전사(직접 전사)할 수 있다.
또한, 본 발명의 실시예에서는 그래핀층(110) 상에, 필요에 따라, 다양한 박막을 용이하게 적층할 수 있기 때문에, 다양한 구조의 소자를 제조하는데 유리할 수 있다. 그리고, 기판(100)으로부터 분리한 그래핀층(110)은, 필요에 따라, 다른 기판으로 다시 전사하여 사용할 수도 있다.
본 발명의 다른 실시예에 따르면, 도 1b 또는 도 1c의 단계에서 박막(120 또는 130) 상에 '유기막'을 더 형성할 수 있다. 상기 유기막을 더 형성한 후에, 기판(100)으로부터 그래핀층(110)을 분리할 수 있다. 이러한 변형예에 대해서는 도 2a 및 도 2b를 참조하여 보다 구체적으로 설명한다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 그래핀 전사 방법을 보여주는 단면도이다.
도 2a를 참조하면, 도 1c의 구조를 형성한 후, 제2 박막(130) 상에 소정의 유기막(140)을 더 형성할 수 있다. 유기막(140)은 플라스틱 재질로 형성할 수 있다. 즉, 유기막(140)은 플라스틱 물질층일 수 있다. 유기막(140)은 플렉서블(flexible) 할 수 있고, 제2 박막(130)에 대해 접착력을 가질 수 있다. 이러한 유기막(140)을 제2 박막(130)에 부착함으로써, 후속하는 분리 공정, 즉, 그래핀층(110)과 기판(100)의 분리 공정이 더욱 용이해질 수 있다.
도 2b를 참조하면, 그래핀층(110)과 박막(120, 130) 및 유기막(140)의 적층 구조물을 기판(100)으로부터 분리할 수 있다. 앞서 설명한 바와 같이, 그래핀층(110)과 기판(100)은 비교적 약한 결합 상태(예컨대, 반데르 발스 력으로 결합된 상태)를 갖기 때문에, 기판(100)으로부터 그래핀층(110)을 물리적으로 용이하게 분리할 수 있다. 본 실시예에서와 같이, 제2 박막(130) 상에 유기막(140)을 형성한 경우, 박막(120, 130)과 유기막(140)의 적층 구조물은 비교적 큰 두께를 가질 수 있으므로, 분리 공정이 용이해질 수 있다.
본 실시예에서 유기막(140)은 일종의 기판(제2 기판)이라고 볼 수 있다. 이런 점에서, 유기막(140)은 '유기물 기판' 또는 '플라스틱 기판'이라고 할 수 있다. 따라서, 본 실시예에서는 그래핀층(110)이 기판(100)으로부터 유기물 기판 또는 플라스틱 기판으로 전사된 것으로 볼 수 있다. 그러나 본 발명은 이에 한정되지 않고, 필요에 따라, 유기막(140)의 물질을 변화시킬 수도 있다. 즉, 유기막(140) 대신에 '무기막' 또는 '무기물 기판'을 사용할 수도 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 그래핀 전사 방법을 적용한 소자의 제조방법을 보여주는 단면도이다. 본 실시예는 그래핀층을 채널층으로 포함하는 트랜지스터의 제조방법을 보여준다.
도 3a를 참조하면, 도 2a 및 도 2b의 방법을 이용해서 유기막(140) 상에 제2 박막(130), 제1 박막(120) 및 그래핀층(110)이 구비된 구조물을 얻을 수 있다. 도 3a의 구조는 도 2b에서 기판(100)으로부터 분리된 적층 구조물, 즉, 그래핀층(110), 제1 박막(120), 제2 박막(130) 및 유기막(140)의 적층 구조물을 위·아래로 뒤집은 구조라고 할 수 있다. 도 3a에서 제1 박막(120)은 절연막일 수 있고, 제2 박막(130)은 도전막일 수 있다. 제1 박막(120)은 게이트절연막일 수 있고, 제2 박막(130)은 게이트도전막일 수 있다.
도 3b를 참조하면, 그래핀층(110)을 패터닝하여 그래핀층(110)으로부터 그래핀 채널층(110a)을 형성할 수 있다. 이때, 경우에 따라서는, 그래핀 채널층(110a)은 그래핀 나노리본(graphene nanoribbon)(GNR) 구조 또는 그래핀 나노메쉬(graphene nanomesh)(GNM) 구조를 갖도록 패터닝될 수도 있다. 그래핀 나노리본(GNR) 구조 및 그래핀 나노메쉬(GNM) 구조는 잘 알려진 바, 이에 대한 자세한 설명은 배제한다.
도 3c를 참조하면, 그래핀 채널층(110a)의 제1 영역 및 제2 영역에 각각 전기적으로 접촉된 소오스전극(150A) 및 드레인전극(150B)을 형성할 수 있다. 소오스전극(150A) 및 드레인전극(150B)은 각각 그래핀 채널층(110a)의 일단 및 타단에 접촉될 수 있다. 이때, 제2 박막(130)은 게이트도전막으로 사용될 수 있고, 제1 박막(120)은 게이트절연막으로 사용될 수 있다. 따라서, 본 실시예의 방법을 통해, 그래핀 트랜지스터가 제조된 것으로 볼 수 있다.
도 3a 내지 도 3c의 방법은 다양하게 변화될 수 있다. 예컨대, 제2 박막(130)을 게이트도전막으로 사용하지 않을 경우, 도 3c의 그래핀 채널층(110a) 상에 소정의 게이트절연막을 형성하고, 그 위에 게이트도전막을 형성할 수 있다. 또는, 제2 박막(130)을 게이트도전막(제1 게이트도전막)으로 사용하면서, 그래핀 채널층(110a) 상에 별도의 게이트도전막(제2 게이트도전막)을 더 형성하여 더블 게이트(double gate) 구조의 트랜지스터를 제조할 수도 있다. 그 밖에도 다양한 변형이 가능할 수 있다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 그래핀 전사 방법을 적용한 소자의 제조방법을 보여주는 단면도이다.
도 4a를 참조하면, 기판(1000) 상에 그래핀층(1100)을 형성하고, 그 위에 제1 박막(1200) 및 제2 박막(1300)을 차례로 형성할 수 있다. 도 4a의 구조를 형성하는 방법은 도 1c의 구조를 형성하는 방법과 동일하거나 유사할 수 있다. 도 4a에서 기판(1000), 그래핀층(1100), 제1 박막(1200) 및 제2 박막(1300) 각각의 물질 및 형성방법은 도 1c의 기판(100), 그래핀층(110), 제1 박막(120) 및 제2 박막(130)의 물질 및 형성방법과 동일하거나 유사할 수 있다. 도 4a에서 제1 박막(1200)은 절연막일 수 있고, 제2 박막(1300)은 도전막일 수 있다. 추후에 제1 박막(1200)은 게이트절연막으로 사용될 수 있고, 제2 박막(1300)은 게이트도전막으로 사용될 수 있다.
도 4b를 참조하면, 제2 박막(1300)을 패터닝하여 적어도 하나의 패터닝된 제2 박막(1300a)을 형성할 수 있다. 패터닝된 제2 박막(1300a)은 복수 개로 형성될 수 있고, 이들은 소정 간격을 두고 서로 이격될 수 있다. 패터닝된 제2 박막(1300a) 각각은 게이트도전막(즉, 게이트전극)으로 사용될 수 있다.
도 4c를 참조하면, 제1 박막(1200) 상에 패터닝된 제2 박막(1300a)을 덮는 제3 박막(1350)을 형성할 수 있다. 제3 박막(1350)은 절연막일 수 있다. 제3 박막(1350)을 형성하는 방법은 제1 박막(1200)을 형성하는 방법과 동일하거나 유사할 수 있다. 다음, 제3 박막(1350) 상에 유기막(1400)을 형성할 수 있다. 유기막(1400)의 물질 및 형성방법은 도 2a의 유기막(140)의 물질 및 형성방법과 동일하거나 유사할 수 있다. 필요에 따라, 유기막(1400) 대신에 '무기막' 또는 '무기물 기판'을 사용할 수 있다. 또한, 유기막(1400)을 형성하지 않고, 후속 공정을 진행할 수도 있다.
도 4d를 참조하면, 기판(1000)으로부터 그래핀층(1100), 제1 박막(1200), 패터닝된 제2 박막(1300a), 제3 박막(1350) 및 유기막(1400)으로 구성된 적층 구조물을 분리할 수 있다. 상기 적층 구조물을 기판(1000)으로부터 분리하는 방법은 도 1d 및 도 2b의 분리 방법과 동일하거나 유사할 수 있다.
도 4e를 참조하면, 도 4d의 단계에서 분리한 적층 구조물, 즉, 그래핀층(1100)부터 유기막(1400)까지의 적층 구조물을 위·아래로 뒤집을 수 있다.
다음, 그래핀층(1100)을 패터닝하여, 도 4f에 도시된 바와 같이, 적어도 하나의 그래핀 채널층(1100a)을 형성할 수 있다. 복수의 그래핀 채널층(1100a)을 형성할 수 있다. 복수의 그래핀 채널층(1100a)은 복수의 패터닝된 제2 박막(1300a)(즉, 게이트도전막) 각각에 일대일로 대응될 수 있다. 경우에 따라, 그래핀 채널층(1100a)은 그래핀 나노리본(GNR) 구조 또는 그래핀 나노메쉬(GNM) 구조를 가질 수 있다.
도 4g를 참조하면, 그래핀 채널층(1100a) 각각에 접촉된 소오스전극(1500A) 및 드레인전극(1500B)을 형성할 수 있다. 소오스전극(1500A) 및 드레인전극(1500B)은 각각 그에 대응하는 그래핀 채널층(1100a)의 일단 및 타단에 접촉될 수 있다. 소오스전극(1500A) 및 드레인전극(1500B)의 역할 및 위치는 서로 뒤바뀔 수 있다. 이상에서 설명한 도 4a 내지 도 4g의 과정을 통해, 복수의 그래핀 트랜지스터가 용이하게 제조될 수 있다.
도 3a 내지 도 3c 및 도 4a 내지 도 4g에서는 그래핀을 채널층으로 사용하는 트랜지스터의 제조방법에 대해 도시하고 설명하였지만, 이는 예시적인 것이고, 본 발명의 실시예에 따른 그래핀 전사 방법의 적용 분야는 다양하게 변화될 수 있다. 즉, 트랜지스터 이외에 다양한 전자 소자(그래핀 적용 소자)에 본 발명의 실시예에 따른 그래핀 전사 방법을 적용할 수 있다.
앞서 설명한 바와 같이, 본 발명의 실시예에 따르면, 그래핀의 오염 및 손상을 억제(또는 최소화)하면서 그래핀을 용이하게 전사(직접 전사)할 수 있으므로, 이 방법을 이용하여 그래핀 적용 소자(ex, 트랜지스터)를 제조하는 경우, 우수한 성능을 갖는 소자를 얻을 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 전술한 본 발명의 실시예에 따른 그래핀 전사 방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 일례로, 도 1d 또는 도 2b의 단계에서 기판(100)으로부터 분리된 적층 구조물(110∼130 또는 110∼140)에서 그래핀층(110)을 별도의 기판으로 다시 전사할 수 있고, 상기 별도의 기판에서 소자의 제조공정을 진행할 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예에 따라 전사된 그래핀은 다양한 소자에 다양한 목적으로 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 1000 : 기판 110, 1100 : 그래핀층
120, 1200 : 제1 박막 130, 1300 : 제2 박막
1350 : 제3 박막 140, 1400 : 유기막
150A, 1500A : 소오스전극 150B, 1500B : 드레인전극

Claims (20)

  1. Ge 및 SiGe 중 적어도 하나의 반도체 촉매를 포함하는 기판 상에 그래핀층을 직접 형성하는 단계;
    상기 그래핀층 상에 절연막인 제1 박막을 형성하는 단계;
    상기 제1 박막 상에 도전막인 제2 박막을 형성하는 단계; 및
    상기 그래핀층과 상기 제1 및 제2 박막의 적층 구조물을 상기 기판으로부터 분리하는 단계;를 포함하고,
    상기 적층 구조물을 상기 기판으로부터 분리하는 단계는 무용액 방식의 물리적 박리 공정으로 수행하고,
    상기 물리적 박리 공정은 상기 반도체 촉매를 포함하는 상기 기판의 표면으로부터 상기 그래핀층이 분리되도록 수행하는 그래핀 전사 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 기판은 Ge 기판 또는 SiGe 기판인 그래핀 전사 방법.
  4. 제 1 항에 있어서,
    상기 그래핀층은 CVD(chemical vapor deposition) 방법으로 형성하는 그래핀 전사 방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 박막은 무기물 박막인 그래핀 전사 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서, 상기 기판으로부터 상기 적층 구조물을 분리하는 단계 전,
    상기 제2 박막 상에 유기막을 형성하는 단계를 더 포함하는 그래핀 전사 방법.
  11. Ge 및 SiGe 중 적어도 하나의 반도체 촉매를 포함하는 기판 상에 그래핀층을 직접 형성하는 단계;
    상기 그래핀층 상에 절연막인 제1 박막을 형성하는 단계;
    상기 제1 박막 상에 도전막인 제2 박막을 형성하는 단계;
    상기 그래핀층과 상기 제1 및 제2 박막의 적층 구조물을 상기 기판으로부터 분리하는 단계; 및
    상기 제1 및 제2 박막 상에 상기 그래핀층을 포함하는 소자를 구성하는 단계;를 포함하고,
    상기 적층 구조물을 상기 기판으로부터 분리하는 단계는 무용액 방식의 물리적 박리 공정으로 수행하고,
    상기 물리적 박리 공정은 상기 반도체 촉매를 포함하는 상기 기판의 표면으로부터 상기 그래핀층이 분리되도록 수행하는 그래핀 적용 소자의 제조방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 그래핀층은 CVD(chemical vapor deposition) 방법으로 형성하는 그래핀 적용 소자의 제조방법.
  14. 삭제
  15. 삭제
  16. 제 11 항에 있어서, 상기 기판으로부터 상기 적층 구조물을 분리하는 단계 전,
    상기 제2 박막 상에 유기막을 형성하는 단계를 더 포함하는 그래핀 적용 소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 그래핀 적용 소자는 트랜지스터인 그래핀 적용 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 박막을 형성하는 단계는 게이트절연막을 형성하는 단계를 포함하고,
    상기 제2 박막을 형성하는 단계는 게이트도전막을 형성하는 단계를 포함하는 그래핀 적용 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 게이트도전막을 패터닝하는 단계; 및
    상기 게이트절연막 상에 상기 패터닝된 게이트도전막을 덮는 별도의 절연막을 형성하는 단계;를 더 포함하는 그래핀 적용 소자의 제조방법.
  20. 제 17 내지 19 항 중 어느 한 항에 있어서, 상기 소자를 구성하는 단계는,
    상기 제1 및 제2 박막 상에 상기 그래핀층에 전기적으로 연결된 소오스전극 및 드레인전극을 형성하는 단계를 포함하는 그래핀 적용 소자의 제조방법.
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