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KR102319392B1 - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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KR102319392B1
KR102319392B1 KR1020150081247A KR20150081247A KR102319392B1 KR 102319392 B1 KR102319392 B1 KR 102319392B1 KR 1020150081247 A KR1020150081247 A KR 1020150081247A KR 20150081247 A KR20150081247 A KR 20150081247A KR 102319392 B1 KR102319392 B1 KR 102319392B1
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Abstract

본 기술은, SDR(Single Data Rate) 모드 또는 DDR(Double Data Rate) 모드로 설정되는 메모리 장치 및 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는, 상기 메모리 장치의 파워 상태를 판단하도록 구성된 파워 검출부; 및 상기 메모리 장치의 스테이터스를 체크하고, 상기 스테이터스 체크 결과에 따라 상기 메모리 장치의 모드를 판단하도록 구성된 모드 검출부를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 SDR/DDR 겸용 메모리 시스템의 웨이크업 동작에 관한 것이다.
동기식 메모리 시스템은 한 클럭 싸이클 동안 하나의 데이터 입출력 핀(pin)당 한 비트의 데이터를 입/출력하는 SDR(Single Data Rate) 모드로 동작하거나, 한 클럭 싸이클 동안 하나의 데이터 입출력 핀당 두 비트의 데이터를 입/출력하는 DDR(Double data Rate) 모드로 동작할 수 있다. SDR 모드는 신뢰성이 우수하며, DDR 모드는 동작 속도가 빠른 장점이 있다.
이에 따라, SDR 모드와 DDR 모드의 장점들을 갖춘 SDR/DDR 겸용 메모리 시스템이 증가하고 있다.
SDR/DDR 겸용 메모리 시스템은 SDR 모드 또는 DDR 모드로 동작할 수 있다. 일반적으로, 메모리 시스템의 부팅(booting) 동작은 신뢰성 확보를 위하여 SDR 모드로 수행되며, 부팅이 완료된 이후의 일반 동작들은 빠른 동작 속도를 위하여 DDR 모드로 수행된다.
SDR/DDR 겸용 메모리 시스템은 SDR 모드 또는 DDR 모드로 동작하기 때문에, 파워(power)가 다운(down)된 이후에 재 동작을 위한 웨이크업(wake up) 동작시 모드가 다시 설정된다.
예를 들면, 메모리 시스템은 호스트로부터 수신된 커맨드에 응답하여 제어신호들을 출력하는 메모리 컨트롤러와, 제어신호들에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하는 메모리 장치를 포함할 수 있다. 메모리 컨트롤러와 메모리 장치는 동작에 따라 SDR 모드 또는 DDR 모드로 각각 셋팅되는데, SDR 모드가 요구되는 동작이 수행될 때에는 메모리 컨트롤러와 메모리 장치는 모두 SDR 모드로 셋팅되고, DDR 모드가 요구되는 동작이 수행될 때에는 메모리 컨트롤러와 메모리 장치는 모두 DDR 모드로 셋팅된다.
일반적으로, 웨이크업 동작시, 메모리 컨트롤러는 SDR 모드로 초기화되고, 메모리 장치의 모드에 관계 없이 메모리 장치도 초기화시킨 후, 이전에 수행중이던 동작에 따라 메모리 컨트롤러와 메모리 장치의 모드를 재설정한다. 따라서, 메모리 컨트롤러와 메모리 장치를 초기화시키는 데 걸리는 시간이 증가하면서, 메모리 시스템의 전체적인 동작 시간이 증가할 수 있다.
본 발명의 실시예는 메모리 시스템의 웨이크업 동작 시간을 단축할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 메모리 장치; 및 웨이크업(wake up) 동작시, 상기 메모리 장치의 파워에 따라 상기 메모리 장치를 초기화하거나, 상기 메모리 장치의 모드를 유지 또는 변경하도록 구성된 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, SDR(Single Data Rate) 모드 또는 DDR(Double Data Rate) 모드로 설정되는 메모리 장치 및 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는, 상기 메모리 장치의 파워 상태를 판단하도록 구성된 파워 검출부; 및 상기 메모리 장치의 스테이터스를 체크하고, 상기 스테이터스 체크 결과에 따라 상기 메모리 장치의 모드를 판단하도록 구성된 모드 검출부를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 웨이크업(wake up) 동작이 시작되면, 메모리 장치의 파워를 검출하는 단계; 상기 메모리 장치의 파워가 오프 상태이면, 상기 메모리 장치를 초기화하는 단계; 상기 메모리 장치의 파워가 오프 상태가 아니면, 상기 메모리 장치의 모드를 판단하는 단계; 및 상기 메모리 장치의 모드에 따라, 상기 메모리 장치를 제어하는 메모리 컨트롤러와 상기 메모리 장치의 모드를 유지 또는 변경하는 단계를 포함한다.
본 기술은, 메모리 시스템의 웨이크업 동작시, 메모리 장치의 파워 상태에 따라 메모리 컨트롤러와 메모리 장치를 SDR 모드 또는 DDR 모드로 빠르게 교정함으로써, 웨이크업 동작 시간을 단축할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블럭도이다.
도 2는 본 발명의 실시예에 따른 웨이크업 동작을 설명하기 위한 순서도이다.
도 3은 메모리 시스템의 파워 시스템을 설명하기 위한 도면이다.
도 4는 웨이크업 동작시, 메모리 장치의 파워 상태를 설명하기 위한 그래프이다.
도 5 내지 도 8은 본 발명의 실시예에 따른 모드 교정 방법을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 블럭도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블럭도이다.
도 1을 참조하면, SDR(Single Data Rate)/DDR(Double Data Rate) 겸용 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(200)와, 호스트로부터 수신된 커맨트(CMD)에 응답하여 메모리 장치(200)를 제어하도록 구성된 메모리 컨트롤러(100)를 포함할 수 있다.
메모리 컨트롤러(100)는 수신되는 커맨드(CMD)에 응답하여 메모리 장치(200)를 제어하기 위한 제어 신호들을 제어 단자들(CE#, CLE, ALE, WE#, RE#, WP#)을 통해 출력할 수 있다. 예를 들면, 메모리 컨트롤러(100)에 웨이크업(wake up) 커맨드(CMD)가 수신되면, 메모리 컨트롤러(100)는 메모리 장치(200)의 파워 상태에 따라 메모리 장치(200)를 초기화시키거나, 메모리 컨트롤러(100)와 메모리 장치(200)의 모드를 교정할 수 있다.
제어 단자들(CE#, CLE, ALE, WE#, RE#, WP#, DQ 및 DQS)은 메모리 컨트롤러(100)에서 일반적으로 사용되는 단자(pin)이지만, 후술되는 실시예의 이해를 돕기 위하여 제어 단자들 각각을 개략적으로 설명하면 다음과 같다.
CE# 단자는 칩 인에이블(Chip Enable) 신호가 인가되는 단자로써, 메모리 장치(200)가 레디(ready) 상태인 경우, 선택된 칩을 대기 모드로 진입시키는 데 사용된다. CLE 단자는 커맨드 래치 인에이블(Command Latch Enable) 신호가 인가되는 단자로써, 커맨드를 메모리 장치(200)에 로딩할 때 사용된다. 예를 들면, 웨이크업 동작시, CLE 단자에 하이(high)의 커맨드 래치 인에이블 신호가 인가되면, 메모리 컨트롤러(100)는 상태 체크 커맨드(status check command)를 메모리 장치(200)에 로딩할 수 있다.
ALE 단자는 어드레스 래치 인에이블(Address Latch Enable) 신호가 인가되는 단자로써, 어드레스를 메모리 장치(200)에 로딩하는 것을 제어하는데 사용된다. 예를 들면, ALE 단자에 하이(high)의 어드레스 래치 인에이블 신호가 인가되면, 어드레스가 메모리 장치(200)에 로딩될 수 있다.
WE# 단자는 라이트 인에이블(Write Enable) 신호가 인가되는 단자로써, 데이터 또는 커맨드 입력시 사용된다.
RE# 단자는 리드 인에이블(Read Enable) 신호가 인가되는 단자로써, 데이터 출력시 사용된다.
WP# 단자는 라이트 프로텍트(Write Protect) 신호가 인가되는 단자로써, 돌발적인 프로그램 동작 또는 소거 동작이 수행될 때, 메모리 장치를 보호하는데 사용된다.
DQ 단자는 데이터 또는 커맨드가 전달되는데 사용된다.
DQS 단자는 고속 동작시 데이터 스트로브 신호가 전달되는데 사용된다. 예를 들면, 메모리 장치가 DDR 모드인 경우, 데이터 스트로브 신호가 DQS 단자에 토글(toggle)된다.
상술한 제어 단자들(CE#, CLE, ALE, WE#, RE#, WP#, DQ 및 DQS)을 포함하는 메모리 컨트롤러(100)는 웨이크업 동작을 위하여 모드 검출부(110)와 파워 검출부(120)를 포함할 수 있다.
모드 검출부(110)는 메모리 장치(200)로부터 수신된 데이터(DQ 단자를 통해 전달되는 데이터) 및 데이터 스트로브 신호(DQS 단자를 통해 전달되는 신호)에 따라 메모리 장치(200)가 현재 어떠한 모드로 설정되어 있는지를 판단하고, 판단 결과를 메모리 컨트롤러 내에서 내부 신호로 출력할 수 있다. 메모리 컨트롤러(100)는 모드 검출부(110)에서 출력된 내부 신호에 따라, 메모리 컨트롤러(100)의 현재 모드가 유지 또는 변경되도록 메모리 장치(200)를 제어할 수 있다.
파워 검출부(120)는 웨이크업 동작시, 메모리 장치(200)에 공급되는 파워를 검출하고, 메모리 장치(200)가 파워 오프(off) 상태인지 아닌지를 판단할 수 있다.
즉, 웨이크업 동작이 시작되면, 파워 검출부(120)는 메모리 장치(200)의 파워를 검출한다. 파워 검출부(120)에 의해 메모리 장치(200)의 파워가 오프 상태인 것으로 판단되면, 메모리 컨트롤러(100) 및 메모리 장치(200)는 SDR 모드로 초기화 된다. 만약, 파워 검출부(120)에 의해 메모리 장치(200)의 파워가 오프 상태가 아닌 것으로 판단도면, 메모리 컨트롤러(100)는 메모리 장치(200)의 모드를 판단하기 위하여 모드 검출부(110)를 동작시킨다.
메모리 장치(200)는 설정 상태에 따라, 메모리 시스템(1000)의 파워 다운 시, 파워 온(on) 상태가 되거나 파워 오프(off) 상태가 될 수 있다. 예를 들면, 메모리 장치(200)가 파워 온 상태로 설정되어 있으면, 메모리 시스템(1000)의 파워 다운 이후에 수행되는 웨이크업 동작시, 메모리 장치(200)는 자동으로 파워 온 상태가 된다. 또는, 메모리 장치(200)가 파워 오프 상태로 설정되어 있으면, 메모리 시스템(1000)의 파워 다운 이후에 수행되는 웨이크업 동작시, 메모리 장치(200)는 자동으로 파워 오프 상태가 된다. 또한, 메모리 장치(200)가 파워 온 또는 파워 오프 상태로 설정되어 있더라도, 웨이크업 동작시 메모리 장치(200)에 불안정한 파워가 공급되는 경우, 파워 검출부(120)는 메모리 장치(200)를 파워 온 상태로 판단한다.
상술한 메모리 시스템의 웨이크업 동작을 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 웨이크업 동작을 설명하기 위한 순서도이다.
도 2를 참조하면, 메모리 시스템(도 1의 1000)이 파워 다운(단계 21)된 후, 메모리 컨트롤러(도 1의 100)에 웨이크업 커맨드가 수신되면(단계 22), 메모리 컨트롤러(100)는 메모리 장치(도 1의 200)의 파워 상태를 판단하고(단계 23), 메모리 장치(200)의 파워 상태에 따라 SDR 모드로 초기화되거나(단계 24), 메모리 컨트롤러(100) 및 메모리 장치(200)의 모드를 교정한다(단계 25). 즉, 메모리 컨트롤러(100)는 웨이크업 커맨드에 응답하여 SDR 모드로 리셋되는 종래와 달리, 메모리 컨트롤러(100)와 메모리 장치(200)의 모드에 따라 모드를 서로 맞춘다.
단계 23 내지 25를 보다 구체적으로 설명하면 다음과 같다.
단계 23에서, 메모리 컨트롤러(100)는 메모리 장치(200)의 파워를 검출하여, 메모리 장치(200)가 파워 오프(off) 상태인지를 판단한다. 메모리 장치(200)의 파워가 오프(off) 상태이면(예), 메모리 컨트롤러(100)는 메모리 장치(200)를 리셋(reset)하여 초기화한다. 메모리 장치(200)가 파워 오프(off) 상태가 아닌 경우는(아니오) 메모리 장치(200)가 파워 온(on) 상태이거나, 파워 온(on) 상태인지 파워 오프(off) 상태인지 알 수 없는 상태를 의미한다. 이러한 경우, 메모리 컨트롤러(100)는 메모리 장치(200)에 일부 제어 신호들을 출력하고, 일부 제어 신호들에 응답하여 메모리 장치(200)로부터 출력되는 데이터 또는 데이터 스트로빙 신호(도 1의 DQS)를 토대로 메모리 컨트롤러(100)와 메모리 장치(200)의 모드를 유지하거나 변경한다.
상술한 단계 23에서, 메모리 컨트롤러(100)가 메모리 장치(200)의 파워 상태를 판단하기 위하여, 메모리 장치(100)의 파워 검출부(도 1의 130)가 사용된다. 파워 검출부(130)가 포함된 메모리 시스템(1000)을 구체적으로 설명하면 다음과 같다.
도 3은 메모리 시스템의 파워 시스템을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(100)와 메모리 장치(200)를 포함한다. 파워 검출부(100)는 메모리 컨트롤러(100)에 포함되거나, 메모리 컨트롤러(100)의 외부에 포함될 수도 있다. 도 3에서는 메모리 컨트롤러(100)의 내부에 파워 검출부(100)가 포함된 경우를 예를 들어 설명하도록 한다.
메모리 컨트롤러(100)는 메모리 시스템(1000)의 외부로부터 제1 전압(VCCQ)을 공급받으며, 메모리 장치(200)는 메모리 시스템(1000)의 외부로부터 제2 전압(VCC)을 공급받을 수 있다. 제1 전압(VCCQ)과 제2 전압(VCC)은 모두 양전압이며, 일반적으로 제1 전압(VCCQ)은 제2 전압(VCC)보다 낮다. 예를 들면, 제1 전압(VCCQ)은 1.8V일 수 있고, 제2 전압(VCC)은 3.3V일 수 있다.
메모리 컨트롤러(100)와 메모리 장치(200) 사이의 인터페이스에서는 제3 전압(V_MD)이 사용되는데, 메모리 장치(200)의 파워가 정상인 경우, 제3 전압(VCCQ)은 제2 전압(VCCQ)과 동일한 레벨을 갖는다.
따라서, 메모리 시스템(1000)의 웨이크업 동작시, 파워 검출부(120)는 제3 전압(V_MD)을 전달받고, 전달받은 제3 전압(V_MD)의 레벨에 따라 메모리 장치(200)가 파워 오프(off) 상태인지 아닌지를 판단할 수 있다.
파워 검출부(120)가 메모리 장치(200)의 파워 상태를 판단하는 방법을 구체적으로 설명하면 다음과 같다.
도 4는 웨이크업 동작시, 메모리 장치의 파워 상태를 설명하기 위한 그래프이다.
도 4 및 도 3을 참조하면, 메모리 장치(200)로부터 전달받은 제3 전압(V_MD)이 0V이면(43), 파워 검출부(120)는 메모리 장치(200)를 파워 오프 상태로 판단한다. 이러한 경우(43), 메모리 컨트롤러(100)와 메모리 장치(200)는 SDR 모드로 초기화 된다(도 2의 '단계 24').
만약, 제3 전압(V_MD)이 제2 전압(VCCQ)(41)과 같으면, 파워 검출부(120)는 메모리 장치(200)를 파워 온 상태로 판단한다. 만약, 제3 전압(V_MD)이 0V와 제2 전압(VCCQ) 사이의 레벨을 가지면(42), 파워 검출부(120)는 메모리 장치(200)가 파워 오프 상태인지 또는 파워 온 상태인지 알 수 없다. 이러한 경우, 파워 검출부(120)는 메모리 장치(200)가 파워 오프 상태가 아닌 것으로 판단한다. 즉, 파워 검출부(120)에 의해 메모리 장치(200)가 파워 오프 상태가 아닌 것으로 판단되면(41 또는 42), 메모리 컨트롤러(100)는 메모리 컨트롤러(100) 및 메모리 장치(200)의 모드를 교정하기 위한 단계(도 2의 '단계 25')를 수행한다.
SDR/DDR 겸용 메모리 시스템(1000)은 파워 다운 이후의 웨이크업 동작시, 메모리 컨트롤러(100)와 메모리 장치(200)의 모드가 변경될 수 있는데, 각각의 경우에 따른 모드 교정 방법을 구체적으로 설명하면 다음과 같다.
도 5 내지 도 8은 본 발명의 실시예에 따른 모드 교정 방법을 설명하기 위한 타이밍도로써, 메모리 장치가 SDR 모드인 경우에는 데이터 스트로브 신호가 토글(toggle)되지 않고, DDR 모드인 경우에는 데이터 스트로브 신호가 토글되는 특징을 이용하여 메모리 장치의 모드를 판단하는 방법이 도시되어 있다.
메모리 컨트롤러와 메모리 장치 중에서, 하나는 SDR 모드이고 다른 하나는 DDR 모드인 경우, 싱크(sync)를 맞추기 위하여 SDR 모드 또는 DDR 모드로 변경하는데, 고속 동작인 DDR 모드를 우선시하여 SDR 모드를 DDR 모드로 변경한다. 만약, 메모리 컨트롤러와 메모리 장치가 모두 SDR 모드 또는 DDR 모드이면, 싱크가 서로 맞으므로 SDR 모드 또는 DDR 모드를 유지한다.
도 5를 참조하면, 메모리 컨트롤러(도 1의 100)와 메모리 장치(도 1의 200)가 모두 SDR 모드인 '케이스 1'이 도시되어 있다. 웨이크업 동작이 시작되면, 메모리 컨트롤러(100)는 내부 정보를 통하여 메모리 컨트롤러(100) 자신의 모드를 알 수 있으나, 메모리 장치(200)의 모드에 대한 정보가 없기 때문에 메모리 장치(200)의 모드를 모른다. 즉, 파워 다운 이후의 웨이크업 동작 시작 시, 메모리 장치(200)의 모드가 변경될 수 있기 때문에, 메모리 컨트롤러(100)는 메모리 장치(200)로부터 정보를 받기 이전까지는 메모리 장치(200)가 어떤 모드로 설정되어 있는지 알 수 없다.
이에 따라, 메모리 컨트롤러(100)는 다음과 같은 방법으로 메모리 장치(200)가 어떠한 모드로 설정되어 있는지를 판단할 수 있다.
메모리 컨트롤러(100)는 CLE 단자에 '1'의 커맨드 래치 인에이블 신호를 전송하여 커맨트를 송신할 준비를 한다. WE# 단자를 통해 라이트 인에이블 신호가 '1'에서 '0'으로 천이되면, DQ 단자를 통해 상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩된다.
상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩되는 동안, 리드 인에이블 신호는 RE# 단자에서 '1' 상태로 유지된다. 상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩되면, 메모리 컨트롤러(100)는 RE# 단자를 통해 리드 인에이블 신호를 '1'에서 '0'으로 천이시키고, 일정 시간 후에 다시 '1'로 천이시킨다. 리드 인에이블 신호가 '1'에서 '0'으로 천이되면, 메모리 장치(200)는 DQ 단자를 통해 에코 데이터(echo data; Eo)를 메모리 컨트롤러(100)에 전송한다. 예를 들면, 에코 데이터(Eo)는 상태 체크 커맨드(SC_CMD)를 수신했다는 수신 확인 데이터라고 할 수 있으며, 메모리 컨트롤러(100)와 메모리 장치(200)의 모드가 서로 동일할 때에만 메모리 컨트롤러(100)가 에코 데이터(Eo)를 인식할 수 있고, 모드가 서로 상이하면 메모리 콘트롤러(100)는 에코 데이터(Eo)를 인식할 수 없다.
'케이스 1'에서, 메모리 컨트롤러(100)와 메모리 장치(200)가 서로 동일한 모드로 설정되어 있으므로, 메모리 컨트롤러(100)는 메모리 장치(200)에서 출력된 에코 데이터(Eo)를 인식할 수 있다. 또한, '케이스 1'에서, 메모리 장치(200)는 저속에서 동작하는 SDR 모드로 설정되어 있으므로, DQS 단자는 토글되지 않는다.
DQS 단자에 토글되는 신호가 없으므로, 메모리 컨트롤러(100)는 메모리 장치(200)를 SDR 모드로 판단하고, 에코 데이터(Eo)가 인식되었으므로 메모리 장치(200)와 메모리 컨트롤러(100)를 서로 동일한 모드로 판단한다. 이에 따라, 메모리 컨트롤러(100)는 메모리 컨트롤러(100)와 메모리 장치(200)가 모두 SDR 모드임을 알 수 있다. '케이스 1'의 경우, 메모리 컨트롤러(100)와 메모리 장치(200)가 모두 SDR 모드인 것으로 확인되므로, 싱크(sync)를 맞추기 위한 추가 동작이 수행되지 않고 웨이크업 동작이 종료된다.
도 6을 참조하면, 메모리 컨트롤러(도 1의 100)는 SDR 모드이고, 메모리 장치(도 1의 200)는 DDR 모드인 '케이스 2'가 도시되어 있다. '케이스 2'에서도, 메모리 컨트롤러(100)는 메모리 장치(200)로부터 정보를 받기 이전까지는 메모리 장치(200)가 어떤 모드로 설정되어 있는지 알 수 없다.
이에 따라, 메모리 컨트롤러(100)는 다음과 같은 방법으로 메모리 장치(200)가 어떠한 모드로 설정되어 있는지를 판단할 수 있다.
메모리 컨트롤러(100)는 CLE 단자에 '1'의 커맨드 래치 인에이블 신호를 전송하여 커맨트를 송신할 준비를 한다. WE# 단자를 통해 라이트 인에이블 신호가 '1'에서 '0'으로 천이되면, DQ 단자를 통해 상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩된다.
상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩되는 동안, 리드 인에이블 신호는 RE# 단자에서 '1' 상태로 유지된다. 상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩되면, 메모리 컨트롤러(100)는 RE# 단자를 통해 리드 인에이블 신호를 '1'에서 '0'으로 천이시키고, 일정 시간 후에 다시 '1'로 천이시킨다. 리드 인에이블 신호가 '1'에서 '0'으로 천이되면, 메모리 장치(200)는 DQ 단자를 통해 에코 데이터(echo data; Eo)를 메모리 컨트롤러(100)에 전송한다. 예를 들면, 에코 데이터(Eo)는 상태 체크 커맨드(SC_CMD)를 수신했다는 피드백 데이터라고 할 수 있으며, 메모리 컨트롤러(100)와 메모리 장치(200)의 모드가 서로 동일할 때에만 메모리 컨트롤러(100)가 에코 데이터(Eo)를 인식할 수 있고, 모드가 서로 상이하면 메모리 콘트롤러(100)는 에코 데이터(Eo)를 인식할 수 없다.
'케이스 2'에서, 메모리 컨트롤러(100)와 메모리 장치(200)가 서로 상이한 모드로 설정되어 있으므로, 메모리 컨트롤러(100)는 메모리 장치(200)에서 출력된 에코 데이터(Eo)를 인식할 수 없다. 또한, '케이스 2'에서, 메모리 장치(200)는 고속에서 동작하는 DDR 모드로 설정되어 있으므로, DQS 단자가 토글된다.
DQS 단자가 토글되므로, 메모리 컨트롤러(100)는 메모리 장치(200)를 DDR 모드로 판단하고, 에코 데이터(Eo)가 인식되었으므로 메모리 장치(200)와 메모리 컨트롤러(100)를 서로 상이한 모드로 판단한다. 이에 따라, 메모리 컨트롤러(100)는 메모리 장치(100)가 DDR 모드이고 메모리 컨트롤러(200)가 SDR 모드임을 알 수 있다.
'케이스 2'의 경우, 메모리 컨트롤러(100)는 SDR 모드로 설정되어 있고, 메모리 장치(200)는 DDR 모드로 설정되어 있으므로, 싱크(sync)를 맞추기 위하여, 메모리 컨트롤러(100)는 메모리 컨트롤러(100)의 모드를 DDR 모드로 변경한다. 즉, 메모리 컨트롤러(100)와 메모리 장치(200) 중에서 하나는 SDR 모드로 설정되어 있고, 다른 하나는 DDR 모드로 설정되어 있으면, SDR 모드로 설정되어 있는 장치를 DDR 모드로 변경한다. 메모리 컨트롤러(100)와 메모리 장치(200)의 싱크가 맞으면 웨이크업 동작이 종료된다.
도 7을 참조하면, 메모리 컨트롤러(도 1의 100)는 DDR 모드이고, 메모리 장치(도 1의 200)는 SDR 모드인 '케이스 3'이 도시되어 있다. '케이스 3'에서도, 메모리 컨트롤러(100)는 메모리 장치(200)로부터 정보를 받기 이전까지는 메모리 장치(200)가 어떤 모드로 설정되어 있는지 알 수 없다.
이에 따라, 메모리 컨트롤러(100)는 다음과 같은 방법으로 메모리 장치(200)가 어떠한 모드로 설정되어 있는지를 판단할 수 있다.
메모리 컨트롤러(100)는 CLE 단자에 '1'의 커맨드 래치 인에이블 신호를 전송하여 커맨트를 송신할 준비를 한다. WE# 단자를 통해 라이트 인에이블 신호가 '1'에서 '0'으로 천이되면, DQ 단자를 통해 상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩된다.
상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩되는 동안, 리드 인에이블 신호는 RE# 단자에서 '1' 상태로 유지된다. 상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩되면, 메모리 컨트롤러(100)는 RE# 단자를 통해 리드 인에이블 신호를 '1'에서 '0'으로 천이시키고, 일정 시간 후에 '0'에서 '1'로 천이시킨 후, 일정 시간 후에 '1'에서 '0'으로 천이시킨 후, 일정 시간 후에 '0'에서 '1'로 천이시킨다. 즉, 상술한 '케이스 1 및 2'에서는 메모리 컨트롤러(100)가 SDR 모드이므로 리드 인에이블 신호가 '1'에서 '0'으로, '0'에서 '1'로 천이되었지만, '케이스 3'에서는 메모리 컨트롤러(100)가 DDR 모드이므로 리드 인에이블 신호가 '1'에서 '0'으로, '0'에서 '1'로, '1'에서 '0'으로, '0'에서 '1'로 천이된다.
리드 인에이블 신호가 '1'에서 '0'으로 첫 번째로 천이되면, 메모리 장치(200)는 DQ 단자를 통해 에코 데이터(echo data; Eo)를 메모리 컨트롤러(100)에 전송한다. 예를 들면, 에코 데이터(Eo)는 상태 체크 커맨드(SC_CMD)를 수신했다는 피드백 데이터라고 할 수 있으며, 메모리 컨트롤러(100)와 메모리 장치(200)의 모드가 서로 동일할 때에만 메모리 컨트롤러(100)가 에코 데이터(Eo)를 인식할 수 있고, 모드가 서로 상이하면 메모리 콘트롤러(100)는 에코 데이터(Eo)를 인식할 수 없다.
'케이스 3'에서, 메모리 컨트롤러(100)와 메모리 장치(200)가 서로 상이한 모드로 설정되어 있으므로, 메모리 컨트롤러(100)는 메모리 장치(200)에서 출력된 에코 데이터(Eo)를 인식할 수 없다. 또한, '케이스 3'에서, 메모리 장치(200)는 저속에서 동작하는 SDR 모드로 설정되어 있으므로, DQS 단자는 토글되지 않는다.
DQS 단자에 토글되는 신호가 없는 것으로 확인되면, 메모리 컨트롤러(100)는 메모리 장치(200)를 SDR 모드로 판단하고, 에코 데이터(Eo)가 인식되었으므로 메모리 장치(200)와 메모리 컨트롤러(100)를 서로 상이한 모드로 판단한다. 이에 따라, 메모리 컨트롤러(100)는 메모리 장치(100)가 SDR 모드이고 메모리 컨트롤러(200)가 DDR 모드임을 알 수 있다.
'케이스 3'의 경우, 메모리 컨트롤러(100)는 DDR 모드로 설정되어 있고, 메모리 장치(200)는 SDR 모드로 설정되어 있으므로, 싱크(sync)를 맞추기 위하여, 메모리 컨트롤러(100)는 메모리 장치(200)의 모드를 DDR 모드로 변경한다. 즉, 메모리 컨트롤러(100)와 메모리 장치(200) 중에서 하나는 SDR 모드로 설정되어 있고, 다른 하나는 DDR 모드로 설정되어 있으면, SDR 모드로 설정되어 있는 장치를 DDR 모드로 변경한다. 메모리 컨트롤러(100)와 메모리 장치(200)의 싱크가 맞으면 웨이크업 동작이 종료된다.
도 8을 참조하면, 메모리 컨트롤러(도 1의 100)와 메모리 장치(도 1의 200)가 모두 DDR 모드인 '케이스 4'가 도시되어 있다. '케이스 4'에서도, 메모리 컨트롤러(100)는 메모리 장치(200)로부터 정보를 받기 이전까지는 메모리 장치(200)가 어떤 모드로 설정되어 있는지 알 수 없다.
이에 따라, 메모리 컨트롤러(100)는 다음과 같은 방법으로 메모리 장치(200)가 어떠한 모드로 설정되어 있는지를 판단할 수 있다.
메모리 컨트롤러(100)는 CLE 단자에 '1'의 커맨드 래치 인에이블 신호를 전송하여 커맨트를 송신할 준비를 한다. WE# 단자를 통해 라이트 인에이블 신호가 '1'에서 '0'으로 천이되면, DQ 단자를 통해 상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩된다.
상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩되는 동안, 리드 인에이블 신호는 RE# 단자에서 '1' 상태로 유지된다. 상태 체크 커맨드(SC_CMD)가 메모리 장치(200)에 로딩되면, 메모리 컨트롤러(100)는 RE# 단자를 통해 리드 인에이블 신호를 '1'에서 '0'으로 천이시키고, 일정 시간 후에 '0'에서 '1'로 천이시킨 후, 일정 시간 후에 '1'에서 '0'으로 천이시킨 후, 일정 시간 후에 '0'에서 '1'로 천이시킨다. 즉, 상술한 '케이스 1 및 2'에서는 메모리 컨트롤러(100)가 SDR 모드이므로 리드 인에이블 신호가 '1'에서 '0'으로, '0'에서 '1'로 천이되었지만, '케이스 3'에서는 메모리 컨트롤러(100)가 DDR 모드이므로 리드 인에이블 신호가 '1'에서 '0'으로, '0'에서 '1'로, '1'에서 '0'으로, '0'에서 '1'로 천이된다.
리드 인에이블 신호가 '1'에서 '0'으로 첫 번째로 천이되면, 메모리 장치(200)는 DQ 단자를 통해 에코 데이터(echo data; Eo)를 메모리 컨트롤러(100)에 전송한다. 예를 들면, 에코 데이터(Eo)는 상태 체크 커맨드(SC_CMD)를 수신했다는 피드백 데이터라고 할 수 있으며, 메모리 컨트롤러(100)와 메모리 장치(200)의 모드가 서로 동일할 때에만 메모리 컨트롤러(100)가 에코 데이터(Eo)를 인식할 수 있고, 모드가 서로 상이하면 메모리 콘트롤러(100)는 에코 데이터(Eo)를 인식할 수 없다.
'케이스 4'에서, 메모리 컨트롤러(100)와 메모리 장치(200)가 서로 동일한 모드로 설정되어 있으므로, 메모리 컨트롤러(100)는 메모리 장치(200)에서 출력된 에코 데이터(Eo)를 인식할 수 있다. 또한, '케이스 4'에서, 메모리 장치(200)는 고속에서 동작하는 DDR 모드로 설정되어 있으므로, DQS 단자가 토글된다.
DQS 단자가 토글되므로, 메모리 컨트롤러(100)는 메모리 장치(200)를 DDR 모드로 판단하고, 에코 데이터(Eo)가 인식되었으므로 메모리 장치(200)와 메모리 컨트롤러(100)를 서로 동일한 모드로 판단한다. 이에 따라, 메모리 컨트롤러(100)는 메모리 컨트롤러(100)와 메모리 장치(200)가 모두 DDR 모드임을 알 수 있다.
'케이스 4'의 경우, 메모리 컨트롤러(100)와 메모리 장치(200)가 모두 DDR 모드인 것으로 확인되므로, 싱크(sync)를 맞추기 위한 추가 동작이 수행되지 않고 웨이크업 동작이 종료된다.
상술한 바와 같이, 웨이크업 동작시, 메모리 장치(200)가 파워 오프 상태가 아닌 경우, 메모리 장치(200)를 리셋하는 대신, 메모리 장치가 SDR 모드인지 DDR 모드인지를 판단하여 메모리 컨트롤러와 메모리 장치의 싱크(sync)를 맞추므로, 웨이크업 동작 시간을 단축할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 블럭도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템(3000)은 메모리 컨트롤러(100)와 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(100)는 메모리 장치(200)를 제어하도록 구성될 수 있다. 예를 들면, 메모리 컨트롤러(100)는 도 1에서 상술한 모드 검출부(110)와 파워 검출부(120) 외에도, SRAM(31), CPU(32), 호스트 인터페이스(33), ECC(34) 및 메모리 인터페이스(35)를 포함할 수 있다.
SRAM(31)은 CPU(32)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(33; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트(2000)와의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(31)에 구비된 ECC(34)는 에러 정정 회로로써, 메모리 장치(200)로부터 리드된 데이터에 포함되어 있는 에러를 검출하거나 정정할 수 있다. 메모리 인터페이스(35; Semiconductor I/F)는 메모리 장치(200)와 인터페이싱 할 수 있다. CPU(32)는 메모리 컨트롤러(32)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 9에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(Bus)에 전기적으로 연결된 메모리 장치(200), 메모리 컨트롤러(100), 모뎀(44), 마이크로프로세서(41) 및 사용자 인터페이스(42)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(43)가 추가적으로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
본 발명에 따른 메모리 장치 및 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치 및 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 100: 메모리 컨트롤러
110: 모드 검출부 120: 파워 검출부
200: 메모리 장치

Claims (20)

  1. 데이터가 저장되는 메모리 장치; 및
    웨이크업(wake up) 동작시, 상기 메모리 장치의 파워에 따라 상기 메모리 장치를 초기화하거나, 상기 메모리 장치의 모드를 유지 또는 변경하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 장치의 파워가 오프(off) 상태인 경우, 상기 메모리 컨트롤러 및 상기 메모리 장치는 SDR(Single Data Rate) 모드로 초기화되는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메모리 컨트롤러 및 상기 메모리 장치는 SDR(Single Data Rate)/DDR(Double Data Rate) 겸용인 메모리 시스템.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 장치의 파워가 오프 상태가 아닌 경우, 상기 메모리 컨트롤러 및 상기 메모리 장치의 모드를 유지 또는 변경하는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 장치의 파워가 설정된 전압을 갖거나, 상기 설정된 전압과 0V 사이의 전압을 가지면 상기 메모리 장치의 파워가 오프 상태가 아닌 것으로 판단하는 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서, 상기 메모리 장치의 파워가 오프 상태가 아닌 경우,
    상기 메모리 컨트롤러는, 상기 메모리 장치에 스테이터스 체크 커맨드(Status Check Command)를 전송하고, 상기 스테이터스 체크 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 에코 데이터 및 데이터 스트로브 신호에 따라 상기 메모리 컨트롤러와 상기 메모리 장치의 모드를 유지 또는 변경하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서, 상기 메모리 컨트롤러는
    상기 에코 데이터가 인식되면 상기 메모리 컨트롤러와 상기 메모리 장치의 모드가 서로 동일한 것으로 판단하고,
    상기 데이터 스트로브 신호에 따라 상기 메모리 장치의 모드를 판단하는 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서, 상기 메모리 컨트롤러는,
    상기 데이터 스트로브 신호가 토글되지 않고, 상기 에코 데이터가 인식되면, 상기 메모리 장치와 상기 메모리 컨트롤러를 상기 SDR 모드로 판단하고,
    상기 데이터 스트로브 신호가 토글되고, 상기 에코 데이터가 인식되지 않으면, 상기 메모리 장치를 DDR(Double Data Rate) 모드로 판단하고, 상기 메모리 컨트롤러를 상기 SDR 모드로 판단하고,
    상기 데이터 스트로브 신호가 토글되지 않고, 상기 에코 데이터가 인식되지 않으면, 상기 메모리 장치를 상기 SDR 모드로 판단하고, 상기 메모리 컨트롤러를 상기 DDR 모드로 판단하고,
    상기 데이터 스트로브 신호가 토글되고, 상기 에코 데이터가 인식되면, 상기 메모리 장치와 상기 메모리 컨트롤러를 상기 DDR 모드로 판단하는 메모리 시스템.
  9. SDR(Single Data Rate) 모드 또는 DDR(Double Data Rate) 모드로 설정되는 메모리 장치 및 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는,
    상기 메모리 장치의 파워 상태를 판단하도록 구성된 파워 검출부; 및
    상기 메모리 장치의 스테이터스를 체크하고, 상기 스테이터스 체크 결과에 따라 상기 메모리 장치의 모드를 판단하도록 구성된 모드 검출부를 포함하고,
    상기 메모리 컨트롤러는,
    상기 메모리 장치의 파워가 오프(off) 상태이면, 상기 메모리 컨트롤러 및 상기 메모리 장치를 상기 SDR 모드로 초기화시키는 메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 파워 검출부는,
    상기 메모리 장치의 파워를 검출하여, 상기 메모리 장치의 파워가 오프(off) 상태인지 아닌지를 판단하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 장치의 파워가 오프 상태가 아니면, 상기 메모리 컨트롤러와 상기 메모리 장치의 모드를 판단하기 위하여 상기 메모리 장치에 스테이터스 체크 커맨드를 전송하는 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서, 상기 모드 검출부는,
    상기 스테이터스 체크 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 에코 데이터 및 데이터 스트로브 신호에 따라 상기 메모리 컨트롤러와 상기 메모리 장치의 모드를 판단하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서, 상기 모드 검출부는,
    상기 에코 데이터가 인식되면 상기 메모리 컨트롤러와 상기 메모리 장치의 모드가 서로 동일한 것으로 판단하고,
    상기 데이터 스트로브 신호에 따라 상기 메모리 장치의 모드를 판단하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 컨트롤러와 상기 메모리 장치가 서로 동일한 모드로 설정되어 있고, 상기 스테이터스 체크 결과에 따라 상기 메모리 장치가 상기 SDR 모드로 설정된 것으로 판단되면,
    상기 메모리 컨트롤러와 상기 메모리 장치를 상기 SDR 모드로 유지시키는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 컨트롤러와 상기 메모리 장치가 서로 상이한 모드로 설정되어 있고, 상기 스테이터스 체크 결과에 따라 상기 메모리 장치가 상기 DDR 모드로 설정된 것으로 판단되면,
    상기 메모리 컨트롤러를 상기 DDR 모드로 변경하고, 상기 메모리 장치의 모드는 유지시키는 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 컨트롤러와 상기 메모리 장치가 서로 상이한 모드로 설정되어 있고, 상기 스테이터스 체크 결과에 따라 상기 메모리 장치가 상기 SDR 모드로 설정된 것으로 판단되면,
    상기 메모리 컨트롤러의 모드는 유지시키고, 상기 메모리 장치를 상기 DDR 모드로 유지시키는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 컨트롤러와 상기 메모리 장치가 서로 동일한 모드로 설정되어 있고, 상기 스테이터스 체크 결과에 따라 상기 메모리 장치가 상기 DDR 모드로 설정된 것으로 판단되면,
    상기 메모리 컨트롤러와 상기 메모리 장치를 상기 DDR 모드로 유지시키는 메모리 시스템.
  18. 웨이크업(wake up) 동작이 시작되면, 메모리 장치의 파워를 검출하는 단계;
    상기 메모리 장치의 파워가 오프 상태이면, 상기 메모리 장치를 SDR(Single Data Rate) 모드로 초기화하는 단계;
    상기 메모리 장치의 파워가 오프 상태가 아니면, 상기 메모리 장치의 모드를 판단하는 단계; 및
    상기 메모리 장치의 모드에 따라, 상기 메모리 장치를 제어하는 메모리 컨트롤러와 상기 메모리 장치의 모드를 유지 또는 변경하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서, 상기 메모리 장치의 모드를 판단하는 단계는,
    상기 메모리 장치에 스테이터스 체크 커맨드를 전송하는 단계; 및
    상기 스테이터스 체크 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 에코 데이터 및 데이터 스트로브 신호에 따라 상기 메모리 컨트롤러와 상기 메모리 장치의 모드를 판단하는 메모리 시스템의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 데이터 스트로브 신호가 토글되지 않고, 상기 에코 데이터가 인식되면, 상기 메모리 장치와 상기 메모리 컨트롤러를 상기 SDR 모드로 판단하고,
    상기 데이터 스트로브 신호가 토글되고, 상기 에코 데이터가 인식되지 않으면, 상기 메모리 장치를 DDR(Double Data Rate) 모드로 판단하고, 상기 메모리 컨트롤러를 상기 SDR 모드로 판단하고,
    상기 데이터 스트로브 신호가 토글되지 않고, 상기 에코 데이터가 인식되지 않으면, 상기 메모리 장치를 상기 SDR 모드로 판단하고, 상기 메모리 컨트롤러를 상기 DDR 모드로 판단하고,
    상기 데이터 스트로브 신호가 토글되고, 상기 에코 데이터가 인식되면, 상기 메모리 장치와 상기 메모리 컨트롤러를 상기 DDR 모드로 판단하는 메모리 시스템의 동작 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190018326A (ko) 2017-08-14 2019-02-22 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
US10283175B1 (en) * 2017-12-24 2019-05-07 Gigadevice Semiconductor (Shanghai) Inc. NAND flash memory and status output method in NAND flash memory
KR102406857B1 (ko) 2018-02-09 2022-06-10 에스케이하이닉스 주식회사 컨트롤러 및 그것의 동작방법
KR102511341B1 (ko) * 2018-02-27 2023-03-20 에스케이하이닉스 주식회사 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템과, 이들의 동작 방법
US10998073B2 (en) * 2019-02-28 2021-05-04 Western Digital Technologies, Inc. Systems and methods to wake up memory array
US11200001B2 (en) * 2020-05-15 2021-12-14 Micron Technology, Inc. Management of power during memory device reset and initialization
US11354041B2 (en) * 2020-06-12 2022-06-07 Western Digital Technologies, Inc. Read latency reduction through command and polling overhead avoidance
US11416426B2 (en) * 2020-06-15 2022-08-16 SK Hynix Inc. Memory device and method of operating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067870A (ja) 1999-08-31 2001-03-16 Hitachi Ltd 半導体装置
US20110128977A1 (en) * 2008-07-31 2011-06-02 Fujitsu Limited Data transfer device, data transmitting device, data receiving device, and data transfer method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278653B1 (ko) * 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
JP4771961B2 (ja) * 2004-12-24 2011-09-14 スパンション エルエルシー 同期型記憶装置、およびその制御方法
KR20090032415A (ko) 2007-09-28 2009-04-01 삼성전자주식회사 프로세서 웨이크 업 기능을 갖는 멀티포트 반도체 메모리장치 및 이를 채용한 멀티 프로세서 시스템 그리고 멀티프로세서 시스템에서의 프로세서 웨이크 업 방법
US7751275B2 (en) * 2008-01-25 2010-07-06 Broadcom Corporation Double data rate-single data rate input block and method for using same
KR100945930B1 (ko) * 2008-03-18 2010-03-08 주식회사 하이닉스반도체 모드 레지스터 셋 회로
USRE47598E1 (en) 2009-12-17 2019-09-10 Toshiba Memory Corporation System, device, and method for initializing a plurality of electronic devices using a single packet
KR102012436B1 (ko) * 2012-09-17 2019-08-20 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 화상형성장치, 구동 제어 방법, 및 컴퓨터 판독가능 기록매체
JP6003449B2 (ja) * 2012-09-20 2016-10-05 株式会社ソシオネクスト 半導体装置及びメモリの制御方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067870A (ja) 1999-08-31 2001-03-16 Hitachi Ltd 半導体装置
US20110128977A1 (en) * 2008-07-31 2011-06-02 Fujitsu Limited Data transfer device, data transmitting device, data receiving device, and data transfer method

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