[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102289047B1 - 반도체 디바이스 및 반도체 디바이스를 제작하는 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스를 제작하는 방법 Download PDF

Info

Publication number
KR102289047B1
KR102289047B1 KR1020190078887A KR20190078887A KR102289047B1 KR 102289047 B1 KR102289047 B1 KR 102289047B1 KR 1020190078887 A KR1020190078887 A KR 1020190078887A KR 20190078887 A KR20190078887 A KR 20190078887A KR 102289047 B1 KR102289047 B1 KR 102289047B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor device
magnetic
polymer layer
conductive
Prior art date
Application number
KR1020190078887A
Other languages
English (en)
Other versions
KR102289047B9 (ko
KR20210003346A (ko
Inventor
정세영
주기수
이승재
김윤현
이규재
Original Assignee
엔트리움 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔트리움 주식회사 filed Critical 엔트리움 주식회사
Priority to KR1020190078887A priority Critical patent/KR102289047B1/ko
Publication of KR20210003346A publication Critical patent/KR20210003346A/ko
Application granted granted Critical
Publication of KR102289047B1 publication Critical patent/KR102289047B1/ko
Publication of KR102289047B9 publication Critical patent/KR102289047B9/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/79—Apparatus for Tape Automated Bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Dicing (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

일 실시예에 따른 반도체 디바이스는 기판과, 상기 기판 상에 배치되는 반도체 소자와, 상기 기판의 적어도 일부 및 상기 반도체 소자의 상부에 배치되는 자성층과, 상기 자성층의 상부에 배치되는 도전층과, 상기 자성층과 상기 도전층 사이에 배치되어서 상기 자성층과 상기 도전층 사이에 접착력을 제공하는 폴리머층을 포함한다.

Description

반도체 디바이스 및 반도체 디바이스를 제작하는 방법 {SEMI-CONDUCTOR DEVICE AND METHOD FOR FABRICATING SEMI-CONDUCTOR DEVICE}
본 발명은 반도체 디바이스 및 반도체 디바이스를 제작하는 방법에 관한 것이다.
전자 제품에서는 일반적으로 전자기파가 발생한다. 전자기파란 전기장과 자기장이 합성된 파동이 공간으로 퍼져 나가는 것을 지칭한다.
전자기파를 구성하는 전기장은 도체를 이용하면 쉽게 차폐될 수 있다. 예컨대 전기장은, 건물의 지붕이나, 벽면, 바닥 등을 땅에 접지시키거나 접지된 알루미늄 같은 차폐 물질을 이용하면 차폐될 수 있다.
다만, 전자기파를 구성하는 자기장의 경우 투자율이 높은 특수 소재를 사용하여야만이 차폐가 가능하다. 이러한 자기장은 인체에 특히 유해하며, 산업 및 가정용 기기에 노이즈 또는 오동작을 유발할 수 있다.
따라서, 세계 각국에서는 이러한 전자기파의 유해성을 인식하여 전자기파 장애(EMI)와 전자기파 내성(EMS) 규격을 정하여 실시함으로써, 전자기파에 의한 기기의 오동작 방지 및 유해 환경으로부터 사용자들을 보호하기 위하여 노력하고 있다.
한국특허등록공보, 제10-1939653호 (2019.01.11. 공개)
본 발명의 해결하고자 하는 과제는, 전자기장에 대한 차폐력을 갖는 반도체 디바이스 및 이러한 반도체 디바이스의 제작 방법을 제공하는 것이며, 예컨대 반도체 디바이스에서 전기장 차폐에 이용되는 구성요소와 자기장 차폐에 이용되는 구성요소 간의 접착력 문제 또는 이들 구성요소들의 층간 박리(delamination) 문제를 해결하는 것을 포함할 수 있다.
다만, 본 발명의 해결하고자 하는 과제는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
어느 하나의 실시예에 따른 반도체 디바이스는 기판과, 상기 기판 상에 배치되는 반도체 소자와, 상기 기판의 적어도 일부 및 상기 반도체 소자의 상부에 배치되는 자성층과, 상기 자성층의 상부에 배치되는 도전층과, 상기 자성층과 상기 도전층 사이에 배치되어서 상기 자성층과 상기 도전층 사이에 접착력을 제공하는 폴리머층을 포함한다.
또한, 상기 자성층은 철(Fe)-니켈(Ni) 합금, 스틸(steel), 철-실리콘계 합금, 코발트(Co), 산화철(Fe2O3, Fe3O4), 산화크롬, 센더스트(sendust), 페라이트(ferrite), 퍼멀로이(permally), 나노결정립, 나노 입자상 자성체 및 아몰퍼스 입자상 자성체 중 적어도 하나를 포함할 수 있다.
또한, 상기 폴리머층은 전도성 입자를 포함하는 합성물층, 절연 입자를 포함하는 합성물층 또는 자성 입자를 포함하는 합성물층을 포함할 수 있다.
또한, 상기 폴리머층은 스프레이(spray), 스크린 프린팅(screen printing), 디스펜싱(dispensing) 및 어플리케이터(applicator) 중 적어도 하나에 의해 형성된 것일 수 있다.
다른 하나의 실시예에 따른 반도체 디바이스를 제작하는 방법은 자성층을 제공하는 단계와, 상기 자성층 상에 폴리머층을 배치하는 단계와, 상기 폴리머층이 배치된 이후 상기 자성층의 하부에 반도체 디바이스를 배치하는 단계와, 상기 접착층 상에 도전층을 배치하는 단계를 포함한다. 여기서, 상기 자성층과 상기 도전층은 상기 폴리머층에 의해 서로 접착된다.
또 하나의 실시예에 따른 반도체 디바이스를 제작하는 방법은 자성층을 제공하는 단계와, 상기 자성층의 하부에 반도체 디바이스를 배치하는 단계와, 상기 반도체 디바이스가 배치된 이후, 상기 자성층 상에 폴리머층을 배치하는 단계와, 상기 폴리머층 상에 도전층을 배치하는 단계를 포함한다. 여기서, 상기 자성층과 상기 도전층은 상기 폴리머층에 의해 서로 접착된다.
또한, 상기 자성층은, 철(Fe)-니켈(Ni) 합금, 스틸(steel), 철-실리콘계 합금, 코발트(Co), 산화철(Fe2O3, Fe3O4), 산화크롬, 센더스트(sendust), 페라이트(ferrite), 퍼멀로이(permally), 나노결정립, 나노 입자상 자성체 및 아몰퍼스 입자상 자성체 중 적어도 하나를 포함할 수 있다.
또한, 상기 폴리머층은 전도성 입자를 포함하는 합성물층, 절연 입자를 포함하는 합성물층 또는 자성 입자를 포함하는 합성물층을 포함할 수 있다.
또한, 상기 폴리머층은 스프레이(spray), 스크린 프린팅(screen printing), 디스펜싱(dispensing) 및 어플리케이터(applicator) 중 적어도 하나에 의해 형성된 것일 수 있다.
실시예에 따르면 반도체 디바이스에 포함된 자성층과 도전층은 이들 사이에 배치된 폴리머층에 의해 서로 간에 접착될 수 있다. 즉, 폴리머층을 통해서, 자성층과 도전층 간의 접착력 내지 부착력이 확보될 수 있다. 따라서, 자성층과 도전층 간의 박리(delamination) 문제가 해결될 수 있다.
아울러, 이러한 폴리머층에 의해 반도체 소자 등에서 발생되는 열이 용이하게 방출될 수 있다. 뿐만 아니라 폴리머층에는 레이저 마킹(laser marking) 작업이 가능하다. 따라서 반도체 디바이스의 사용자 내지 생산자는 폴리머층에 마킹된 식별자를 통해 내부에 어떠한 반도체 소자(20)가 포함되어 있는지 또는 해당 반도체 디바이스가 무엇인지를 용이하게 식별할 수 있다.
도 1은 제1 실시예에 따른 반도체 디바이스에 대한 개략적인 단면도이다.
도 2는 제1 실시예에 따르는, 전자기장 차폐 필름의 제작 과정을 개략적으로 나타낸 절차도이다.
도 3은 제1 실시예에 따르는, 반도체 디바이스의 제작 과정을 개략적으로 나타낸 절차도이다.
도 4는 제2 실시예에 따르는, 전자기장 차폐 필름의 제작 과정을 개략적으로 나타낸 절차도이다.
도 5는 제2 실시예에 따르는, 반도체 디바이스의 제작 과정을 개략적으로 나타낸 절차도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 제1 실시예에 따른 반도체 디바이스(1000)에 대한 개략적인 단면도이다.
도 1을 참조하면, 반도체 디바이스(1000)는 구성으로서 어셈블리(100), 자성층(200), 폴리머층(300) 및 도전층(400)을 포함하며, 이 때 어셈블리(100)는 기판(10), 반도체 소자(20) 및 보호층(30)을 포함한다.
다만, 반도체 디바이스(1000)가 도 1에 도시된 단면도를 갖는 것으로 한정 해석되는 것은 아니다. 즉, 제1 실시예에 따라 반도체 디바이스(1000)는 도 1 등에 도시되지 않은 다양한 구성들, 예컨대 접지층, 반도체 소자(20)에 전기적 신호 등을 전달하기 위한 트레이스(trace)들 또는 전술한 구성들 간에 접착력을 제공하는 접착층 등을 추가적으로 포함할 수 있다. 또한 반도체 디바이스(1000)는 실시예에 따라 도면에 도시된 구성 중 적어도 일부, 예컨대 보호층(200) 등을 포함하지 않을 수도 있다.
먼저, 어셈블리(100)에 포함되는 기판(10), 반도체 소자(20) 및 보호층(30)에 대해 살펴보기로 한다.
기판(10)이란 다양한 종류의 구성들이 실장될 수 있도록 마련된 구성이다. 이러한 기판(10)은 예컨대 인쇄 회로 기판(printed circuit board) 등을 포함할 수 있다.
반도체 소자(20)는 다양한 기능을 수행하도록 고안된 구성이다. 예컨대 전자 소자(30)는 트랜지스터나 다이오드 등과 같은 능동 소자 뿐 아니라 커패시터, 인덕터 또는 저항과 같은 수동 소자를 포함할 수 있다.
이러한 반도체 소자(20)는 기판(10)의 일면에 적어도 한 개가 배치(실장)된다. 아울러, 이렇게 기판(10) 상에 배치된 반도체 소자(20)들은 도면에는 도시되지 않았지만 트레이스들과 연결되어서 서로 간에 또는 외부의 구성과 전기적 신호 등을 주고받을 수 있다.
보호층(30)은 반도체 소자(20)를 둘러싸도록 기판(10)의 상부에 배치된다. 이러한 보호층(30)은 절연성을 갖는다. 또한, 보호층(30)은 기판(10)의 일면에 배치된 반도체 소자(20)를 구조적으로 지지하거나 또는 외부의 오염으로부터 보호할 수 있다.
자성층(200)은 어셈블리(100)의 상부에 배치된다. 이 때 도면에는 도시되지 않았지만 자성층(200)과 어셈블리(100) 사이에는 접착층이 배치될 수 있으며, 따라서 자성층(200)과 어셈블리(100)는 이렇게 배치된 접착층에 의해 서로 접착될 수 있다.
자성층(200)의 배치에 대해 구조적으로 자세히 살펴보면, 자성층(200)은 반도체 소자(20)의 상부에 배치되고 또한 기판(10)의 일면 중에서 반도체 소자(20)가 배치되어 있지 않은 부분의 상부에도 배치된다.
이러한 자성층(200)은 magnetic foil로도 지칭될 수 있으며, 철(Fe)-니켈(Ni) 합금, 스틸(steel), 철-실리콘계 합금, 코발트(Co), 산화철(Fe2O3, Fe3O4), 산화크롬, 센더스트(sendust), 페라이트(ferrite), 퍼멀로이(permally), 나노결정립, 나노 입자상 자성체 및 아몰퍼스 입자상 자성체 중 적어도 하나 또는 그 혼합 입자를 포함할 수 있다. 여기서, 철(Fe)-니켈(Ni) 합금은 철(Fe), 니켈(Ni) 및 퍼멀로이(permalloy)를 포함할 수 있고, 스틸은 스테인리스 스틸을 포함할 수 있으며, 페라이트는 FeMn계 페라이트 또는 FeZn계 페라이트를 포함할 수 있으나 이에 한정되는 것은 아니다. 이 때 센더스트의 경우, 철에 알루미늄, 규소 등이 첨가된 합금의 파우더 형태의 자성입자를 가질 수 있는데, 이러한 자성입자들은 비정질 자성분말이나 나노결정립 자성분말을 포함하는 연자성 분말 등의 형태로 제공될 수 있다.
도전층(400)은 자성층(200)의 상부에 배치된다. 또한 도전층(400)은 도 1에 도시된 단면 상에서 보았을 때 어셈블리(100), 자성층(200) 및 폴리머층(300) 각각의 측 표면을 둘러싸도록 배치된다. 이러한 도전층(400)에는 Al, Cu, Sn, Ni, Au, Ag 및 기타 도전 물질 중 적어도 하나가 포함될 수 있다. 이러한 도전층(400)은 물리적 기상 증착(Physical Vapor Deposition) 방식으로 배치될 수 있다.
폴리머층(300)은 전도성 입자를 포함하는 합성물층, 절연 입자를 포함하는 합성물층 또는 자성 입자를 포함하는 합성물층을 포함할 수 있다. 여기서 전도성 입자를 포함하는 합성물층은 폴리머 매트릭스를 기반으로 해서 Ag, Cu, Al 또는 CNT 등의 전도성 입자를 포함할 수 있다. 이와 달리 절연 입자를 포함하는 합성물층은 Si, Al2O3 또는 세라믹 등의 절연 입자를 포함할 수 있다. 아울러, 자성 입자를 포함하는 합성물층은 퍼멀로이(permally), 슈퍼멀로이(supermalloy), 센더스트(sendust), 아몰퍼스 또는 나노결정립 등을 포함할 수 있다.
이러한 폴리머층(300)은 자성층(200)과 도전층(400) 사이에 배치된다. 또한 폴리머층(300)은 접착력을 갖는데, 이러한 의미에서 폴리머층(300)은 APDB층(adhesion promoter & diffusion barrier)이라고 지칭될 수도 있다.
자성층(200)과 도전층(400)은 이러한 폴리머층(300)에 의해 서로 간에 접착될 수 있다. 즉, 폴리머층(300)에 의해 자성층(200)과 도전층(400) 간의 접착력 내지 부착력이 확보될 수 있으며, 이를 통해 자성층(200)과 도전층(400) 간의 박리(delamination) 문제가 해결될 수 있다.
아울러, 폴리머층(300)은 방열 기능을 갖는다. 따라서 반도체 소자(20) 등에서 발생되는 열이 용이하게 방출되도록 할 수 있다. 뿐만 아니라 폴리머층(300)에는 레이저 마킹(laser marking) 작업이 가능하다. 따라서 반도체 디바이스(1000)의 사용자 내지 생산자는 폴리머층(300)에 마킹된 식별자를 통해 내부에 어떠한 반도체 소자(20)가 포함되어 있는지 또는 해당 반도체 디바이스(1000)가 무엇인지를 용이하게 식별할 수 있다.
한편, 이러한 폴리머층(300)을 형성하는 구체적인 과정에 대해서는 후술하기로 한다.
이하에서는 도 1에 도시된 것과 같이 반도체 디바이스(1000)가 구성되었을 때의 작용 내지 효과에 대해 살펴보도록 한다.
전기장은, 반도체 디바이스(1000)에 포함된 도전층(400)에 의해 차폐될 수 있다(패러데이 쉴딩).
또한 자기장은, 반도체 디바이스(1000)에 포함된 자성층(200)에 의해 차폐될 수 있다. 여기서 '자기장이 차폐'된다는 의미는, 자기장이 이러한 자성층(200)을 따라 흐름으로써 반도체 소자(20)를 통과 내지 투과하지 않는다는 의미이다.
한편, 도 1에 도시된 반도체 디바이스(1000)는 다양한 방법으로 제작될 수 있다.
예컨대 제1 실시예에 따르면, 먼저 폴리머층을 갖는 전자기장 차폐 필름을 제작하는 과정과, 이렇게 제작된 전자기장 차폐 필름을 어셈블리(100)에 라미네이션하는 과정이 반도체 디바이스(1000)의 제작 방법에 포함될 수 있다.
이와 달리 제2 실시예에 따르면, 폴리머층을 갖지 않는 전자기장 차폐 필름을 어셈블리(100)에 라미네이션하는 과정과, 이렇게 라미네이션된 전자기장 차폐 필름 상에 폴리머층을 형성하는 과정이 반도체 디바이스(1000)의 제작 방법에 포함될 수도 있다.
이하에서는 제1 실시예에 대해 먼저 살펴보도록 한다. 물론, 반도체 디바이스(1000)의 제작 과정이 이러한 각각의 실시예에 의해 한정 해석되는 것은 아니다.
도 2는 제1 실시예에 따르는, 전자기장 차폐 필름(500)의 제작 과정을 개략적으로 나타낸 절차도이다. 다만, 도 2에 도시된 절차도는 예시적인 것에 불과하다.
도 2를 참조하면, 먼저 자성층(200)이 제공된다.
다음으로, 자성층(200) 상에 폴리머층(300)이 배치된다. 이러한 폴리머층(300)은 스프레이(spray), 스크린 프린팅(screen printing), 디스펜싱(dispensing) 및 어플리케이터(applicator) 중 적어도 하나에 의해 형성된 것일 수 있다.
이 후, 제1 실시예에 따른 전자기장 차폐 필름(500)을 제품 형태로 제작하는 공정이 수행된다. 이러한 공정을 통해 제작된 전자기장 차폐 필름(500)의 구성을 살펴보면, 자성층(200) 상부에는 폴리머층(300)이 배치되어 있다. 아울러, 폴리머층(300)의 상부에는 캐리어 필름(320)이 배치되어 있는데, 이러한 캐리어 필름(320)은 전자기장 차폐 필름(500)이 소정의 제품에 적용되는 과정, 예컨대 전자기장 차폐 필름(500)이 어셈블리(100) 등에 라미네이션되는 과정에서 탈거될 수 있다.
또한, 자성층(200)의 하부에는 접착층(120)이 배치되어 있다. 아울러, 접착층(120) 하부에는 베이스 필름(110)이 배치되어 있다. 이러한 베이스 필름(110) 역시 전자기장 차폐 필름(500)이 소정의 제품에 적용되는 과정, 예컨대 전자기장 차폐 필름(500)이 어셈블리(100) 등에 라미네이션되는 과정에서 탈거될 수 있으며, 이렇게 베이스 필름(110)이 탈거될 경우 자성층(200)과 어셈블리(100)는 접착층(120)에 의해 서로 접착될 수 있다.
다음으로, 이와 같이 제작된 전자기장 차폐 필름(500)을 어셈블리(100)에 적용해서 반도체 디바이스(1000)를 제작하는 과정에 대해 살펴보기로 한다.
도 3은 제1 실시예에 따르는, 반도체 디바이스(1000)의 제작 과정을 개략적으로 나타낸 절차도이다. 다만, 도 3에 도시된 절차도는 예시적인 것에 불과하다.
도 3을 참조하면, 앞서 설명된 전자기장 차폐 필름(500)이 마련된다.
이 후, 전자기장 차폐 필름(500)을 어셈블리(100)에 적용(lamination and curing)하는 공정이 수행된다. 이 공정에서 캐리어 필름(320)과 베이스 필름(110)은 전자기장 차폐 필름(500)으로부터 탈거된다. 이 공정에 의해 수행된 중간 생산물(600)의 단면이 도 3에 도시되어 있다.
다음으로, 패키지 다이싱(package dicing) 공정(700)이 수행된다.
이 후, 폴리머층(300), 자성층(200), 접착층(120) 및 어셈블리(100) 각각의 측 표면과, 폴리머층(300) 상부를 둘러싸도록 도전층(400)을 배치하는 공정이 수행된다. 이러한 공정에 의해 반도체 디바이스(1000)의 제작이 완료된다.
이 때 도전층(400)은 물리적 기상 증착 방식에 의해 폴리머층(300) 상에 배치될 수 있다. 아울러, 이렇게 배치된 도전층(400)은 폴리머층(300)에 의해 자성층(200) 등에 부착 내지 접착될 수 있다.
이상에서 살펴본 바와 같이, 제1 실시예에 따르면 반도체 디바이스에 포함된 자성층과 도전층은 이들 사이에 배치된 폴리머층에 의해 서로 간에 접착될 수 있다. 즉, 폴리머층을 통해서, 자성층과 도전층 간의 접착력 내지 부착력이 확보될 수 있다. 따라서, 자성층과 도전층 간의 박리(delamination) 문제가 해결될 수 있다.
아울러, 이러한 폴리머층에 의해 반도체 소자 등에서 발생되는 열이 용이하게 방출될 수 있다. 뿐만 아니라 폴리머층에는 레이저 마킹(laser marking) 작업이 가능하다. 따라서 반도체 디바이스의 사용자 내지 생산자는 폴리머층에 마킹된 식별자를 통해 내부에 어떠한 반도체 소자(20)가 포함되어 있는지 또는 해당 반도체 디바이스가 무엇인지를 용이하게 식별할 수 있다.
다음으로, 제2 실시예에 대해 먼저 살펴보도록 한다. 이러한 제2 실시예에 따라 제작된 반도체 디바이스(1000) 역시 도 1에 도시된 단면을 가질 수 있다.
도 4는 제2 실시예에 따르는, 전자기장 차폐 필름(800)의 제작 과정을 개략적으로 나타낸 절차도이다. 다만, 도 4에 도시된 절차도는 예시적인 것에 불과하다.
도 4를 참조하면, 먼저 자성층(200)이 제공된다.
다음으로, 제2 실시예에 따른 전자기장 차폐 필름(800)을 제품 형태로 제작하는 공정이 수행된다. 이러한 공정을 통해 제작된 전자기장 차폐 필름(800)의 구성을 살펴보면, 자성층(200) 상부에는 캐리어 필름(320)이 배치되어 있는데, 이러한 캐리어 필름(320)은 전자기장 차폐 필름(800)이 소정의 제품에 적용되는 과정, 예컨대 전자기장 차폐 필름(800)이 어셈블리(100) 등에 라미네이션되는 과정에서 탈거될 수 있다.
또한, 자성층(200)의 하부에는 접착층(120)이 배치되어 있다. 아울러, 접착층(120) 하부에는 베이스 필름(110)이 배치되어 있다. 이러한 베이스 필름(110) 역시 전자기장 차폐 필름(800)이 소정의 제품에 적용되는 과정, 예컨대 전자기장 차폐 필름(800)이 어셈블리(100) 등에 라미네이션되는 과정에서 탈거될 수 있으며, 이렇게 베이스 필름(110)이 탈거될 경우 자성층(200)과 어셈블리(100)는 접착층(120)에 의해 서로 접착될 수 있다.
다음으로, 이와 같이 제작된 전자기장 차폐 필름(800)을 어셈블리(100)에 적용해서 반도체 디바이스(1000)를 제작하는 과정에 대해 살펴보기로 한다.
도 5는 제2 실시예에 따르는, 반도체 디바이스(1000)의 제작 과정을 개략적으로 나타낸 절차도이다. 다만, 도 5에 도시된 절차도는 예시적인 것에 불과하다.
도 5를 참조하면, 앞서 설명된 전자기장 차폐 필름(800)이 마련된다.
이 후, 전자기장 차폐 필름(800)을 어셈블리(100)에 적용(lamination and curing)하는 공정이 수행된다. 이 공정에서 캐리어 필름(320)과 베이스 필름(110)은 전자기장 차폐 필름(800)으로부터 탈거된다. 아울러, 자성층(200) 상에 폴리머층(300)이 생성된다. 폴리머층(300)이 생성되는 공정은 제1 실시예에서 설명된 바와 동일하므로, 이에 대한 설명은 생략하기로 한다. 이러한 공정이 수행된 결과물인 중간 생산물(600)의 단면이 도 5에 도시되어 있다.
다음으로, 패키지 다이싱(package dicing) 공정(700)이 수행된다.
이 후, 폴리머층(300), 자성층(200), 접착층(120) 및 어셈블리(100) 각각의 측 표면과, 폴리머층(300) 상부를 둘러싸도록 도전층(400)을 배치하는 공정이 수행된다. 이러한 공정에 의해 반도체 디바이스(1000)의 제작이 완료된다.
이 때 도전층(400)은 물리적 기상 증착 방식에 의해 폴리머층(300) 상에 배치될 수 있다. 아울러, 이렇게 배치된 도전층(400)은 폴리머층(300)에 의해 자성층(200) 등에 부착 내지 접착될 수 있다.
이상에서 살펴본 바와 같이, 제2 실시예에 따르면 반도체 디바이스에 포함된 자성층과 도전층은 이들 사이에 배치된 폴리머층에 의해 서로 간에 접착될 수 있다. 즉, 폴리머층을 통해서, 자성층과 도전층 간의 접착력 내지 부착력이 확보될 수 있다. 따라서, 자성층과 도전층 간의 박리(delamination) 문제가 해결될 수 있다.
아울러, 이러한 폴리머층에 의해 반도체 소자 등에서 발생되는 열이 용이하게 방출될 수 있다. 뿐만 아니라 폴리머층에는 레이저 마킹(laser marking) 작업이 가능하다. 따라서 반도체 디바이스의 사용자 내지 생산자는 폴리머층에 마킹된 식별자를 통해 내부에 어떠한 반도체 소자(20)가 포함되어 있는지 또는 해당 반도체 디바이스가 무엇인지를 용이하게 식별할 수 있다.
한편, 전술한 반도체 디바이스를 제작하는 방법은, 이러한 방법에 포함된 각 단계를 수행하도록 프로그램된 컴퓨터와, 이러한 컴퓨터 등에 의해 제어 가능한 반도체 디바이스 제작 기기 등에 의해 수행될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 품질에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1000 : 반도체 디바이스

Claims (9)

  1. 기판과,
    상기 기판 상에 배치되는 반도체 소자와,
    상기 기판의 적어도 일부 및 상기 반도체 소자의 상부에 배치되는 자성층과,
    상기 자성층의 상부에 배치되는 도전층과,
    상기 자성층과 상기 도전층 사이에 배치되어서 상기 자성층과 상기 도전층 사이에 접착력을 제공하는 폴리머층을 포함하고,
    상기 폴리머층은,
    전도성 입자를 포함하는 합성물층 또는 자성 입자를 포함하는 합성물층을 포함하고, 레이저 마킹으로 마킹되어 상기 반도체 소자에 대한 식별이 가능하도록 하고,
    상기 도전층은 니켈 및 주석 중 적어도 어느 하나를 포함하는,
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 자성층은,
    철(Fe)-니켈(Ni) 합금, 스틸(steel), 스테리인리스 스틸, 철-실리콘계 합금, 코발트(Co), 산화철(Fe2O3, Fe3O4), 산화크롬, 센더스트(sendust), 페라이트(ferrite), 퍼멀로이(permally), 나노결정립, 나노 입자상 자성체 및 아몰퍼스 입자상 자성체 중 적어도 하나를 포함하는
    반도체 디바이스.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 폴리머층은,
    스프레이(spray), 스크린 프린팅(screen printing), 디스펜싱(dispensing) 및 어플리케이터(applicator) 중 적어도 하나에 의해 형성된 것인
    반도체 디바이스.
  5. 반도체 디바이스를 제작하는 방법으로서,
    자성층을 제공하는 단계와,
    상기 자성층 상에 폴리머층을 배치하는 단계와,
    상기 폴리머층이 배치된 이후 상기 자성층의 하부에 반도체 디바이스를 배치하는 단계와,
    상기 폴리머층 상에 도전층을 배치하는 단계를 포함하며,
    상기 자성층과 상기 도전층은,
    상기 폴리머층에 의해 서로 접착되고,
    상기 폴리머층은,
    전도성 입자를 포함하는 합성물층 또는 자성 입자를 포함하는 합성물층을 포함하고, 레이저 마킹으로 마킹되어 상기 반도체 디바이스에 대한 식별이 가능하도록 하고,
    상기 도전층은 니켈 및 주석 중 적어도 어느 하나를 포함하는
    반도체 디바이스를 제작하는 방법.
  6. 반도체 디바이스를 제작하는 방법으로서,
    자성층을 제공하는 단계와,
    상기 자성층의 하부에 반도체 디바이스를 배치하는 단계와,
    상기 반도체 디바이스가 배치된 이후, 상기 자성층 상에 폴리머층을 배치하는 단계와,
    상기 폴리머층 상에 도전층을 배치하는 단계를 포함하며,
    상기 자성층과 상기 도전층은,
    상기 폴리머층에 의해 서로 접착되고,
    상기 폴리머층은,
    전도성 입자를 포함하는 합성물층 또는 자성 입자를 포함하는 합성물층을 포함하고, 레이저 마킹으로 마킹되어 상기 반도체 디바이스에 대한 식별이 가능하도록 하고,
    상기 도전층은 니켈 및 주석 중 적어도 어느 하나를 포함하는
    반도체 디바이스를 제작하는 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 자성층은,
    철(Fe)-니켈(Ni) 합금, 스틸(steel), 스테리인리스 스틸, 철-실리콘계 합금, 코발트(Co), 산화철(Fe2O3, Fe3O4), 산화크롬, 센더스트(sendust), 페라이트(ferrite), 퍼멀로이(permally), 나노결정립, 나노 입자상 자성체 및 아몰퍼스 입자상 자성체 중 적어도 하나를 포함하는
    반도체 디바이스를 제작하는 방법.
  8. 삭제
  9. 제 5 항 또는 제 6 항에 있어서,
    상기 폴리머층은,
    스프레이(spray), 스크린 프린팅(screen printing), 디스펜싱(dispensing) 및 어플리케이터(applicator) 중 적어도 하나에 의해 형성된 것인
    반도체 디바이스를 제작하는 방법
KR1020190078887A 2019-07-01 2019-07-01 반도체 디바이스 및 반도체 디바이스를 제작하는 방법 KR102289047B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190078887A KR102289047B1 (ko) 2019-07-01 2019-07-01 반도체 디바이스 및 반도체 디바이스를 제작하는 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190078887A KR102289047B1 (ko) 2019-07-01 2019-07-01 반도체 디바이스 및 반도체 디바이스를 제작하는 방법

Publications (3)

Publication Number Publication Date
KR20210003346A KR20210003346A (ko) 2021-01-12
KR102289047B1 true KR102289047B1 (ko) 2021-08-13
KR102289047B9 KR102289047B9 (ko) 2022-04-11

Family

ID=74129871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190078887A KR102289047B1 (ko) 2019-07-01 2019-07-01 반도체 디바이스 및 반도체 디바이스를 제작하는 방법

Country Status (1)

Country Link
KR (1) KR102289047B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174949A (ja) * 2016-03-23 2017-09-28 Tdk株式会社 電子回路パッケージ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101939653B1 (ko) 2015-11-27 2019-01-17 주식회사 아모센스 자기장 차폐유닛 및 이를 포함하는 다기능 복합모듈
KR20170123747A (ko) * 2016-04-29 2017-11-09 삼성전자주식회사 차폐 부재 및 그를 포함하는 전자 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174949A (ja) * 2016-03-23 2017-09-28 Tdk株式会社 電子回路パッケージ

Also Published As

Publication number Publication date
KR102289047B9 (ko) 2022-04-11
KR20210003346A (ko) 2021-01-12

Similar Documents

Publication Publication Date Title
JP6328698B2 (ja) 電子回路パッケージ
JP5988004B1 (ja) 電子回路パッケージ
CN108133912B (zh) 电子电路封装
JP6407186B2 (ja) 電子回路パッケージ
KR102212079B1 (ko) 전자 어셈블리, 이를 포함하는 전자 장치 및 전자 어셈블리를 제작하는 방법
JP6683289B2 (ja) 薄膜シールド層付き電子部品
JP3972951B2 (ja) スイッチング電源、電源装置および電子機器
KR102212258B1 (ko) 전자파 보호 조성물, 그 제조방법 및 전자파 보호층을 갖는 전자 장치
KR102289047B1 (ko) 반도체 디바이스 및 반도체 디바이스를 제작하는 방법
US10149417B2 (en) Magnetism suppressing sheet and manufacturing method thereof
JP2018019057A (ja) 電子回路パッケージ
US11744005B2 (en) Electronic component module and manufacturing method of electronic component module
KR100792145B1 (ko) 반도체 패키지 및 그 제조 방법
KR102262429B1 (ko) 반도체 디바이스 및 반도체 디바이스를 제작하는 방법
KR20210114364A (ko) 반도체 디바이스를 제작하는 방법
KR102240759B1 (ko) 전자 장치 및 그 제조 방법
KR101999295B1 (ko) 전자파 보호층을 갖는 전자 장치 및 그 제조방법
KR102362040B1 (ko) 차폐 필름과 반도체 디바이스 및 그 제조 방법
KR20210013749A (ko) 전자 어셈블리, 이를 포함하는 전자 장치 및 전자 어셈블리를 제작하는 방법
KR102418343B1 (ko) 반도체 디바이스 및 그 제조 방법
US20230200035A1 (en) Multilayer tape including plurality of magnetic metal particles and electronic assembly including the same
KR102176570B1 (ko) 전자 장치 및 그 제조 방법
KR940022806A (ko) 집적회로 패키징

Legal Events

Date Code Title Description
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
G170 Re-publication after modification of scope of protection [patent]