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KR102279715B1 - 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 Download PDF

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KR102279715B1
KR102279715B1 KR1020140055685A KR20140055685A KR102279715B1 KR 102279715 B1 KR102279715 B1 KR 102279715B1 KR 1020140055685 A KR1020140055685 A KR 1020140055685A KR 20140055685 A KR20140055685 A KR 20140055685A KR 102279715 B1 KR102279715 B1 KR 102279715B1
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Abstract

본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치를 제공한다. 이 방법에서는 넓은 폭을 가지는 패턴들을 형성하기 위한 포토레지스트 패턴이, 워드라인의 폭(1F)에 해당되는 두께의 세배 이상의 간격의 제 1 스페이서 패턴을 형성한 후에 형성된다.

Description

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치{Method of forming semiconductor device and the device}
본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치에 관한 것이다.
더블 패터닝(double patterning) 기술은 노광 장비의 교체 없이, 상기 노광 장비가 노광 가능한 최소 피치 미만의 간격을 갖는 패턴을 형성할 수 있는 방법이다. 예를 들어, 미세 패턴을 형성하기 위해, 포토리소그래피 공정을 통해 형성된 희생 패턴의 측벽에 스페이서를 형성하고, 상기 희생 패턴을 제거한 뒤, 상기 스페이서만을 마스크로 피식각층을 식각하는 더블 패터닝 기술이 사용될 수 있다. 그러나 반도체 장치가 고집적화됨에 따라 더블 패터닝 기술보다 더욱 미세한 패턴을 형성할 수 있는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 공정 마진을 향상시키며 미세한 패턴을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 고집적화된 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 본 발명에 따른 반도체 장치의 제조 방법은, 기판의 전면 상에 차례로 식각 대상막, 제 1 마스크막 및 제 2 마스크막을 적층하고; 상기 제 2 마스크막 상에 복수개의 서로 평행한 제 1 스페이서 라인들과 이중 하나의 단부로부터 옆으로 꺽어지되 다른 제 1 스페이서 라인들과는 이격된 제 1 스페이서 패드 라인을 형성하고, 상기 제 1 스페이서 패드 라인과 적어도 접하는 제 3 마스크 패드를 형성하고; 상기 제 3 마스크 패드, 상기 제 1 스페이서 라인 및 상기 제 1 스페이서 패드 라인을 식각 마스크로 이용하여 상기 제 2 마스크막과 상기 제 1 마스크막을 식각하여 제 1 마스크 라인들, 이중 하나에 연결된 제 1 마스크 예비 패드 및 이들 상부를 각각 덮는 제 2 마스크 패턴들을 형성하고; 상기 제 1 마스크 라인들과 상기 제 1 마스크 예비 패드의 측벽들을 각각 덮는 제 2 스페이서 라인들을 형성하고, 상기 제 1 마스크 예비 패드의 일부를 제거하여 서로 이격된 두개의 제 1 마스크 패드들을 형성하고; 그리고 상기 제 2 마스크 패턴들과 상기 제 1 마스크 라인들을 제거하고, 상기 제 2 스페이서 라인들 및 상기 제 1 마스크 패드들을 식각 마스크로 이용하여 상기 식각 대상막을 식각하여 도전 라인들과 이에 연결되는 도전 패드들을 형성하는 것을 포함한다.
상기 제 3 마스크 패드는 상기 제 1 스페이서 패드 라인을 가로지르도록 형성될 수 있다.
인접하는 두개의 제 1 스페이서 라인들과 이에 연결된 제 1 스페이서 패드 라인들은 서로 연결되어 폐곡선을 이룰 수 있으며, 인접하는 두개의 제 3 마스크 패드들은 인접하는 두개의 상기 제 1 스페이서 패드 라인들 중 적어도 하나와 접할 수 있다.
상기 제 1 스페이서 라인들과 상기 제 1 스페이서 패드 라인을 형성하는 것은: 상기 제 2 마스크막 상에 제 4 마스크 라인들과 상기 제 4 마스크 라인들의 각 단부에 연결되는 제 4 마스크 패드를 형성하고, 상기 제 4 마스크 라인들과 상기 제 4 마스크 패드의 측벽을 각각 덮으며 상기 제 2 마스크막의 상부면을 노출시키는 상기 제 1 스페이서 라인들과 상기 제 1 스페이서 패드 라인을 형성하고, 그리고 상기 제 4 마스크 라인들과 상기 제 4 마스크 패드를 제거하는 것을 포함하되, 상기 제 4 마스크 라인들의 각각의 폭은 바람직하게는 상기 제 1 스페이서 라인의 폭의 2배 이상일 수 있다.
상기 제 4 마스크 라인들 간의 간격은 바람직하게는 상기 제 1 스페이서 라인의 폭의 3배 이상일 수 있다.
상기 제 4 마스크 라인들과 상기 제 4 마스크 패드를 제거하기 전에, 상기 방법은 상기 제 1 스페이서 라인들과 상기 제 1 스페이서 패드 라인의 측면들과 노출된 상기 제 2 마스크막의 상부면을 덮는 보호막을 형성하는 것을 더 포함하되, 상기 보호막은 상기 제 4 마스크 라인들 및 상기 제 4 마스크 패드와 동일한 식각선택비를 가지는 물질을 포함한다.
상기 제 3 마스크 패드는 상기 제 1 스페이서 패드 라인과 접하되 점진적으로 돌출되는 측면들을 포함하도록 형성될 수 있다.
상기 제 1 마스크 라인들과 상기 제 1 마스크 예비 패드의 측벽들을 각각 덮는 제 2 스페이서 라인들과, 서로 이격된 두개의 상기 제 1 마스크 패드들을 형성하는 것은: 상기 제 1 마스크 라인들, 상기 제 1 마스크 예비 패드 및 상기 제 2 마스크 패턴들의 측면, 상기 제 2 마스크 패턴들의 상부면들 그리고 상기 식각 대상막의 상부면을 콘포말하게 덮는 제 2 스페이서막을 형성하고; 상기 제 1 마스크 예비 패드의 일부와 중첩되며 상기 제 2 스페이서막을 노출시키는 제 1 개구부를 포함하는 제 5 마스크 패턴을 형성하고; 이방성 식각 공정을 진행하여 상기 제 1 개구부를 통해 노출된 상기 제 2 스페이서막, 그 하부의 상기 제 2 마스크 패턴 및 상기 제 1 마스크 예비 패드의 일부를 제거하고; 상기 제 5 마스크 패턴을 제거하고; 등방성 식각 공정을 진행하여 상기 제 1 마스크 예비 패드의 다른 일부를 제거하여 서로 이격된 두개의 상기 제 1 마스크 패드들을 형성하고; 그리고 상기 제 2 스페이서막을 이방성 식각하여 상기 제 2 스페이서 라인들을 형성하는 것을 포함할 수 있다.
인접하는 두개 이상의 제 1 스페이서 라인들의 단부들은 서로 연결될 수 있으며, 상기 제 5 마스크 패턴은 상기 제 1 스페이서 라인들의 연결된 단부들과 중첩되는 제 2 개구부를 더 포함하며, 상기 이방성 식각 공정으로 인접하는 두개 이상의 제 1 스페이서 라인들이 서로 분리될 수 있다.
상기 제 1 마스크 패드들은 굴곡진 측면을 포함하도록 형성될 수 있다.
상기 방법은, 인접하는 적어도 두개의 제 1 스페이서 라인들 사이의 공간을 채우는 제 3 마스크 선택 라인을 형성하고; 상기 제 3 마스크 선택 라인을 식각마스크로 이용하여 제 1 마스크막을 식각하여 제 1 마스크 선택 라인을 형성하고; 상기 제 1 마스크 선택 라인의 측벽을 덮는 제 2 스페이서 선택 라인을 형성하고; 그리고 상기 제 1 마스크 선택 라인과 상기 제 2 스페이서 선택 라인을 식각 마스크로 이용하여 상기 식각 대상막을 식각하여 도전 선택 라인을 형성하는 것을 더 포함할 수 있다.
상기 도전 선택 라인의 일 단부의 양 모서리는 상기 일 단부의 중심부보다 돌출될 수 있다.
상기 제 1 마스크 라인 위에 배치되는 제 2 마스크 패턴의 두께는 상기 제 1 마스크 패드 위에 배치되는 제 2 마스크 패턴의 두께보다 얇을 수 있다.
상기 기판은 셀 어레이 영역과 주변회로 영역을 포함할 수 있으며, 상기 제 1 스페이서 라인들, 상기 제 1 스페이서 패드 라인 및 상기 제 3 마스크 패드는 상기 셀 어레이 영역에 형성되며, 상기 제 3 마스크 패드를 형성할 때, 상기 방법은 상기 주변회로 영역에서 상기 제 2 마스크막 상에 제 3 마스크 주변 패턴을 형성하는 것을 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 예에 따른 반도체 장치는, 복수개의 서로 평행한 도전 라인들; 상기 도전 라인들 중 적어도 하나의 일 단부로부터 꺽어지도록 연결되는 도전 패드 라인; 상기 도전 패드 라인에 연결되며 오목한 제 1 측면을 가지는 도전 패드를 포함하며, 상기 도전 패드는 일 모서리에 상기 도전 라인들의 폭과 동일한 폭의 패드 돌출부를 포함한다.
상기 도전 라인들과 평행하며 상기 도전 라인들 보다 넓은 폭을 가지는 도전 선택 라인을 더 포함할 수 있으며, 상기 도전 선택 라인은, 상기 도전 선택 라인의 일 단부의 양 모서리에 배치되는 선택 돌출부를 포함한다.
상기 선택 돌출부는 상기 도전 라인들과 동일한 폭을 가질 수 있다.
상기 반도체 장치는 상기 패드 돌출부와 평행하게 이격되며 상기 도전 라인들과 동일한 폭을 가지는 잔여 도전 패턴을 더 포함할 수 있다.
상기 도전 패드는 상기 제 1 측면과 대향되며 점진적으로 돌출되는 제 2 측면을 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치의 제조 방법에서는 넓은 폭을 가지는 패턴들을 형성하기 위한 제 3 마스크 패드, 제 3 마스크 선택 라인 및 제 3 마스크 주변 패턴이, 워드라인의 폭(1F)에 해당되는 두께의 세배 이상의 간격의 제 1 스페이서 패턴을 형성한 후에 형성되므로, 포토리소그라피 공정 마진이 향상되어 구현하기가 보다 용이하다.
또한 제 3 마스크 패드가 제 1 스페이서 패드 라인을 가로지르도록 형성되어 공정 마진을 향상시킬 수 있다. 이와 같이 공정 마진을 증가시켜 노광 공정의 한계를 뛰어넘는 미세한 피치의 패턴들을 형성할 수 있다.
도 1a 내지 12a는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 1b 내지 12b는 각각 도 1a 내지 12a를 A-A'선 및 B-B'선으로 자른 단면도들을 나타낸다.
도 13a 내지 18a는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 13b 내지 18b는 각각 도 13a 내지 18a를 A-A'선 및 B-B'선으로 자른 단면도들을 나타낸다.
도 19는 본 발명의 예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 실시예에서 정보저장막에 대해 설명을 하였으나 정보 저장막은 게이트 절연막에 대응될 수 있다. 또는 정보저장막에 포함되는 터널 절연막이 게이트 절연막에 대응될 수 있다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
<실시예 1>
도 1a 내지 12a는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 1b 내지 12b는 각각 도 1a 내지 12a를 A-A'선 및 B-B'선으로 자른 단면도들을 나타낸다.
도 1a 및 1b를 참조하면, 셀 어레이 영역(CA)과 주변회로 영역(PE)을 포함하는 기판(1)을 준비한다. 상기 셀 어레이 영역(CA)의 상기 기판(1) 상에 셀 게이트 절연막(3)을 형성한다. 상기 주변회로 영역(PE)의 상기 기판(1) 상에 주변 게이트 절연막(4)을 형성한다. 그리고 상기 기판(1)의 전면 상에 도전막식각 대상막(5), 제 1 마스크막(7), 제 2 마스크막(9), 제 3 마스크막(17) 및 제 4 마스크막(19)을 차례로 형성한다. 상기 기판(1)은 실리콘 단결정 웨이퍼나 또는 SOI(Silicon on Insulator) 기판일 수 있다. 적어도 상기 식각 대상막(5)은 식각 대상막이 될 수 있다. 상기 도전막대상막(5)은 불순물이 도핑된 폴리실리콘, 금속실리사이드 및 금속막 중 적어도 하나의 막으로도전막으로 형성될 수 있다. 또한 상기 식각 대상막(5)은 상기 도전막 상에 배치되는 하드마스크막을 추가로 포함할 수 있다. 상기 하드마스크막은 폴리실리콘막, 산화막 및 질화막 중 적어도 하나의 막을 포함할 수 있다.
상기 게이트 절연막(3)은 실리콘 산화막, 실리콘 질화막, 금속산화막 중 선택되는 적어도 하나의 단일막 또는 다중막일 수 있다. 상기 셀 게이트 절연막(3)은 차례로 적층된 터널 절연막, 전하저장막 및 블로킹 절연막을 포함할 수 있다. 또는 상기 전하 저장막은 부유(Floating) 도전 패턴으로 대체될 수도 있다. 상기 주변 게이트 절연막(4)은 전하저장막을 포함하지 않을 수 있다. 상기 제 1 및 제 3 마스크막들(7, 17)은, 예를 들면 서로 동일한 물질로 형성될 수 있으며, 구체적인 예로써 SOH(Spin on hardmask, 또는 SOC(Spin-on Carbon)) 막으로 형성될 수 있다. 상기 제 2 및 제 4 마스크막들(9, 19)은, 예를 들면 서로 동일한 물질로 형성될 수 있으며, 구체적인 예로써 실리콘산화질화막(SiON)으로 형성될 수 있다. 상기 셀 어레이 영역(CA)에서 상기 제 4 마스크막(19) 상에 제 1 포토레지스트 패턴들(21a, 21b, 21p)을 형성한다.
계속해서, 상기 제 1 포토레지스트 패턴들(21a, 21b, 21p)은 제 1a 포토레지스트 라인 패턴들(21a), 제 1b 포토레지스트 라인 패턴들(21b)과 이들의 단부에 연결되는 제 1 포토레지스트 패드 패턴들(21p)을 포함한다. 도 1a에서 제 1 포토레지스트 패드 패턴(21p)은 하나의 제 1a 포토레지스트 라인 패턴(21a)의 단부에 배치되는 것으로 도시되었으나 도면의 공간 부족에 의해 예시적으로 하나만을 도시한 것이다. 상기 제 1a 포토레지스트 라인 패턴들(21a)과 상기 제 1b 포토레지스트 라인 패턴들(21b)의 폭은 서로 다를 수 있다. 상기 제 1 포토레지스트 라인 패턴들(21a, 21b)의 폭(W1)은 최종적으로 형성되는 워드라인의 폭(1F)의 약 2배 이상이 될 수 있다. 이웃하는 상기 제 1 포토레지스트 패턴들(21a, 21b, 21p) 간의 간격(D1)은 최종적으로 형성되는 워드라인의 폭(1F)의 약 3배 이상이 될 수 있다. 상기 제 1 포토레지스트 패드 패턴(21p)의 일부는 후속의 워드라인 패드들이 형성될 위치를 일부 한정할 수 있다. 이때 상기 워드라인의 폭(1F)은 포토리소그라피 공정에서 구현할 수 있는 포토레지스트 패턴의 최소 선폭 보다 작을 수 있다.
도 2a 및 2b를 참조하면, 상기 제 1 포토레지스트 패턴들(21a, 21b, 21p)을 식각 마스크로 이용하여 하부의 제 4 및 제 3 마스크막들(19, 17)을 연속적으로 식각하여 상기 제 2 마스크막(9)을 노출시키는 동시에 차례로 적층된 제 3 및 제 4 마스크 패턴들(17a, 17b, 17p, 19a, 19b, 19p)을 형성한다. 제 4 및 제 3 마스크막들(19, 17)을 연속적으로 식각하는 과정에서 상기 제 1 포토레지스트 패턴들(21a, 21b, 21p)도 식각되어 모두 제거될 수 있다.상기 제 3 및 제 4 마스크 패턴들(17a, 17b, 17p, 19a, 19b, 19p)의 형태는 상기 제 1 포토레지스트 패턴들(21a, 21b, 21p)의 형태가 전사된 것일 수 있다. 상기 제 4 마스크 패턴들(19a, 19b, 19p)은 각각 상기 제 1a 및 1b 포토레지스트 라인 패턴들(21a, 21b)과 상기 제 1 포토레지스트 패드 패턴(21p) 아래에 각각 대응되는 위치의 제 4a 및 4b 마스크 라인 패턴들(19a, 19b)과 제 4 마스크 패드 패턴(19p)을 포함할 수 있다. 상기 제 3 마스크 패턴들(17a, 17b, 17p)은 각각 상기 제 1a 및 1b 포토레지스트 라인 패턴들(21a, 21b)과 상기 제 1 포토레지스트 패드 패턴(21p) 아래에 각각 대응되는 위치의 제 3a 및 3b 마스크 라인 패턴들(17a, 17b)과 제 3 마스크 패드 패턴(17p)을 포함할 수 있다. 상기 기판(1)의 전면 상에 제 1 스페이서막(23)을 콘포말하게 형성한다. 상기 제 1 스페이서막(23)은 예를 들면 원자박막 증착 방법으로 형성되는 실리콘 산화막일 수 있다. 상기 제 1 스페이서막(23)은 워드라인의 폭(1F)에 해당되는 두께로 형성될 수 있다.
도 3a 및 3b를 참조하면, 상기 제 1 스페이서막(23)에 대하여 이방성 식각 공정을 진행하여 상기 제 2 마스크막(9)의 상부면을 노출시키는 동시에 상기 제 3 마스크 패턴들(17a, 17b, 17p)의 측면을 덮는 제 1 스페이서 패턴들(23a, 23b, 23p)을 형성한다. 상기 제 1 스페이서 패턴들(23a, 23b, 23p)은 워드라인의 폭(1F)에 해당되는 폭을 가질 수 있다. 상기 제 1 스페이서 패턴들(23a, 23b, 23p)은 각각 상기 제 3a 마스크 라인 패턴(17a), 상기 제 3b 마스크 라인 패턴(17b) 및 상기 제 3 마스크 패드 패턴(17p)의 측벽들을 덮는 제 1a 스페이서 라인 패턴(23a), 제 1b 스페이서 라인 패턴(23b) 및 제 1 스페이서 패드 라인(23p)을 포함한다. 상기 제 1a 스페이서 라인 패턴(23a)과 이에 연결된 상기 제 1 스페이서 패드 라인(23p)은 평면적으로 폐곡선 형태를 가질 수 있다. 도시하지는 않았지만, 상기 제 1b 스페이서 라인 패턴(23b)과 이에 연결된 상기 제 1 스페이서 패드 라인(23p)은 평면적으로 폐곡선 형태를 가질 수 있다. 상기 제 1 스페이서 패드 라인(23p)은 상기 제 1a 스페이서 라인 패턴(23a)으로부터 상기 제 1a 스페이서 라인 패턴(23a)과 동일한 방향으로 연장되는 제 1 패드 라인(23p1), 상기 제 1a 스페이서 라인 패턴(23a)으로부터 꺽어진 방향으로 연장되는 제 3 패드 라인(23p3), 상기 제 3 패드 라인(23p3)과 연결되며 상기 제 1 패드 라인(23p1)과 평행한 제 2 패드 라인(23p2), 그리고 상기 제 1 패드 라인(23p1)과 상기 제 2 패드 라인(23p2)을 연결하며 상기 제 3 패드 라인(23p3)과 평행한 제 4 패드 라인(23p4)를 포함한다.
도 4a 및 도 4b를 참조하면, 상기 제 3 마스크 패턴들(17a, 17b, 17p)의 측벽이 상기 제 1 스페이서 패턴들(23a, 23b, 23p)로 덮인 상태에서 상기 제 1 스페이서 패턴들(23a, 23b, 23p) 사이의 빈 공간을 보호막(25)으로 채운다. 상기 보호막(25)은 바람직하게는 상기 제 3 마스크 패턴들(17a, 17b, 17p)과 동일한 물질로 형성될 수 있다. 상기 보호막(25)은 예로써 SOH(Spin on hardmask, 또는 SOC(Spin-on Carbon)) 막으로 형성될 수 있다. 상기 보호막(25)은 코팅과 에치백 공정을 통해 형성될 수 있다. 상기 보호막(25)의 상부면 높이는 상기 제 3 마스크 패턴들(17a, 17b, 17p)의 상부면 높이와 유사할 수 있다. 상기 제 4 마스크 패턴들(19a, 19b, 19p) 상부와 상기 제 1 스페이서 패턴들(23a, 23b, 23p)의 상부는 노출될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제 4 마스크 패턴들(19a, 19b, 19p)를 제거하여 상기 제 3 마스크 패턴들(17a, 17b, 17p)를 노출시킨다. 그리고 상기 제 3 마스크 패턴들(17a, 17b, 17p)과 상기 보호막(25)을 제거한다. 상기 보호막(25)은 상기 제 4 마스크 패턴들(19a, 19b, 19p)를 제거하는 식각 공정에서 상기 제 2 마스크막(9)을 보호하는 역할을 한다. 만약에 상기 보호막(25)이 없다면, 상기 제 4 마스크 패턴들(19a, 19b, 19p)를 제거할 때 제 1 스페이서 패턴들(23a, 23b, 23p)의 폐곡선들 밖에 위치하는 상기 제 2 마스크막(9)의 상부의 일부가 제거될 수 있다. 이로써 상기 제 1 스페이서 패턴들(23a, 23b, 23p)의 폐곡선들의 안과 밖에서 상기 제 2 마스크막(9)의 상부면의 높이 차이가 발생하게 되고, 이는 후속 공정에서 원치않는 패터닝 불량을 야기할 수 있다. 그러나 본 예에서 상기 보호막(25)에 의해 이런 패터닝 불량을 방지할 수 있다. 상기 보호막(25)을 제거함으로써 상기 제 1 스페이서 패턴들(23a, 23b, 23p)의 내부 측벽들이 노출된다. 상기 제 1 스페이서 패턴들(23a, 23b, 23p) 간의 간격은 상기 제 1 스페이서 패턴들(23a, 23b, 23p)의 두께의 세배 또는 워드라인의 폭(1F)에 해당되는 두께의 세배 이상일 수 있다.
상기 보호막(25)을 이용하는 과정은 본 발명의 반도체 제조 방법에서 필수가 아니며, 보다 나은 패터닝 결과를 위한 선택적인 것이다.
도 6a 및 6b를 참조하면, 상기 제 2 마스크막(9) 상에 제 2 포토레지스트 패턴들(27s, 27pa, 27pb, 27b)을 형성한다. 상기 제 2 포토레지스트 패턴들(27s, 27pa, 27pb, 27b)은 후속의 스트링 선택 라인이나 접지 선택 라인을 한정하는 제 2 포토레지스트 선택 라인 패턴(27s), 서로 이격된 제 2a 포토레지스트 패드 패턴(27pa) 및 제 2b 포토레지스트 패드 패턴(27pb), 그리고 주변회로 게이트 전극을 한정하는 제 2 포토레지스트 주변 패턴(27x)을 포함한다. 본 예에서 상기 제 2 포토레지스트 선택 라인 패턴(27s)은 이웃하는 상기 제 1a 스페이서 라인 패턴(23a)과 상기 제 1b 스페이서 라인 패턴(23b) 사이의 공간을 채우도록 형성될 수 있다. 그러나 상기 제 2 포토레지스트 선택 라인 패턴(27s)의 형성 위치는 여기에 한정되지 않고 폐곡선을 이루는 상기 제 1b 스페이서 라인 패턴(23b)이나 상기 제 1a 스페이서 라인 패턴들(23a)의 안쪽 빈 공간을 채우거나, 또는 인접하는 상기 제 1a 스페이서 라인 패턴들(23a) 사이의 공간을 채우도록 형성될 수 있다. 이때 상기 제 1 스페이서 패턴들(23a, 23b, 23p) 간의 간격이 워드라인의 폭(1F)에 해당되는 두께의 세배 이상이 되어 상대적으로 넓다. 따라서 상기 제 2 포토레지스트 선택 라인 패턴(27s)을 형성하는 포토리소그라피 공정 마진이 향상되어 구현하기가 보다 용이하다.
계속해서, 상기 제 2a 포토레지스트 패드 패턴(27pa)과 상기 제 2b 포토레지스트 패드 패턴(27pb)은 제 1 스페이서 패드 라인(23p)의 일 부분을 가로지르도록 형성될 수 있다. 상기 제 2a 포토레지스트 패드 패턴(27pa)과 상기 제 2b 포토레지스트 패드 패턴(27pb)은 특히 상기 제 1 스페이서 패드 라인(23p) 중에 상기 제 1a 스페이서 라인 패턴(23a)으로부터 꺽어진 방향으로 연장되는 제 3 패드 라인(23p3)을 가로지르도록 형성될 수 있다. 따라서, 상기 제 2a 및 제 2b 포토레지스트 패드 패턴들(27pa, 27pb)을 형성할 때 약간의 마스크 오정렬이 발생할지라도, 후속의 도전 패드와 도전 라인이 연결이 안되는 불량을 방지할 수 있으며 공정 마진을 향상시킬 수 있다. 상기 제 2a 포토레지스트 패드 패턴(27pa)과 상기 제 2b 포토레지스트 패드 패턴(27pb)은 상기 제 1, 제 2 및 제 4 패드 라인들(23p1, 23p2, 23p4)과는 접하지 않을 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제 2 포토레지스트 패턴들(27s, 27pa, 27pb, 27x)과 상기 제 1 스페이서 패턴들(23a, 23b, 23p)을 식각 마스크로 이용하여 상기 제 2 마스크 막(9)과 상기 제 1 마스크막(7)을 차례로 식각하여 상기 식각 대상막(5)을 노출시키는 동시에 제 2 마스크 패턴들(9b, 9s, 9a, 9pa, 9pb, 9x)과 이들 하부에 각각 배치되는 제 1 마스크 패턴들(7b, 7s, 7a, 7pa, 7pb, 7x)를 형성한다. 상기 제 2 마스크 막(9)과 상기 제 1 마스크막(7)을 차례로 식각하는 과정에서 상기 제 2 포토레지스트 패턴들(27s, 27pa, 27pb, 27x)도 식각되어 모두 제거될 수 있다. 상기 제 1 스페이서 패턴들(23a, 23b, 23p)의 일부(23r)는 상기 제 2 마스크 패턴들(9s, 9p) 상에 잔존할 수 있다. 상기 제 2 마스크 패턴들(9b, 9s, 9a, 9p, 9x)은 제 2a 마스크 라인 패턴(9a), 제 2b 마스크 라인 패턴(9b), 제 2 마스크 선택 라인 패턴(9s), 제 2 마스크 패드 라인 패턴(91p), 제 2a 마스크 패드 패턴(9pa), 제 2b 마스크 패드 패턴(9pb) 및 제 2 마스크 주변 패턴(9x)를 포함한다. 상기 제 2 마스크 선택 라인 패턴(9s)의 단부는 이에 인접하는 제 2a 및 제 2b 마스크 라인 패턴들(9a, 9b)의 단부와 연결될 수 있다. 상기 제 1 마스크 패턴들(7b, 7s, 7a, 7pa, 7pb, 7x)은 제 1a 마스크 라인 패턴(7a), 제 1b 마스크 라인 패턴(7b), 제 1 마스크 선택 라인 패턴(7s), 제 1 마스크 패드 라인 패턴(71p), 제 1a 마스크 패드 패턴(7pa), 제 1b 마스크 패드 패턴(7pb) 및 제 1 마스크 주변 패턴(7x)를 포함한다. 상기 제 1 마스크 선택 라인 패턴(7s)의 단부는 이에 인접하는 제 1a 및 제 1b 마스크 라인 패턴들(7a, 7b)의 단부와 연결될 수 있다.
도 8a 및 8b를 참조하면, 상기 기판(1)의 전면 상에 제 2 스페이서막(28)을 콘포말하게 형성한다. 그리고 상기 제 2 스페이서막(28) 상에 제 3 포토레지스트 패턴(29)을 형성한다. 상기 제 3 포토레지스트 패턴(29)은 상기 제 2 스페이서막(28)의 일부를 노출시키는 제 1 개구부(31a)와 제 2 개구부(31b)를 포함한다. 상기 제 1 개구부(31a)은 서로 인접하는 제 2a 마스크 패드 패턴(9pa)와 제 2b 마스크 패드 패턴(9pb)의 일부들과 이들을 연결하는 제 2 마스크 패드 라인 패턴(91p)과 중첩되도록 형성된다. 상기 제 2 개구부(31b)은 상기 제 2a 마스크 라인 패턴(9a), 상기 제 2b 마스크 라인 패턴(9b) 및 상기 제 2 마스크 선택 라인 패턴(9s)의 단부들과 중첩되도록 형성된다.
도 9a 및 9b를 참조하면, 상기 제 3 포토레지스트 패턴(29)을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 상기 제 1 및 제 2 개구부들(31a, 31b)을 통해 상기 제 2 스페이서막(28), 상기 제 2 마스크 패턴들(9pa, 9pb, 9p, 9s, 9a, 9b) 및 상기 제 1 마스크 패턴들(7pa, 7pb, 7p, 7s, 7a, 7b)을 순차적으로 제거하여 상기 식각 대상막(5)을 노출시킨다. 상기 이방성 식각 공정에 의해 상기 제 1 및 제 2 개구부들(31a, 31b)은 상기 제 2 스페이서막(28), 상기 제 2 마스크 패턴들(9pa, 9pb, 9p, 9s, 9a, 9b) 및 상기 제 1 마스크 패턴들(7pa, 7pb, 7p, 7s, 7a, 7b)에 전사된다. 또한 상기 제 2 마스크 라인 패턴들(9a, 9b, 9s)은 서로 분리된다. 또한 상기 제 1 마스크 라인 패턴들(7a, 7b, 7s)은 서로 분리된다. 서로 인접하는 제 2a 마스크 패드 패턴(9pa)와 제 2b 마스크 패드 패턴(9pb)의 일부들과 이들을 연결하는 제 2 마스크 패드 라인 패턴(91p)이 제거된다. 또한, 그 아래의 제 1a 마스크 패드 패턴(7pa)와 제 1b 마스크 패드 패턴(7pb)의 일부들과 이들을 연결하는 제 1 마스크 패드 라인 패턴(71p)이 제거된다.
도 10a, 10b, 11a 및 11b를 참조하면, 상기 제 3 포토레지스트 패턴(29)을 제거하고 상기 제 2 스페이서막(28)을 노출시킨다. 등방성 식각 공정을 진행하여 상기 제 1 및 제 2 개구부(31a, 31b)을 통해 상기 제 1 마스크 패턴들(7pa, 7pb, 7p, 7s, 7a, 7b)을 일부 제거한다. 이로써 상기 제 1a 마스크 패턴(7pa)은 서로 이격된 제 1aa 마스크 패턴(7pa1)과 제 1ab 마스크 패턴(7pa2)으로 분리되고, 상기 제 1b 마스크 패턴(7pb)은 서로 이격된 제 1ba 마스크 패턴(7pb1)과 제 1bb 마스크 패턴(7pb2)으로 분리된다. 상기 등방성 식각 공정에 의해 상기 제 1aa 마스크 패턴(7pa1)과 제 1ab 마스크 패턴(7pa2) 그리고 상기 제 1ba 마스크 패턴(7pb1)과 제 1bb 마스크 패턴(7pb2)의 측면들(S1)은 굴곡지게 형성될 수 있다. 또한 상기 등방성 식각 공정으로 상기 제 1 마스크 선택 라인 패턴(7s)의 단부도 일부 제거될 수 있다.
계속해서 도 11a 및 11b를 참조하면, 상기 제 2 스페이서막(28)에 대하여 이방성 식각 공정을 진행하여 제 2 스페이서 패턴들(28w, 28p, 28x)을 형성한다. 상기 제 2 스페이서 패턴들(28w)은 상기 제 1 마스크 라인 패턴들(7a, 7b, 7s)의 측벽을 덮은 제 2 스페이서 라인 패턴들(28w), 상기 제 1 마스크 패드 패턴들(71p, 7pa, 7pb)의 측벽을 덮는 제 2 스페이서 패드 라인 패턴(28p) 그리고 제 1 마스크 주변 패턴(7x)의 측벽을 덮는 제 2 스페이서 주변 패턴(28x)을 포함한다. 계속해서 이방성 식각 공정을 진행하여 상기 제 2 마스크 패턴들(9pa, 9pb, 9p, 9s, 9a, 9b)을 제거한다. 이때 상기 제 2 마스크 라인 패턴들(9a, 9b)과 제 2 마스크 패드 라인 패턴들(9p)의 두께는 얇기에 빨리 제거되고 그 아래의 제 1 마스크 라인 패턴들(7a, 7b)과 제 1 마스크 패드 라인 패턴들(7p)도 제거된다. 이로써 상기 식각 대상막(5) 상에는 상기 제 2 스페이서 패턴들(28w, 28p, 28x)과, 이들보다 큰 폭을 가지는 제 1 마스크 패턴들(7s, 7pa1, 7pa2, 7pb1, 7pb2, 7x) 만이 남게 된다.
도 12a 및 12b를 참조하여, 상기 제 2 스페이서 패턴들(28w, 28p, 28x)과 상기 제 1 마스크 패턴들(7s, 7pa1, 7pa2, 7pb1, 7pb2, 7x)을 식각 마스크로 이용하여 상기 식각 대상막(5)과 그 아래의 게이트 절연막들(3, 4)을 순차적으로 식각한다. 이로써, 복수개의 워드라인들(5w), 선택라인(5s) 및 이들의 단부들에 각각 꺽어지도록 연결되는 패드 라인(5p), 상기 패드 라인(5p)의 단부에 연결되는 도전 패드(5pa1, 5pa2, 5pb1, 5pb2), 그리고 주변 게이트 전극(5x)이 형성될 수 있다.
본 발명의 반도체 장치의 제조 방법은 공정 마진을 증가시켜 구현 가능성을 향상시킬 수 있다. 또한 이 방법으로 노광 공정의 한계를 뛰어넘는 미세한 피치의 패턴들을 형성할 수 있다.
도 12a 및 12b의 반도체 장치에서, 선택 라인(5s)의 일 단부의 양 모서리에는 워드라인 선폭(1F)에 해당되는 폭을 가지는 라인 돌출부들(5sp)이 배치될 수 있다. 상기 도전 패드들(5pa1, 5pa2, 5pb1, 5pb2)의 측면(S1)은 평면적으로 굴곡질 수 있다. 상기 도전 패드들(5pa1, 5pa2, 5pb1, 5pb2)의 일 단부 모서리들에는 각각 워드라인 선폭(1F)에 해당되는 폭을 가지는 패드 돌출부들(5pp)이 배치될 수 있다.
<실시예 2>
도 13a 내지 18a는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 13b 내지 18b는 각각 도 13a 내지 18a를 A-A'선 및 B-B'선으로 자른 단면도들을 나타낸다.
도 13a 및 13b를 참조하면, 본 예에서는 패드 형태가 달라질 수 있다. 즉, 도 1a에서의 제 1 포토레지스트 패드 패턴(21p)의 형태가 직사각형이 아니며 굴곡진 측면들을 가질 수 있다. 이로써 도 1a 내지 도 4a 및 도 1b 내지 도 4b를 참조하여 설명한 과정을 거쳐 형성된 제 1 스페이서 패드 라인(23p)은 다른 형태를 가진다. 즉, 상기 제 1 스페이서 패드 라인(23p)은 제 1a 스페이서 라인 패턴(23a)으로부터 동일한 방향으로 연장되는 제 1 패드 라인(23p1), 상기 제 1a 스페이서 라인 패턴(23a)으로부터 꺽어진 방향으로 연장되는 제 3 패드 라인(23p3), 상기 제 3 패드 라인(23p3)과 연결되며 상기 제 1 패드 라인(23p1)과 평행한 제 2 패드 라인(23p2), 그리고 상기 제 1 패드 라인(23p1)과 상기 제 2 패드 라인(23p2)을 연결하며 상기 제 3 패드 라인(23p3)과 평행한 제 4 패드 라인(23p4)를 포함하되, 상기 제 3 패드 라인(23p3)과 상기 제 4 패드 라인(23p4)은 굴곡진다.
도 14a 및 도 14b를 참조하면, 상기 제 2 마스크막(9) 상에 제 2 포토레지스트 패턴들(27s, 27pa, 27pb, 27x)을 형성한다. 상기 제 2 포토레지스트 패턴들(27s, 27pa, 27pb, 27x)은 후속의 스트링 선택 라인이나 접지 선택 라인을 한정하는 제 2 포토레지스트 선택 라인 패턴(27s), 서로 이격된 제 2a 포토레지스트 패드 패턴(27pa) 및 제 2b 포토레지스트 패드 패턴(27pb), 그리고 주변회로 게이트 전극을 한정하는 제 2 포토레지스트 주변 패턴(27x)을 포함한다. 본 예에서 상기 제 2 포토레지스트 선택 라인 패턴(27s)은 폐곡선을 이루는 상기 제 1b 스페이서 라인 패턴(23b)의 안쪽 빈 공간을 채우도록 형성될 수 있다.
계속해서, 상기 제 2a 포토레지스트 패드 패턴(27pa)과 상기 제 2b 포토레지스트 패드 패턴(27pb)은 제 1 스페이서 패드 라인(23p)의 일 부분과 접하도록 형성될 수 있다. 상기 제 2a 포토레지스트 패드 패턴(27pa)은 상기 제 3 패드 라인(23p3)의 굴곡진 부분과 접하도록 형성될 수 있다. 상기 제 2a 포토레지스트 패드 패턴(27pa)은 상기 제 1, 2 및 4 패드 라인들(23p1, 23p2, 23p4)과는 이격될 수 있다. 상기 제 2b 포토레지스트 패드 패턴(27pb)은 상기 제 4 패드 라인(23p4)의 굴곡진 부분과 접하도록 형성될 수 있다. 더나아가 상기 제 2b 포토레지스트 패드 패턴(27pb)은 상기 제 2 패드 라인(23p2)과 상기 제 3 패드 라인(23p3)의 일부하고도 접하도록 형성될 수 있다. 제 1 스페이서 패드 라인(23p)과 접하는 상기 제 2a 포토레지스트 패드 패턴(27pa)과 상기 제 2b 포토레지스트 패드 패턴(27pb)의 일 측면은 점진적으로 일 방향으로 돌출되는 형태를 가질 수 있다. 상기 제 2a 포토레지스트 패드 패턴(27pa)과 상기 제 2b 포토레지스트 패드 패턴(27pb) 형성시 약간의 마스크 오정렬이 발생할지라도 상기 제 1 스페이서 패드 라인(23p)과 접할 가능성이 높다. 이로써 후속의 도전 패드와 도전 라인이 연결이 안되는 불량을 방지할 수 있으며 공정 마진을 향상시킬 수 있다.
도 15a 및 도 15b를 참조하면, 상기 제 2 포토레지스트 패턴들(27s, 27pa, 27pb, 27x)과 상기 제 1 스페이서 패턴들(23a, 23b, 23p)을 식각 마스크로 이용하여 상기 제 2 마스크 막(9)과 상기 제 1 마스크막(7)을 차례로 식각하여 상기 식각 대상막(5)을 노출시키는 동시에 제 2 마스크 패턴들(9s, 9a, 91p, 9pa, 9pb, 9x)과 이들 하부에 각각 배치되는 제 1 마스크 패턴들(7s, 7a, 71p, 7pa, 7pb, 7x)를 형성한다. 상기 제 2 마스크 막(9)과 상기 제 1 마스크막(7)을 차례로 식각하는 과정에서 상기 제 2 포토레지스트 패턴들(27s, 27pa, 27pb, 27x)도 식각되어 모두 제거될 수 있다. 상기 제 1 스페이서 패턴들(23a, 23b, 23p)의 일부(23r)는 상기 제 2 마스크 패턴들(9s, 9pa, 9pb) 상에 잔존할 수 있다. 상기 제 2 마스크 패턴들(9s, 9a, 91p, 9pa, 9pb, 9x)은 제 2 마스크 라인 패턴(9a), 제 2 마스크 선택 라인 패턴(9s), 제 2 마스크 패드 라인 패턴(91p), 제 2a 마스크 패드 패턴(9pa), 제 2b 마스크 패드 패턴(9pb) 및 제 2 마스크 주변 패턴(9x)를 포함한다. 본 예에서 상기 제 2 마스크 선택 라인 패턴(9s)과 상기 제 2 마스크 라인 패턴(9a)의 단부는 서로 이격될 수 있다. 상기 제 1 마스크 패턴들(7s, 7a, 71p, 7pa, 7pb, 7x)은 제 1 마스크 라인 패턴(7a), 제 1 마스크 선택 라인 패턴(7s), 제 1 마스크 패드 라인 패턴(71p), 제 1a 마스크 패드 패턴(7pa), 제 1b 마스크 패드 패턴(7pb) 및 제 1 마스크 주변 패턴(7x)를 포함한다. 본 예에서 상기 제 1 마스크 선택 라인 패턴(7s)과 상기 제 1 마스크 라인 패턴(7a)의 단부는 서로 이격될 수 있다.
계속해서, 상기 기판(1)의 전면 상에 제 2 스페이서막(28)을 콘포말하게 형성한다. 그리고 상기 제 2 스페이서막(28) 상에 제 3 포토레지스트 패턴(29)을 형성한다. 상기 제 3 포토레지스트 패턴(29)은 상기 제 2 스페이서막(28)의 일부를 노출시키는 제 1 내지 제 3 개구부들(31a, 31b, 31c)을 포함한다. 상기 제 1 개구부(31a)는 평면적으로 'L'자 형태를 가질 수 있으며 제 2a 마스크 패드 패턴(9pa)의 일부와 이에 연결된 제 2 마스크 패드 라인 패턴(91p)과 중첩되도록 형성된다. 상기 제 3 개구부(31c)는 제 2b 마스크 패드 패턴(9pb)의 일부와 중첩되도록 형성된다. 상기 제 2 개구부(31b)은 상기 제 2 마스크 라인 패턴(9a) 및 상기 제 2 마스크 선택 라인 패턴(9s)의 단부들과 중첩되도록 형성된다.
계속해서, 상기 제 3 포토레지스트 패턴(29)을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 상기 제 1 내지 제 3 개구부(31a, 31b, 31c)을 통해 상기 제 2 스페이서막(28), 상기 제 2 마스크 패턴들(9pa, 9pb, 9p, 9s, 9a) 및 상기 제 1 마스크 패턴들(7pa, 7pb, 7p, 7s, 7a)을 순차적으로 제거하여 상기 식각 대상막(5)을 노출시킨다. 상기 이방성 식각 공정에 의해 상기 제 1 내지 제 3 개구부(31a, 31b, 31c)는 상기 제 2 스페이서막(28), 상기 제 2 마스크 패턴들(9pa, 9pb, 9p, 9s, 9a) 및 상기 제 1 마스크 패턴들(7pa, 7pb, 7p, 7s, 7a)에 전사된다. 또한 상기 제 2 마스크 라인 패턴들(9a, 9b, 9s)과 상기 제 1 마스크 라인 패턴들(7a, 7b, 7s)의 단부들은 제거되어 폐곡선이 끊어지게 되어 각각 평행한 라인들의 형태가 된다.
도 16a 및 도 16b를 참조하면, 상기 제 3 포토레지스트 패턴(29)을 제거하고 상기 제 2 스페이서막(28)을 노출시킨다. 상기 제 2 스페이서막(28)에 대하여 이방성 식각 공정을 진행하여 제 2 스페이서 패턴들(28w, 28p, 28x)을 형성한다. 상기 제 2 스페이서 패턴들(28w)은 상기 제 1 마스크 라인 패턴들(7a, 7s)의 측벽을 덮은 제 2 스페이서 라인 패턴들(28w), 상기 제 1 마스크 패드 패턴들(71p, 7pa, 7pb)의 측벽을 덮는 제 2 스페이서 패드 라인 패턴(28p) 그리고 제 1 마스크 주변 패턴(7x)의 측벽을 덮는 제 2 스페이서 주변 패턴(28x)을 포함한다.
계속해서, 등방성 식각 공정을 진행하여 상기 제 1 내지 3 개구부들(31a, 31b, 31c)을 통해 상기 제 1 마스크 패턴들(7pa, 7pb, 7p, 7s, 7a)을 일부 제거한다. 이로써 상기 제 1a 마스크 패턴(7pa)은 서로 이격된 제 1aa 마스크 패턴(7pa1)과 제 1ab 마스크 패턴(7pa2)으로 분리되고, 상기 제 1b 마스크 패턴(7pb)은 서로 이격된 제 1ba 마스크 패턴(7pb1)과 제 1bb 마스크 패턴(7pb2)으로 분리된다. 상기 등방성 식각 공정에 의해 상기 제 1aa 마스크 패턴(7pa1)과 제 1ab 마스크 패턴(7pa2) 그리고 상기 제 1ba 마스크 패턴(7pb1)과 제 1bb 마스크 패턴(7pb2)의 측면들(S1)은 굴곡지게 형성될 수 있다. 또한 상기 등방성 식각 공정으로 상기 제 1 마스크 선택 라인 패턴(7s)의 단부도 일부 제거될 수 있다.
본 실시예 2에서는 제 3 포토레지스트 패턴(29)을 제거한 후에 스페이서 패턴들(28w, 28p, 28x)을 먼저 형성한 후에 상기 제 1 마스크 패턴들(7pa, 7pb, 7p, 7s, 7a)을 일부 제거하는 등방성 식각 공정을 진행하였다. 그러나 실시예 1에서처럼 제 3 포토레지스트 패턴(29)을 제거한 후에 상기 제 1 마스크 패턴들(7pa, 7pb, 7p, 7s, 7a)을 일부 제거하는 등방성 식각 공정을 진행하고 그 후에 스페이서 패턴들(28w, 28p, 28x)을 형성할 수도 있다. 또는 제 3 포토레지스트 패턴(29)을 제거하기 전에 등방성 식각 공정을 먼저 진행할 수도 있다. 또는 상기 제 3 포토레지스트 패턴(29)을 형성하기 전에 먼저 스페이서 패턴들(28w, 28p, 28x)을 형성할 수도 있다.
도 17a 및 도 17b를 참조하면, 이방성 식각 공정을 진행하여 상기 제 2 마스크 패턴들(9pa, 9pb, 9p, 9s, 9a)을 제거한다. 이때 상기 제 2 마스크 라인 패턴들(9a)과 제 2 마스크 패드 라인 패턴들(9p)의 두께는 얇기에 빨리 제거되고 그 아래의 제 1 마스크 라인 패턴들(7a)과 제 1 마스크 패드 라인 패턴들(7p)도 제거된다. 이로써 상기 식각 대상막(5) 상에는 상기 제 2 스페이서 패턴들(28w, 28p, 28x)과, 이들보다 큰 폭을 가지는 제 1 마스크 패턴들(7s, 7pa1, 7pa2, 7pb1, 7pb2, 7x) 만이 남게 된다.
도 18a 및 18b를 참조하여, 상기 제 2 스페이서 패턴들(28w, 28p, 28x)과 상기 제 1 마스크 패턴들(7s, 7pa1, 7pa2, 7pb1, 7pb2, 7x)을 식각 마스크로 이용하여 상기 식각 대상막(5)과 그 아래의 게이트 절연막들(3, 4)을 순차적으로 식각한다. 이로써, 복수개의 워드라인들(5w), 선택라인(5s) 및 이들의 단부들에 각각 꺽어지도록 연결되는 도전 패드 라인(5p), 상기 도전 패드 라인(5p)의 단부에 연결되는 도전 패드들(5pa1, 5pa2, 5pb1, 5pb2), 그리고 주변 게이트 전극(5x)이 형성될 수 있다. 상기 도전 패드들(5pa1, 5pa2, 5pb1, 5pb2)은 제 1 도전 패드(5pa1), 제 2 도전 패드(5pa2), 제 3 도전 패드(5pb1) 및 제 4 도전 패드(5pb2)을 포함한다.
도 18a 및 18b의 반도체 장치에서, 선택 라인(5s)의 일 단부의 양 모서리에는 워드라인 선폭(1F)에 해당되는 폭을 가지는 라인 돌출부들(5sp)이 배치될 수 있다. 상기 도전 패드들(5pa1, 5pa2, 5pb1, 5pb2)의 제 1 측면(S1)은 평면적으로 굴곡질 수 있다. 상기 제 1 측면(S1)과 대향되는 제 2 측면(2)은 점진적으로 돌출될 수 있다. 상기 도전 패드들(5pa1, 5pa2, 5pb1, 5pb2)의 일 단부 모서리들에는 각각 워드라인 선폭(1F)에 해당되는 폭을 가지는 패드 돌출부들(5pp)이 배치될 수 있다. 상기 제 1 도전 패드(5pa1)의 패드 돌출부(5pp)에 인접하되, 고립된 잔여 도전 패드 라인(5r)이 존재할 수 있다. 상기 잔여 도전 패드 라인(5r)은 워드라인 선폭(1F)에 해당되는 폭을 가질 수 있다.
그 외의 구성 및 제조 방법은 실시예 1에서 설명한 바와 동일할 수 있다.
도 19는 본 발명의 예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portasle) 컴퓨터, 웹 타블렛(web taslet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 20은 본 발명의 예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 21는 본 발명의 예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Wafwle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad wlat Pack(MQFP), Thin Quad wlatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad wlatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판의 전면 상에 차례로 식각 대상막, 제 1 마스크막 및 제 2 마스크막을 적층하고;
    상기 제 2 마스크막 상에 복수개의 서로 평행한 제 1 스페이서 라인들과 이중 하나의 단부로부터 옆으로 꺽어지되 다른 제 1 스페이서 라인들과는 이격된 제 1 스페이서 패드 라인을 형성하고, 상기 제 1 스페이서 패드 라인과 적어도 접하는 제 3 마스크 패드를 형성하고;
    상기 제 3 마스크 패드, 상기 제 1 스페이서 라인 및 상기 제 1 스페이서 패드 라인을 식각 마스크로 이용하여 상기 제 2 마스크막과 상기 제 1 마스크막을 식각하여 제 1 마스크 라인들, 이중 하나에 연결된 제 1 마스크 예비 패드 및 이들 상부를 각각 덮는 제 2 마스크 패턴들을 형성하고;
    상기 제 1 마스크 라인들과 상기 제 1 마스크 예비 패드의 측벽들을 각각 덮는 제 2 스페이서 라인들을 형성하고, 상기 제 1 마스크 예비 패드의 일부를 제거하여 서로 이격된 두개의 제 1 마스크 패드들을 형성하고; 그리고
    상기 제 2 마스크 패턴들과 상기 제 1 마스크 라인들을 제거하고, 상기 제 2 스페이서 라인들 및 상기 제 1 마스크 패드들을 식각 마스크로 이용하여 상기 식각 대상막을 식각하여 도전 라인들과 이에 연결되는 도전 패드들을 형성하는 것을 포함하되,
    상기 제 1 마스크 예비 패드의 일부를 제거하는 것은 등방성 식각 공정을 진행하는 것을 포함하여, 상기 제 1 마스크 패드들은 굴곡진 측면을 가지도록 형성되고,
    인접하는 두개의 제 1 스페이서 라인들과 이에 연결된 제 1 스페이서 패드 라인들은 서로 연결되어 폐곡선을 이루며,
    인접하는 두개의 제 3 마스크 패드들은 인접하는 두개의 상기 제 1 스페이서 패드 라인들 중 적어도 하나와 접하며,
    상기 제 1 스페이서 라인들과 상기 제 1 스페이서 패드 라인을 형성하는 것은:
    상기 제 2 마스크막 상에 제 4 마스크 라인들과 상기 제 4 마스크 라인들의 각 단부에 연결되는 제 4 마스크 패드를 형성하고,
    상기 제 4 마스크 라인들과 상기 제 4 마스크 패드의 측벽을 각각 덮으며 상기 제 2 마스크막의 상부면을 노출시키는 상기 제 1 스페이서 라인들과 상기 제 1 스페이서 패드 라인을 형성하고, 그리고
    상기 제 4 마스크 라인들과 상기 제 4 마스크 패드를 제거하는 것을 포함하되,
    상기 제 4 마스크 라인들의 각각의 폭은 상기 제 1 스페이서 라인의 폭의 2배 이상인 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 3 마스크 패드는 상기 제 1 스페이서 패드 라인을 가로지르는 반도체 장치의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 4 마스크 라인들 간의 간격은 상기 제 1 스페이서 라인의 폭의 3배 이상인 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 4 마스크 라인들과 상기 제 4 마스크 패드를 제거하기 전에,
    상기 제 1 스페이서 라인들과 상기 제 1 스페이서 패드 라인의 측면들과 노출된 상기 제 2 마스크막의 상부면을 덮는 보호막을 형성하는 것을 더 포함하되,
    상기 보호막은 상기 제 4 마스크 라인들 및 상기 제 4 마스크 패드와 동일한 식각선택비를 가지는 물질을 포함하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 3 마스크 패드는 상기 제 1 스페이서 패드 라인과 접하되 점진적으로 돌출되는 측면들을 포함하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 마스크 라인들과 상기 제 1 마스크 예비 패드의 측벽들을 각각 덮는 제 2 스페이서 라인들과, 서로 이격된 두개의 상기 제 1 마스크 패드들을 형성하는 것은:
    상기 제 1 마스크 라인들, 상기 제 1 마스크 예비 패드 및 상기 제 2 마스크 패턴들의 측면, 상기 제 2 마스크 패턴들의 상부면들 그리고 상기 식각 대상막의 상부면을 콘포말하게 덮는 제 2 스페이서막을 형성하고;
    상기 제 1 마스크 예비 패드의 일부와 중첩되며 상기 제 2 스페이서막을 노출시키는 제 1 개구부를 포함하는 제 4 마스크 패턴을 형성하고;
    이방성 식각 공정을 진행하여 상기 제 1 개구부를 통해 노출된 상기 제 2 스페이서막, 그 하부의 상기 제 2 마스크 패턴 및 상기 제 1 마스크 예비 패드의 일부를 제거하고;
    상기 제 4 마스크 패턴을 제거하고;
    상기 등방성 식각 공정을 진행하여 상기 제 1 마스크 예비 패드의 다른 일부를 제거하여 서로 이격된 두개의 상기 제 1 마스크 패드들을 형성하고; 그리고
    상기 제 2 스페이서막을 이방성 식각하여 상기 제 2 스페이서 라인들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    인접하는 두개 이상의 제 1 스페이서 라인들의 단부들은 서로 연결되며,
    상기 제 4 마스크 패턴은 상기 제 1 스페이서 라인들의 연결된 단부들과 중첩되는 제 2 개구부를 더 포함하며,
    상기 이방성 식각 공정으로 인접하는 두개 이상의 제 1 스페이서 라인들이 서로 분리되는 반도체 장치의 제조 방법.


  10. 삭제
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