KR102191436B1

KR102191436B1 - 프로그래밍 동안 사전충전 후 선택된 워드 라인 전압의 지연된 램프업에 의한 교란들의 감소

Info

Publication number: KR102191436B1
Application number: KR1020207008461A
Authority: KR
Inventors: 홍 얀 첸; 잉다 동
Original assignee: 샌디스크 테크놀로지스 엘엘씨
Priority date: 2017-11-16
Filing date: 2018-09-24
Publication date: 2020-12-15
Also published as: EP3669362A1; KR20200035471A; EP3669362A4; EP3669362B1; CN111133514B; CN111133514A; US20190147955A1; WO2019099106A1; US10283202B1

Abstract

고온 전자 주입 타입의 메모리 셀들의 교란들을 감소시키기 위한 메모리 디바이스 및 연관된 기법들이 개시된다. 한 가지 접근법에서, 사전충전 동작 후, 선택된 워드 라인(WLn) 및 WLn의 하나 이상의 드레인 측 워드 라인들을 포함하는 인접한 워드 라인들의 제1 그룹의 전압들은 나머지 워드 라인들의 전압들이 증가된 후에 증가된다. 다른 접근법에서, 사전충전 동작 후, 인접한 워드 라인들의 제1 그룹의 전압들은 나머지 워드 라인들의 전압들이 연속적으로 증가되는 동안 스텝형으로 증가된다. 다른 접근법에서, 인접한 워드 라인들의 제1 그룹의 전압들은 나머지 워드 라인들의 전압들이 0 V로부터 증가되는 동안 음의 전압으로부터 증가된다. 다른 태양에서, 교란 대응책은 다층 스택에서 WLn의 위치에 따라 구현될 수 있다.

Description

프로그래밍 동안 사전충전 후 선택된 워드 라인 전압의 지연된 램프업에 의한 교란들의 감소

본 기법은 메모리 디바이스들의 동작에 관한 것이다.

반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스에서 사용된다.

플로팅 게이트 또는 전하 트래핑 재료와 같은 전하 저장 재료가 데이터 상태를 나타내는 전하를 저장하기 위하여 그러한 메모리 디바이스들에서 사용될 수 있다. 전하 트래핑 재료는 3차원(3D) 적층형 메모리 구조물로 수직으로, 또는 2차원(2D) 메모리 구조물로 수평으로 배열될 수 있다. 3D 메모리 구조물의 일례는 교번하는 전도성 및 유전체 층들의 스택(stack)을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.

메모리 디바이스는, 예를 들어, NAND 스트링들에 직렬로 배열될 수 있는 메모리 셀들을 포함하는데, 여기서 선택 게이트 트랜지스터들이 NAND 스트링의 단부들에 제공되어 NAND 스트링의 채널을 소스 라인 또는 비트 라인에 선택적으로 접속시킨다. 그러나, 그러한 메모리 디바이스들을 동작시키는 데 다양한 문제들이 나타난다.

도 1은 예시적인 메모리 디바이스의 블록도이다.
도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다.
도 3은 도 1의 감지 블록(51)의 다른 예시적인 블록도를 도시한다.
도 4는 메모리 셀들의 블록들에 전압들을 제공하기 위한 예시적인 회로를 도시한다.
도 5는 도 1의 메모리 구조물(126)의 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스(500)의 사시도이다.
도 6a는 도 5의 블록들 중 하나의 블록의 일부의 예시적인 단면도를 도시한다.
도 6b는 예시적인 트랜지스터(650)를 도시한다.
도 6c는 스택이 단일층을 포함하는 도 6a의 스택의 영역(622)의 확대도를 도시한다.
도 6d는 인터페이스(IF)가 스택의 2개의 층들 사이에 형성된 도 19g의 스택의 영역(623)의 확대도를 도시한다.
도 7은 3D 구성의 서브블록들 내의 NAND 스트링들의 예시적인 도면을 도시한다.
도 8은 도 7의 서브블록들(SB0 내지 SB3)의 추가 상세도를 도시한다.
도 9a는 4개의 데이터 상태들이 사용되는 프로그래밍 동작 후 선택된 워드 라인에 접속된 메모리 셀들의 세트의 예시적인 임계 전압(Vth) 분포를 도시한다.
도 9b는 고온 전자 주입 타입의 교란의 효과를 보여주는, 도 9a의 메모리 셀들의 세트의 예시적인 Vth 분포를 도시한다.
도 9c는 8개의 데이터 상태들이 사용되는 프로그래밍 동작 후 선택된 워드 라인에 접속된 메모리 셀들의 세트의 예시적인 Vth 분포를 도시한다.
도 10a는 교란 대응책이 구현될 수 있는 데이터 메모리 셀들을 프로그래밍하기 위한 프로세스를 도시한다.
도 10b는 도 10a의 단계들(1003c, 1004d)과 부합하는, 다층 스택 내의 WLn 위치의 함수로서 메모리 셀들의 제1, 제2 및 제3 그룹들에 대한 증가 전의 초기 전압의 플롯을 도시한다.
도 10c는 도 10a의 단계들(1004, 1004d)과 부합하는, 다층 스택 내의 WLn 위치의 함수로서, 메모리 셀들의 제2 및 제3 그룹들에 대한 전압 증가의 시작에 대한 메모리 셀들의 제1 그룹에 대한 전압 증가의 시작에서의 지연의 플롯을 도시한다.
도 10d는 도 10a의 단계들(1004b, 1004d)과 부합하는, 다층 스택 내의 WLn 위치의 함수로서 메모리 셀들의 제1 그룹에 대한 전압 증가 동안 중간 전압(Vint)에 대한 유지 시간(hold time)의 플롯을 도시한다.
도 10e는 도 10a의 단계들(1004c, 1004d)과 부합하는, 다층 스택 내의 WLn 위치의 함수로서 메모리 셀들의 제1, 제2 및 제3 그룹들에 대한 전압 증가 속도의 플롯을 도시한다.
도 11은 도 10a와 부합하는, 예시적인 프로그래밍 동작에서의 일련의 프로그램 루프들을 도시한다.
도 12a는 도 10a와 부합하는, 프로그램 동작의 프로그램 루프에 사용될 수 있는 전압들의 플롯들의 예들을 도시한다.
도 12b는 도 10a와 부합하는, 프로그램 동작의 프로그램 루프에 사용될 수 있는 전압들의 플롯들의 추가 예들을 도시한다.
도 13a는 모든 워드 라인 전압들이 사전충전 동작 후 동시에 증가되는 제1 예에서, 검증 테스트 후 그리고 사전충전 동작 동안, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다.
도 13b는 사전충전 동작 후 도 13a의 연속으로 채널 내의 전압들을 도시한다.
도 14a는 도 11의 단계(1004a)와 부합하는, WLn 및 WLn의 하나 이상의 드레인 측 워드 라인들을 포함하는 인접한 워드 라인들의 제1 그룹의 전압들이 나머지 워드 라인들의 전압들이 증가된 후에 증가되는 제2 예에서, 사전충전 동작 후, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다.
도 14b는 사전충전 동작 후 도 14a의 연속으로 채널 내의 전압들을 도시한다.
도 15a는 도 11의 단계(1004b)와 부합하는, 인접한 워드 라인들의 제1 그룹의 전압들이 나머지 워드 라인들의 전압들이 연속적으로 증가되는 동안 스텝형으로 증가되는 제3 예에서, 사전충전 동작 후, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다.
도 15b는 사전충전 동작 후 도 15a의 연속으로 채널 내의 전압들을 도시한다.
도 16a는 도 11의 단계(1003a)와 부합하는, 인접한 워드 라인들의 제1 그룹의 전압들이 나머지 워드 라인들의 전압들이 0 V로부터 증가되는 동안 음의 전압으로부터 증가되는 제4 예에서, 사전충전 동작 동안, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다.
도 16b는 사전충전 동작 후 도 16a의 연속으로 채널 내의 전압들을 도시한다.
도 17a는 NAND 스트링이 다층 스택에서 셀간 간격이 증가된 인터페이스를 갖는, 모든 워드 라인 전압들이 사전충전 동작 후 동시에 증가되는 제5 예에서, 검증 테스트 후 그리고 사전충전 동작 동안 및 후, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다.
도 17b는 사전충전 동작 후 도 17a의 연속으로 채널 내의 전압들을 도시한다.
도 18은 2개의 층들을 포함하는 반도체 스택에 대한 예시적인 제조 프로세스를 도시한다.
도 19a는 도 18의 단계들(1800, 1801)과 부합하는 구성의 반도체 구조물을 도시한다.
도 19b는 도 18의 단계들(1802, 1803)과 부합하는 구성의 반도체 구조물을 도시한다.
도 19c는 도 18의 단계(1804)와 부합하는 구성의 반도체 구조물을 도시한다.
도 19d는 도 18의 단계(1805)와 부합하는 구성의 반도체 구조물을 도시한다.
도 19e는 도 18의 단계(1806)와 부합하는 구성의 반도체 구조물을 도시한다.
도 19f는 도 18의 단계들(1807, 1808)과 부합하는 구성의 반도체 구조물을 도시한다.
도 19g는 도 18의 단계들(1809, 1810)과 부합하는 구성의 반도체 구조물을 도시한다.

메모리 디바이스 내의 메모리 셀들의 교란들을 감소시키기 위한 장치들 및 기법들이 기술된다.

일부 메모리 디바이스들에서, 메모리 셀들은, 예컨대, 블록 또는 서브블록 내의 NAND 스트링들에서, 서로 연결된다. 각각의 NAND 스트링은 비트 라인에 접속되는 NAND 스트링의 드레인 단부 상의 하나 이상의 드레인 단부 선택 게이트 트랜지스터들(SGD 트랜지스터들로 지칭됨)과 소스 라인에 접속되는 NAND 스트링 또는 다른 스트링의 소스 단부 상의 하나 이상의 소스 단부 선택 게이트 트랜지스터들(SGS 트랜지스터들로 지칭됨) 사이에 직렬로 접속된 다수의 메모리 셀들을 포함한다. 추가로, 메모리 셀들은 제어 게이트로 작용하는 공통 제어 게이트 라인(예컨대, 워드 라인)으로 배열될 수 있다. 워드 라인들의 세트는 블록의 소스 측으로부터 블록의 드레인 측으로 연장된다. 메모리 셀들은 다른 타입들의 스트링들에서 접속될 수 있고, 또한 다른 방식들로 접속될 수 있다.

3D 메모리 구조물에서, 메모리 셀들은 스택으로 수직 스트링들에 배열될 수 있는데, 여기서 스택은 교번하는 전도성 및 유전체 층들을 포함한다. 전도성 층들은 메모리 셀들에 접속되는 워드 라인들로서 작용한다. 각각의 스트링은 메모리 셀들을 형성하기 위해 워드 라인들과 교차하는 필러(pillar)의 형상을 가질 수 있다.

메모리 셀들은 사용자 데이터를 저장하는 데 적격인 데이터 메모리 셀들, 및 사용자 데이터를 저장하는 데 적격이 아닌 더미 또는 비데이터 메모리 셀들을 포함할 수 있다. 더미 워드 라인이 더미 메모리 셀에 접속된다. 하나 이상의 더미 메모리 셀들은 스트링의 채널의 전압의 점진적인 전이를 제공하기 위해 메모리 셀들의 NAND 스트링의 드레인 및/또는 소스 단부들에 제공될 수 있다.

프로그래밍 동작 동안, 메모리 셀들은 워드 라인 프로그래밍 순서에 따라 프로그래밍된다. 예를 들어, 프로그래밍은 블록의 소스 측에 있는 워드 라인에서 시작하여 블록의 드레인 측에 있는 워드 라인으로 진행할 수 있다. 하나의 접근법에서, 각각의 워드 라인은 다음 워드 라인을 프로그래밍하기 전에 완전히 프로그래밍된다. 예를 들어, 제1 워드 라인(WL0)은 프로그래밍이 완료될 때까지 하나 이상의 프로그래밍 패스(programming pass)들을 사용하여 프로그래밍된다. 다음으로, 제2 워드 라인(WL1)은 프로그래밍이 완료될 때까지 하나 이상의 프로그래밍 패스들을 사용하여 프로그래밍되고, 등등이다. 프로그래밍 패스는, 도 14에 도시된 바와 같이, 각자의 프로그램 루프들 또는 프로그램 검증 반복들에서 워드 라인에 인가되는 증가하는 프로그램 전압들의 세트를 포함할 수 있다. 검증 동작들은 메모리 셀들이 프로그래밍을 완료했는지 여부를 결정하기 위해 각각의 프로그램 전압 후에 수행될 수 있다. 프로그래밍이 일정 메모리 셀에 대해 완료된 경우, 메모리 셀은 후속 프로그램 루프들에서의 다른 메모리 셀들에 대해 프로그래밍이 계속되는 동안 추가 프로그래밍으로부터 록아웃(lock out)될 수 있다.

메모리 셀들은 또한 서브블록 프로그래밍 순서에 따라 프로그래밍될 수 있는데, 여기서 워드 라인에 접속된 메모리 셀들은 하나의 서브블록, 이어서 다음 서브블록 등에서 프로그래밍된다.

각각의 메모리 셀은 프로그램 커맨드에서의 기록 데이터에 따라 데이터 상태와 연관될 수 있다. 그의 데이터 상태에 기초하여, 메모리 셀은 소거 상태로 유지되거나 프로그래밍된 데이터 상태로 프로그래밍될 것이다. 예를 들어, 셀당 1비트의 메모리 디바이스에는, 소거 상태 및 프로그래밍된 상태를 포함하는 2개의 데이터 상태들이 존재한다. 셀당 2비트의 메모리 디바이스에는, 소거 상태, 및 A, B 및 C 데이터 상태들로 지칭되는 3개의 더 높은 데이터 상태들을 포함하는 4개의 데이터 상태들이 존재한다(도 9a 참조). 셀당 3비트의 메모리 디바이스에는, 소거 상태, 및 A, B, C, D, E, F 및 G 데이터 상태들로 지칭되는 7개의 더 높은 데이터 상태들을 포함하는 8개의 데이터 상태들이 존재한다(도 9c 참조). 셀당 4비트의 메모리 디바이스에는, 소거 상태, 및 15개의 더 높은 데이터 상태들을 포함하는 16개의 데이터 상태들이 존재한다. 데이터 상태들은 S0 내지 S15 데이터 상태들로 지칭될 수 있는데, 여기서 S0은 소거 상태이다.

메모리 셀들이 프로그래밍된 후, 데이터는 판독 동작에서 재판독(read back)될 수 있다. 판독 동작은 감지 회로부가 워드 라인에 접속된 셀들이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정하는 동안 워드 라인에 일련의 판독 전압들을 인가하는 것을 수반할 수 있다. 메모리 셀이 비전도성 상태에 있는 경우, 메모리 셀의 Vth는 판독 전압을 초과한다. 판독 전압들은 인접한 데이터 상태들의 임계 전압 레벨들 사이에 있을 것으로 예상되는 레벨들에서 설정된다. 판독 동작 동안, 선택되지 않은 워드 라인들의 전압들은, 선택된 메모리 셀들의 감지를 방해하는 것을 피하기 위해, 선택되지 않은 데이터 및 더미 메모리 셀들을 강한 전도성 상태로 두기에 충분히 높은 판독 패스 레벨까지 램프업(ramp up)된다.

그러나, 메모리 셀들의 Vth는 교란들로 인해 시간 경과에 따라 증가할 수 있는 것으로 관찰되었다. 구체적으로, 선택된 워드 라인(WLn)에 대한 프로그램 루프의 종료 시의 검증 테스트 후, 워드 라인 전압들은 0 V와 같은 정상 상태 전압(Vss)으로 램프다운(ramp down)된다. 도 12a의 t12에서의 플롯(1210)을 참조한다. 그러나, 워드 라인 프로그래밍 순서로 인해, WLn의 소스 측 상의 워드 라인들, 예컨대 WL0 내지 WLn-1, 내의 메모리 셀들은 상승된 Vth를 갖는 프로그래밍된 메모리 셀들을 포함할 것이다. 워드 라인 전압들이 Vth 미만으로 감소함에 따라, 스트링의 채널들은 컷오프(cutoff)될 수 있다(비전도성으로 이루어질 수 있다). 이는 드레인 측 상에서보다 WLn의 소스 측 상에서 더 낮은 채널 전압을 생성할 수 있다. 도 13a를 채널 영역(1303)(1 V)과 비교하여 채널 영역(1301)(-5 V)에서 또한 참조한다. 이러한 전압 차이는, 다음 프로그램 루프의 사전충전 동작 동안, 유지되고 더 악화된다. 도 13a를 채널 영역(1303)(9 V)과 비교하여 채널 영역(1301)(3 V)에서 참조한다.

이러한 차이는, 사전충전 동작이 수행될 때, 다음 프로그램 루프에서 계속된다. t0 내지 t2에서 도 12a를 참조한다. 사전충전 동작 후, 워드 라인들의 전압들은 용량성 커플링에 의해 선택되지 않은 스트링들의 채널 전압들을 부스트(boost)시키도록 램프업된다. t2에서 도 12a를 참조한다. 전압들이 충분히 높을 때, 채널들은 더 이상 컷오프되지 않고, 채널 그레디언트(gradient)가 WLn의 메모리 셀들에 인접하게 생성된다.

채널 그레디언트는 전자-정공 쌍들을 생성하는데, 여기서 전자들은, 고온 전자 주입(HEI) 타입의 교란으로 지칭되는 프로세스에서, WLn의 메모리 셀들의 전하 트래핑 영역 내로 이동할 수 있다. 메모리 셀(711)의 교란을 보여주는 도 13b를 참조한다. 이러한 교란들은 시간 경과에 따라 축적될 수 있고, 특히 소거 상태 메모리 셀들의 경우, 허용가능한 레벨 초과로 메모리 셀들의 Vth를 증가시킬 수 있다. 도 9b를 참조한다. 교란은 전형적으로, WLn에 접속되지만 현재 프로그램 루프에서의 프로그래밍을 위해 선택되지 않는 메모리 셀들에 대해 일어난다. 이들은 선택되지 않은 스트링들 내의 선택되지 않은 메모리 셀들이다.

본 명세서에서 제공되는 기법들은 상기 및 다른 문제들을 해결한다. 한 가지 접근법에서, 사전충전 동작 후, WLn 및 WLn의 하나 이상의 드레인 측 워드 라인들을 포함하는 인접한 워드 라인들의 제1 그룹의 전압들은 나머지 워드 라인들의 전압들이 증가된 후에 증가된다. 예를 들어, 도 14a의 그룹(1401)을 참조한다. 플롯(1210)에서 도 12a의 지연된 증가를 또한 참조한다. 다른 접근법에서, 사전충전 동작 후, 인접한 워드 라인들의 제1 그룹의 전압들은 나머지 워드 라인들의 전압들이 연속적으로 증가되는 동안 스텝형으로 증가된다. 플롯(1240)에서 도 12b의 스텝형 증가를 참조한다. 다른 접근법에서, 인접한 워드 라인들의 제1 그룹의 전압들은 나머지 워드 라인들의 전압들이 0 V로부터 증가되는 동안 음의 전압으로부터 증가된다. 플롯(1260)에서 도 12b의 음의 전압을 참조한다. 이러한 접근법들은 교란들로 이어질 수 있는 채널 그레디언트를 감소시키기 위해 워드 라인들의 증가의 타이밍 및/또는 각자의 초기 전압을 수정한다.

다른 태양에서, 교란 대응책은 다층 스택에서 WLn의 위치에 따라 구현될 수 있다. 예를 들어, 교란 대응책은 WLn이 하부 층이 아닌 스택의 상부 층 내에 있는 경우에 구현될 수 있다. 도 17a 및 도 17b와 관련하여 기술된 바와 같이, 채널 그레디언트는 WLn이 층들 사이의 인터페이스로 인해 하부 층 내에 있는 경우에 감소된다.

이들 및 다른 특징부들이 아래에서 추가로 논의된다.

도 1은 예시적인 메모리 디바이스의 블록도이다. 비휘발성 저장 시스템과 같은 메모리 디바이스(100)는 하나 이상의 메모리 다이들(108)을 포함할 수 있다. 메모리 다이(108)는 메모리 셀들의 메모리 구조물(126), 예컨대, 메모리 셀들의 어레이, 제어 회로부(110), 및 판독/기록 회로들(128)을 포함한다. 메모리 구조물(126)은 로우(row) 디코더(124)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기록 회로들(128)은 다수의 감지 블록들(51, 52, ... 53)(감지 회로부)을 포함하고, 하나의 페이지의 메모리 셀들이 동시에 판독 또는 프로그래밍되는 것을 허용한다. 전형적으로, 제어기(122)가 하나 이상의 메모리 다이들(108)과 동일한 메모리 디바이스(100)(예컨대, 착탈식 저장 카드) 내에 포함된다. 제어기는 메모리 다이와는 별개일 수 있다. 커맨드들 및 데이터가 데이터 버스(120)를 통하여 호스트(140)와 제어기(122) 사이에서 전달되고, 라인들(118)을 통하여 제어기와 하나 이상의 메모리 다이들(108) 사이에서 전달된다.

메모리 구조물은 2D 또는 3D일 수 있다. 메모리 구조물은 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조물은 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 (그리고 그 내에는 형성되지 않는) 모놀리식(monolithic) 3D 메모리 구조물을 포함할 수 있다. 메모리 구조물은 실리콘 기판 위에 활성 영역이 배치된 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨에 모놀리식으로 형성되는 임의의 타입의 비휘발성 메모리를 포함할 수 있다. 메모리 구조물은, 연관된 회로부가 기판 위에 있든 기판 내에 있든, 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.

제어 회로부(110)는 판독/기록 회로들(128)과 협력하여 메모리 구조물(126)에 대한 메모리 동작들을 수행하며, 상태 머신(112), 온-칩 어드레스 디코더(114), 및 전력 제어 모듈(116)을 포함한다. 전력 제어 모듈은 도 4와 관련하여 논의된 것과 같은 전압원들을 포함할 수 있다.

상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 저장 영역(113)이, 예컨대, 동작 파라미터들 및 소프트웨어/코드를 위해 제공될 수 있다. 일 실시예에서, 상태 머신은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다.

온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(116)은 메모리 동작들 동안 워드 라인들, 선택 게이트 라인들, 비트 라인들 및 소스 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 데이터 및 더미 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 드라이버들을 포함할 수 있다. 도 4의 드라이버들을 또한 참조한다. 감지 블록들은 하나의 접근법에서 비트 라인 드라이버들을 포함할 수 있다.

일부 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조물(126) 이외의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 본 명세서에 기술된 프로세스들의 단계들을 포함하는 본 명세서에 기술된 기법들을 수행하도록 구성된 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114, 132), 전력 제어 모듈(116), 감지 블록들(51, 52, ..., 53), 판독/기록 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.

오프-칩 제어기(122)(이는 일 실시예에서 전기 회로임)는 프로세서(122c), ROM(122a) 및 RAM(122b)과 같은 저장 디바이스들(메모리) 및 에러 정정 코드(ECC) 엔진(245)을 포함할 수 있다. ECC 엔진은 다수의 판독 에러들을 정정할 수 있다.

메모리 인터페이스(122d)가 또한 제공될 수 있다. ROM, RAM 및 프로세서와 통신 상태에 있는 메모리 인터페이스는 제어기와 메모리 다이 사이에 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스는 신호들의 포맷 또는 타이밍을 변경시킬 수 있고, 버퍼를 제공할 수 있고, 서지(surge)들로부터 격리될 수 있고, I/O를 래칭(latching)할 수 있고, 등일 수 있다. 프로세서는 메모리 인터페이스(122d)를 통하여 제어 회로부(110)(또는 메모리 다이의 임의의 다른 컴포넌트)로 커맨드들을 송출할 수 있다.

저장 디바이스는 한 세트의 명령어들과 같은 코드를 포함하고, 프로세서는 본 명세서에서 설명되는 기능을 제공하기 위하여 한 세트의 명령어들을 실행하도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인들 내의 메모리 셀들의 예약된 영역과 같은 메모리 구조물의 저장 디바이스(126a)로부터의 코드에 액세스할 수 있다.

예를 들어, 코드는, 예컨대, 프로그래밍, 판독, 및 소거 동작들을 위해 메모리 구조물에 액세스하도록 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 한 세트의 명령어들)를 포함할 수 있다. 부트 코드는 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조물에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조물들을 제어하기 위해 제어기에 의해 사용될 수 있다. 전력공급 시, 프로세서(122c)는 실행을 위해 ROM(122a) 또는 저장 디바이스(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 처리의 우선 순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하는 드라이버들을 포함한다.

대체적으로, 제어 코드는 아래에서 추가로 논의되는 흐름도들의 단계들을 포함하는 본 명세서에 기술된 기능들을 수행하고, 아래에서 추가로 논의되는 것들을 포함하는 전압 파형들을 제공하기 위한 명령어들을 포함할 수 있다. 제어 회로는 본 명세서에 기술된 기능들을 수행하기 위한 명령어들을 실행하도록 구성될 수 있다.

일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에 기술된 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독 가능 코드(예를 들어, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독 가능 저장 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 추가 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.

NAND 플래시 메모리에 더하여 다른 타입의 비휘발성 메모리가 또한 사용될 수 있다.

반도체 메모리 디바이스들은 "DRAM"(dynamic random access memory) 또는 "SRAM"(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, "ReRAM"(resistive random access memory), "EEPROM"(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), "FRAM"(ferroelectric random access memory), 및 "MRAM"(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 메모리 디바이스의 각각의 타입은 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.

메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합으로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이는 일부 실시예들에서, 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로, 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 또한, 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이는 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 영역을 포함하는 요소들을 포함한다.

다수의 메모리 요소들은 그들이 직렬로 접속되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 접속된 메모리 요소들을 포함한다. NAND 스트링은 한 세트의, 메모리 셀들을 포함하는 직렬로 접속된 트랜지스터들 및 선택 게이트 트랜지스터들의 일례이다.

NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 NAND 스트링은 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예컨대, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다.

기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들은 2D 메모리 구조물 또는 3D 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다.

2D 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2D 메모리 구조물에서, 메모리 요소들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예컨대, x-y 방향 평면) 내에 배열된다. 기판은 메모리 요소들의 층이 상부에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.

메모리 요소들은, 복수의 로우들 및/또는 컬럼들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 규칙적이지 않은(non-regular) 또는 직교하지 않는(non-orthogonal) 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 콘택트 라인들을 가질 수 있다.

3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원으로 (즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 형성한다.

비제한적인 예로서, 3D 메모리 구조물은 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 컬럼들)로서 배열될 수 있다. 컬럼들은 2D 구성으로, 예컨대, x-y 평면 내에 배열될 수 있어서, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3D 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.

비제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소들은 함께 커플링되어, 단일 수평(예컨대, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 가로질러 가는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통하여 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.

전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.

2D 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 또한, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.

연관된 회로부가 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 전형적으로 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.

당업자는 이러한 기법이 설명된 2D 및 3D의 예시적인 구조물들로 제한되는 것이 아니라 본 명세서에 기술된 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기법의 사상 및 범주 내의 모든 관련된 메모리 구조들을 포함한다는 것을 인식할 것이다.

도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다. 개별 감지 블록(51)이 감지 모듈들(180) 또는 감지 증폭기들로 지칭되는 하나 이상의 코어 부분들, 및 관리 회로(190)로 지칭되는 공통 부분으로 분할된다. 일 실시예에서, 각각의 비트 라인에 대한 별개의 감지 모듈(180) 및 다수의, 예컨대 4개의 또는 8개의 감지 모듈들(180)의 세트에 대한 하나의 공통 관리 회로(190)가 있을 것이다. 그룹 내의 감지 모듈들 각각은 데이터 버스(172)를 통해 연관된 관리 회로와 통신한다. 따라서, 한 세트의 저장 요소들의 감지 모듈들과 통신하는 하나 이상의 관리 회로들이 있다.

감지 모듈(180)은 접속된 비트 라인 내의 전도 전류가 사전결정된 임계 레벨 초과인지 또는 미만인지를 결정함으로써 감지를 수행하는 감지 회로부(170)를 포함한다. 감지 모듈(180)은 또한 접속된 비트 라인 상의 전압 조건을 설정하는 데 사용되는 비트 라인 래치(182)를 포함한다. 예를 들어, 비트 라인 래치(182)에 래칭된 사전결정된 상태는 접속된 비트 라인이 프로그램 금지를 나타내는 상태(예컨대, 1.5 내지 3 V)로 풀링(pulling)되게 할 것이다. 예로서, 플래그(flag)=0은 프로그래밍을 금지할 수 있는 반면, 플래그=1은 프로그래밍을 금지하지 않는다.

관리 회로(190)는 프로세서(192), 데이터 래치들(194 내지 197)의 4개의 예시적인 세트들, 및 데이터 래치들(194)의 세트와 데이터 버스(120) 사이에 커플링된 I/O 인터페이스(196)를 포함한다. 한 세트의 데이터 래치들이 각각의 감지 모듈에 대해 제공될 수 있고, LDL 및 UDL에 의해 식별되는 데이터 래치들이 각각의 세트에 대해 제공될 수 있다. 일부 경우에, 추가 데이터 래치들이 사용될 수 있다. LDL은 하부 페이지의 데이터에 대한 비트를 저장하고, UDL은 상부 페이지의 데이터에 대한 비트를 저장한다. 이것은 저장 요소당 4-레벨 또는 2-비트의 메모리 디바이스 내에 있다. 비트 라인당 하나의 추가 데이터 래치가 저장 요소당 각각의 추가 데이터 비트에 대해 제공될 수 있다.

프로세서(192)는, 예를 들어, 감지된 저장 요소에 저장된 데이터를 결정하고 결정된 데이터를 데이터 래치들의 세트에 저장하기 위해, 계산을 수행한다. 데이터 래치들(194 내지 197)의 각각의 세트는 판독 동작 동안 프로세서(192)에 의해 결정된 데이터 비트들을 저장하는 데, 그리고 기록 데이터가 메모리 내로 프로그래밍되려는 것을 나타내는 프로그래밍 동작 동안 데이터 버스(120)로부터 불러오는 데이터 비트들을 저장하는 데 사용된다. I/O 인터페이스(196)는 데이터 래치들(194 내지 197)과 데이터 버스(120) 사이에 인터페이스를 제공한다.

판독 동안, 시스템의 동작은 어드레싱된 저장 요소에 대한 상이한 제어 게이트 전압들의 공급을 제어하는 상태 머신(112)의 제어 하에 있다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 사전정의된 제어 게이트 전압들을 통해 스텝형으로 진행됨에 따라, 감지 모듈(180)은 이러한 전압들 중 하나에서 트립핑(tripping)할 수 있고, 대응하는 출력이 감지 모듈(180)로부터 버스(172)를 통해 프로세서(192)로 제공될 것이다. 그 시점에서, 프로세서(192)는 감지 모듈의 트립핑 이벤트(들) 및 상태 머신으로부터 입력 라인들(193)을 통한 인가된 제어 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 이어서, 그것은 메모리 상태에 대한 이진 인코딩을 계산하고, 결과의 데이터 비트들을 데이터 래치들(194 내지 197)에 저장한다. 관리 회로(190)의 다른 실시예에서, 비트 라인 래치(182)는, 감지 모듈(180)의 출력을 래칭하기 위한 래치로서, 그리고 또한 전술된 바와 같은 비트 라인 래치로서 이중 기능을 담당한다.

일부 구현예들은 다수의 프로세서들(192)을 포함할 수 있다. 일 실시예에서, 각각의 프로세서(192)는 출력 라인(도시되지 않음)을 포함하여 출력 라인들 각각이 함께 와이어드-OR(wired-OR)되게 한다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 접속되기 전에 반전된다. 이러한 구성은, 와이어드-OR를 수신하는 상태 머신이, 프로그래밍되고 있는 모든 비트들이 원하는 레벨에 도달했을 때를 결정할 수 있기 때문에, 프로그램 검증 프로세스 동안 프로그래밍 프로세스가 완료되었을 때의 빠른 결정을 가능하게 한다. 예를 들어, 각각의 비트가 그의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 0이 와이어드-OR 라인으로 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0 (또는 반전된 데이터 1)을 출력할 때, 상태 머신은 프로그래밍 프로세스를 종료하는 것을 알고 있다. 각각의 프로세서가 8개의 감지 모듈들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 8회 판독할 필요가 있거나, 또는 상태 머신이 와이어드-OR 라인을 1회만 판독하면 되도록 로직이 프로세서(192)에 추가되어 연관된 비트 라인들의 결과들을 누산한다. 유사하게, 로직 레벨들을 정확하게 선택함으로써, 전반적인 상태 머신은 제1 비트가 그의 상태를 변경하는 때를 검출할 수 있고 그에 따라서 알고리즘들을 변경할 수 있다.

프로그램 또는 검증 동작들 동안, 프로그래밍될 데이터(기록 데이터)는 데이터 버스(120)로부터 데이터 래치들(194 내지 197)의 세트에, LDL 및 UDL 래치들에, 저장 요소당 2비트의 구현예에 저장된다. 저장 요소당 3비트의 구현예에서는, 추가의 데이터 래치가 사용될 수 있다. 프로그래밍 동작은, 상태 머신의 제어 하에서, 일련의 프로그래밍 전압 펄스들이 어드레스된 저장 요소들의 제어 게이트들에 인가되는 것을 포함한다. 저장 요소가 원하는 메모리 상태로 프로그래밍되었는지 여부를 결정하기 위해 각각의 프로그램 펄스에 이어서 재판독(검증)이 행해진다. 일부 경우들에서, 프로세서(192)는 원하는 메모리 상태에 대한 재판독된 메모리 상태를 모니터링한다. 두 상태가 일치할 때, 프로세서(192)는 비트 라인 래치(182)를 설정하여 비트 라인이 프로그램 금지를 나타내는 상태로 풀링되게 한다. 이것은, 비트 라인에 커플링된 저장 요소가 추가로 프로그래밍하는 것을, 프로그램 펄스들이 그의 제어 게이트에 나타나더라도, 금지한다. 다른 실시예들에서, 프로세서는 초기에 비트 라인 래치(182)를 로딩하고, 감지 회로부는 검증 프로세스 동안 비트 라인 래치를 금지 값(inhibit value)으로 설정한다.

데이터 래치들(194 내지 197)의 각각의 세트는 각각의 감지 모듈에 대한 데이터 래치들의 스택으로서 구현될 수 있다. 일 실시예에서, 감지 모듈(180)당 3개의 데이터 래치들이 있다. 일부 구현들에서, 데이터 래치들은 그에 저장된 병렬 데이터가 데이터 버스(120)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현된다. 저장 요소들의 판독/기록 블록에 대응하는 데이터 래치들 모두는, 데이터의 블록이 직렬 전송(serial transfer)에 의해 입력 또는 출력될 수 있도록, 블록 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기록 모듈들의 뱅크는 그의 데이터 래치들의 세트 각각이, 이들이 마치 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인 것처럼, 순차적으로 데이터 버스 내로 또는 데이터 버스 외부로 데이터를 시프트하도록 구성된다.

데이터 래치들은 연관된 저장 요소가 프로그래밍 동작들에서 소정 이정표(milepost)들에 언제 도달했는지를 식별한다. 예를 들어, 래치들은 저장 요소의 Vth가 특정 검증 레벨 미만인 것을 식별할 수 있다. 데이터 래치들은 저장 요소가 데이터의 페이지로부터 하나 이상의 비트들을 현재 저장하는지 여부를 나타낸다. 예를 들어, LDL 래치들은 하부 페이지의 데이터를 저장하는 데 사용될 수 있다. LDL 래치는 하부 페이지 비트가 연관된 저장 요소에 저장될 때 (예를 들어, 0에서 1로) 플립된다. UDL 래치는 상부 페이지 비트가 연관된 저장 요소에 저장될 때 플립된다. 이는 연관된 저장 요소가 프로그래밍을 완료할 때, 예컨대 그의 Vth가 VvA, VvB 또는 VvC와 같은 타깃 검증 레벨을 초과할 때 일어난다.

도 3은 도 1의 감지 블록(51)의 다른 예시적인 블록도를 도시한다. 컬럼 제어 회로부는 다수의 감지 블록들을 포함할 수 있고, 여기서 각각의 감지 블록은 각자의 비트 라인들을 통해 다수의 메모리 셀들에 대한 감지, 예컨대, 판독, 프로그램 검증 또는 소거 검증 동작들을 수행한다. 하나의 접근법에서, 감지 블록은 감지 증폭기들로도 지칭되는 다수의 감지 회로들을 포함한다. 각각의 감지 회로는 데이터 래치들 및 캐시들과 연관된다. 예를 들어, 예시적인 감지 회로들(350a, 351a, 352a, 353a)은 캐시들(350c, 351c, 352c, 353c)과 각각 연관된다.

하나의 접근법에서, 비트 라인들의 상이한 서브세트들이 상이한 각자의 감지 블록들을 사용하여 감지될 수 있다. 이는 감지 회로들과 연관된 프로세싱 부하가 각각의 감지 블록 내의 각자의 프로세서에 의해 분할되고 다뤄질 수 있게 한다. 예를 들어, 감지 회로 제어기(360)는 감지 회로들 및 래치들의 세트, 예컨대, 16개와 통신할 수 있다. 감지 회로 제어기는 사전충전 전압을 설정하기 위해 전압을 각각의 감지 회로에 제공하는 사전충전 회로(361)를 포함할 수 있다. 감지 회로 제어기는 또한 메모리(362) 및 프로세서(363)를 포함할 수 있다.

도 4는 메모리 셀들의 블록들에 전압들을 제공하기 위한 예시적인 회로를 도시한다. 본 예에서, 로우 디코더(401)는 블록들(410)의 세트 내의 각각의 블록의 워드 라인들 및 선택 게이트들에 전압들을 제공한다. 블록들은 평면 내에 있을 수 있고 블록들(BLK_0 내지 BLK_8)을 포함한다. 로우 디코더는 로우 디코더에 블록들을 접속시키는 패스 게이트들(422)에 제어 신호를 제공한다. 전형적으로, 프로그램 또는 판독 동작들은 한 번에 하나의 선택된 블록에서 그리고 블록의 하나의 선택된 서브블록에서 수행된다. 소거 동작이 선택된 블록 또는 서브블록에서 수행될 수 있다. 로우 디코더는 글로벌 제어 라인들(402)을 로컬 제어 라인들(403)에 접속시킬 수 있다. 제어 라인들은 전도성 경로들을 나타낸다. 전압들은 전압원들(420)로부터 글로벌 제어 라인들 상에 제공된다. 전압원들은 글로벌 제어 라인들에 접속되는 스위치들(421)에 전압들을 제공할 수 있다. 패스 트랜지스터들 또는 전송 트랜지스터들로도 지칭되는 패스 게이트들(424)은 전압원들(420)로부터 스위치들(421)로 전압을 통과시키도록 제어된다.

전압원들(420)은, 예를 들어, 워드 라인들(WL), SGS 제어 게이트들 및 SGD 제어 게이트들에 전압들을 제공할 수 있다. 전압원들은 프로그램 또는 판독 동작 동안 선택된 워드 라인에 전압을 제공하는 선택된 워드 라인(WL) 드라이버(447), (WLn을 포함하는) 인접한 워드 라인들의 제1 그룹(도 14a의 예시적인 그룹(1401) 참조) 내의 선택되지 않은 데이터 워드 라인들을 위한 드라이버(447a), (제1 그룹의 드레인 측 상의 워드 라인들의 그룹일 수 있는) 선택되지 않은 데이터 워드 라인들의 제2 그룹(도 14a의 예시적인 그룹(1402) 참조)을 위한 그리고 (WLn의 소스 측 상의 워드 라인들의 그룹일 수 있는) 선택되지 않은 데이터 워드 라인들의 제3 그룹(도 14a의 예시적인 그룹(1400) 참조)을 위한 드라이버(447b), 및 더미 워드 라인들에 전압들을 제공하는 더미 워드 라인 드라이버(447c)를 포함할 수 있다.

전압원들은 또한 각각의 서브블록을 위한 별개의 SGS 및 SGD 드라이버들을 포함할 수 있다. 예를 들어, SGS 드라이버들(445, 445a, 445b, 445c) 및 SGD 드라이버들(446, 446a, 446b, 446c)은, 도 7 및 도 8에서와 같이, SB0, SB1, SB2 및 SB3에 대해 각각 제공될 수 있다. 다른 옵션에서, 하나의 SGS 드라이버가 블록 내의 상이한 서브블록들에 공통적이다.

로우 디코더를 포함하는 다양한 컴포넌트들은 상태 머신(112) 또는 제어기(122)와 같은 제어기로부터 커맨드들을 수신하여 본 명세서에 기술된 기능들을 수행할 수 있다.

소스 라인 전압원(430)이 전압(Vsl)을 제어 라인들(432)을 통해 기판 내의 소스 라인들/확산 영역에 제공한다. 하나의 접근법에서, 소스 확산 영역(433)은 블록들에 공통적이다. 한 세트의 비트 라인들(442)이 또한 블록들에 의해 공유된다. 비트 라인 전압원(440)이 전압들을 비트 라인들에 제공한다.

도 5는 도 1의 메모리 구조물(126)의 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스(500)의 사시도이다. 기판 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0, BLK1, BLK2, BLK3), 및 블록들에 의한 사용을 위한 회로부를 갖는 주변 영역들이 있다. 주변 영역(504)이 각각의 블록의 에지를 따라서 이어지는 한편, 주변 영역(505)은 블록들의 세트의 단부에 있다. SGS 트랜지스터들의 전압 드라이버에 대한 패스 게이트들은, 하나의 접근법에서, 이러한 주변 영역(505)에 위치될 수 있다. 이러한 경우에, 블록들(BLK0, BLK1, BLK2, BLK3)은 패스 게이트들로부터 점진적으로 더 먼 거리에 있다. 회로부는 블록들의 제어 게이트 층들, 비트 라인들 및 소스 라인들에 접속될 수 있는 전압 드라이버들을 포함할 수 있다. 하나의 접근법에서, 블록들 내의 공통 높이에 있는 제어 게이트 층들이 공통적으로 구동된다. 기판(501)은 또한, 블록들 아래의 회로부 및 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화되는 하나 이상의 하부 금속 층들을 지지할 수 있다. 블록들은 메모리 디바이스의 중간 영역(502)에 형성된다. 메모리 디바이스의 상부 영역(503)에는, 하나 이상의 상부 금속 층이 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 표현한다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 계층형(tiered) 측면들을 가지며, 이로부터 수직 접점들이 상부 금속 층으로 상향으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 일례로서 4개의 블록들이 도시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.

하나의 가능한 접근법에서, 블록들은 평면 내에 있고, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 표현하고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 표현한다. z-방향은 메모리 디바이스의 높이를 표현한다. 블록들은 또한 다수의 평면들로 배열될 수 있다.

도 6a는 도 5의 블록들 중 하나의 블록의 일부의 예시적인 단면도를 도시한다. 블록은 교번하는 전도성 층들 및 유전체 층들의 스택(610)을 포함한다. 본 예에서, 전도성 층들은 2개의 SGD 층들, 하나의 SGS 층, 2개의 소스 측 더미 워드 라인 층들(또는 워드 라인들)(WLDS1, WLDS0), 2개의 드레인 측 더미 워드 라인 층들(WLDD1, WLDD0), 및 11개의 데이터 워드 라인 층들(또는 데이터 워드 라인들)(WLL0 내지 WLL10)을 포함한다. WLL0은 소스 측 데이터 워드 라인이고, WLDS1은 소스 측 데이터 워드 라인에 인접한 더미 워드 라인 층이다. WLDS0은 WLDS1에 인접한 다른 더미 워드 라인 층이다. WLL10은 드레인 측 데이터 워드 라인이고, WLDD1은 드레인 측 데이터 워드 라인에 인접한 더미 워드 라인 층이다. WLDD0은 WLDD1에 인접한 다른 더미 워드 라인 층이다. 유전체 층들은 DL1 내지 DL19로 라벨링된다. 또한, NAND 스트링들 NS1 및 NS2를 포함하는 스택의 영역들이 도시되어 있다. 각각의 NAND 스트링은 메모리 홀(618 또는 619)을 포함하고, 이 메모리 홀은 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 스택의 영역(622)이 도 6c에 더 상세히 도시되어 있다.

다른 구성들이 또한 가능하다. 예를 들어, 도 7의 스트링들은 32개의 데이터 메모리 셀들, 2개의 에지 더미 메모리 셀들, 및 SGD 및 SGS 트랜지스터들 각각 하나씩을 갖는다.

스택은 기판(611)을 포함한다. 하나의 접근법에서, 소스 라인(SL)의 일부분은 블록 내의 메모리 셀들의 각각의 스트링의 소스 단부와 접촉하는 기판 내의 n-타입 소스 확산 층(611a)을 포함한다. 하나의 가능한 구현예에서, n-타입 소스 확산 층(611a)은 p-타입 웰 영역(611b) 내에 형성되고, 이는 이어서 n-타입 웰 영역(611c) 내에 형성되고, 이는 이어서 p-타입 반도체 기판(611d) 내에 형성된다. n-타입 소스 확산 층은, 하나의 접근법에서, 평면 내의 블록들 모두에 의해 공유될 수 있다.

NS1은 스택(616)의 하단(616b)에서는 소스 단부(613)를 그리고 스택의 상단(616a)에서는 드레인 단부(615)를 갖는다. 금속 충전 슬릿들(617, 620)은 스택을 가로질러서 상호접속부들로서 주기적으로 제공되고, 이들은 스택을 관통하여 연장되어, 예컨대 소스 라인을 스택 위의 라인에 접속시킨다. 슬릿들은 워드 라인들의 형성 동안 사용될 수 있고, 후속으로, 금속으로 충전될 수 있다. 비트 라인(BL0)의 일부분이 또한 도시되어 있다. 전도성 비아(621)가 드레인 단부(615)를 BL0에 접속시킨다.

하나의 접근법에서, 메모리 셀들의 블록은 교번하는 제어 게이트 층들(예컨대, 전도성 층들 또는 영역들) 및 유전체 층들 또는 영역들의 스택을 포함하고, 메모리 셀들은 스택 내의 수직으로 연장되는 메모리 홀들에 배열된다.

하나의 접근법에서, 각각의 블록은, 수직 상호접속부들이 SGS, WL 및 SGD 층들을 포함하는 각각의 층에 접속되고 전압원들에 대한 수평 경로들로 상향으로 연장되는 테라스형(terraced) 에지를 포함한다.

도 6b는 예시적인 트랜지스터(650)를 도시한다. 트랜지스터는 제어 게이트(CG), 드레인(D), 소스(S) 및 채널(CH)을 포함하고, 예를 들어, 메모리 셀 또는 선택 게이트 트랜지스터를 나타낼 수 있다.

도 6c는 스택이 단일층을 포함하는 도 6a의 스택의 영역(622)의 확대도를 도시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교차부에 스택의 상이한 레벨들에서 형성된다. 워드 라인 층들은 메모리 셀들의 제어 게이트들에 접속된다. 본 예는 WLL10, WLL9, WLL8, WLL7 및 WLL6 내에 메모리 셀들(680, 681, 682, 683, 684)을 포함한다. 워드 라인 층들은 d1의 두께를 각각 갖는 유전체 층들(DL14, DL13, DL12, DL11A)에 의해 이격되어 있다. 이는 또한 셀간 거리, 또는 z 또는 수직 축을 따르는 각 쌍의 인접한 메모리 셀들 사이의 거리이다.

다수의 층들이, 예컨대 원자층 침착을 이용하여, 메모리 홀(630)의 측벽(SW)을 따라서 그리고/또는 각각의 워드 라인 층 내에 침착될 수 있다. 예를 들어, 재료들에 의해 메모리 홀 내에 형성되는 각각의 필러(699) 또는 컬럼은 차단 산화물(blocking oxide)/블록 하이-k 재료(660), 질화규소(Si3N4) 또는 다른 질화물과 같은 전하 트래핑 층(663) 또는 필름, 터널링 층(664), 및 채널(665)(예컨대, 폴리실리콘을 포함함)을 포함할 수 있다. 유전체 코어(666)가 메모리 홀의 나머지를 충전한다. 워드 라인 층은 금속 배리어(barrier)(661), 및 제어 게이트로서 텅스텐과 같은 전도성 금속(662)을 포함할 수 있다. 예를 들어, 제어 게이트들(690, 691, 692, 693, 694)이 제공된다. 추가 필러들이 상이한 메모리 홀들에 유사하게 형성된다. 필러는 스트링의 컬럼 활성 영역(AA)을 형성할 수 있다.

각각의 스트링은 소스 단부 선택 게이트 트랜지스터로부터 드레인 단부 선택 게이트 트랜지스터로 연속적으로 연장되는 채널을 포함한다.

메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부에 저장된다. 이러한 전자들은 채널로부터 전하 트래핑 층 내로 그리고 터널링 층을 통해 인출된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, 전자들이 채널로 복귀된다.

메모리 홀들 각각은 차단 산화물 층, 전하 트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 환형 층들로 충전될 수 있다. 메모리 홀들 각각의 코어 영역은 바디 재료로 충전되고, 복수의 환형 층들은 메모리 홀들 각각에서 코어 영역과 워드 라인 사이에 있다.

NAND 스트링은 일정 길이의 채널이 기판 상에 형성되지 않기 때문에 플로팅 바디 채널을 갖는 것으로 간주될 수 있다. 또한, NAND 스트링은 복수의 워드 라인 층들에 의해 스택에서 서로의 위에 제공되고, 유전체 층들에 의해 서로로부터 분리된다.

도 6d는 인터페이스(IF)가 스택의 2개의 층들 사이에 형성된 도 19g의 스택의 영역(623)의 확대도를 도시한다. 본 예는 워드 라인 층들(WLIF+3, WLIF+2, WLIF+1, WLIF-1, WLIF-2, WLIF-3) 내에 각각 메모리 셀들(680a, 681a, 682a, 683a, 684a, 685a)을 포함한다. 본 예에서의 워드 라인들의 넘버링은 인터페이스에 대한 것이다. 워드 라인 층들은 d1(제1 거리)의 두께를 각각 갖는 유전체 층들(DLIF+2, DLIF+1, DLIF-1, DLIF-2)에 의해 그리고 메모리 셀들(682a, 683a) 사이의 거리인 더 큰 두께 d2(제2 거리) 또는 높이를 갖는 DLIF에 의해 이격되어 있다. d1 및 d2는 또한 셀간 거리들, 또는 z 또는 수직 축을 따르는 인접한 메모리 셀들 사이의 거리이다. 하나의 접근법에서, d2는 d1의 높이의 적어도 2배이다. d2는, 예를 들어, d1의 높이의 2 내지 5배일 수 있다.

DLIF는 상하로 하나 이상의 별개의 층들에 침착된 유전체 재료들로 이루어진 집합된 층일 수 있다. 메모리 셀(682a)은 인터페이스에 인접하고 그 위에 있고, 메모리 셀(683a)은 인터페이스에 인접하고 그 아래에 있다. 이들은 인터페이스 메모리 셀들이다. 제2 거리는 인터페이스에 걸쳐 있다. 일부 경우들에서, 메모리 셀들(682a, 683a)은 거리(d2)를 따라서 채널 영역을 제어하는 것의 어려움으로 인해, 사용자 데이터를 저장하는 데 적격이 아닌 더미 메모리 셀들로서 설정될 수 있다. WLIF+1 및 WLIF-1은 이러한 경우에 더미 워드 라인들이다.

스택의 각각의 층을 관통하여 에칭되는 메모리 홀은 테이퍼진 형상을 갖는 데, 예컨대 상단에서 더 넓고 하단에서 더 좁다. 그 결과, 하부 층 내의 상단 워드 라인 층 또는 메모리 셀에서의 메모리 홀 직경(dy)은 상부 층 내의 하단 워드 라인 층 또는 메모리 셀에서의 메모리 홀 직경(dx)보다 크다. 직경(dz)은 메모리 홀의 가장 넓은 영역을 나타낸다. 이러한 넓어진 영역은 하부 층 내의 메모리 홀 부분에 대한 상부 층의 메모리 홀 부분에서의 작은 오정렬을 수용하기 위해 사용된다. DLIF의 증가 두께(d2)는 프로세스 마진의 우려로 인해 제공되고, 또한 2개의 층들 내의 메모리 홀 부분들 사이에 전이 영역을 제공함으로써 오정렬을 수용한다.

컬럼(1941)(도 19d) 또는 메모리 홀(1931)(도 19c)은 메모리 홀의 직경이 어느 정도 메모리 홀의 높이를 따라 넓어지는 인터페이스를 포함한다.

도 6c에서와 같이, 다수의 층들이 메모리 홀의 측벽을 따라서 침착될 수 있다. 층들은 인터페이스에서의 변하는 직경에 순응할 수 있다. 예를 들어, 재료들에 의해 메모리 홀 내에 형성되는 각각의 필러(699a) 또는 컬럼은 차단 산화물/블록 하이-k 재료(660a), 전하 트래핑 층(663a) 또는 필름, 터널링 층(664a), 및 채널(665a)을 포함할 수 있다. 유전체 코어(666s)가 메모리 홀의 나머지를 충전한다. 워드 라인 층은 금속 배리어(661a), 및 제어 게이트로서 전도성 금속(662a)을 포함할 수 있다. 예를 들어, 제어 게이트들(690a, 691a, 692a, 693a, 694a, 695a)이 제공된다.

도 7은 3D 구성의 서브블록들 내의 NAND 스트링들의 예시적인 도면을 도시한다. 각각의 서브블록은 서로 접속된 다수의 NAND 스트링들 또는 메모리 셀들의 다른 세트들을 포함하는데, 여기서 하나의 예시적인 NAND 스트링이 각각의 서브블록에 대해 도시되어 있다. 예를 들어, SB0, SB1, SB2 및 SB3은 예시적인 NAND 스트링들(700n, 710n, 720n, 730n)을 각각 포함한다. 본 예에서, 각각의 스트링은 하나의 SGD 트랜지스터, 하나의 드레인 측 더미 메모리 셀, 32개의 데이터 메모리 셀들(여기서 16개는 인터페이스(IF) 위에 있고 16개는 인터페이스 아래에 있음), 하나의 소스 측 더미 메모리 셀, 및 하나의 SGS 트랜지스터를 갖는다.

블록(BLK)에서, 각각의 서브블록은, x 방향으로 연장되고 공통 SGD 라인을 갖는 NAND 스트링들의 세트를 포함한다. NAND 스트링들(700n, 710n, 720n, 730n)은 각각 서브블록들(SB0, SB1, SB2, SB3) 내에 있다. 블록의 프로그래밍은 한 번에 하나의 서브블록에서 일어날 수 있다. 각각의 서브블록 내에서, 워드 라인 프로그래밍 순서는, 예컨대, WL0, 즉 소스 단부 워드 라인에서 시작하여, WLL31, 즉 드레인 단부 워드 라인까지 한 번에 하나의 워드 라인을 진행하는 것으로 따를 수 있다.

NAND 스트링들(700n, 710n, 720n, 730n)은 채널들(700a, 710a, 720a, 730a)을 각각 갖는다.

추가적으로, NAND 스트링(700n)은 SGS 트랜지스터(701), 더미 메모리 셀들(702, 717), 데이터 메모리 셀들(703 내지 716), 및 SGD 트랜지스터(718)를 포함한다.

NAND 스트링(710n)은 SGS 트랜지스터(721), 더미 메모리 셀들(722, 737), 데이터 메모리 셀들(723 내지 736), 및 SGD 트랜지스터(738)를 포함한다.

NAND 스트링(720n)은 SGS 트랜지스터(741), 더미 메모리 셀들(742, 757), 데이터 메모리 셀들(743 내지 756), 및 SGD 트랜지스터(758)를 포함한다.

NAND 스트링(730n)은 SGS 트랜지스터(761), 더미 메모리 셀들(762, 777), 데이터 메모리 셀들(763 내지 776), 및 SGD 트랜지스터(778)를 포함한다.

SB0, SB1, SB2 및 SB3 내의 SGD 트랜지스터들은 별개의 제어 라인들(SGD(0), SGD(1), SGD(2), SGD(3))에 의해 각각 구동될 수 있다. SB0, SB1, SB2 및 SB3 내의 SGS 트랜지스터들은 제어 라인들(SGS(0), SGS(1), SGS(2), SGS(3))에 의해 각각 구동될 수 있다.

도 8은 도 7의 서브블록들(SB0 내지 SB3)의 추가 상세도를 도시한다. 각각의 서브블록 내의 워드 라인들을 따라 x 방향으로 연장되는 예시적인 메모리 셀들이 도시되어 있다. 각각의 메모리 셀은 간략함을 위해 입방체로 도시되어 있다. SB0은 NAND 스트링들(700n, 701n, 702n, 703n)을 포함한다. SB1은 NAND 스트링들(710n, 711n, 712n, 713n)을 포함한다. SB2는 NAND 스트링들(720n, 721n, 722n, 723n)을 포함한다. SB3은 NAND 스트링들(730n, 731n, 732n, 733n)을 포함한다. 비트 라인들은 NAND 스트링들의 세트들에 접속된다. 예를 들어, 비트 라인(BL0)은 NAND 스트링들(700n, 710n, 720n, 730n)에 접속되고, 비트 라인(BL1)은 NAND 스트링들(701n, 711n, 721n, 731n)에 접속되고, 비트 라인(BL2)은 NAND 스트링들(702n, 712n, 722n, 732n)에 접속되고, 비트 라인(BL3)은 NAND 스트링들(703n, 713n, 723n, 733n)에 접속된다. 감지 회로부가 각각의 비트 라인에 접속될 수 있다. 예를 들어, 감지 회로부(780, 781, 782, 783)는 비트 라인들(BL0, BL1, BL2, BL3)에 접속된다. 비트 라인 전압원에는 감지 회로부가 제공될 수 있다.

프로그래밍 및 판독은 한 번에 하나의 워드 라인 및 하나의 서브블록 내의 선택된 셀들에 대해 일어날 수 있다. 이는 각각의 선택된 셀이 각자의 비트 라인 및/또는 소스 라인에 의해 제어되게 한다. 예를 들어, NAND 스트링들(700n, 701n) 내의 각각의 예시적인 메모리 셀들(711, 740)을 포함하는 메모리 셀들(801)의 세트가 SB0 내의 WLL14에 접속된다. 예로서 WLL14가 WLn인 것으로 가정한다.

WLL31은 드레인 단부 또는 드레인 에지 데이터 워드 라인이고, WLL0은 소스 단부 또는 소스 에지 데이터 워드 라인이다. 메모리 셀들의 세트는 동시에 프로그래밍되거나 판독될 수 있다. 메모리 셀들의 추가 세트가 다른 서브블록들(SB1 내지 SB3) 각각에서 WLL14에 접속된다. 예를 들어, NAND 스트링(710n) 내의 예시적인 메모리 셀(858)을 포함하는 메모리 셀들(820)의 세트가 SB1 내의 WLL14에 접속된다.

SB0 내의 WLL14의 선택된 메모리 셀들이 프로그래밍될 때(예를 들어, 메모리 셀(740)), SB0 내의 WLL14의 선택되지 않은 메모리 셀들(예컨대, 메모리 셀(711)) 및 SB1 내지 SB3 내의 WLL14의 선택되지 않은 메모리 셀들(예컨대, SB1 내의 메모리 셀(858))은 고온 전자 주입 타입의 교란에 가장 민감하다. 현재 프로그램 루프에서 프로그래밍되는 메모리 셀들은 선택된 메모리 셀들이고, 연관된 워드 라인은 선택된 워드 라인 또는 워드 라인 층이고, 연관된 서브블록은 선택된 서브블록이다. WLL14 이외의 워드 라인들은 선택되지 않은 워드 라인들 또는 워드 라인 층들이다. 기호들 WLn, WLn-1 및 WLn+1은 각각 선택된 워드 라인, 인접한 소스 측의 선택되지 않은 워드 라인, 및 인접한 드레인 측의 선택되지 않은 워드 라인을 각각 표현하는 데 사용될 수 있다. WLL15는 WLL14의 인접한 드레인 측 워드 라인이다.

본 예에서, 소스 라인(SL) 또는 소스 영역은 전압원(SLVS)에 의한 전압(Vsl)에서 구동된다.

각각의 스트링은 드레인 단부에 있는 하나 이상의 SGD 트랜지스터들 및 소스 단부에 있는 하나 이상의 SGS 트랜지스터들을 포함한다. 이러한 경우에, 스트링당 하나의 SGD 트랜지스터 및 하나의 SGS 트랜지스터가 있다. 각각의 SGD 트랜지스터는, 도 7에서와 같이, 각각의 서브블록 내의 별개의 제어 라인 층에 접속될 수 있어서, 그것이 개별적으로 구동될 수 있게 하거나, NAND 스트링 내의 2개 이상의 SGD 트랜지스터들은 - 존재하는 경우 - 서브블록에 접속되고 공통적으로 구동되는 그들의 제어 게이트들을 가질 수 있다. 예를 들어, SB0은 스트링(700n) 내의 예시적인 SGD 트랜지스터(718)를 갖는 SGD 트랜지스터들(840)의 세트를 갖는다. SB0은 또한 스트링(700n) 내의 예시적인 SGS 트랜지스터(701)를 갖는 SGS 트랜지스터들(843)의 세트를 갖는다. 유사하게, SB1은 스트링(710n) 내의 예시적인 SGD 트랜지스터(851)를 갖는 SGD 트랜지스터들(850)의 세트를 갖는다. SB1은 또한 스트링(710n) 내의 예시적인 SGS 트랜지스터(854)를 갖는 SGS 트랜지스터들(853)의 세트를 갖는다.

도 9a는 4개의 데이터 상태들이 사용되는 프로그래밍 동작 후 선택된 워드 라인에 접속된 메모리 셀들의 세트의 예시적인 임계 전압(Vth) 분포를 도시한다. Vth 분포(900)가 소거(Er) 상태 메모리 셀들에 대해 제공된다. 3개의 Vth 분포(910, 912, 914)가 각각 할당된 데이터 상태들(A, B, C)을 나타내는데, 이들은 그들의 Vth가 각각 검증 전압(VvA, VvB 또는 VvC)을 초과할 때 메모리 셀들에 의해 도달된다. 본 예는 4개의 데이터 상태들을 사용한다. 8 또는 16과 같은 다른 수의 데이터 상태들이 또한 사용될 수 있다. 판독 전압들(VrA, VrB, VrC)은 이러한 Vth 분포를 갖는 셀들의 세트로부터 데이터를 판독하는 데 사용된다. 이러한 검증 전압들 및 판독 전압들은 선택된 워드 라인 전압의 제어 게이트 판독 레벨들의 예들이다.

프로그래밍 동작 동안, 최종 Vth 분포는 하나 이상의 프로그래밍 패스들을 사용함으로써 달성될 수 있다. 각각의 패스는 예를 들어 증분식 스텝 펄스 프로그래밍(incremental step pulse programming)을 사용할 수 있다. 프로그래밍 패스 동안, 프로그램 루프들이 선택된 워드 라인에 대해 수행된다. 프로그램 루프는 프로그램 전압이 워드 라인에 인가되는 프로그램 부분 및 그에 이어지는 하나 이상의 검증 테스트들이 수행되는 검증 부분을 포함한다. 각각의 프로그래밍된 상태는 상태에 대한 검증 테스트에서 사용되는 검증 전압을 갖는다.

단일 패스 프로그래밍 동작은, 선택된 메모리 셀들의 세트의 임계 전압들이 할당된 데이터 상태들의 검증 전압들에 도달할 때까지 초기 Vpgm 레벨로부터 시작하여 최종 Vpgm 레벨로 진행하도록 수행되는 다수의 프로그램 검증 동작들(또는 프로그램 루프들)의 하나의 시퀀스를 수반한다. 모든 메모리 셀들은 초기에 프로그래밍 패스의 시작 시 소거 상태에 있을 수 있다. 프로그래밍 패스가 완료된 후, 데이터는 Vth 분포들 사이에 있는 판독 전압들을 사용하여 메모리 셀들로부터 판독될 수 있다. 동시에, Vread로도 지칭되는 판독 패스 전압(Vread pass)(예컨대, 8 내지 10 V)이 나머지 워드 라인들에 인가된다. 주어진 메모리 셀의 Vth가 판독 기준 전압들 중 하나 이상보다 큰지 또는 작은지를 테스트함으로써, 시스템은 메모리 셀에 의해 표현되는 데이터 상태를 결정할 수 있다. 이들 전압은 이들이 상이한 데이터 상태들의 Vth 범위들 사이에서 구분하기 때문에 구분 전압들이다.

더욱이, 프로그래밍되거나 판독되는 데이터는 페이지들로 배열될 수 있다. 예를 들어, 4개의 데이터 상태들, 또는 셀당 2개의 비트들의 경우, 2개의 페이지들의 데이터가 저장될 수 있다. Er, A, B 및 C 상태들에 대한 비트들의 예시적인 인코딩은 상부 페이지(UP) 비트/하부 페이지(LP) 비트의 포맷으로 각각 11, 10, 00 및 01 이다. 하부 페이지 판독은 VrA 및 VrC를 사용할 수 있고, 상부 페이지 판독은 VrB를 사용할 수 있다.

도 9b는 고온 전자 주입(HEI) 타입의 교란의 효과를 보여주는, 도 9a의 메모리 셀들의 세트의 예시적인 Vth 분포를 도시한다. HEI 교란은 선택되지 않은 메모리 셀들의 NAND 스트링들의 채널들에서의 전압 그레디언트들로 인해 선택된 워드 라인에 접속된 선택되지 않은 메모리 셀들의 의도하지 않은 프로그래밍을 수반한다. 교란은 메모리 셀에 대한 Vth 업시프트(upshift)를 야기하고, 소거 상태 메모리 셀들에 대해 가장 강하다. 교란은 전압 그레디언트의 크기 및 지속기간에 비례한다.

플롯(900a)은 비교적 적은 양의 교란을 갖는 소거 상태 Vth를 나타내고, 플롯(900b)은 비교적 많은 양의 교란을 갖는 소거 상태 Vth를 나타낸다.

다층 스택이 사용될 때, 교란의 양은, 인터페이스 아래의 메모리 셀들에 대해서보다 상부 층 워드 라인들에 대해, 예컨대, 다층 스택의 인터페이스 위의 메모리 셀들에 대해, 상당히 더 많다. 이는 인터페이스 내의 채널 영역의 초기 컷오프 및 검증 테스트 후의 하부 층 내의 채널 내의 전자의 결과적인 트래핑으로 인한 것이다. 도 17a 및 도 17b를 또한 참조한다.

도 9c는 8개의 데이터 상태들이 사용되는 프로그래밍 동작 후 선택된 워드 라인에 접속된 메모리 셀들의 세트의 예시적인 Vth 분포를 도시한다. 단일 패스 또는 다중 패스 프로그래밍이 이러한 Vth 분포를 획득하는 데 사용될 수 있다. 표시된 바와 같은 기록 데이터에 기초하여, Er 상태로 유지될 메모리 셀들은 Vth 분포(920)에 의해 나타난다. VvA, VvB, VvC, VvD, VvE, VvF 및 VvG의 검증 전압들을 사용하여 각각 A, B, C, D, E, F 및 G 상태들로 프로그래밍되는 메모리 셀들은 Vth 분포들(921, 922, 923, 924, 925, 926, 927)에 의해 각각 나타난다. 각각의 데이터 상태는 표시된 바와 같은 데이터의 3개 비트들을 나타낸다. 판독 전압들(VrA, VrB, VrC, VrD, VrE, VrF, VrG)이 판독 동작에서 메모리 셀들의 상태들을 판독하기 위해 사용될 수 있다. 이러한 검증 전압들 및 판독 전압들은 선택된 워드 라인 전압의 제어 게이트 판독 레벨들의 예들이다. 다른 예시적인 프로그래밍 동작들이 추가 데이터 상태들 및/또는 프로그래밍 패스들을 사용할 수 있다. 예를 들어, 16개의 데이터 상태가 가능하다.

8개의 데이터 상태들, 또는 셀당 3개의 비트들에 의해, 3개의 페이지들의 데이터가 저장될 수 있다. A, B, C, D, E, F 및 G 상태들에 대한 비트들의 예시적인 인코딩은 각각 111, 110, 100, 000, 010, 011, 001 및 101이다. 하부 페이지의 데이터는 VrA 및 VrE의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. 중간 페이지의 데이터는 VrB, VrD 및 VrF의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. 상부 페이지의 데이터는 VrC 및 VrG의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다.

도 10a는 교란 대응책이 구현될 수 있는 데이터 메모리 셀들을 프로그래밍하기 위한 프로세스를 도시한다. 단계(1000)는 프로그램 동작 또는 패스를 시작한다. 하나의 접근법에서, 프로그래밍 동작은 하나 이상의 프로그램 패스들을 포함한다. 단계(1001)는 초기 프로그램 전압(Vpgm)을 설정한다. 예를 들어, 도 11 및 Vpgm_init를 참조한다. 단계(1002)는 프로그램 루프를 시작한다. 단계(1003)는 사전충전 단계를 수행한다. t0 내지 t2에서 도 12a를 또한 참조한다. 이러한 단계에서, 2 V와 같은 비트 라인 전압(Vbl)은 선택된 및 선택되지 않은 스트링들의 채널들의 드레인 측으로 패스된다. 선택적으로, Vsl은 또한 채널의 소스 측으로 패스된다. 이는 채널의 어느 정도의 부스팅을 제공하고, 프로그램 단계에서의 부스팅을 용이하게 하기 위해 잔류 전자들을 제거한다. 단계(1004)는 프로그램 단계를 수행하는 단계를 포함한다. t2 내지 t10에서 도 12a를 또한 참조한다. 이러한 단계에서, 선택되지 않은 워드 라인들의 전압들은 사전충전 단계 동안 사용되는 초기 전압으로부터 패스 전압으로 증가된다. 이러한 증가는 선택되지 않은 스트링들의 전압들의 용량성 커플링 업(coupling up)을 제공한다. 선택되지 않은 스트링들의 선택 게이트 트랜지스터들은 커플링 업을 허용하기 위해 비전도성 상태에 있다. 예를 들어, Vbl은 선택되지 않은 스트링들에 대해 높게 설정되어 SGD 트랜지스터들을 비전도성 상태로 제공하고, 선택된 스트링들에 대해 낮게 설정되어 SGD 트랜지스터들을 전도성 상태로 제공할 수 있다.

후속으로, 프로그램 전압 또는 펄스가 선택된 워드 라인에 인가된다. 이러한 단계는 또한 선택된 워드 라인에 접속된 메모리 셀들에 대한 프로그램 또는 금지 상태를 설정하는 단계를 포함한다. 금지 상태를 갖는 메모리 셀은 높은 레벨, 예컨대, 프로그래밍을 금지하는 2 내지 3 V로 설정된 스트링의 연관된 비트 라인을 갖는다. 프로그램 상태를 갖는 메모리 셀은 낮은 레벨, 예컨대, 프로그래밍을 허용하는 0 V로 설정된 스트링의 연관된 비트 라인을 갖는다.

단계(1005)는 선택된 메모리 셀들에 대해 검증 단계, 예컨대, 하나 이상의 검증 테스트들을 수행하는 단계를 포함한다. t10 내지 t12에서 도 12a를 또한 참조한다. 이는 하나 이상의 제어 게이트 판독 레벨들에서의 전압(예컨대, 플롯(1201))을 선택된 워드 라인을 통해 선택된 메모리 셀들에 인가하는 한편 판독 패스 레벨에서의 전압(예컨대, 도 12a 및 도 12b의 플롯(1210, 1240, 1250 또는 1260))을 메모리 셀들을 감지하는 동안 선택되지 않은 워드 라인들에 인가하는 것을 수반할 수 있다. 메모리 셀의 감지는 연관된 스트링 내의 전류의 레벨을 검출하는 것을 포함할 수 있다. 검증 테스트는 각각의 선택된 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정한다. 결정 단계(1006)는 검증 테스트들이 통과되는지 여부를 결정한다. 결정 단계(1006)가 참(true)이면, 프로그램 동작 또는 패스가 단계(1008)에서 완료된다. 결정 단계(1006)가 거짓(false)이면, 단계(1007)는 Vpgm을 증가시키고, 다른 프로그램 루프가 단계(1002)에서 시작한다. 주어진 프로그램 루프에서, 하나 이상의 할당된 데이터 상태들에 대해 검증 테스트가 수행될 수 있다. 각각의 할당된 데이터 상태에 대해, 대응하는 검증 테스트는 할당된 데이터 상태를 갖는 메모리 셀들의 전부, 또는 거의 전부가 검증 테스트를 통과하는 경우에 통과된다. 예를 들어, 검증 테스트는 할당된 데이터 상태를 갖는 메모리 셀들의 전부, 또는 거의 전부가 제어 게이트 판독 레벨보다 큰 Vth를 갖는 경우에 통과될 수 있다. 이것은 비트 라인 전압에서의 감쇠에 의해 측정되는 바와 같은 명시된 레벨을 초과하는 스트링에서의 전류에 의해 표시될 수 있다.

단계(1003 및/또는 1004)는 하나 이상의 교란 대응책을 포함할 수 있다. 대응책은, 인접한 메모리 셀들의 제2 및 제3 그룹들의 전압을 패스 전압으로 증가시키는 것과 비교하여, 인접한 메모리 셀들의 제1 그룹에 대한 전압을 패스 전압으로 증가시키기 위해 상이한 타이밍 및/또는 각자의 초기 전압을 사용하는 것을 수반할 수 있다. 예를 들어, 단계(1003)는 단계(1003a)를 포함할 수 있다. 이러한 단계는 (예컨대, WLn 및 WLn의 드레인 측 상의 하나 이상의 워드 라인들을 포함한) 인접한 워드 라인들 또는 메모리 셀들의 제1 그룹(도 14a의 예시적인 그룹(1401) 참조)에 대한 더 낮은 제1 각자의 초기 전압(예컨대, 음의 전압), 및 워드 라인들 또는 메모리 셀들의 (제1 그룹의 드레인 측 상의) 제2 그룹(도 14a의 예시적인 그룹(1402) 참조) 및 (WLn의 소스 측 상의) 제3 그룹(도 14a의 예시적인 그룹(1400) 참조)에 대한 더 높은 제2 각자의 초기 전압(예컨대, 0 V)을 설정하는 단계를 포함한다. 하나의 옵션에서, 제2 그룹 내의 메모리 셀들은 서로 인접하고, 제3 그룹 내의 메모리 셀들은 서로 인접한다. 도 12b 및 플롯(1260)을 또한 참조한다. 선택적으로, 제1 그룹은 WLn만을 포함한다.

단계(1004a)는 단계들(1004a 내지 1004d) 중 하나 이상을 포함할 수 있다. 단계(1004a)는, 메모리 셀들의 제2 및 제3 그룹들의 전압과 비교하여, 인접한 메모리 셀들의 제1 그룹에 대한 전압의 지연된 증가를 제공하는 단계를 포함한다. 도 12a, 플롯(1210)을 참조한다. 단계(1004b)는 인접한 메모리 셀들의 제1 그룹에 대한 전압의 스텝형 증가 및 메모리 셀들의 제2 및 제3 그룹들의 전압에 대한 연속적인 증가를 제공하는 단계를 포함한다. 도 12b, 플롯(1240)을 참조한다. 단계(1004c)는, 메모리 셀들의 제2 및 제3 그룹들의 전압과 비교하여, 인접한 메모리 셀들의 제1 그룹에 대한 전압에 대해 더 낮은 증가 속도를 제공하는 단계를 포함한다. 도 12b, 플롯(1250)을 참조한다. 단계(1004d)는 다층 스택에서의 WLn의 위치에 기초하여, 메모리 셀들의 제2 및 제3 그룹들과 비교하여, 인접한 메모리 셀들의 제1 그룹의 타이밍 및/또는 각자의 초기 전압을 조정하는 단계를 포함한다. 추가 상세사항들에 대해, 예를 들어, 도 17a 및 도 17b를 참조한다.

하나의 옵션에서, 교란 대응책은 프로그래밍 동작의 각각의 프로그램 루프에서 수행된다. 그러나, 다른 옵션들이 가능하다. 예를 들어, 교란 대응책은 프로그래밍 동작의 모든 프로그램 루프들보다 적은 프로그램 루프에 대해 수행될 수 있다. 하나의 옵션에서, 교란 대응책은 제1 프로그램 루프에 대해 생략되는데, 이는 이전 프로그램 루프 후의 워드 라인 전압들의 감소에 의해 야기되는 채널 전압 차이가 존재하지 않기 때문이다. 또한, 교란 대응책은 블록의 모든 데이터 워드 라인들보다 적은 데이터 워드 라인의 프로그래밍 동안 수행될 수 있다.

도 10b는 도 10a의 단계들(1003c, 1004d)과 부합하는, 다층 스택 내의 WLn 위치의 함수로서 메모리 셀들의 제1, 제2 및 제3 그룹들에 대한 증가 전의 초기 전압의 플롯을 도시한다. 일례로서, 다층 스택은 하부 층 및 상부 층을 포함한다. 도 17a 및 도 17b와 관련하여 추가로 논의되는 바와 같이, 예를 들어, 교란들은 WLn이 하부 층 내에 있을 때 상당히 감소되지만, WLn이 다층 스택의 상부 층 내에 있을 때 문제가 남아 있다. 따라서, 하나의 옵션에서, WLn이 상부 층 내에 있고 하부 층 내에는 없을 때 교란 대응책이 사용될 수 있다. 다른 옵션에서, WLn이 상부 층 내에 있을 때 비교적 강한 교란 대응책이 사용될 수 있고, WLn이 하부 층 내에 있을 때 비교적 약한 교란 대응책이 사용된다. 예를 들어, 더 강한 대응책은 사전충전 동안 더 낮은 초기 전압(도 10b), 사전충전 후 전압 증가를 위한 더 긴 지연(도 10c), Vint에서 더 긴 유지 시간(도 10d) 및/또는 더 낮은 증가 속도(도 10e)를 사용하는 것을 수반할 수 있다.

수평 축은 WLn이 하부 층 내에 있는지 또는 상부 층 내에 있는지를 나타내는데, 여기서 층들은 인터페이스(IF)에 의해 분리된다. WLn이 하부 층 내에 있을 때, 초기 전압은 워드 라인들의 모든 그룹들에 대해 v3의 비교적 높은 전압일 수 있거나(실선; 교란 대응책 없음), 또는 v3이 제2 및 제3 그룹들에 대해 사용될 수 있는 반면 비교적 낮은 전압 v2가 제1 그룹에 대해 사용된다(파선; 약한 교란 대응책). WLn이 상부 층 내에 있을 때, v3이 제2 및 제3 그룹들에 사용될 수 있는(실선) 반면, v1<v2는 제1 그룹에 대해 사용된다(파선; 강한 교란 대응책).

도 10b에 따르면, 선택된 메모리 셀(또는 그룹 1)의 각자의 초기 전압(v2)은, 선택된 워드 라인이 상부 층 내에 있을 때 드레인 측 메모리 셀(또는 그룹 2)의 각자의 초기 전압(v3)보다 제1 크기(v3-v2)만큼 더 낮고, 선택된 워드 라인이 하부 층 내에 있을 때 드레인 측 메모리 셀의 각자의 초기 전압(v3)보다, 제1 크기보다 큰, 제2 크기(v3-v1)만큼 더 낮다.

도 10c는 도 10a의 단계들(1004, 1004d)과 부합하는, 다층 스택 내의 WLn 위치의 함수로서, 메모리 셀들의 제2 및 제3 그룹들에 대한 전압 증가의 시작에 대한 메모리 셀들의 제1 그룹에 대한 전압 증가의 시작에서의 지연의 플롯을 도시한다. WLn이 하부 층 내에 있을 때, 지연은 워드 라인들의 모든 그룹들에 대해 0일 수 있거나(실선; 교란 대응책 없음), 또는 비교적 작은 지연(d1)이 제1 그룹에 대해 사용될 수 있다(파선; 약한 교란 대응책). WLn이 상부 층 내에 있을 때, 지연은 제1 그룹에 대해 비교적 큰 지연(d2>d1 0)일 수 있다(파선; 강한 교란 대응책).

도 10d는 도 10a의 단계들(1004b, 1004d)과 부합하는, 다층 스택 내의 WLn 위치의 함수로서 메모리 셀들의 제1 그룹에 대한 전압 증가 동안 중간 전압(Vint)에 대한 유지 시간(hold time)의 플롯을 도시한다. WLn이 하부 층 내에 있을 때, 유지 시간은 워드 라인들의 모든 그룹들에 대해 0일 수 있거나(실선; 지연 또는 교란 대응책 없음), 또는 비교적 짧은 유지 시간(h1)이 제1 그룹에 대해 사용될 수 있다(파선; 약한 교란 대응책). WLn이 상부 층 내에 있을 때, 유지 시간은 제1 그룹에 대해 비교적 긴 유지 시간(h2>h1)일 수 있다(파선; 강한 교란 대응책).

도 10d 및 도 10e에 따르면, 제어 회로는 선택된 워드 라인이 하부 층 내에 있을 때보다 선택된 워드 라인이 상부 층 내에 있을 때 선택된 워드 라인의 전압의 증가에 더 긴 기간을 제공하도록 구성될 수 있다. 이러한 더 긴 기간은, 예를 들어, 스텝형 증가 또는 램프형 증가를 수반할 수 있다.

도 10e는 도 10a의 단계들(1004c, 1004d)과 부합하는, 다층 스택 내의 WLn 위치의 함수로서 메모리 셀들의 제1, 제2 및 제3 그룹들에 대한 전압 증가 속도의 플롯을 도시한다. WLn이 하부 층 내에 있을 때, 증가 속도는 워드 라인들의 모든 그룹들에 대해 r3의 높은 값일 수 있거나(실선; 교란 대응책 없음), 또는 r3이 제2 및 제3 그룹들에 대해 사용될 수 있는 반면 더 낮은 증가 속도 r2가 제1 그룹에 대해 사용된다(파선; 약한 교란 대응책). WLn이 상부 층 내에 있을 때, r3이 제2 및 제3 그룹들에 사용될 수 있는(실선) 반면, r1<r2는 제1 그룹에 대해 사용된다(파선; 강한 교란 대응책).

도 10e에 따르면, 제어 회로는 선택된 워드 라인(또는 제1 그룹)이 하부 층 내에 있을 때보다 선택된 워드 라인(또는 제1 그룹)이 상부 층 내에 있을 때 선택된 워드 라인(또는 제1 그룹)의 전압의 더 낮은 증가 속도를 제공하도록 구성될 수 있다.

도 10e에 따르면, 선택된 메모리 셀(r2)(또는 제1 그룹)의 전압의 증가 속도는, 선택된 워드 라인이 상부 층 내에 있을 때 드레인 측 메모리 셀(r3)(또는 제2 그룹)의 전압의 증가 속도보다 제1 크기(r3-r2)만큼 더 낮고, 선택된 워드 라인이 하부 층 내에 있을 때 드레인 측 메모리 셀(r3)(또는 제2 그룹)의 전압의 증가 속도보다, 제1 크기보다 큰, 제2 크기(r3-r1)만큼 더 낮다.

도 10b 내지 도 10e에 따르면, 제어 회로는 선택된 워드 라인(또는 제1 그룹)이 다층 스택의 하부 층 내에 있을 때 비교적 약한 교란 대응책을 제공하고 선택된 워드 라인(또는 제1 그룹)이 다층 스택의 상부 층 내에 있을 때 비교적 강한 교란 대응책을 제공하기 위해 선택된 워드 라인(또는 제1 그룹)의 각자의 초기 전압 또는 타이밍 중 적어도 하나를 조정하도록 구성될 수 있다.

도 11은 도 10a와 부합하는, 예시적인 프로그래밍 동작에서의 일련의 프로그램 루프들을 도시한다. 펄스 트레인(1100)은 프로그래밍을 위해 선택된 워드 라인에 인가되는 일련의 프로그램 펄스들(1101 내지 1115)을 포함한다. 펄스 트레인(1100)은 스텝형으로 증가하는 프로그램 전압들의 제2 세트의 예이다. 펄스 트레인은 전형적으로, 고정된 또는 가변하는 스텝 크기를 사용하여 프로그래밍 패스의 프로그램 루프들 또는 하나 이상의 프로그램 루프들에서 진폭이 스텝형으로 증가하는 프로그램 펄스들을 포함한다. 일부 경우들에서, 프로그램 펄스들은 각각의 프로그램 루프에서 제1 프로그램 펄스 후에 증가한다. 초기 레벨에서 시작하여 최대 허용 레벨을 초과하지 않는 최종 레벨에서 종료되는, 각각의 프로그래밍 패스에서 새로운 펄스 트레인이 인가될 수 있다. 초기 레벨들은 상이한 프로그래밍 패스들에서 동일하거나 상이할 수 있다. 최종 레벨들도 또한 상이한 프로그래밍 패스들에서 동일하거나 상이할 수 있다. 스텝 크기는 상이한 프로그래밍 패스들에서 동일하거나 상이할 수 있다. 일부 경우들에서, 더 작은 스텝 크기가 Vth 분포 폭들을 감소시키기 위해 최종 프로그래밍 패스에서 사용된다.

Vpgm_init는 초기 프로그램 전압이다. 1개, 2개 또는 3개의 검증 펄스들이, 검증되고 있는 할당된 데이터 상태들에 기초하여, 일례로서 각각의 프로그램 펄스 후에 제공된다. 예를 들어, A-상태 검증 펄스(1120)(VvA)가 프로그램 루프 1 내지 프로그램 루프 3에서 인가되고, A-상태 및 B-상태 검증 펄스들(1121)(각각 VvA 및 VvB)이 프로그램 루프 4 내지 프로그램 루프 6에서 인가되고, A-상태, B-상태 및 C-상태 검증 펄스들(1122)(각각 VvA, VvB 및 VvC)이 프로그램 루프 7 및 프로그램 루프 8에서 인가되고, B-상태 및 C-상태 검증 펄스들(1123)이 프로그램 루프 9 내지 프로그램 루프 11에서 인가되고, C-상태 검증 펄스(1124)가 프로그램 루프 12 내지 프로그램 루프 15에서 인가된다.

도 12a는 도 10a와 부합하는, 프로그램 동작의 프로그램 루프에 사용될 수 있는 전압들의 플롯들의 예들을 도시한다. 도 12b는 도 10a와 부합하는, 프로그램 동작의 프로그램 루프에 사용될 수 있는 전압들의 플롯들의 추가 예들을 도시한다. 도 12a 및 도 12b에서, 수직 치수는 전압을 나타내고, 수평 치수는 t0 내지 t12의 시간을 나타낸다. 도시된 기간은 하나의 프로그램 루프에 대응하고, 사전충전 단계(1290)(t0 내지 t2), 프로그램 단계(1291)(t2 내지 t10) 및 검증 단계(1292)(t10 내지 t12)를 포함한다. t12에서 시작하는 기간은 프로그램 루프의 전압 감소 단계인 것으로 간주될 수 있다. 플롯(1200)은 Vwl_sel, 즉 선택된 워드 라인의 전압을 나타내고, 플롯(1210)은 Vwl_unsel, 즉 선택되지 않은 워드 라인들의 전압, 및 선택적으로 Vwl_sel의 영역(1200b)을 나타내고, 플롯(1220)은 선택 게이트 전압들, 예컨대 Vsgd 및/또는 Vsgs를 나타내고, 플롯(1230)은 Vbl을 나타낸다.

사전충전 단계 동안의 전압인 플롯(1200)의 영역(1200a)은 인접한 메모리 셀들의 제1 그룹의 일부로서 플롯(1260)으로 수정될 수 있다. 사전충전 단계 동안의 전압인 플롯(1200)의 영역(1200b)은 인접한 메모리 셀들의 제1 그룹의 일부로서 플롯들(1210, 1240 또는 1250) 중 임의의 것을 따르도록 수정될 수 있다.

사전충전 단계에서, 양의 Vb1(플롯(1230a))이 스트링들의 채널들의 드레인 측에 제공되어 잔류 전자들을 제거하고 1 내지 2 V와 같은 작은 크기의 부스팅을 제공한다. 선택된 서브블록의 SGD 트랜지스터들(SGD_sel) 및 선택되지 않은 서브블록의 SGD 트랜지스터들(SGD_unsel)은, 예를 들어(플롯(1220a)), 6 V의 전압으로, 이때 전도성 상태에 있다. 이는 비트 라인 전압이 드레인 단부 채널로 통과되게 한다. 선택된 서브블록의 SGS 트랜지스터들(SGS_sel) 및 선택되지 않은 서브블록의 SGS 트랜지스터들(SGS_unsel)이, 예를 들어(플롯(1220a)), 6 V의 전압으로, 이때 전도성 상태에 있게 되어서, 소스 라인 전압(Vsl)이 채널의 소스 단부로 통과되게 하는 것이 또한 가능하다.

프로그램 단계에서, Vwl_sel 및 Vwl_unsel은 램프업되어, 예를 들어, t2 내지 t5에서 시작하여, 선택되지 않은 스트링들의 채널들의 용량성 커플링 업을 제공한다. 이어서, Vwl_sel은 t8에서 Vpgm의 피크 레벨로 추가로 램프업된다. t8 내지 t9에서 프로그램 전압 또는 펄스 후, Vwl은 Vss로 램프다운된다. 후속으로, 검증 단계에서, 하나 이상의 검증 테스트들이 WLn 상에 하나 이상의 제어 게이트 판독 전압들(플롯(1201))을 인가함으로써 그리고 각각의 판독 전압에 대해, 선택된 서브블록의 선택된 스트링들 내의 메모리 셀들의 전도성 상태를 감지함으로써 수행된다.

프로그램 및 검증 단계들 동안, Vsg_sel은 선택된 서브블록에 대해, 예를 들어, 2.5 V 및 6 V로 각각 설정될 수 있다(플롯(1220b)). 프로그램 펄스 동안, Vbl=0 V인 경우, 이러한 전압은 선택된 서브블록 내의 선택된 스트링들에 대해 전도성 상태로 SG_sel 트랜지스터들을 제공하기에 충분히 높다. 그러나, 그것은, 이러한 스트링들에 대해 높은 Vbl을 설정함으로써, SG_sel 트랜지스터들이 선택된 서브블록 내의 록아웃된 스트링들에 대해 비전도성 상태로 제공될 수 있을 정도로 충분히 낮다. 검증 단계 동안, SGD 트랜지스터는 감지가 선택된 메모리 셀에 대해 일어나게 하는 강한 전도성 상태에 있다. 따라서, 드레인 단부 선택 게이트 트랜지스터는, 선택된 스트링들에 대해, 사전충전 단계 및 프로그램 단계 동안 전도성 상태에 있다. Vsg_unsel은 0 V(플롯(1220c))와 같은 감소된 레벨로 감소되고, 이는 선택되지 않은 서브블록들 내의 스트링들에 대해 비전도성 상태로 SG_unsel 트랜지스터들을 제공한다. 검증 단계 후, t12에서, Vbl은 0 V로 감소되어 SGD 트랜지스터들이 컷오프되게 하고 채널 영역이 플로팅 전압을 갖게 한다. Vsg_sel이 후속으로 6 V에서 0 V로 감소할 때, 채널 영역은 -2 V로 커플링 다운(couple down)되는데, 이는 SGD 트랜지스터들에 대한 Vth=2 V로 인한 채널 영역(1304) 및 도 13a와 관련하여 논의된 바와 같다.

프로그램 및 검증 단계들 동안, Vbl은 선택되지 않은 스트링에 대해 2 V에서 높게 유지될 수 있거나(플롯(1230b)), 선택된 스트링들에 대해 0 V로 낮게 설정될 수 있다(플롯(1230c)).

검증 단계 후, t12에서 Vwl_unsel이 감소한다.

플롯(1210)에서의 워드 라인 전압들의 증가는 도 10a의 단계(1004a)와 관련하여 논의된 옵션을 따른다. 플롯(1210a)은 사전충전 단계 동안 Vss=0 V에서의 워드 라인 전압들을 도시한다. 후속으로, 플롯(1210b)은 t2 내지 t4에서 Vss로부터 Vpass로 연속적으로 증가하는 워드 라인 전압들을 도시한다. 이러한 증가는 t2에서 Vpass로의 전압의 스텝 변화를 이루도록 전압 드라이버에게 지시하는 제어부를 수반할 수 있다. 전압의 실제 변화는 RC 시상수로 인해 즉각적이지 않을 것이다. 증가는 t2에서 시작하여 t4에서 완료된다. 이러한 예는 선택되지 않은 워드 라인들의 제2 및 제3 그룹들(각각 도 14a의 그룹들(1402, 1400))에 대해 사용될 수 있다. 플롯들(1210c, 1210d)은 워드 라인 전압들의 지연된 증가들을 도시한다. 이러한 예는 선택되지 않은 워드 라인들의 제1 그룹(도 14a의 그룹(1401))에 대해 사용될 수 있다.

하나의 옵션에서, 상이한 지연들이 워드 라인들 및 메모리 셀들의 상이한 서브그룹들에 대해 사용된다. 예를 들어, 플롯(1210d)의 더 큰 지연은 WLn 및 선택적으로 WLn의 드레인 측 상의 하나 이상의 선택되지 않은 워드 라인을 포함하는 워드 라인들의 제1 서브그룹에 대해 사용되고, 플롯(1210c)의 더 작은 지연은 서로 인접할 수 있는 하나 이상의 선택되지 않은 워드 라인들의 제2 서브그룹에 대해 사용된다. 선택되지 않은 워드 라인들은 또한 제1 서브그룹 내에서 서로 인접할 수 있다. 제2 서브그룹은 제1 서브그룹의 드레인 측 상의 제1 서브그룹에 인접할 수 있다. 그 개념은 2개 초과의 서브그룹들로 또한 확장될 수 있다.

플롯들(1210c, 1210d)은 각각 t4 내지 t6 및 t5 내지 t7에서 Vss로부터 Vpass로 연속적으로 증가하는 워드 라인 전압들을 도시한다. 증가는 t4 또는 t5에서 시작하여, 각각 더 작은 지연 및 더 큰 지연을 위해 t6 또는 t7에서 완료된다.

다른 옵션에서, 더 단순한 구현을 위해 선택되지 않은 워드 라인들의 제1 그룹에 대해 단지 하나의 지연된 증가만이 사용된다.

예를 들어, 도 14a에서, WL14는 WLn이고, 선택되지 않은 워드 라인들의 제1 그룹(1401)은 WL14 내지 WL16을 포함하고, 선택되지 않은 워드 라인들의 제2 그룹(1402)은 WL17 내지 WL31을 포함하고, 선택되지 않은 워드 라인들의 제3 그룹(1400)은 WL0 내지 WL13을 포함한다. 제1 서브그룹이 WL14 및 WL15를 포함할 수 있고 제2 서브그룹이 WL16을 포함할 수 있거나, 또는 제1 서브그룹이 WL14를 포함할 수 있고 제2 서브그룹이 WL15 및 WL16을 포함할 수 있다. 일례에서, 플롯(1210d)이 WL14 및 WL15에 대해 사용될 수 있는 한편, 플롯(1210c)은 WL16에 대해 사용되고 플롯(1210b)은 나머지 워드 라인들에 대해 사용된다. 이러한 접근법의 목표는 제1 그룹과 제2 그룹 사이의 채널 전압들의 더 점진적인 전이를 제공하는 것이다. 지연된 증가의 접근법의 추가 상세사항들이 도 14a 및 도 14b에 제공되어 있다.

도 12b에서, 플롯(1240)에서의 워드 라인 전압들의 증가는 도 10a의 단계(1004b)와 관련하여 논의된 옵션을 따른다. 플롯(1240e)은 워드 라인 전압들이 t2 내지 t3에서 0 V로부터 중간 전압(Vint)(Vss와 Vpass 사이임)으로 증가되고, 이어서 t3 내지 t5의 비교적 짧은 기간 동안 Vint에서 유지되고(플롯(1240a)), 이어서 t5 내지 t6에서 Vint로부터 Vpass로 증가되는(플롯(1240b)) 것을 도시한다. Vss에서 Vint로의 증가는 t2에서 Vint로의 전압의 스텝 변화를 이루도록 전압 드라이버에게 지시하는 제어부를 수반할 수 있다. Vint에서의 유지는 t2 내지 t5에서 전압을 Vint로 유지하도록 전압 드라이버에게 지시하는 제어부를 수반할 수 있다. Vint에서 Vpass로의 증가는 t5에서 Vpass로의 전압의 스텝 변화를 이루도록 전압 드라이버에게 지시하는 제어부를 수반할 수 있다.

다른 옵션에서, Vint에서의 유지는 t3 내지 t5 대신 t3 내지 t6의 비교적 긴 기간 동안이다. 플롯(1240c)은 워드 라인 전압들이 t6 내지 t7에서 증가되는 것을 도시한다.

하나의 옵션에서, Vint에서의 비교적 긴 유지 시간은 제1 서브그룹에 대해 사용되고, Vint에서의 비교적 짧은 유지 시간은 제2 서브그룹에 대해 사용된다. 플롯(1210b)(도 12a)의 연속적인 증가는, 하나의 접근법에서, 나머지 워드 라인들에 대해 사용될 수 있다. 증가는 t2에서 시작하여, 비교적 짧은 유지 시간 및 비교적 긴 유지 시간을 위해 각각 t6 또는 t7에서 완료된다.

일례에서, 플롯(1240c)이 제1 서브그룹에 대해 사용될 수 있는 한편, 플롯(1240b)은 제2 서브그룹에 대해 사용되고 플롯(1210b)은 나머지 워드 라인들에 대해 사용된다. 이러한 접근법의 목표는 Vint에서의 더 긴 유지 시간으로부터 Vint에서의 더 짧은 유지 시간으로 점진적으로 전이함으로써 채널 전압들의 더 점진적인 전이를 제공하는 것이다. 단차형 증가의 접근법의 추가 상세사항들이 도 15a 및 도 15b에 제공되어 있다.

다른 옵션에서, 더 단순한 구현을 위해 선택되지 않은 워드 라인들의 제1 그룹에 대해 단지 하나의 스텝형 증가만이 사용된다.

플롯(1250)에서의 워드 라인 전압들의 증가는 도 10a의 단계(1004c)와 관련하여 논의된 옵션을 따른다. 플롯(1210b)(도 12a로부터 반복됨)은 워드 라인 전압들이 감속 없이 t2 내지 t4에서 0 V로부터 Vpass로 증가되는 것을 도시한다. 이러한 증가는 t2에서 Vpass로의 전압의 스텝 변화를 이루도록 전압 드라이버에게 지시하는 제어부를 수반할 수 있다. 플롯(1250a)은 워드 라인 전압들이 제1 느린 속도로 t2 내지 t5에서 0 V로부터 Vpass로 증가되는 것을 도시한다. 이러한 증가는 t2에서 시작하여 Vpass로의 전압의 (스텝 변화보다 느린) 램프 변화를 이루도록 전압 드라이버에게 지시하는 제어부를 수반할 수 있다. 플롯(1250b)은 워드 라인 전압들이 제1 느린 속도보다 느린 제2 느린 속도로 t2 내지 t7에서 0 V로부터 Vpass로 증가되는 것을 도시한다. 이러한 증가는 전압의 램프 변화를 이루도록 전압 드라이버에게 지시하는 제어부를 수반할 수 있다.

이러한 예는 선택되지 않은 워드 라인들의 제1 그룹에 대해 사용될 수 있다. 하나의 옵션에서, 플롯(1250b)의 제2 느린 속도는 WLn의 드레인 측 상의 WLn에 인접한 선택되지 않은 워드 라인에 대해 사용되고, 플롯(1250a)의 제1 느린 속도는 WLn의 드레인 측 상의 WLn에 인접하지 않은 선택되지 않은 워드 라인에 대해 사용된다. 플롯(1210b)은, 하나의 접근법에서, 나머지 워드 라인들에 대해 사용될 수 있다. 증가는 t2에서 시작하여, 제1 느린 속도 및 제2 느린 속도를 위해 각각 t5 또는 t7에서 완료된다.

일례에서, 플롯(1250b)이 제1 서브그룹에 대해 사용될 수 있는 한편, 플롯(1250a)은 제2 서브그룹에 대해 사용되고 플롯(1210b)은 나머지 워드 라인들에 대해 사용된다. 이러한 접근법의 목표는 워드 라인 전압들의 제2 느린 증가 속도로부터 제1 느린 증가 속도로 점진적으로 전이함으로써 채널 전압들의 더 점진적인 전이를 제공하는 것이다. 램프형 증가의 접근법의 추가 상세사항들은 도 15a 및 도 15b와 관련하여 논의된 것들과 유사하다.

다른 옵션에서, 더 단순한 구현을 위해 선택되지 않은 워드 라인들의 제1 그룹에 대해 단지 하나의 감소된 증가 속도만이 사용된다.

플롯(1260)에서의 워드 라인 전압들의 증가는 도 10a의 단계(1003a)와 관련하여 논의된 옵션을 따른다. 플롯(1260)은 워드 라인 전압들이 Vss보다 낮고 -1.5 V(플롯(1260a)) 또는 -3 V(플롯(1260c))와 같은 음의 전압일 수 있는 전압으로 설정되는 것을 도시한다. 후속으로, 플롯(1260b)은 워드 라인 전압들이 t2 내지 t4a에서 -1.5 V의 각자의 초기 전압으로부터 Vpass로 증가되는 것을 보여주고, 플롯(1260d)은 워드 라인 전압들이 t2 내지 t4b에서 -3 V의 각자의 초기 전압으로부터 Vpass로 증가되는 것을 보여주는데, 여기서 t4a는 t4 후에 있고 t4b는 t4a 후에 있다. 따라서, t4, t4a 및 t4b는 각각 플롯들(1210b, 1260b, 1260d)의 전압 증가들의 완료 시간을 나타낸다. 플롯(1210b)은 워드 라인 전압들이 플롯들(1260a, 1260c)의 각자의 초기 전압들보다 큰 Vss의 각자의 초기 전압으로부터 증가되는 것을 도시한다. 상이한 각자의 초기 전압들은 증가들에 대한 상이한 전압 스윙(swing)들을 야기한다. 예를 들어, 플롯(1210b)에 대한 전압 스윙은 Vpass - 0 V이고, 플롯(1260b)에 대한 전압 스윙은 Vpass - (-1.5) V에서 더 크고, 플롯(1260d)에 대한 전압 스윙은 Vpass - (-3) V에서 훨씬 더 크다. 전압 증가에 대해, 전압 스윙은 그의 각자의 초기 전압으로부터 그의 최종 전압으로의 전압의 증가의 크기이다.

플롯들(1260a 및/또는 1260c)은 선택되지 않은 워드 라인들의 제1 그룹에 대해 사용될 수 있다. 하나의 옵션에서, 플롯(1260c)의 초기 전압은 WLn의 드레인 측 상의 WLn에 인접한 선택되지 않은 워드 라인에 대해 사용되고, 플롯(1260a)의 초기 전압은 WLn의 드레인 측 상의 WLn에 인접하지 않은 선택되지 않은 워드 라인에 대해 사용된다. 플롯(1210b)은, 하나의 접근법에서, 나머지 워드 라인들에 대해 사용될 수 있다.

일례에서, 플롯들(1260c, 1260d)이 제1 서브그룹에 대해 사용되는 한편, 플롯들(1260a, 1260b)은 제2 서브그룹에 대해 사용되고 플롯(1210b)은 나머지 워드 라인들에 대해 사용된다. 이러한 접근법의 목표는 WLn에 더 가까운 하나 이상의 드레인 측 워드 라인들에 대한 더 낮은 초기 전압으로부터, WLn으로부터 더 멀리 있는 하나 이상의 드레인 측 워드 라인들에 대한 더 높은 초기 전압으로, 더 높은 초기 전압을 갖는 하나 이상의 드레인 측 워드 라인들의 드레인 측 상의, WLn으로부터 훨씬 더 멀리 있는 다른 워드 라인들에 대한 훨씬 더 높은 초기 전압으로 점진적으로 전이함으로써 채널 전압들의 더 점진적인 전이를 제공하는 것이다. 감소된 초기 전압을 사용하는 것에 대한 추가 상세사항들이 도 16a 및 도 16b에 제공되어 있다.

다른 옵션에서, 더 단순한 구현을 위해 선택되지 않은 워드 라인들의 제1 그룹에 대해 단지 하나의 감소된 초기 전압만이 사용된다.

도 13a는 모든 워드 라인 전압들이 사전충전 동작 후 동시에 증가되는 제1 예에서, 검증 테스트 후 그리고 사전충전 동작 동안, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다. 도 13a 내지 도 17b에서, 수평 방향은 선택되지 않은 스트링의 채널의 길이를 따르는 방향이다. 채널의 길이는 3D 메모리 구조물에서 수직 방향으로 연장될 수 있다. 도면들은 프로그램 루프 내의 상이한 시간들에서 채널들의 상이한 영역들의 전압들을 보여주는 채널 전압 프로파일들을 포함한다. 프로파일의 좌측에서의 전압은 Vsl=0 V 또는 2 V를 나타내고, 프로파일의 우측에서의 전압은 Vbl=0 V 또는 2 V를 나타내고, 이는 도 12a의 플롯(1230b)과 부합한다. 스트링(700n)은 선택되지 않은 메모리 셀(771)이 선택된 워드 라인(WLL14)(WL14)에 접속되는 선택되지 않은 스트링인 것으로 상정되고, 이는 도 7 및 도 8과 부합한다.

도 7의 채널(700a), SGS 트랜지스터, SGD 트랜지스터, 워드 라인 층들 및 메모리 셀들이 도시되어 있다. 더욱이, 데이터 상태들이 메모리 셀들 중 일부에 대해 도시되어 있다. 본 예에서, 스트링 또는 블록은 WL0 내지 WL13으로부터 부분적으로 프로그래밍되었고, WL14는 프로그래밍이 최근에 시작되었던 선택된 워드 라인(WLn)이다. 예를 들어, 프로그램 루프는 도 14의 PL2일 수 있다. 메모리 셀들의 프로그래밍은 랜덤하고, 프로그래밍된 워드 라인들의 메모리 셀들(703 내지 709, 790, 791, 710)은 일례로서 G, B, C, Er, G, D, A, B, F 및 G 상태들에 각각 있다. 도 9c에서와 같이, 8개의 데이터 상태들이 사용된다. WLn에 그리고 WLn 위의, 예컨대 WLn의 드레인 측 상의 워드 라인들에 접속된 메모리 셀들은 이 시점에서 소거 상태에 있을 것이다. WLn의 드레인 측 워드 라인들은 WL15 내지 WL31이고, 메모리 셀들(712 내지 7117)을 포함한다.

프로그램 루프, 예컨대 PL1에서의 검증 테스트 후, 선택되지 않은 워드 라인들의 전압들(Vwl_unsel)이 패스 전압, 예컨대, 판독 패스 전압으로부터 Vss로 감소할 때, 채널은 WLn과 SGS(0) 사이에서 컷오프될 것이다. 채널 전압 프로파일(1310)은, 예를 들어, 전압이 8 V로부터 5 V로 감소할 때, 컷오프가 일어나기 전의 채널을 보여준다. 이때, Vsl 및 Vbl=0 V이다. 이때, 채널 전압은 0 V이다. 채널 전압 프로파일(1311)은 전압이 5 V 미만에서 0 V로 감소하는 경우를 보여준다. 이러한 감소에 의해, 채널은 최고 Vth를 갖는 메모리 셀들, 예컨대, G 상태 셀들에 대해 컷오프될 것이다. 이는 G 상태 셀들에 대해 Vth=5 V를 상정한다. 추가로, WLn의 소스 측 상의 WLn에 가장 가까운 G 상태 셀(710), 및 SGS(0)에 가장 가까운 G 상태 셀(703)을 고려한다. 모든 스트링들이 데이터 상태들의 이러한 배열을 가질 것은 아니지만, 이는 일례이고 편리한 예시를 제공한다. 전압이 5 V 미만으로 감소함에 따라, 이러한 셀들은 비전도성으로 되어, 채널 내에 비전도성 접합부들(1320, 1321)을 형성한다(전압 프로파일(1312)). 따라서, 전압이 각각의 영역에서 부유할 수 있는 3개의 채널 영역들(1300, 1301, 1302)이 형성된다. 워드 라인 전압이 5 V일 때 채널 영역(1301)의 전압이 부유하기 시작하기 때문에, 그것은 워드 라인 전압이 0 V로 감소함에 따라 -5 V로 아래로 용량성 커플링 다운될 것이다. 1:1의 커플링 비가 간략함을 위해 상정된다.

스트링의 소스 단부에서, Vsgs, 즉 SGS(0) 상의 전압이 0 V에 도달하는 경우, 채널 영역(1300) 내의 전압은, SGS 트랜지스터들에 대해 Vth=2 V를 상정하면, -2 V로 커플링 다운된다. 유사하게, 스트링의 드레인 단부에서, Vsgd, 즉 SGD(0) 상의 전압이 0 V에 도달하는 경우, 채널 영역(1304) 내의 전압은, SGD 트랜지스터들에 대해 Vth=2 V를 상정하면, -2 V로 커플링 다운된다. 다른 옵션에서, 논의된 바와 같이, Vsgs는 프로그램 루프 전체에 걸쳐 0 V에서 유지될 수 있다.

워드 라인들의 감소는, 예를 들어, t12에서 시작하는 도 12a의 플롯(1210)에 의해 도시된다.

워드 라인들의 전압들이 감소된 후, 사전충전 단계가 언급된 바와 같이 일어난다. 워드 라인 전압들은 사전충전 단계 동안 0 V에 있을 수 있는 반면, Vsgd/Vsgs는 6 V로 증가되고 Vbl/Vsl은 2 V로 증가된다(채널 전압 프로파일(1312)). 언급된 바와 같이, 하나의 접근법에서, Vsgs는 SGS 트랜지스터가 비전도성 상태 - 이 경우에 플롯(1220) 내의 Vsg가 Vsgd를 나타내지만 Vsgs를 나타내지는 않음 - 로 유지되도록 프로그램 루프 동안 0 V에서 유지된다. 다른 접근법에서, Vsgs는 Vsgd와 유사하고, 이 경우에 플롯(1220) 내의 Vsg는 Vsgd 및 Vsgs를 나타낸다. Vbl이 2 V로 증가될 때, 접합부(1322) 또는 비전도성 영역이 SGD 트랜지스터(718)와 더미 메모리 셀(717) 사이에 형성된다. SGD 트랜지스터에 인접한 채널 영역(1304)은 2 V에 있는데, 이는 Vbl=2 V가 이 영역으로 패스되기 때문이다. 채널 영역(1303)은 소거 상태 데이터 메모리 셀들(711 내지 716) 및 더미 메모리 셀(717)에 대해 0 V - Vth=-1 V의 워드 라인 전압에 기초하여 1 V에 있다. 채널 영역(1301)은 그가 Vbl로부터 격리되기 때문에 -5 V에서 유지된다. 유사하게, Vsl이 2 V로 증가된다고 상정하면, 접합부(1320)가 SGS 트랜지스터(701)와 더미 메모리 셀(702) 사이에 형성된다. SGS 트랜지스터에 인접한 채널 영역(1300)은 2 V에 있는데, 이는 Vsl=2 V가 이 영역으로 패스되기 때문이다.

사전충전 후, 워드 라인 전압들은 Vpass로 증가된다. 워드 라인 전압들이 0으로부터 5 V로 증가할 때, 플로팅 채널 영역들은 5 V만큼 커플링 업되어, 채널 영역(1301)이 0 V로 증가하고 채널 영역(1303)이 6 V로 증가한다(채널 전압 프로파일(1313)).

도 13b는 사전충전 동작 후 도 13a의 연속으로 채널 내의 전압들을 도시한다. 워드 라인 전압들이 5 V로부터 8 V로 추가로 증가할 때, G 상태 셀들은 전도성이 약해지기 시작하고, 플로팅 채널 영역들은 3 V만큼 커플링 업되어, 채널 영역들(1301, 1303)이 각각 3 V 및 9 V로 증가한다(채널 전압 프로파일(1314)). WLn-1 및 WLn에 인접한 채널 전압은 영역들(1301, 1303)의 전압들 사이의 중간에 있는 약 6 V로 전이될 수 있다. 영역들(1301, 1303) 사이의 전압 차이는 6 V의 전기장(E-필드)을 생성한다. 전자-정공 쌍들이 접합부(1321)에서 생성되고, 영역(1301) 내의 WLn-1(WL13)에 인접한 전자들(대시(dash)들로 표시됨)이 E-필드에 의해 영역(1303) 내로 가속될 수 있다. 8 V의 워드 라인 전압에 의해, 이러한 전자들은 WLn의 메모리 셀들의 전하 트래핑 영역들 내로 인출되어, 교란들을 야기할 수 있다.

G 상태 셀(710)이 약하게 턴 온되는 경우, 소스 측 채널 영역(1301) 내의 전자들의 일부는 드레인 측 채널 영역(1303)으로 이동할 수 있다. 이는, 채널 전압이 채널 내부에서 생성되는 일정 양의 전자들로 인해 워드 라인 전압 증가를 정확하게 따를 수 없기 때문에 일어난다.

채널 전압 프로파일(1315)은 워드 라인 전압들이 패스 전압에서 안정화될 때 채널 전압들이 약 8 V와 같은 균일한 레벨에서 등화되는 것을 보여준다.

도 14a는 도 11의 단계(1004a)와 부합하는, WLn 및 WLn의 하나 이상의 드레인 측 워드 라인들을 포함하는 인접한 워드 라인들의 제1 그룹의 전압들이 나머지 워드 라인들의 전압들이 증가된 후에 증가되는 제2 예에서, 사전충전 동작 후, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다. 워드 라인들은 WLn의 드레인 측 상의 WLn에 인접한 제1 그룹(1401)을 포함한다. 그룹 내의 워드 라인들은 또한 서로 인접할 수 있다. 메모리 셀의 소스 측 또는 드레인 측은 각각 스트링의 소스 단부 또는 드레인 단부를 향하는 측이다. 제1 그룹의 워드 라인들, 예컨대 WL15 및 WL16은, 선택된 메모리 셀(711)에 인접한 메모리 셀(712) 및 선택된 메모리 셀에 인접하지 않고 메모리 셀(712)에 인접한 메모리 셀(713)을 포함하는, 하나 이상의 메모리 셀들을 포함할 수 있다. 제1 그룹은 약 1 내지 3개의, 1 내지 5개의 또는 1 내지 10개의 메모리 셀들 또는 NAND 스트링 내의 메모리 셀들의 수의 최대 약 5 내지 10%의 메모리 셀들을 포함할 수 있다. 목표는 접합부(1321)에서의 채널 그레디언트에 영향을 미칠 수 있는 채널의 영역을 제1 그룹이 포괄하는 것이다. 그러나, 제1 그룹 내의 셀들 또는 워드 라인들의 수를 최소화하는 것은 구현예의 복잡성을 감소시키는 것을 돕는다. 예를 들어, 드라이버(447a)는 그것이 단지 비교적 적은 수의 워드 라인들을 구동하기만 하면 되는 경우 더 작게 제조될 수 있다. 비교로서, 제1 그룹이 제한된 수의 드레인 측 워드 라인들보다는 오히려 WLn 및 모든 드레인 측 워드 라인들을 포함하였다면, 드라이버(447a)는 더 커야 할 것이다. 또한, 상이한 드라이버들을 상이한 워드 라인들에 접속시키기 위한 추가의 스위치들/트랜지스터들 및 제어 라인들에 대한 필요성에 있어서 복잡성이 있으며, 이러한 복잡성은 제1 그룹 내의 워드 라인들의 수가 더 클 때 더 크다.

WLn에 접속된 메모리 셀들의 교란들은 제2 및 제3 그룹들에서의 워드 라인 전압들의 증가에 대한 제1 그룹에서의 워드 라인 전압들의 증가의 타이밍 및/또는 각자의 초기 전압을 조정함으로써 감소될 수 있다.

워드 라인들은 또한, 하나의 접근법에서, 제1 그룹의 드레인 측 상의 나머지 워드 라인들(WL17 내지 WL31, WLDD)을 포함할 수 있는 제2 그룹(1402)을 포함한다. 워드 라인들은 또한, 하나의 접근법에서, WLn의 소스 측 상에 나머지 워드 라인들(WLDS, WL0 내지 WL13)을 포함할 수 있는 제3 그룹(1400)을 포함한다.

본 예에서, 사전충전 후, 제1 그룹의 워드 라인 전압들의 증가(예컨대, t5에서 증가가 시작하는 도 12a의 플롯(1210d))는 제2 및 제3 그룹들의 워드 라인 전압들의 증가(t2에서 증가가 시작하는 플롯(1210b))에 비해 지연된다. 채널 전압 프로파일은 도 12a의 t4에 대응한다. 채널 영역들(1300, 1301a, 1304)은, 앞서 논의된 바와 같이, 각각 2 V, 3 V 및 2 V에서 제공된다. 채널 영역(1303a)은, 앞서 논의된 바와 같이, 채널 영역(1303)과 유사하게 9 V에 제공된다. 접합부(1321)는 또한, 앞서 논의된 바와 같이, 그룹들(1401, 1402) 사이, 예컨대 WL16과 WL17 사이 및 메모리 셀들(713, 714) 사이의 접합부(1323)에 더하여 생성된다.

영역(1305)은 제1 그룹의 소거 상태 데이터 메모리 셀들(711 내지 713)에 대해 0 V - Vth=-1 V의 워드 라인 전압에 기초하여 1 V에 있다. 영역들(1301a, 1305) 사이의 전압 차이는 단지 2 V의 E-필드를 생성한다. 결과적으로, 전자들이 접합부(1321)에서 생성되지 않고, WLn의 메모리 셀들은 교란되지 않는다. 그러나, 영역들(1305, 1303a) 사이의 8 V의 E-필드로 인해 전자들은 접합부(1323)에서 생성된다. 이는 영역(1305) 내의 WL16에 인접한 전자들(대시들로 표시됨)이 영역(1303a) 내로 가속되게 한다. 이러한 전자들은 WL17의 메모리 셀들의 전하 트래핑 영역들 내로 인출되어, 교란들을 야기할 수 있다. 도 13b와 비교하여, 교란은 WL14로부터 WL17로 이동된다. 이러한 접근법은, 데이터가 WLn의 드레인 측 워드 라인들 모두에 저장되지 않을 것이라는 것이 알려질 때와 같은 일부 상황들에서 유용할 수 있다.

도 14b는 사전충전 동작 후 도 14a의 연속으로 채널 내의 전압들을 도시한다. 제1 그룹의 워드 라인 전압들은 도 12a의 플롯(1210d)에서 0 V로부터 증가되어 t7에서 8 V의 패스 전압에 도달한다. 채널 영역(1305)의 전압은 9 V에 있는 채널 영역(1306)이 제공되도록 1 V로부터 9 V로 증가된다. 이러한 채널 영역은 워드 라인들의 제1 및 제2 그룹들을 포함한다. 영역들(1301a, 1306) 사이에 6 V E-필드가 존재하지만, 채널 내에서 생성되고 영역(1301a)으로부터 영역(1306)으로 이동하는 전자들의 양은 상당히 감소되어, 이때의 어떠한 교란들도 최소이게 한다. 구체적으로, 일단 제3 그룹의 워드 라인 전압들이 WLn의 소스 측 상에서 5 V(최고 데이터 상태의 상정된 Vth)로 증가하면, 소스 측 채널 영역(1301a) 내의 잔류 전자들은, WLn-1의 G-상태 메모리 셀(710)이 전도성으로 되기 시작함에 따라, WLn을 향해 그리고 접합부(1321)를 가로질러 유동하기 시작할 것이다. 이때, WLn 및 제1 그룹 상의 워드 라인 전압은 여전히 0 V에 있어서, 전자들이 WLn의 메모리 셀(711)의 전하 트래핑 영역 내로 인출되지 않게 한다. 후속으로, 제3 그룹의 워드 라인 전압들이 5 V로부터 8 V로 증가함에 따라, 소스 측 채널 영역(1301a) 내의 잔류 전자들은 이러한 시간 프레임 동안 WLn을 향해 흐르는 것을 완료할 것이다. 따라서, WLn 및 WLn의 하나 이상의 선택된 드레인 측 워드 라인들을 포함하는 제1 그룹의 워드 라인 전압이 0 V로부터 8 V로 증가하는 경우, 잔류 전자들은 소스 측 채널로부터 나오는 것을 거의 중단하였고, 메모리 셀(711)에 대한 교란의 위험은 거의 없다.

도 15a는 도 11의 단계(1004a)와 부합하는, 인접한 워드 라인들의 제1 그룹의 전압들이 나머지 워드 라인들의 전압들이 연속적으로 증가되는 동안 단계적으로 증가되는 제3 예에서, 사전충전 동작 후, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다. 본 예에서, 제1 그룹의 워드 라인 전압들의 증가(예컨대, 도 12b의 플롯(1240c))는 2개의 스텝들로 일어나는 한편, 제2 및 제3 그룹들의 워드 라인 전압들의 증가(도 12a의 플롯(1210b))는 연속적인 비-스텝형 증가이다. 채널 전압 프로파일은 도 12a 및 도 12b의 t3에 대응한다.

일례로서, 제1 스텝이 Vss로부터, Vss와 Vpass 사이의 중간인 Vint=4 V로 제공된다. 채널 영역들(1300, 1301a, 1304)은, 앞서 논의된 바와 같이, 각각 2 V, 3 V 및 2 V에서 제공된다. 채널 영역(1303a)은, 앞서 논의된 바와 같이, 채널 영역(1303)과 유사하게 9 V에 제공된다. 접합부들(1321 내지 1323)은 앞서 논의된 바와 같이 생성된다.

영역(1305)은 도 14a에서와 같이 초기 1 V 레벨로부터의 커플링 업에 기초하여 5 V에 있다. 영역들(1301a, 1305) 사이의 전압 차이는 이전과 같이 단지 2 V의 E-필드를 생성하여, 전자들이 접합부(1321)에서 생성되지 않고, WLn의 메모리 셀들은 교란되지 않는다. 더욱이, 영역들(1301a, 1305) 사이의 전압 차이는 도 14a의 8 V E-필드와 비교하여 상당히 감소된 4 V의 E-필드를 생성한다. 결과적으로, WL17의 메모리 셀들의 어떠한 교란도 상당히 감소된다. Vint가 인가되는 기간 및/또는 Vint의 크기가 이러한 접근법의 이득을 최적화하도록 조정될 수 있다는 것에 유의한다.

도 15b는 사전충전 동작 후 도 15a의 연속으로 채널 내의 전압들을 도시한다. 제1 그룹의 워드 라인 전압들은 도 12b의 플롯(1240c)에서 제2 스텝의 Vint로부터 증가되어 t7에서 8 V의 패스 전압에 도달한다. 채널 영역(1305)의 전압은 9 V에 있는 채널 영역(1306)이 제공되도록 5 V로부터 9 V로 증가된다. 도 14b와 관련하여 논의된 바와 같이, 영역들(1301a, 1306) 사이에 6 V E-필드가 존재하지만, 이때의 어떠한 교란도 최소이다.

도 16a는 도 11의 단계(1003a)와 부합하는, 인접한 워드 라인들의 제1 그룹의 전압들이 나머지 워드 라인들의 전압들이 0 V로부터 증가되는 동안 음의 전압으로부터 증가되는 제4 예에서, 사전충전 동작 동안, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다. 이러한 접근법은 스텝형 증가의 시간 페널티(time penalty) 없이 교란을 감소시킨다. 여기서, 사전충전 단계에서, 제2 및 제3 그룹들보다 제1 그룹에 대해 더 낮은 초기 워드 라인 전압이 제공된다. 워드 라인 전압들은 모든 그룹들에 대해 각자의 초기 전압으로부터 패스 전압으로 연속적으로 증가될 수 있다. 제1 그룹에 대한 증가는 제2 및 제3 그룹들보다 낮은 각자의 초기 전압을 수반한다. 하나의 접근법에서, 제1 그룹에 대한 초기 워드 라인 전압은 음의 전압, 예컨대, -3 V이고(도 12b의 플롯(1260c)), 제2 및 제3 그룹들에 대한 초기 워드 라인 전압은 0 V이다(도 12a의 플롯(1210a)). 이러한 접근법은 음의 전압을 수신하는 워드 라인들을 제1 그룹으로 제한함으로써 복잡성을 감소시킨다.

사전충전 동안 인접한 워드 라인들의 제1 그룹에 음의 전압을 인가함으로써, 제1 그룹에 인접한 채널 영역은 사전충전 동안 충전되지 않을 것이다. 더욱이, 워드 라인 전압들이 제1 그룹에 대해 증가할 때, 시작 전압이 비교적 더 낮기 때문에, 증가를 위한 기간은 비교적 더 길 것이고, 효과는 더 낮은 램프 속도(ramp rate)를 사용하는 것과 유사할 것이다. 이러한 기법은 워드 라인 전압들의 증가 동안 WLn의 소스 측 채널과 드레인 측 채널 사이의 채널 전압 차이를 추가로 감소시킬 수 있고, 그에 의해 그때의 주입 교란을 효과적으로 감소시킬 수 있다.

도 13a와 유사하게, 전압 프로파일(1312), 채널 영역들(1300, 1301, 1303a, 1304)은 각각 2 V, -5 V, 1 V 및 2 V에 있다. 채널 영역(1305)은 제1 그룹의 소거 상태 데이터 메모리 셀들(711 내지 713)에 대해 -3 V - Vth=-1 V의 워드 라인 전압에 기초하여 -2 V에 있다. 채널 영역들(1301a, 1305) 사이에 그리고 채널 영역들(1305, 1303a) 사이에 3 V의 작은 E-필드가 존재하고, 이는 상당한 교란들을 초래하지 않는다(채널 전압 프로파일(1610) 참조). 제1, 제2 및 제3 그룹들의 워드 라인 전압들이 동시에 (도 12a 및 도 12b의 t2에서) 증가하기 시작함에 따라, 소정 시간에 워드 라인 전압들은, 예를 들어, 제1 및 제3 그룹들에 대해 5 V에 그리고 제1 그룹에 대해 2 V에 도달할 것이다(채널 전압 프로파일(1611)). 채널 영역들(1301a, 1305, 1303a)은, 5 V 커플링 업으로 인해, 각각 0 V, 3 V 및 6 V에 있다.

도 16b는 사전충전 동작 후 도 16a의 연속으로 채널 내의 전압들을 도시한다. 워드 라인 전압들이 제2 및 제3 그룹들에 대해 8 V에 도달할 때(채널 전압 프로파일(1612)), 워드 라인 전압은 제1 그룹에 대해 6 V에 도달할 것이다. 채널 영역들(1301a, 1305, 1303a)은 추가의 3 V 커플링 업으로 인해 각각 3 V, 6 V 및 9 V에 있을 것이다(채널 전압 프로파일(1612)). 채널 영역들(1301a, 1305) 사이에 그리고 채널 영역들(1305, 1303a) 사이에 3 V의 작은 E-필드가 존재하고, 이는 상당한 교란들을 초래하지 않는다. 채널 전압 프로파일(1613)은 제1 그룹의 워드 라인 전압들이 8 V에 도달할 때의 채널 전압들을 나타낸다. 채널 영역(1305)의 추가의 3 V 커플링 업이 있고, 이는 채널 영역(1306)이 9 V를 갖는 결과를 가져온다. 도 14b와 관련하여 논의된 바와 같이, 영역들(1301a, 1306) 사이에 6 V E-필드가 존재하지만, 이때의 어떠한 교란도 최소이다.

도 17a는 NAND 스트링이 다층 스택에서 셀간 간격이 증가된 인터페이스(IF)를 갖는, 모든 워드 라인 전압들이 사전충전 동작 후 동시에 증가되는 제5 예에서, 검증 테스트 후 그리고 사전충전 동작 동안 및 후, 도 7의 스트링(700n)의 채널 내의 전압들을 도시한다. 인터페이스의 예들이 도 6d 및 도 19g에 제공되어 있다. 본 예에서, 인터페이스는 WL15와 WL16 사이에 있고, 하부 층은 WL0 내지 WL15를 포함하고, 상부 층은 WL16 내지 WL31을 포함한다. 일례에서, 하부 및 상부 층들은 각각 하단 및 상단 층들이다. 인터페이스에서의 채널 영역(1702)이 WL15와 WL16 사이에서 연장된다. 인터페이스에서의 메모리 셀들 사이의 거리(d2)는 나머지 셀간 거리들(d1)보다 크다. 결과적으로, 인터페이스 채널 영역(1702)은 인터페이스 셀들로부터 프린징 전기장(fringing electric field)을 사용하여 턴 온하기가 (전도성으로 만들기가) 비교적 어렵다. 유사하게, 인터페이스 채널 영역은 연관된 워드 라인 전압들이 검증 테스트 후에 감소하고 있을 때 비교적 일찍 컷오프된다.

채널 전압 프로파일(1710)은 도 13a의 채널 전압 프로파일(1311)과 유사한데, 여기서 워드 라인 전압들은 검증 테스트 후에 0 V에 도달한다. -5 V를 갖는 동일한 채널 영역(1301)이 제공된다. 그러나, 접합부(1703)가 또한 인터페이스 채널 영역의 컷오프로 인해 형성된다. 일례로서, 인터페이스 채널 영역은 연관된 워드 라인 전압들(WL15 및 WL16)이 4 V 미만으로 감소할 때 컷오프될 수 있다. 따라서, -4 V에 있는 채널 영역(1700) 및 -2 V에 있는 채널 영역(1701)(도 13a의 영역(1302)과 유사함)이 생성된다.

채널 전압 프로파일들(1711, 1712)은 각각 도 13a의 전압 프로파일들(1312, 1313)과 유사하다. 사전충전 동안, 워드 라인 전압들이 0 V에 있을 때, 채널 영역들(1701, 1304)은 각각 1 V 및 2 V에 있다(채널 전압 프로파일(1711) 참조). 사전충전 후, 워드 라인 전압들이 5 V에 있을 때, 채널 영역들(1301a, 1700, 1701)이 각각 0 V, 1 V 및 6 V에 있도록 채널 영역들의 5 V 커플링 업이 있다(채널 전압 프로파일(1712) 참조).

도 17b는 사전충전 동작 후 도 17a의 연속으로 채널 내의 전압들을 도시한다. 워드 라인 전압들이 5 V로부터 증가하여 8 V에 도달함에 따라, 채널 영역들(1301a, 1700, 1701)이 각각 3 V, 4 V 및 9 V에 있도록 채널 영역들의 추가의 3 V 커플링 업이 있다. WLn 메모리 셀들의 교란이 없도록 채널 영역들(1301a, 1700) 사이에 1 V의 작은 E-필드가 존재한다. 이는 도 13b의 프로파일(1314)과 비교될 수 있는데, 여기서 더 큰 6 V E-필드가 있다. 이는 WLn이 다층 스택의 하부 층 내에 있을 때 WLn의 메모리 셀들에 대한 HEI 교란들의 문제가 상당히 감소된다는 것을 보여준다. 본 명세서에 기술된 바와 같은 교란 대응책의 사용은 그에 따라 전개될 수 있다. WLn 및 선택된 메모리 셀의 전압의 증가는 선택된 워드 라인이 상부 층 내에 있는지 또는 하부 층 내에 있는지에 따라 제어될 수 있다.

하나의 옵션에서, WLn이 상부 층 내에 있고 하부 층 내에는 없을 때 교란 대응책이 사용될 수 있다. 다른 옵션에서, WLn이 하부 층 내에 있을 때와 비교하여 WLn이 상부 층 내에 있을 때 더 강한 교란 대응책이 사용될 수 있다. 예를 들어, 더 강한 대응책은 사전충전 후의 전압 증가를 위한 더 긴 지연(예컨대, 도 12a에서 플롯(1210c)과 비교하여 플롯(1210d)), Vint에서 더 긴 유지 시간(예컨대, 도 12b에서 플롯(1240b)과 비교하여 플롯(1240c)), 더 낮은 증가 속도(예컨대, 도 12b에서 플롯(1250a)과 비교하여 플롯(1250b)) 및/또는 사전충전 동안의 더 낮은 초기 전압(예컨대, 도 12b에서 플롯(1260a)과 비교하여 플롯(1260c))을 사용하는 것을 수반할 수 있다.

5 V의 더 큰 E-필드가 채널 영역들(1700, 1701) 사이에 존재하고, WL16 셀들의 약간의 교란을 야기할 수 있다. 본 예는 교란 대응책을 포함하지 않지만, WLn이 하부 층 내에 있을 때 교란들이 어떻게 상당히 감소되는지를 보여주지만, WLn이 다층 스택의 상부 층 내에 있을 때는 문제가 남아있다.

일부 경우들에서, 상부 층 내의 인터페이스 셀(713)은 그러한 셀의 교란이 허용가능하도록 더미 메모리 셀로서 설정될 수 있다. 하부 층 내의 인터페이스 셀(712)은 또한 더미 메모리 셀로서 설정될 수 있다. 본 명세서에 기술된 바와 같은 교란 대응책은 또한, 증가된 셀간 거리가 다층 스택의 인터페이스에 있지 않을 때 한 쌍의 인접한 메모리 셀들 사이의 증가된 셀간 거리를 갖는 스트링의 경우에 사용될 수 있다.

도 18은 2개의 층들을 포함하는 반도체 스택에 대한 예시적인 제조 프로세스를 도시한다. 이 프로세스는 2개 초과의 층들을 형성하도록 연장될 수 있다. 단계(1800)는 메모리 셀 영역에서 기판 상에 스택의 제1 층을 형성하는 단계를 포함한다. 단계(1801)는 제1 층에 메모리 홀들을 에칭하는 단계, 및 SiN과 같은 희생 재료로 메모리 홀들을 충전하는 단계를 포함한다. 예컨대, 도 19a를 참조한다.

단계(1802)는 제1 층 상에 스택의 제2 층을 형성하는 단계를 포함한다. 단계(1803)는 제2 층에 메모리 홀들을 에칭하는 단계를 포함한다. 예컨대, 도 19b를 참조한다. 단계(1804)는, 예컨대 습식 에칭을 이용하여, 제1 층 내의 메모리 홀들로부터 희생 재료를 제거하는 단계를 포함한다. 예컨대, 도 19c를 참조한다.

단계(1805)는 메모리 홀들 내에 산화물 질화물 산화물(ONO) 필름들을 침착시키는 단계를 포함한다. 예컨대, 도 19d를 참조한다. 단계(1806)는 스택에 슬릿들을 에칭하는 단계를 포함한다. 예컨대, 도 19e를 참조한다. 단계(1807)는 슬릿들을 사용하여 스택의 유전체 층들의 희생 재료를 금속으로 대체하는 단계를 포함한다. 이는 희생 재료를 제거하는 에칭제를 슬릿을 통해 제공하는 단계, 공극을 생성하는 단계, 이어서 공극을 충전하는 금속을 슬릿을 통해 제공하는 단계를 수반할 수 있다.

단계(1808)는 슬릿으로부터 금속을 세정하는 단계, 슬릿의 벽들을 코팅하는 유전체 필름을 슬릿 내에 침착시키는 단계, 유전체 필름의 하단을 에칭하는 단계, 슬릿 내에 금속을 침착시키는 단계, 및 과잉 금속을 제거하기 위해 CMP를 수행하는 단계를 포함한다. 이러한 단계는 스택의 상단으로부터 기판으로 슬릿 내의 전도성 금속 경로를 제공하여 스택 아래의 회로부에 접속할 수 있다. 예컨대, 도 19f를 참조한다.

단계(1809)는 제어 게이트 라인들에 대한 콘택트들을 위해 메모리 셀 영역에서 콘택트 홀들을 에칭하는 단계를 포함한다. 예컨대, 도 19g를 참조한다. 단계(1810)는 콘택트 홀들 내에 금속을 침착시키는 단계를 포함한다. 예컨대, 도 19g를 참조한다.

단계들 중 일부는 도 18에 도시된 순서와는 상이한 순서로 수행될 수 있다는 것에 유의한다.

도 19a는 도 18의 단계들(1800, 1801)과 부합하는 구성의 반도체 구조물(1900)을 도시한다. 구조물은 기판(1901)의 메모리 셀 영역을 포함한다. 도시되지 않은 주변 영역이 또한 동시에 제조될 수 있다. 기판은, 예를 들어, 진성 실리콘 영역(1902), 깊은 n-웰(1903) 및 p-웰(1904)을 포함한다. 스택의 제1 층(1905)은 교번하는 유전체 층들 및 제어 게이트 층들을 포함한다. 제어 게이트 층들은 제조의 이러한 단계에서 희생 재료를 포함할 수 있다. 예시적인 유전체 층(1906) 및 예시적인 제어 게이트 층(1907)이 도시되어 있다. 본 예는 층 내에 9개의 제어 게이트 층을 포함한다. 유전체 층(1908)이 스택의 상단에서 연장되는 한편, 유전체 층(1909)은 반도체 구조물의 상단에서 연장된다. 예를 들어, 유전체 층(1908)은, 예컨대, LPCVD 또는 PECVD에 의해 침착된 SiOx일 수 있다. 유전체 층(1909)은, 예를 들어, 저압 화학 증착(LPCVD) 또는 플라즈마 강화 화학 증착(PECVD)에 의해 침착된 SiN일 수 있다.

반도체 구조물은 층 내에 에칭되는 복수의 메모리 홀들을 포함한다. 예시적인 메모리 홀(1910)(메모리 홀이 충전된 경우 컬럼 또는 필러로도 지칭됨)은 세장형 부분(1912) 위의 넓어진 상단 부분(1911)을 포함한다. 소스 측 영역(1913)이 메모리 홀 아래에 있다. 스택의 상단(1914) 및 하단(1915)이 또한 도시되어 있다. 좌표계는 x, y 및 z(수직) 방향들을 나타낸다.

도 19b는 도 18의 단계들(1802, 1803)과 부합하는 구성의 반도체 구조물(1920)을 도시한다. 스택의 제2 (상부) 층(1916)이 제1 층 상에 형성되고, 교번하는 유전체 층들 및 제어 게이트 층들을 또한 포함한다. 제1 층의 상단에 있는 인터페이스(IF)는 상부 층과 하부 층을 분리한다. 예시적인 유전체 층(1921) 및 예시적인 제어 게이트 층(1922)이 도시되어 있다. 본 예는 층 내에 9개의 제어 게이트 층을 포함한다. 유전체 층(1923)이 교번하는 유전체 층들 및 제어 게이트 층들의 스택(1926)을 포함하는 반도체 구조물(1920)의 상단에서 연장된다.

예시적인 메모리 홀(1924)을 포함한 메모리 홀들이 스택의 제2 층에서 에칭된다. 이들 메모리 홀들은 제1 층 내의 메모리 홀들 내의 희생 재료(예컨대, 예시적인 희생 재료(1925))와 정렬된다. 일부 경우들에서, 상부 및 하부 층들 내의 메모리 홀들 사이에 오정렬이 존재한다. 넓어진 상단 부분(1911)은 상부 층 내의 메모리 홀이 접촉하는 증가된 영역을 제공하여, 메모리 홀들이 접속되어 양쪽 층들을 통해 연속적인 메모리 홀을 제공하는 것을 보장한다.

도 19c는 도 18의 단계(1804)와 부합하는 구성의 반도체 구조물(1930)을 도시한다. 일단 제1 층 내의 희생 재료가 제거되면, 스택의 상단으로부터 스택의 하단까지 양쪽 층들을 통해 연장되는 예시적인 연속적인 메모리 홀(1931)과 같은 연속적인 메모리 홀들이 형성된다. 연속적인 메모리 홀(1931)은 제1 층의 메모리 홀(1932)(또는 메모리 홀 부분) 및 제2 층의 메모리 홀(1924)(또는 메모리 홀 부분)을 포함한다.

도 19d는 도 18의 단계(1805)와 부합하는 구성의 반도체 구조물(1940)을 도시한다. 메모리 홀들은 ONO 필름들, 폴리실리콘 채널 및 코어 유전체와 같은 재료들로 충전된다. 폴리실리콘 채널을 제공하기 위해, 비정질 실리콘이 침착된 후 가열 단계가 이어질 수 있다. 이는 제1 층 내의 컬럼(1943) 위에 제2 층 내의 컬럼(1942)을 포함하는 컬럼(1941)(예컨대, 필러)을 생성한다.

도 19e는 도 18의 단계(1806)와 부합하는 구성의 반도체 구조물(1950)을 도시한다. 예시적인 슬릿(1951)을 포함하는 슬릿들이 스택 내에서 y 방향으로 주기적으로 형성된다. 각각의 슬릿은 y-z 평면 내에서 균일한 단면을 가질 수 있고 x 방향으로 스택을 가로질러 연장될 수 있다.

도 19f는 도 18의 단계들(1807, 1808)과 부합하는 구성의 반도체 구조물(1960)을 도시한다. 슬릿들에 에칭제를 제공함으로써, 제어 게이트 층들의 희생 재료가 제거된다. 후속하여, 제어 게이트 층들 내에 생성된 공극들이 텅스텐과 같은 금속으로 충전된다. 예를 들어, 금속(예컨대, 전도성 층)이 제어 게이트 층(1922)을 위해 제공된다. 이어서, 금속 잔류물이 슬릿들로부터 제거되고 유전체 필름(1963)이 슬릿들 내에 침착되어, 슬릿 내에 공극을 남긴다. 공극은 스택의 하단에 있는 p-웰로부터 스택의 상단까지 연장될 수 있다. 슬릿은 금속 상호접속부를 기판에 제공하는 금속(1972)으로 충전될 수 있다.

도 19g는 도 18의 단계들(1809, 1810)과 부합하는 구성의 반도체 구조물(1970)을 도시한다. 콘택트 홀들이, 제어 게이트 층들의 테라스형(terraced) 에지들로부터 스택의 상단으로 상향으로 연장되는 공극들을 제공하기 위해 메모리 홀들을 갖는 영역 외부의 스택에서 에칭된다. 이어서, 콘택트 홀들이 금속으로 충전되어, 제어 게이트 층들을 스택의 상단에 접속시키는 금속 비아들을 제공한다. 후속 프로세싱은 콘택트들로의 스택 위의 접속된 금속 경로들을 수반한다. 이어서, 금속 경로들은 전압원들, 예를 들어, 또는 다른 회로부에 접속될 수 있다. 예시적인 비아(1971)가 제어 게이트 층(1962)에 접속된다. 앞서 논의된 메모리 셀들 사이의 거리들(d1, d2)이 또한 도시되어 있다. 스택의 영역(623)의 확대도를 위해 도 6d의 영역(623)을 또한 참조한다.

반도체 구조물은 메모리 셀들이 스트링들에 배열되는 3차원 구조물의 예이다.

스택은 복수의 교번하는 전도성 및 유전체 층들을 포함한다. 전도성 층들은 각각의 스트링 내의 메모리 셀들의 제어 게이트들 및 SGD 및 SGS 트랜지스터들과 같은 다른 트랜지스터들에 접속된다. 하나의 접근법에서, 상부 및 하부 층들 내의 전도성 층들 및 연관된 메모리 셀들은 거리(d1)만큼 분리된다. 인터페이스에 인접한 전도성 층들 및 연관된 메모리 셀들은 더 큰 거리(d2)만큼 서로 분리될 수 있다.

일 구현예에서, 장치는 스트링들의 세트를 포함하고, 각각의 스트링은 스트링의 드레인 단부에 있는 드레인 단부 선택 게이트 트랜지스터; 스트링들 내의 메모리 셀들에 접속된 워드 라인의 세트; 스트링들의 드레인 단부들에 접속된 비트 라인들의 세트; 및 워드 라인들의 세트 중 선택된 워드 라인(예컨대, 도 14a 내지 도 16b의 WL14)에 대한 프로그램 루프에서, 선택된 워드 라인의 전압을 패스 전압으로 증가시키도록, 그리고 선택된 워드 라인의 하나의 드레인 측 워드 라인(예컨대, WL15 또는 WL16)의 전압을 패스 전압으로 증가시키도록 구성된 제어 회로를 포함하고, 타이밍 또는 각자의 초기 전압 중 적어도 하나가 선택된 워드 라인의 전압의 증가에 대해 하나의 드레인 측 워드 라인의 전압의 증가와 비교하여 상이하다.

선택적으로, 선택된 워드 라인의 다른 드레인 측 워드 라인(예컨대, WL15)은 하나의 드레인 측 워드 라인(예컨대, WL16)과 선택된 워드 라인(예컨대, WL14) 사이에 있고; 제어 회로는, 프로그램 루프에서, 다른 드레인 측 워드 라인의 전압을 패스 전압으로 증가시키도록 구성되고; 다른 드레인 측 워드 라인의 전압의 증가의 타이밍 또는 각자의 초기 전압 중 적어도 하나는 선택된 워드 라인의 전압의 증가와 비교하여 그리고 하나의 드레인 측 워드 라인의 전압의 증가와 비교하여 상이하다.

다른 구현예에서, 방법은 스트링에 대한 프로그램 루프의 사전충전 단계를 수행하는 단계 - 스트링은 스트링의 드레인 단부에 있는 드레인 단부 선택 게이트 트랜지스터, 선택된 워드 라인에 접속된 선택된 메모리 셀, 선택된 메모리 셀 및 선택된 워드 라인의 하나 이상의 드레인 측 워드 라인들을 포함하는 인접한 메모리 셀들의 제1 그룹, 및 제1 그룹의 드레인 측 상의 메모리 셀들의 제2 그룹을 포함하고, 선택되지 않은 워드 라인들의 제1 세트가 인접한 메모리 셀들의 제1 그룹에 접속되고, 선택되지 않은 워드 라인들의 제2 세트가 메모리 셀들의 제2 그룹에 접속되고, 사전충전 단계를 수행하는 단계는 드레인 단부 선택 게이트 트랜지스터를 전도성 상태로 제공하는 동안 그리고 선택되지 않은 워드 라인들의 제1 세트의 전압들을 각자의 초기 전압으로 제공하고 선택되지 않은 워드 라인들의 제2 세트의 전압들을 각자의 초기 전압으로 제공하는 동안 양의 전압을 드레인 단부에 접속된 비트 라인에 인가하는 단계를 포함함 -; 및 사전충전 단계 후, 선택되지 않은 워드 라인들의 제1 세트의 전압들을 각자의 초기 전압으로부터 패스 전압으로 증가시키고, 선택되지 않은 워드 라인들의 제2 세트의 전압들을 각자의 초기 전압으로부터 패스 전압으로 증가시키는 단계 - 선택되지 않은 워드 라인들의 제1 세트의 전압들의 증가의 완료가 선택되지 않은 워드 라인들의 제2 세트의 전압들의 증가의 완료 후에 있음 - 를 포함한다.

다른 구현예에서, 장치는 복수의 메모리 셀들을 포함하는 NAND 스트링 - NAND 스트링은 교번하는 전도성 영역들 및 유전체 영역들의 스택으로 수직으로 연장되고, 전도성 영역들은 복수의 메모리 셀들의 제어 게이트들에 접속되고, 스택은 유전체 영역들 중 하나에 의해 분리되는 하부 층 및 상부 층을 포함하고, 유전체 영역들 중 하나의 유전체 영역의 높이는 유전체 영역들 중 다른 유전체 영역들의 높이의 적어도 2배이고, 복수의 메모리 셀들은 선택된 워드 라인에 접속된 선택된 메모리 셀, 및 드레인 측 메모리 셀을 포함함 -; 선택된 메모리에 대한 프로그램 루프에서, 선택된 워드 라인이 상부 층 내에 있는지 또는 하부 층 내에 있는지와는 독립적으로 드레인 측 메모리 셀의 전압을 각자의 초기 전압으로부터 패스 전압으로 증가시키기 위한 수단; 선택된 메모리에 대한 프로그램 루프에서, 선택된 메모리 셀의 전압을 각자의 초기 전압으로부터 패스 전압으로 증가시키기 위한 수단 - 선택된 메모리 셀의 전압의 증가는 선택된 워드 라인이 상부 층 내에 있는지 또는 하부 층 내에 있는지에 따라 제어됨 -; 및 선택된 메모리에 대한 프로그램 루프에서, 선택된 메모리 셀의 전압을 패스 전압으로부터 프로그램 전압으로 증가시키기 위한 수단을 포함한다.

드레인 측 메모리 셀의 전압을 증가시키기 위한 수단은 전력 제어 모듈(116), 도 1의 제어 회로부(110) 및 제어기(122), 및 도 4의 드라이버(447a), 또는 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 또는 디바이스 상에 저장된 다른 실행가능 코드를 포함할 수 있다. 다른 실시예는 유사한 또는 동등한 수단을 포함할 수 있다.

선택된 메모리 셀의 전압을 증가시키기 위한 수단은 전력 제어 모듈(116), 도 1의 제어 회로부(110) 및 제어기(122), 및 도 4의 드라이버(447), 또는 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 또는 디바이스 상에 저장된 다른 실행가능 코드를 포함할 수 있다. 다른 실시예는 유사한 또는 동등한 수단을 포함할 수 있다.

본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims

장치로서,
NAND 스트링들의 세트 - 상기 NAND 스트링들의 세트의 각각의 NAND 스트링은 드레인 단부 선택 게이트 트랜지스터 및 채널을 포함함 -;
상기 NAND 스트링들의 세트 내의 메모리 셀들에 접속된 워드 라인들의 세트;
상기 NAND 스트링들의 세트에 접속된 비트 라인들의 세트; 및
상기 워드 라인들의 세트 중 선택된 워드 라인에 대한 프로그램 루프에서,
상기 NAND 스트링들의 채널들을 사전충전시키도록;
상기 사전충전 동안, 상기 선택된 워드 라인 상에 각자의 초기 전압을, 그리고 상기 선택된 워드 라인의 하나의 드레인 측 워드 라인 상에 각자의 초기 전압을 제공하도록; 및
상기 사전충전 후에, 상기 선택된 워드 라인의 전압을 상기 각자의 초기 전압으로부터 패스 전압으로, 그리고 상기 패스 전압으로부터 프로그래밍 전압으로 증가시키도록, 그리고 하나의 드레인 측 워드 라인의 전압을 상기 각자의 초기 전압으로부터 상기 패스 전압으로 증가시키도록 구성된 제어 회로 - 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가의 시작은 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 하나의 드레인 측 워드 라인의 전압의 증가의 시작 후에 있음 - 를 포함하는, 장치.
제1항에 있어서,
상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가 속도가 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 하나의 드레인 측 워드 라인의 전압의 증가 속도보다 더 작은, 장치.
제1항에 있어서,
상기 제어 회로는 상기 선택된 워드 라인이 다층 스택의 상부 층 내에 있는지 또는 하부 층 내에 있는지를 결정하도록 구성되고;
상기 다층 스택은 교번하는 전도성 영역들 및 유전체 영역들을 포함하고;
상기 하부 층 및 상기 상부 층은 상기 유전체 영역들 중 하나에 의해 분리되고;
상기 유전체 영역들 중 상기 하나의 유전체 영역의 높이가 상기 유전체 영역들 중 다른 유전체 영역들의 높이의 적어도 2배이고;
상기 선택된 워드 라인이 상기 상부 층 내에 있을 때, 상기 선택된 워드 라인의 전압의 증가는 상기 각자의 초기 전압으로부터 중간 전압으로의 증가, 일정 기간 동안 상기 중간 전압에서의 유지, 및 상기 중간 전압으로부터 상기 패스 전압으로의 증가를 포함하고;
상기 선택된 워드 라인이 상기 하부 층 내에 있을 때, 상기 선택된 워드 라인의 전압의 증가는 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 연속적인 증가를 포함하는, 장치.
제1항에 있어서,
상기 제어 회로는,
상기 사전충전 동안, 상기 선택된 워드 라인의 소스 측 워드 라인 상에 각자의 초기 전압을 제공하도록; 및
상기 프로그램 루프에서, 상기 소스 측 워드 라인의 전압을 상기 각자의 초기 전압으로부터 상기 패스 전압으로 증가시키도록 구성되고, 상기 소스 측 워드 라인의 각자의 초기 전압은 상기 하나의 드레인 측 워드 라인의 각자의 초기 전압과 동일하고, 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 소스 측 워드 라인의 전압의 증가의 시작의 타이밍은 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 하나의 드레인 측 워드 라인의 전압의 증가의 시작의 타이밍과 동일한, 장치.
제1항에 있어서,
상기 제어 회로는,
상기 사전충전 동안, 각자의 초기 전압에서 상기 선택된 워드 라인의 다른 드레인 측 워드 라인 상에 각자의 초기 전압을 제공하도록 - 상기 선택된 워드 라인의 다른 드레인 측 워드 라인은 하나의 드레인 측 워드 라인과 선택된 워드 라인 사이에 있음 -; 및
상기 프로그램 루프에서, 상기 다른 드레인 측 워드 라인의 전압을 상기 각자의 초기 전압으로부터 상기 패스 전압으로 증가시키도록 구성되고;
상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 다른 드레인 측 워드 라인의 전압의 증가의 시작은 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가의 시작 전에 그리고 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 하나의 드레인 측 워드 라인의 전압의 증가의 시작 후에 있는, 장치.
제5항에 있어서,
상기 패스 전압으로의 상기 다른 드레인 측 워드 라인의 전압의 증가 속도는 상기 패스 전압으로의 상기 하나의 드레인 측 워드 라인의 전압의 증가 속도보다 더 낮고, 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가 속도보다 더 높은, 장치.
제5항에 있어서,
상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 다른 드레인 측 워드 라인의 전압의 증가는 각자의 중간 레벨에서 제1 기간 동안 유지를 갖는 다중-스텝 증가를 포함하고;
상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가는 각자의 중간 레벨에서 제2 기간 동안 유지를 갖는 다중-스텝 증가를 포함하고, 상기 제2 기간은 상기 제1 기간보다 더 길고;
상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 하나의 드레인 측 워드 라인의 전압의 증가는 유지 없이 연속적인 증가를 포함하는, 장치.
제1항에 있어서,
상기 제어 회로는 상기 선택된 워드 라인이 다층 스택의 상부 층 내에 있는지 또는 하부 층 내에 있는지에 기초하여 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 하나의 드레인 측 워드 라인의 전압의 증가의 시작에 대한 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가의 시작의 지연을 조정하도록 구성되고;
상기 다층 스택은 교번하는 전도성 영역들 및 유전체 영역들을 포함하고;
상기 하부 층 및 상기 상부 층은 상기 유전체 영역들 중 하나에 의해 분리되고;
상기 유전체 영역들 중 상기 하나의 유전체 영역의 높이가 상기 유전체 영역들 중 다른 유전체 영역들의 높이의 적어도 2배인, 장치.
제8항에 있어서,
상기 제어 회로는 상기 선택된 워드 라인이 상기 하부 층 내에 있을 때보다 상기 선택된 워드 라인이 상기 상부 층 내에 있을 때 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 더 낮은 증가 속도를 제공하도록 구성되는, 장치.
제8항에 있어서,
상기 제어 회로는 상기 선택된 워드 라인이 상기 하부 층 내에 있을 때보다 상기 선택된 워드 라인이 상기 상부 층 내에 있을 때 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가를 위해 더 긴 기간을 제공하도록 구성되는, 장치.
제1항에 있어서,
상기 제어 회로는 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 하나의 드레인 측 워드 라인의 전압의 증가의 시작에 대한 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가의 시작의 타이밍을 조절하여, 상기 선택된 워드 라인이 다층 스택의 하부 층 내에 있을 때 비교적 약한 교란 대응책을 제공하고, 상기 선택된 워드 라인이 상기 다층 스택의 상부 층 내에 있을 때 비교적 강한 교란 대응책을 제공하도록 구성되고;
상기 다층 스택은 교번하는 전도성 영역들 및 유전체 영역들을 포함하고;
상기 하부 층 및 상기 상부 층은 상기 유전체 영역들 중 하나에 의해 분리되고;
상기 유전체 영역들 중 상기 하나의 유전체 영역의 높이가 상기 유전체 영역들 중 다른 유전체 영역들의 높이의 적어도 2배인, 장치.
방법으로서,
NAND 스트링에 대한 프로그램 루프의 사전충전 단계를 수행하는 단계 - 상기 NAND 스트링은 상기 NAND 스트링의 드레인 단부에 있는 드레인 단부 선택 게이트 트랜지스터, 선택된 워드 라인에 접속된 선택된 메모리 셀, 상기 선택된 메모리 셀 및 상기 선택된 메모리 셀의 하나 이상의 드레인 측 메모리 셀들을 포함하는 인접한 메모리 셀들의 제1 그룹, 및 상기 제1 그룹의 드레인 측 상의 메모리 셀들의 제2 그룹을 포함하고, 워드 라인들의 제1 세트가 상기 인접한 메모리 셀들의 제1 그룹에 접속되고, 워드 라인들의 제2 세트가 상기 메모리 셀들의 제2 그룹에 접속되고, 상기 사전충전 단계를 수행하는 단계는 상기 드레인 단부 선택 게이트 트랜지스터를 전도성 상태로 제공하는 동안 그리고 상기 워드 라인들의 제1 세트의 전압들을 각자의 초기 전압에서 제공하고 상기 워드 라인들의 제2 세트의 전압들을 각자의 초기 전압에서 제공하는 동안 양의 전압을 상기 드레인 단부에 접속된 비트 라인에 인가하는 단계를 포함함 -; 및
상기 사전충전 단계 후, 상기 워드 라인들의 제1 세트의 전압들을 상기 각자의 초기 전압으로부터 패스 전압으로 증가시키고, 상기 워드 라인들의 제2 세트의 전압들을 상기 각자의 초기 전압으로부터 상기 패스 전압으로 증가시키는 단계 - 상기 워드 라인들의 제1 세트의 전압들의 증가의 완료가 워드의 제2 세트의 전압들의 증가의 완료 후에 있음 - 를 포함하는, 방법.
제12항에 있어서,
상기 워드 라인들의 제1 세트의 전압들의 증가의 기간이 상기 워드 라인들의 제2 세트의 전압들의 증가의 기간보다 더 긴, 방법.
제12항에 있어서,
상기 워드 라인들의 제1 세트의 전압들의 증가는 상기 각자의 초기 전압으로부터 중간 전압으로의 증가, 일정 기간 동안 상기 중간 전압에서의 유지, 및 상기 중간 전압으로부터 상기 패스 전압으로의 증가를 포함하고;
상기 워드 라인들의 제2 세트의 전압들의 증가는 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 연속적인 증가를 포함하는, 방법.
제12항에 있어서,
상기 워드 라인들의 제1 세트의 각자의 초기 전압은 음의 전압이고, 상기 워드 라인들의 제2 세트의 각자의 초기 전압보다 더 작은, 방법.
장치로서,
복수의 메모리 셀들을 포함하는 NAND 스트링 - 상기 NAND 스트링은 교번하는 전도성 영역들 및 유전체 영역들의 스택으로 수직으로 연장되고, 상기 전도성 영역들은 상기 복수의 메모리 셀들의 제어 게이트들에 접속되고, 상기 스택은 상기 유전체 영역들 중 하나에 의해 분리되는 하부 층 및 상부 층을 포함하고, 상기 유전체 영역들 중 하나의 유전체 영역의 높이는 상기 유전체 영역들 중 다른 유전체 영역들의 높이의 적어도 2배이고, 상기 복수의 메모리 셀들은 선택된 워드 라인에 접속된 선택된 메모리 셀, 및 드레인 측 메모리 셀을 포함함 -;
상기 선택된 메모리 셀에 대한 프로그램 루프에서, 상기 선택된 워드 라인이 상부 층 내에 있는지 또는 하부 층 내에 있는지와는 독립적으로 드레인 측 메모리 셀의 전압을 각자의 초기 전압으로부터 패스 전압으로 증가시키기 위한 수단;
상기 선택된 메모리 셀에 대한 프로그램 루프에서, 상기 선택된 메모리 셀의 전압을 각자의 초기 전압으로부터 상기 패스 전압으로 증가시키기 위한 수단 - 상기 선택된 메모리 셀의 전압의 증가는 상기 선택된 워드 라인이 상부 층 내에 있는지 또는 하부 층 내에 있는지에 따라 제어됨 -; 및
상기 선택된 메모리에 대한 프로그램 루프에서, 상기 선택된 메모리 셀의 전압을 상기 패스 전압으로부터 프로그래밍 전압으로 증가시키기 위한 수단을 포함하는, 장치.
제16항에 있어서,
상기 선택된 워드 라인이 하부 층에 있을 때보다 상기 선택된 워드 라인이 상부 층에 있을 때 상기 선택된 메모리 셀의 각자의 초기 전압이 더 낮은, 장치.
제16항에 있어서,
상기 선택된 워드 라인이 하부 층에 있을 때보다 상기 선택된 워드 라인이 상부 층에 있을 때 상기 선택된 메모리 셀의 전압의 증가 속도가 더 낮은, 장치.
제1항에 있어서,
상기 하나의 드레인 측 워드 라인이 상기 선택된 워드 라인에 인접하지 않고;
상기 제어 회로는, 상기 사전충전 동안, 상기 선택된 워드 라인의 드레인 측 상의 인접한 워드 라인 상에 각자의 초기 전압을 제공하고, 상기 선택된 워드 라인의 소스 측 상의 인접한 워드 라인 상에 각자의 초기 전압을 제공하고, 상기 사전충전 후에, 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가와 동시에 상기 선택된 워드 라인의 드레인 측 상의 인접한 워드 라인의 전압을 상기 각자의 초기 전압으로부터 상기 패스 전압으로 증가시키고, 상기 각자의 초기 전압으로부터 상기 패스 전압으로의 상기 선택된 워드 라인의 전압의 증가의 시작 전에 상기 선택된 워드 라인의 소스 측 상의 인접한 워드 라인의 전압을 상기 각자의 초기 전압으로부터 상기 패스 전압으로 증가를 시작하도록 구성되는, 장치.
제1항에 있어서,
상기 선택된 워드 라인 상의 각자의 초기 전압 및 상기 드레인 측 워드 라인 상의 각자의 초기 전압은 0 V인, 장치.