KR102174976B1 - 동평면 도파관 플럭스 큐비트를 이용한 프로그램 가능한 범용 양자 어닐링 - Google Patents
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Abstract
양자 컴퓨팅 디바이스는, 복수의 동평면 도파관 플럭스 큐비트, 상기 복수의 동평면 도파관 플럭스 큐비트의 각각의 동평면 도파관 플럭스가 상기 복수의 동평면 도파관 플럭스 큐비트의 다른 각각의 동평면 도파관 플럭스 큐비트에 동작 가능하게 결합 가능하도록 배치된 적어도 하나의 커플러 소자 및 튜닝 양자 디바이스를 포함하며, 상기 튜닝 양자 디바이스는 복수의 동평면 도파관 플럭스 큐비트의 제1 동평면 도파관 플럭스 큐비트와 상기 복수의 동평면 도파관 플럭스 큐비트의 제2 동평면 도파관 플럭스 큐비트와 전기적으로 접촉한다.
Description
본 발명은 동평면(co-planar) 도파관 플럭스 큐비트를 이용한 프로그램 가능한 범용 양자 어닐링에 관한 것이다.
양자 컴퓨팅은 고전적인 디지털 컴퓨터보다 특정 연산을 효율적으로 수행하기 위한 기저 상태의 중첩(superposition) 및 얽힘(entanglement)과 같은 양자 효과를 이용하는 비교적 새로운 컴퓨팅 방법이다. 비트 형태(예컨대, 1 또는 0)로 정보를 저장하고 조작하는 디지털 컴퓨터와는 대조적으로, 양자 컴퓨팅 시스템은 큐비트(qubit)를 사용하여 정보를 조작할 수 있다. 큐비트는 다중 상태(예를 들어, "0" 및 "1" 상태 모두의 데이터) 및/또는 다중 상태에서의 데이터 자체의 중첩을 가능하게 하는 양자 디바이스를 지칭할 수 있다. 종래의 용어에 따르면, 양자 시스템에서 "0" 및 "1" 상태의 중첩은, 예를 들어 α|0> + β|0>로 표현될 수 있다. 디지털 컴퓨터의 "0" 및 "1" 상태는 큐비트의 각각 |0> 및 |1> 상태와 유사하다. 값 
는 큐비트가 |0> 상태에 있을 확률을 나타내는 반면, 값 
는 큐비트가 |1> 바이어스 상태에 있을 확률을 나타낸다.
양자 어닐링(Quantum annealing)은 양자 연산에 대한 아날로그 접근법이다. 단열 양자 컴퓨팅(adlabatic quantum computing)으로도 알려진 양자 어닐링으로, 연산상의 문제(computational problem)가 다수의 큐비트들 사이의 상호 작용에 인코딩된다. 상기 인코딩된 연산상의 문제는 문제 해밀토니안(
)이라고 지칭된다. 그런 다음 인코딩된 큐비트들의 컬렉션은 인코딩된 문제에 대한 솔루션을 나타내는 최종 해밀토니안(
)의 최하위 에너지 구성으로 천천히 어닐링된다. 이 모델은 때때로 양자 연산의 단열 모델이라고 할 수 있다.
일반적으로, 일부 양태들에서, 본 발명의 요지는 다중 큐비트를 갖는 양자 컴퓨팅 디바이스들에 관한 것으로, 양자 컴퓨팅 디바이스들은 범용 양자 컴퓨터의 성능(power)으로 완전히 프로그램 가능하다. 양자 컴퓨팅 디바이스들은 큐비트들간에 완전한 연결성을 얻을 수 있도록 하는 동평면 도파관 플럭스 큐비트들을 사용한다. 또한, 양자 컴퓨팅 디바이스들은 적어도 하나의 튜닝 양자 디바이스를 포함하며, 각 튜닝 양자 디바이스는 큐비트 상호 작용에 대한 큐비트의 튜닝을 허용하기 위해 2개의 상이한 동평면 도파관 플럭스 큐비트와 전기적으로 접촉한다.
일반적으로, 일부 양태들에서, 본 발명의 요지는 하나 이상의 양자 컴퓨팅 디바이스들에서 구현될 수 있으며, 상기 양자 컴퓨팅 디바이스는, 다수의 동평면 도파관 플럭스 큐비트(co-planar waveguide flux qubits), 상기 복수의 동평면 도파관 플럭스 큐비트의 각각의 동평면 도파관 플럭스 큐비트가 상기 양자 컴퓨팅 디바이스의 상기 복수의 동평면 도파관 플럭스 큐비트의 다른 각각의 동평면 도파관 플럭스 큐비트에 동작 가능하게 결합되도록 배치된 적어도 하나의 커플러 소자, 및 상기 튜닝 양자 디바이스를 포함하고, 상기 튜닝 양자 디바이스는 상기 복수의 동평면 도파관 플럭스 큐비트의 제1 동평면 도파관 플럭스 큐비트 및 상기 복수의 동평면 도파관 플럭스 큐비트의 제2 동평면 도파관 플럭스 큐비트와 전기적으로 접촉한다.
상기 양자 컴퓨팅 디바이스들의 구현예들은 다음 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현예에서, 다수의 동평면 도파관 플럭스 큐비트의 각동평면 도파관 플럭스 큐비트는 (a) 큐비트 양자 디바이스 및 (b) 큐비트 양자 디아비스와 병렬로 전기적으로 결합된 연장(elongated, 긴) 박막 초전도체 도파관을 포함한다. 각 커플러 소자는 2개의 상이한 동평면 도파관 플럭스 큐비트를 동작 가능하게 결합하도록 배치된다. 각 커플러 소자는 다수의 동평면 도파관 플럭스 큐비트 중 하나의 연장 박막 초전도체 도파관을 복수의 동평면 도파관 플럭스 큐비트 중 다른 하나의 연장 박막 초전도체 도파관에 동작 가능하게 결합하도록 배치될 수 있다.
일부 구현예에서, 튜닝 양자 디바이스는 초전도 양자 간섭 디바이스(SQUID)이다. 상기 SQUID는 DC-SQUID일 수 있다. 상기 SQUID의 제1단부는 큐비트 양자 디바이스와 상기 제1 동평면 도파관 플럭스 큐비트의 연장 박막 도파관 사이의 제1 동평면 도파관 플럭스 큐비트와 전기적으로 접촉하고, 상기 SQUID의 제2단부는 큐비트 양자 디바이스와 상기 제2 동평면 도파관 플럭스 큐비트의 연장 박막 도파관 사이의 제2 동평면 도파관 플럭스 쿠비트와 전기적으로 접촉한다.
일부 구현예에서, 다수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 연장 박막 초전도체 도파관의 제1단부는 큐비트 양자 디바이스와 전기적으로 접촉하고, 상기 연장 박막 초전도체 도파관의 제2단부는 동평면 상의 접지면과 전기적으로 접촉한다. 다수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 박막 초전도체 도파관의 제1 연장 측면(elongated side) 및 제2 대향된 연장 측면은 동평면상의 접지면으로부터 이격되어 그 평면과 동일 평면에 위치할 수 있다. 상기 튜닝 양자 디바이스에 대해, 튜닝 양자 디바이스의 제1단부는 튜닝 양자 디바이스와 상기 연장 박막 도파관 사이의 제1 동평면 도파관 플럭스 큐비트와 전기적으로 접촉하고, 튜닝 양자 디바이스의 제2단부는 큐비트 양자 디바이스와 상기 제2 동평면 도파관 플럭스의 연장 박막 도파관 사이의 제2 플럭스 큐비트와 전기적으로 접촉할 수 있다. 다수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트의 튜닝 양자 디바이스 및 각 큐비트 양자 디바이스는 초전도 양자 간섭 디바이스(SQUID)를 포함할 수 있다.
일부 구현예에서, 다수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 큐비트 양자 디바이스는 초전도 양자 간섭 디바이스 (SQUID)를 포함한다. 다수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 SQUID는 DC-SQUID일 수 있다.
일부 구현예에서, 각 커플러 소자는 박막 초전도체를 포함하고, 그리고 각 커플러 소자에 대해, 상기 박막 초전도체는 다수의 동평면 도파관 플럭스 큐비트들 중의 제1의 하나의 제1 연장 박막 초전도체 도파관 및 상기 동평면 도파관 플럭스 큐비트들 중 제2의 하나의 대응하는 제2 연장 박막 초전도체 도파관으로부터 이격되어, 상기 제1 연장 박막 반도체 도파관 및 상기 제2 연장 박막 반도체 도파관 사이의 유도 결합을 허용한다.
일부 구현예에서, 양자 컴퓨팅 디바이스는 다수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 동평면 도파관 플럭스 큐비트의 상기 연장 박막 초전도체 도파관에 동작 가능하게 결합 가능한 대응 큐비트 판독 디바이스를 더 포함한다. 다수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 대응 큐비트 판독 디바이스는 상기 큐비트 판독 디바이스와 상기 연장 박막 초전도체 도파관 사이의 유도 결합을 가능하게 하도록 상기 동평면 도파관 플럭스 큐비트의 상기 연장 박막 초전도체 도파관의 측면으로부터 이격된 사형(serpentine)의 박막 초전도체를 포함한다.
일부 구현예에서, 다수의 동평면 도파관 플럭스 큐비트, 적어도 하나의 커플러 및 튜닝 양자 디바이스는 유전체 기판 상에 배치된다.
일부 구현예에서, 양자 컴퓨팅 디바이스는 다음의 해밀토니안으로 표현된다. 
, 여기서, N은 양자 컴퓨팅 디바이스에서 동평면 도파관 플럭스 큐비트의 수이고, hi는 동평면 도파관 플럭스 큐비트 i에 대한 로컬 바이어스이며, 
및 
는 파울리(Pauli) 행렬을 나타내고, Jij와 Kij는 동평면 도파관 플럭스 큐비트 i와 j사이의 커플링 강도이다.
본 발명의 요지는 다양한 장점들을 가질 수 있다. 예를 들어, 일부 구현예에서, 본 발명의 양자 컴퓨팅 디바이스들은 디바이스 내의 큐비트의 수와 관계없이 디바이스의 큐비트들간에 완전한 연결성을 제공하기 위해 특정 다른 양자 컴퓨팅 디바이스 설계의 제한된 커플링 능력을 극복한다. 일부 구현예에서, 완전한 연결성은 동평면 도파관 플럭스 큐비트들을 사용하여 달성할 수 있다. 결국, 완전한 연결성은 일부 구현예에서 양자 컴퓨팅 디바이스가 범용 양자 컴퓨터로서 동작하도록 허용한다. 또한, 본 발명에 따른 양자 컴퓨팅 디바이스들은 각 큐비트와 관련된 로컬 플럭스 바이어스의 튜닝(tuning)을 허용하는 튜닝 양자 디바이스들을 포함하여, 완전히 프로그램 가능한 양자 컴퓨팅 디바이스들을 제공한다. 일부 구현예에서, 동평면 도파관 플럭스 큐비트들은 비교적 긴 디코히어런스 시간을 나타낸다.
하나 이상의 실시예의 세부 사항은 첨부된 도면 및 이하의 설명에서 설명된다. 다른 특징 및 이점은 설명, 도면 및 청구 범위로부터 명백해질 것이다.
도 1a는 동평면 도파관 플럭스 큐비트 예의 평면뷰를 도시한 개략도이다.
도 1b는 도 1a의 동평면 도파관 플럭스 큐비트에서 사용된 예시적인 초전도 양자 간섭 디바이스(SQUID)의 확대뷰를 도시하는 개략도이다.
도 1c는 도 1a의 동평면 도파관 플럭스 큐비트를 나타내는 회로도를 도시하는 개략도이다.
도 2a는 완전히 프로그램 가능한 범용 양자 컴퓨터로서 동작할 수 있는 양자 어닐러의 예를 도시하는 개략도이다.
도 2b는 도 2a에 도시된 양자 어닐러의 등가 회로도를 도시하는 개략도이다.
도 2c는 도 2a에 도시된 양자 어닐러의 대체 뷰를 도시하는 개략도이다.
도 3은 완전히 프로그램 가능한 범용 양자 컴퓨터로서 동작할 수 있는 양자 어닐러의 개략도이다.
도 1b는 도 1a의 동평면 도파관 플럭스 큐비트에서 사용된 예시적인 초전도 양자 간섭 디바이스(SQUID)의 확대뷰를 도시하는 개략도이다.
도 1c는 도 1a의 동평면 도파관 플럭스 큐비트를 나타내는 회로도를 도시하는 개략도이다.
도 2a는 완전히 프로그램 가능한 범용 양자 컴퓨터로서 동작할 수 있는 양자 어닐러의 예를 도시하는 개략도이다.
도 2b는 도 2a에 도시된 양자 어닐러의 등가 회로도를 도시하는 개략도이다.
도 2c는 도 2a에 도시된 양자 어닐러의 대체 뷰를 도시하는 개략도이다.
도 3은 완전히 프로그램 가능한 범용 양자 컴퓨터로서 동작할 수 있는 양자 어닐러의 개략도이다.
양자 어닐러(annealer)라고 지칭되는 단열 양자 컴퓨팅 디바이스에서, 어닐러의 큐비트는 제어 가능한 방식으로 함께 동작 가능하게 결합되어 각 큐비트의 양자 상태가 결합된 큐비트의 대응하는 양자 상태에 영향을 미친다. 양자 어닐러의 연산 능력은 각 큐비트가 결합(커플링)하는 다른 큐비트의 수를 증가시킴으로써 상당히 향상될 수 있다. 큐비트 사이에 충분한 커플링이 있을 경우, 양자 어닐러는 경우에 따라 범용 양자 컴퓨터의 성능(power)을 갖도록 구성될 수 있다. 범용 양자 컴퓨터는 양자 준위에서 동작하는, 다른 많은 입자 양자 시스템의 역동성을 효율적으로 시뮬레이션하는 제어 디바이스(controlled device)로 이해될 수 있다.
특정 양자 컴퓨팅 디바이스의 경우, 디바이스에 사용된 큐비트의 유형은 큐비트의 가장 가까운 이웃 큐비트에 대한 커플링을 제한한다. 이러한 잠재적으로 제한적인 큐비트 설계의 예는, 3개의 요셉손 접합부에 의해 차단된(interrupted) 초전도 물질의 루프를 포함하고 큐비트 위상 또는 플럭스 상태에 정보를 저장하는 영구 전류 플럭스 큐비트(persistent current flux qubit)이다. 상당 수의 큐비트를 사용하는 양자 어닐러들의 경우, 이러한 큐비트 설계는 일반적으로 디바이스 내의 각 큐비트가 디바이스의 서로 다른 큐비트에 커플링하는 것을 허용하지 않는다. 즉, 양자 컴퓨터는 큐비트간에 완전한 연결성(connectivity)을 제공하지 않는다. 결과적으로, 이러한 양자 컴퓨팅 시스템은 모든 큐비트에 대해 범용 양자 컴퓨터를 진정으로 구현할 수 없다. 다른 방법으로 표현하면 이징 해밀토니안(Ising Hamiltonians)으로 표현될 수 있는 이러한 설계는 비-이징(non-Isung) 상호 작용의 부재 및 큐비트 간의 제한된 커플링으로 인해 범용 양자 컴퓨터가 되지는 않는다고 제안되었다.
또한, 특정 큐비트 설계에 있어서, 다른 큐비트와의 상호 작용은 잠재적으로 강한 디코히어런스(decoherence) 소스(원인)를 제공하여, 큐비트 디코히어런스 시간을 예를 들어, 10ns 정도로 낮춘다. 상기 디코히어런스 시간은 큐비트가 양자 역학 특성의 일부를 잃는데, 예를 들어 큐비트는 더 이상 기저 상태의 중첩에 의해 특징지어 지지 않으며 큐비트가 양자 연산에 사용할 수 없게 되는데 걸리는 시간에 해당한다. 디코히어런스의 또 다른 소스(원인)는 요셉손 접합을 형성하는 유전체와 같이 큐비트를 구성하는데 사용되는 물질에서 발생하는 노이즈이다.
일반적으로, 일부 양태들에서, 본 발명의 요지는 양자 어닐러가 이론적으로 임의의 수의 큐비트에 대해 범용 양자 컴퓨터의 성능으로 완전히 프로그램 가능한 다중 큐비트를 갖는 양자 어닐러에 관한 것이다. 양자 어닐러는 동평면(동일 평면)의 도파관(co-planar waveguide) 플럭스 큐비트를 사용하여 큐비트간에 완전한 연결성을 달성하는 동시에 개선된 디코히어런스 시간을 제공한다. 또한, 양자 어닐러는 적어도 하나의 튜닝 양자 디바이스를 포함하며, 각 튜닝 양자 디바이스는 큐비트 상호 작용에 큐비트의 동조를 허용하기 위해 2개의 상이한 동평면 도파관 플럭스 큐비트와 전기적으로 접촉한다.
동평면의 도파관 플럭스 큐비트
동평면의 도파관 플럭스 큐비트를 사용하는 완전히 프로그램 가능한 범용 양자 어닐러의 설명을 제공하기 전에, 동평면 도파관 플럭스 큐비트의 개요가 도 1a 및 도 1b와 관련하여 제공된다. 도 1a는 동평면 도파관 플럭스 큐비트(100)의 예의 평면 뷰(top view)를 도시한 개략도이다. 큐비트(100)는 양자 디바이스(104)에 결합된(coupled) 동평면 도파관(102)을 포함한다. 양자 디바이스(104)는 초전도 양자 간섭 디바이스들(SQUIDS)를 포함할 수 있지만 이에 한정되는 것은 아니다. 본 실시예에서, 양자 디바이스(104)는 DC-SQUID이지만 다른 SQUID 디바이스가 사용될 수도 있다. 동평면 도파관(102) 및 DC-SQUID(104)는 접지면(106)에 의해 둘러싸여 있으며 접지면(106)과 전기적으로 접촉한다. 도파관(102), DC-SQUID(104) 및 접지면(106) 각각은 유전체 기판상의 표준 박막 제조 공정을 사용하여 초전도 박막 물질로 형성된다. 도파관(102)는 박막의 일 단부(108)는 접지면(106)과 전기적으로 접촉하고 박막의 다른 대향 단부(110)는 DC-SQUID(104)와 전기적으로 접촉하는 연장된(elongated, 긴) 박막으로서 기판상에 배치된다. 상기 도파관(102)의 연장된 측면들은 대응하는 공동의(co-extensive) 갭(105)에 의해 접지면(106)으로부터 분리된다. 본 예시에서, 각각의 갭(105)의 폭은, 예를 들어 전자기파의 불필요한 반사를 피하기 위해, 상기 연장된 도파관의 길이를 따라 일정하다. 도파관의 바람직한 모드 프로필은 대칭 동평면 도파관(symmetric co-planar waveguide : CPW) 모드이며, 중앙 트레이스(center trace)의 양쪽에 있는 두 개의 접지면이 동일한 전압으로 유지된다. 일부 구현예에서, 도파관(102)는 약 수천 마이크로 미터의 길이(연장된 측면들을 따라 측정된)와 수십 마이크로미터의 폭(길이에 횡단하여 측정된 바와 같이)을 가질 수 있다. 도파관(102)(접지면(106) 및 DC-SQUID의 부분들 뿐만 아니라)를 형성하는 증착막의 두께는 예를 들어 100~200nm 정도일 수 있다.
일부 구현예에서, DC-SQUID로부터 가장 먼 도파관(102)의 단부는 큐비트를 판독 디바이스(미도시)에 유도 결합시키기 위한 영역을 제공하기 위해 후크 형상을 갖는다. 도 1b는 도파관(102)에 결합된 DC-SQUID(104)의 확대뷰를 도시한 개략도이다. DC-SQUID(104)는 각각이 박막 비-초전도/절연 물질로 형성될 수 있는 2개의 요셉손 접합부(114)에 의해 차단되는 초전도 물질의 루프(112)를 포함한다. 예를 들어, 요셉손 접합부(114)는 Al/Al2O3/Al 박막의 3층으로 형성될 수 있다. 따라서, 요셉손 접합부들(114)은 도파관(102)와 전기적으로 접촉하는 제1 공통 노드와 접지면(106)과 전기적으로 접촉하는 제2 공통 노드와 함께 서로 병렬로 결합된다. 요셉손 접합부(114)는 루프(112)와 동일하거나 상이한 초전도 물질로 형성될 수 있는 접촉 패드들(115)을 통해 루프(112)에 전기적으로 연결된다. 일부 구현예에서는, 접촉 패드들(115)이 부재하여 요셉손 접합부(114)는 루프(112)와 직접 물리적 및 전기적으로 접촉한다. 각각의 도파관(102), DC-SQUID(104) 및 접지면(106)은 알루미늄(1.2 켈빈의 초전도 임계 온도) 또는 니오븀(niobium)(9.3 켈빈의 초전도 임계 온도)와 같은 초전도 임계 온도 이하에서 초전도 특성을 나타내는 물질로 형성될 수 있다. 도파관(102), DC-SQUID(104) 및 접지면(106)이 형성된 기판은 예를 들어 사파이어, SiO2 또는 Si와 같은 유전체 물질(dielectric material)을 포함한다.일부 구현예에서, 사파이어는 낮은 유전 손실의 이점을 제공하며, 따라서 더 높은 디코히어런스 시간을 유도한다.
동평면 도파관 플럭스 큐비트(100)는 일부 실시예에서 영구 전류 플럭스 큐비트와 유사한 방식으로 동작할 수 있다. 즉, 자속(magnetic flux )이 동평면 도파관에 도입될 때, 동평면 도파관 루프 내에서 반대 방향으로 순환하는 2개의 지속적인 전류 상태가 생성될 수 있다. 이러한 자속은 예를 들어, 온-칩 플럭스 바이어스 라인에 의해 도입될 수 있다. 상기 플럭스 바이어스 라인은 박막 초전도체일 수 있고, 바이어스 라인에 전류를 제공함으로써 플럭스 바이어스 라인이 활성화될 때 동평면 도파관에 유도 결합될 수 있다. 도파관(102)은 또한 다른 큐비트에 대해 강한 결합 및 장거리 결합을 달성할 수 있는 공진기로서의 역할을 한다. 도 1c는 큐비트(100)를 대표하는 회로도(116)를 도시하는 개략도이다. 회로도(116)에 도시된 바와 같이, 큐비트(100)는 DC-SQUID(104)에 의해 제공되는 2개의 요셉손 접합부(114)와 병렬로 결합된 커패시턴스(118) 및 인덕턴스(120)와 연관된다. 회로도(116)의 접지(122)는 접지면(106)에 의해 제공된다. 도파관의 커패시턴스 및 인덕턴스 값은 박막 두께, 폭, 길이, 동평면의 접지면에 대한 갭 간격 및 기판에 기초하여 결정된다. 따라서, 큐비트(100)와 같은 동평면의 도파관 플럭스 큐비트의 경우, 큐비트의 공진기 부분의 커패시턴스(118) 및 인덕턴스(120)는 도파관(102)에 의해 제공되는 반면, 영구 전류 플럭스 큐비트의 경우 상기 커패시턴스 및 인덕턴스는 초전도 루프 내의 제3 요셉손 접합부를 사용하여 설치(establish)된다.
동평면 도파관 플럭스 큐비트 설계는 영구 전류 플럭스 큐비트에 비해 몇 가지 이점을 가질 수 있다. 예를 들어, 동평면 도파관 플럭스 큐비트는 비교적 연장 디코히어런스 시간을 나타낼 수 있다. 이론에 구애됨 없이, 개선된 디코히어런스 시간은 플럭스 큐비트를 형성하기 위해 주로 단일 층의 초전도 물질을 이용하는 상기 동평면 도파관 플럭스 큐비트에 부분적으로 기인하는 것으로 생각된다. 기판 상에 단일 층의 초전도 물질을 사용함으로써 부가적인 물질층으로 인해 존재할 수 있는 디코히어런스 소스가 제거될 수 있다. 유사하게, 요셉손 접합부를 형성하기 위해 통상적으로 사용되는 유전체 물질은 또한 플럭스 큐비트에서 디코히어런스의 강력한 소스라고 여겨진다. 따라서, 영구 전류 플럭스 내의 제3 요셉손 접합부를 동평면 도파관로 대체함으로써 디코히어런스의 추가 소스가 제거되어, 상기 큐비트와 련련된 디코히어런스 시간이 실질적으로 증가될 수 있다.
또한, 동평면 도파관 플럭스 큐비트는 더 많은 수의 큐비트들에 대한 결합을 허용한다. 전형적인 영구 전류 플럭스 큐비트에서, 양자 컴퓨터 내의 결합 (coupling)은 가장 가까운 이웃 디바이스들을 사용하여 달성되며, 기본적으로 단일 큐비트 주위의 영역(area)에 적합한 큐비트들에 대한 결합에 이용할 수 있는 큐비트의 수를 제한한다. 다른 큐비트와의 연결성이 제한되어 있기 때문에, 이러한 큐비트 설계에 기초한 양자 프로세서는 소위 임베딩(embedding) 문제를 겪는다. 이것은 Chimera 그래프의 제약 사항을 고려하여 계산상의 문제를 기계에 프로그래밍해야 한다는 것을 의미한다. 임베딩 문제를 해결하는 것은 계산적으로 어려운 작업일 수 있으며, 이는 양자 어닐러의 성능을 더욱 제한한다.
대조적으로, 동평면 도파관 플럭스 큐비트와의 결합은 큐비트의 도파관 부분에 대한 유도 결합을 통해 달성된다. 도파관은 거시적인 길이(수 mm)에 걸쳐 인덕턴스와 커패시턴스를 분배하기 때문에 결합할 수 있는 큐비트의 수를 실질적으로 증가시킬 수 있으므로 잠재적으로 임베딩 문제를 피할 수 있게 한다. 또한, 영구 전류 플럭스 큐비트는 전형적으로 매우 작고(예를 들어, 수 ㎛ 이하의 임계 치수를 갖는) 메조스코픽 스케일(mesoscopic scale)의 크기와 관련된다. 그러나, 동평면 도파관 플럭스 큐비트의 경우, 구조는 훨씬 더 크게(예를 들어, 밀리미터 단위로) 제조될 수 있으며, 더 높은 제조 신뢰도를 유도한다.
동평면 도파관 플럭스 큐비트를 갖는 프로그램 가능 범용 양자 어닐러
이론에 의해 제약받지 않고, 양자 어닐러의 해밀토니안(상호 작용)이 튜닝 가능한 계수를 갖는 소위 비-스토캐스틱(non-stoquastic) 항을 갖는다면, 양자 어닐러는 범용 양자 컴퓨터의 계산 성능을 갖는다고 할 수 있다. 비-스토캐스틱 해밀토니안은 양과 음의 비대각항(off-diagonal terms)을 갖는 해밀토니안이다. 예를 들어, 다음의 해밀토니안은 범용 양자 컴퓨터를 대표하는 형태를 갖는 것으로 제안되었다.
[수학식 1]
여기서 N은 시스템내의 큐비트의 전체 수, hi는 큐비트 i에 대한 로컬 바이어스, 
및 
는 큐비트에 대한 Z 및 X 파울리(Pauli) 행렬을 나타내고, Jij 및 Kij는 큐비트 i 및 j간의 결합 강도이다. 문제 인스턴스는 사용자가 프로그래밍할 수 있는 h 및 J 값으로 인코딩된다. 위에서 설명한 바와 같이, 영구 전류 플럭스 큐비트와 같은 특정 큐비트 설계를 사용하는 양자 컴퓨팅 디바이스는 완전한 연결성을 제공하지 못하기 때문에 한계가 있다. 즉, 그러한 시스템은 수학식 1에서 
항이 빠져있으므로 범용 양자 컴퓨터의 성능으로 완전히 프로그램 가능한 어닐러를 실현하는데 사용할 수 없다. 대조적으로, 본 발명에 따라 구성된 양자 어닐러는 수학식 1의 누락된 
항을 포함하도록 구성될 수 있다.
도 2a는 전술한 바와 같이 구성된 2개의 동평면 도파관 플럭스 큐비트 (202, 206)를 사용하는 양자 어닐러(200)의 예를 도시하는 개략도이다. 도 2에 도시된 설계는 2보다 큰 큐비트의 임의의 정수 N과 함께 사용하기 위해 확장될 수 있다. 제1 큐비트(202)는 연장된 박막 초전도 도파관(205)에 전기적으로 연결된 양자 디바이스(203)(예컨대, DC-SQUID)를 포함한다. 제2 큐비트(206)는 또한 연장된 박막 초전도 도파관(209)에 전기적으로 연결된 양자 디바이스(207)(예컨대, DC-SQUID)를 포함한다. 각각의 박막 도파관(205, 209)은 도 2a에서 도면 부호 214로 표시된 동평면상의 초전도 접지면과 전기적으로 접촉되며, 도파관들은 아래에서 설명되는 바와 같이 큐비트들 사이의 결합을 위한 영역을 제공하기 위해 서로 교차하도록 설계된다. 쉽게 볼 수 있도록, 도파관(205, 2209) 및 다른 구성 요소에 대한 동평면의 접지면의 레이아웃은 도 2a에 도시되지 않았다. 각 큐비트의 양자 디바이스(203, 207)는 또한 접지(214)와 전기적으로 접촉한다. 결과적으로, 각 큐비트의 연장된 박막 도파관은 큐비트의 대응하는 양자 디바이스와 병렬로 결합된다고 말할 수 있다. 각각의 연장된 박막 초전도 도파관은 또한 대응하는 인덕턴스 및 커패시턴스와 관련된다. 예를 들어, 큐비트(202)의 도파관(205)는 인덕턴스(La)와 커패시턴스(Ca)를 가지나, 큐비트(206)의 도파관(209)은 인덕턴스 (Lb)와 커패시턴스(Cb)를 갖는다.
각 양자 디바이스(203, 207)는 도 2a에서 크로스(cross)가 내장된 박스에 의해 차단된 루프에 의해 표시된다. 도 2에 도시된 구성에 대해, 양자 디바이스가 DC-SQUID인 도 2a에 도시된 구성에서, 루프는 내장된 크로스를 포함하는 박스를 각각 나타내는, 2개의 요셉손 접합부에 의해 차단된 초전도 박막 물질로 형성된다. 어닐러(200)의 동작 동안, 각 양자 디바이스(203, 207)는 또한 대응하는 로컬 외부 플럭스 바이어스(
)와 관련된다.
튜닝 양자 디바이스(210)는 각각의 큐비트(202, 206)와 전기적으로 접촉하도록 배치된다. 튜닝 양자 디바이스(210)는 그것이 연결된 큐비트들 사이의 상호 작용의 크기를 튜닝하도록 동작 가능하다. 튜닝 양자 디바이스(210)는 사용자가 예를 들어 해밀토니안에서 계수 Jij 및 Kij의 크기를 설정함으로써 양자 어닐러를 프로그램할 수 있게 한다. 도 2a의 예에서, 이들 큐비트는 큐비트(202) 및 큐비트(206)이다. 도 2a에 도시된 튜닝 양자 디바이스(210)는 DC-SQUID이므로, 큐비트-큐비트 상호 작용의 크기는 어닐러(200)의 동작 동안 DC-SQUID와 관련된 로컬 외부 플럭스 바이어스(
)를 변경함으로써 조정된다(tuned). 양자 디바이스(203, 207)와 마찬가지로, DC-SQUID(210)는 두개의 크로스 내장 박스에 의해 차단된 루프로 나타내지지며, 각각의 박스는 요셉손 접합부에 해당하고 루프는 초전도 박막으로 형성된다. 튜닝 양자 디바이스(210)에서 루프의 제1 단부/접촉부는 양자 디바이스(203)와 연장된 박막 도파관(205) 사이의 노드(a)에서 제1 큐비트(202)와 전기적으로 접촉한다. 튜닝 양자 디바이스(210)의 제2 단부/접촉부는 양자 디바이스(207)와 연장된 박막 도파관(209) 사이의 노드(b)에서 제2 큐비트(206)와 전기적으로 접촉한다. 튜닝 양자 디바이스(210)의 로컬 외부 플럭스 바이어스(
)를 변경하기 위해, 어닐러(200)에 외부 자속(Φex)이 인가될 수 있다. 튜닝 양자 디바이스(210)가 DC-SQUID인 경우, 플럭스는 DC-SQUID의 임계 전류를 튜닝하여 결합의 전체 강도를 설정한다. 외부 자속은 상술한 바와 같이 플럭스 바이어스 라인(도 2에 미도시)에 의해 제공될 수 있다.
튜닝 양자 디바이스(210)와 큐비트(202, 206) 사이의 연결은 와이어(216)에 의해 제공된다. 와이어(216)는 또한 도파관 및 접지면과 유사한 박막 초전도체로 형성될 수 있으므로, 기하학적 측점에서 동평면으로 이해될 수 있다. 와이어(216)의 커패시턴스는 약 6GHz 이하인 양자 어닐러(200)의 동작 주파수(마이크로파 여기(excitations)가 진동하는 큐비트의 동작 주파수)에서 안전하게 무시될 수 있다. 그러나, 와이어(216)의 인덕턴스는 어닐러(200)를 설계 및 조작할 때 고려되어야 하는데, 이는 그러한 인덕턴스가 큐비트들 간의 결합 강도를 감소시키고 불안정성/디코히어런스를 유도할 수 있기 때문이다. 따라서, 와이어(216)는 커플러 접합 인덕턴스보다 작은 인덕턴스를 가져야 한다. 전형적인 커플러 접합 인덕턴스는 예를 들어, 수 nH 내지 수십 nH의 범위일 수 있다. 따라서, 예를 들어, 와이어 (216)의 인덕턴스는 약 100 pH 내지 약 10000 pH사이로 제한될 수 있다. 이러한 인덕턴스 값은 와이어(216)의 기하학적 제한에 상한을 설정한다.
큐비트(202 및 206)는 커플러 소자(212)를 통해 서로 동작 가능하게 결합될 수 있다. 즉, 양자 어닐러(200)의 동작 동안, 큐비트(202)의 양자 상태는 커플러 소자(212)를 통해 도파관(205)에서 도파관(209)로 유도 결합을 허용함으로써 큐비트(206)의 양자 상태와 얽힐(entangled) 수 있다. 커플러 소자(212)는 예를 들어 루프의 제1 부분이 도파관(205)을 따라 제1방향으로 연장되고 루프의 제2 부분은 도파관들(205, 209)이 교차하는 직각 절곡(right angle bend)을 갖는 도파관(209)을 따라 제2 직교 방향으로 연장되는 초전도 박막 물질의 루프를 포함한다. 도 2a에서는 도파관들(205, 209)이 커플러 소자(212) 근처에서 서로 중첩되는 것으로 도시되어 있지만, 상기 도파관들은 교차점에서 전기적으로 접촉하지 않는다. 오히려, 이들은 2개의 도파관 중 하나가 접촉하지 않고 교차점에서 다른 도파관을 통과하게 하는 교차 에어 브리지(cross-over air-bridge)와 같은 점퍼(jumper)를 사용하여 서로 분리된다. 도파관들(205, 209)이 전기적 접촉없이 서로 교차할 수 있게 하는 다른 설계들이 대신 사용될 수 있다. 커플러 소자(212)는 (예를 들어, 수 마이크론 정도의) 얇은 갭에 의해 각 도파관으로부터 측방향으로 분리된다. 프로세서의 동작 동안, 하나의 도파관(예를 들어, 도파관(205))로부터의 에너지는 초전도 박막 커플러(212)에 유도적으로 결합될 수 있고, 이어서 커플러 요소(212) 근처에 배치된 다른 도파관(예를 들어, 도파관(209))에 유도적으로 결합된다. 커플러 소자(212)는 또한 동평면상의 접지면으로부터 물리적으로 분리되어 있다. 도 2a에 도시된 바와 같이, 커플러 소자(212)는 상호 커플링 파라미터(M)와 관련된다. 상호 커플링 파라미터(M)는 2개의 큐비트 사이의 커플러 소자(212)의 유효 상호 인덕턴스를 나타낸다. 일부 구현예에서, 커플러 소자(212)는 조정 가능하다(tunable). 즉, 루프는 요셉손 접합부 또는 DC-SQUID를 포함할 수 있다. 이러한 방식으로, 플럭스 바이어스가, DC-SQUID의 접합부의 인덕턴스를 변화시킴으로써 유효 상호 인덕턴스(M)를 변경할 수 있게 하는 (예를 들어, 본 명세서에 설명된 바와 같은 플럭스 바이어스 라인으로부터) 커플러 소자(212)에 인가될 수 있다. 커플러 소자(212)는 3개의 파라미터, 즉 트레이스 폭(W), 루프 암 길이(L) 및 갭 간격(gap distance)(G)(즉, 루프 암들 사이의 내부 거리)로 정의될 수 있다. 트레이스 폭(W)은 일부 실시예에서 약 1~5 미크론(microns)의 범위일 수 있다. 루프 암 길이(L)는 일부 실시예에서 네트워크의 큐비트 수에 따라 수 백 미크론 정도일 수 있다. 갭 간격(G)은 몇몇 구현예에서 수십 미크론 정도일 수 있다. 다른 범위들도 사용될 수 있다. 도 2a에 도시된 회로 소자들 및 동평면상의 접지면은, 예를 들어, 사파이어 또는 SiO2와 같은 유전체 물질 또는 Si와 같은 반도체를 포함할 수 있는 기판 상에 형성된다.
도 2b는 도 2a에 도시된 양자 어닐러(200)에 대한 등가 회로도를 도시하는 개략도이다. 도 2b에 도시된 바와 같이, 동평면 도파관(205, 209)는 이제 도파관(205)에 대한 커패시터(Ca)와 인덕터(La) 및 도파관(209)에 대한 커패시터(Cb)와 인덕터(Lb)와 같은 회로 등가물로 표시된다. 큐비트 들간의 상호 결합(M)은 인덕터들을 감싸는 점선 박스를 사용하여 나타낸다. 다시, 어닐러(200)의 동작 동안, 각 DC-SQUID는 그 자신의 로컬 외부 플럭스 바이어스: 튜닝 가능 양자 디바이스(210)에 대한 
, 큐비트(202)의 DC-SQUID에 대한 
및 큐비트(206)의 DC-SQUID에 대한 
와 관련된다. 도 2b는 또한 디바이스(200)에 인가되는 외부 플럭스(
)의 존재를 도시한다. 외부 플럭스(
) 및 로컬 외부 플럭스 바이어스들 (
, 
및 
) 각각은 대응하는 플럭스 바이어스 라인(미도시)에 인가되는 전류를 변화시킴으로써 독립적으로 변화될 수 있다. 도 2b에 도시된 바와 같이, 각각의 큐비트는 또한 대응하는 플럭스 바이어스: 큐비트(202)에 대한 
및 큐비트(206)에 대한 
와 관련된다.
도 2b에 도시된 회로도를 사용하여, 고전적인 전류-전압 방정식으로부터 다음과 같이 양자 어닐러(200)를 대표하는 해밀토니안을 도출할 수 있다(즉 DC-SQUID의 플럭스 바이어스는 간략화를 위해 다음의 방적식들에서, 예를 들어 x=a, b, c에 대해 
로 드롭(dropped)될 수 있으며, 여기서 
는 초전도 자속 양자이다.
[수학식 2]
[수학식 3]
여기서 Ic는 튜닝 양자 디바이스(210)를 통과하는 전류이다.
상기 회로 모델에 대응하는 양자 해밀토니안은 다음과 같이 표현될 수 있다.
[수학식 4]
수학식 4를 무차원 위상 좌표(
)들로 변환함으로써, 상기 해밀토니안은 다음과 같이 대안적으로 표현될 수 있다.
[수학식 5]
수학식 5는 파라미터(
)를 포함하므로 상기 해밀토니안은 실제로 수학식 1에서 주어진 해밀토니안의 더 일반적인 버전이다. 즉, 외부적으로 인가된 플럭스는 범용 해밀토니안의 자유로운 선택을 허용하는 프리(free) 파라미터이다. 수학식 5에 주어진 해밀토니안을 갖는 2-큐비트 양자 어닐러는 동일한 크기(2 비트)의 디지털 컴퓨터가 수행할 수 있는 모든 연산을 수행하는데 사용될 수 있다.
최하위 2개 준위로 감소(
Reduction to Lowest Two Levels)
일반적인 무한 준위(level) 시스템으로부터 시스템을 2-준위 양자 시스템으로 줄이기 위해, 시스템은 최하위 두 준위로 절단된다. 수학식 5의 
(또는 간단히 "XX"로 표현된) 항은 다음과 같이 나타낼 수 있다.
[수학식 6]
유사한 큐비트를 가정하면, 수학식 6은 
로 감소될 수 있다. 큐비트 준위 파동 방정식(wave-functions)의 패리티 특성(parity properties)으로부터 다음과 같은 관계를 가질 수 있다.
[수학식 7]
[수학식 8]
수학식 5의 비-스토캐스틱 항은 다음과 같이 나타낼 수 있다.
[수학식 9]
수학식 5에서 외부 플럭스(
)를 조정함으로써 모드 1이라고도 하는 수학식 1에 대응하는 특수한 경우를 구할 수 있다. 특히, 큐비트(202)에 대한 큐비트 플럭스 바이어스(Ψa) 및 큐비트(206)에 대한 큐비트 플럭스 바이어스(Ψb)는 외부 플럭스 바이어스(
)와 0로 균형을 이루어, 수학식 5의 우측에서 제3항 즉, 
를 단순화하여 다음 수학식을 생성한다.
[수학식 10]
위첨자들(superscripts)은 수학식 7의 계수들에 대한 표기법을 나타낸다. 예를 들어, cos00(φ)는 <0|cos(φ)0>에 해당한다. 만약 유사한 큐비트들이 가정된 다면, 수학식 10은 다음과 같이 줄일 수 있다.
[수학식 11]
대안적으로,일부 구현예들에서, 수학식 5는 모드 II라고 또한 지칭되는 
형식의 해밀토니안을 반환할 수 있다.
도 2c는 양자 어닐러(200)의 대체 뷰(alternative view)를 도시하는 개략도이다. 도 2에 도시된 바와 같이, 내장된 크로스를 갖는 박스들은 각각 도 2a 및 도 2b에서와 같이 요셉손 접합부가 아닌 단일 DC-SQUID를 나타낸다. 따라서, 튜닝 양자 디바이스(210)는 SQUID(207)와 박막 초전도 도파관(209) 사이의 노드(b)에 전기적으로 연결되고, SQUID(203)와 박막 초전도 도파관(205) 사이의 노드(a)에 전기적으로 연결된다. SQUID를 통한 로컬 플럭스 바이어스들(
, 
및 
)은 또한 외부에서 인가된 플럭스 바이어스(
)를 가로지르는 방향을 따라 그리고 각 큐비트 공진기를 통한 플럭스 바이어스(Ψa, Ψb)로 연장되는 것으로 도시되어 있다.
도 2c는 또한 판독 디바이스를 도시하며, 각각의 판독 디바이스(220)는 대응하는 큐비트의 박막 초전도 도파관과의 결합 거리(coupling distance)내에 배치되어 판독 디바이스(220)가 큐비트에 동작 가능하게 결합될 수 있도록 도시한다. 판독 동작 동안, 판독 디바이스(220)는 자신이 결합하는 큐비트의 상태를 판독한다. 양자 프로세서의 맥락에서, 디바이스(220)와 같은 판독 디바이스는 큐비트의 최종 상태를 판독하여 예를 들어 비트 열(bit string)을 생성하는데 사용된다. 도 2c에 도시된 예에서, 각 판독 디바이스(220)는 유전체 기판 상에 사형 패턴(serpentine pattern)으로 배치되고 제1 단부로부터 인접 도파관에 유도 결합하도록 구성된 연장된 박막 초전도체(예를 들어, 알루미늄 또는 니오븀)를 포함한다. 즉, 판독 디바이스(220)는 (접지면(1106)의 비교적 약한 전기 연결을 통하는 것 이외에) 도파관과 직접 전기 접속되지는 않지만, 사용 중에 도파관을 통해 큐비트 (1100)에 유도적으로 결합될 수 있다. 동평면 도파관와 판독 디바이스 사이의 분리는 예를 들어 약 2미크론일 수 있다. 판독 디바이스(220)의 제2 대향 단부에서, 판독 디바이스는 라우팅 회로(예를 들어, 래칭 소자들, 시프트 레지스터 또는 멀티플렉서 회로)와 같이, 기판/칩상에 또는 기판/칩 외부에 형성된 다른 소자들에 추가로 결합될 수 있다.
수학식 5의 일반화된 해밀토니안을 갖는 양자 어닐러(200)는 다양한 방법으로 양자 연산에 사용될 수 있다. 예를 들어 최적화 문제를 해결하기 위해, 자속(
, Ψa 및 Ψb)는 어닐러(200)가 상기 선택된 해밀토니안과 매칭되도록 개별적으로 설정되어 문제 해밀토니안의 기저 상태를 인코딩한다(본 발명에서 기술된 바와 같은 플럭스 바이어스 라인을 사용하여). 그런 다음 시스템은 시간 t=0에서 t= T까지 천천히 어닐링되어 해밀토니안 해법(solution Hamiltonian)의 기저 상태로 진화한다. 시간 T에서, 시스템의 상태는 판독 디바이스들(220)을 사용하여 측정된다. 일부 실시예들에서, 양자 어닐러(200)는 이징 해밀테리안 만을 이용하는 특정 경우에 대한 문제들을 해결하는데 사용될 수 있다. 그렇게 하기 위해서, 수학식 5의 세번째 라인은 튜닝 양자 디바이스(210)와의 상호 작용을 턴오프함으로써, 즉 Kij를 0으로 설정함으로써 0로 설정된다.
다른 예에서, 양자 어닐러(200)는 Kij항이 0이 아닌 문제를 해결하는데 사용될 수 있다. 예를 들어,일부 구현예에서, Kij 상호 작용은 어닐링 단계 동안 유지될 수 있고, 끝나면 턴오프될 수 있다. 예를 들어, 단열 양자 연산은 다음과 같이 일반화될 수 있다.
여기서 HB는 초기 해밀토니안, Hp는 
로 정의된 문제의 해밀토니안이고, HD는 
로 정의된 Kij 상호 작용 해밀토니안이다. 시스템이 어닐링됨에 따라, s=0(H(0)=HB)에서의 제1상태로부터 s=1(H(1)=Hp)에서의 제2 최종 상태로 진행한다. s=0와 s=1 사이에서 상호 작용 해밀토니안은 턴온이다.
도 2a 내지 도 2c에 도시된 양자 어닐러 설계는 완전히 프로그래밍 가능한 범용 양자 컴퓨터를 제공하는 동시에 2 큐비트 이상을 포함하도록 확장될 수 있다. 예를 들어, 도 3은 완전히 프로그램 가능한 범용 양자 컴퓨터를 제공할 수 있는 4 큐비트를 갖는 양자 어닐러(300)의 개략도이다. 구성 요소들은 전술한 바와 같이 사파이어와 같은 유전체 기판 상에 형성된다. 쉽게 볼 수 있도록, 접지 연결(314)은 여전히 제공되지만 동평면의 접지면은 도 3에 도시되어 있지 않다. 어닐러(200)의 설계와 유사하게, 양자 어닐러(300)의 각 큐비트(302, 304, 306, 308)는 각각의 박막 초전도 도파관(303, 305, 307, 309)과 전기적으로 접촉하는 DC-SQUID (311, 313, 315, 317)와 같은 양자 디바이스를 포함한다. 도 3에 도시된 예시를 위해, 내장 크로스를 포함하는 각 박스는 DC-SQUID에 대응하고, 도 2a 및 도 2b에서와 같이 요셉손 접합을 나타내지 않는다. 도파관(303, 305, 307, 309)은 각 도파관이 커플링 영역에서 다른 큐비트로부터의 도파관을 교차하거나 오버랩하도록 설계된다. 예를 들어, 도 3에 도시된 바와 같이, 각 도파관은 커플링 영역들을 제공하기 위해 직각/L 형을 형성하도록 설계된다.
커플러 소자(312)는 각 큐비트가 어닐러(300)내의 각각의 다른 큐비트에 동작 가능하게 연결되도록 각 커플링 영역/도파관 교차(cross-over)에 인접하여 위치된다. 예를 들어, 도 3에 도시된 예에서, 6개의 커플러 소자(312)는 완전한 연결성을 보장하도록 제공된다. 특히, 서로 다른 큐비트들로부터의 두개의 박막 초전도 도파관들 사이의 각 교차 영역에서, 박막 초전도 루프(312)가 각 도파관에 인접하여 배치되고, 상기 루프의 제1부분은 도파관들 중 하나의 연장(elongated) 방향을 따라 제1방향으로 연장(extend)되고, 상기 루프의 제2부분은 도파관들이 교차하는 직각 절곡을 갖는 다른 도파관의 연장 방향을 따라 제2 직각 방향으로 연장된다. 따라서, 이러한 방식으로 커플러 요소들(312)을 배치함으로써, 각 큐비트는 어닐러 (300)의 동작 동안 서로 큐비트에 결합될 수 있다. 예를 들어, 큐비트(302)는 큐비트(304, 306 및 308) 각각에 결합될 수 있다. 유사하게, 큐비트(304)는 또한 큐비트(306 및 308) 각각에 결합될 수 있다. 또한, 큐 비트(306)는 큐 비트(308)에 결합 될 수 있다. 전술한 바와 같이, 도파관들(303, 305, 307, 309)은 서로 중첩되는 것으로 도시되어 있지만, 상기 도파관들은 교차점에서 전기적으로 접촉하지 않는다. 오히려, 이들은 2개의 도파관 중 하나가 접촉하지 않고 교차점에서 다른 도파관을 통과하게 하는 교차 에어 브리지와 같은 점퍼(jumper)를 사용하여 서로 분리된다. 커플러 소자(312)는 얇은 갭(예를 들어, 수 미크론 정도)에 의해 각 도파관으로부터 측 방향으로 분리되어 있다.
양자 어닐러(200)는 단일 튜닝 양자 디바이스(210)를 포함하지만, 2 큐비트 이상을 갖는 어닐러는 튜닝될 각 큐비트 사이의 상호 작용을 허용하기에 충분한 만큼 많은 튜닝 양자 디바이스를 포함해야 한다. 예를 들어, 도 3에 도시된 예에서, 양자 어닐러(300)는 6개의 튜닝 양자 디바이스(310)를 포함한다. 각 튜닝 양자 디바이스(310)는 2개의 상이한 큐비트와 전기적으로 접촉하는 DC-SQUID와 같은 SQUID를 포함한다. 특히, 각 튜닝 양자 디바이스(310)에 대해, 디바이스(310)의 제1 단부는 박막 초전도 도파관 및 큐비트의 SQUID 사이의 노드에서 하나의 큐비트와 전기적으로 접촉하는 반면, 디바이스의 제2 단부는 박막 초전도 도파관 및 다른 큐비트의 SQUID 사이의 다른 노드에서 다른 상이한 큐비트와 전기적으로 접촉한다. 어닐러(200)의 튜닝 양자 디바이스들(210)과 마찬가지로, 디바이스(310)는 박막 초전도체들을 와이어들로 사용하여 큐비트들에 전기적으로 연결될 수 있으며, 와이어들의 커패시턴스는 양자 어닐러(300)의 동작 주파수(예컨대, 약 6GHz 이하)에서 안전하게 무시될 수 있다. 다시 말하지만, 와이어들의 인덕턴스는 큐비트들 및 불안정/디코히어런스 간의 커플링 강도의 감소를 피하기 위해 고려되어야 한다. 양자 어닐러(300)는 또한 각 큐비트에 대해, 판독 디바이스들(220)과 유사한 방식으로 구성된 대응하는 판독 디바이스(320)를 포함한다.
본 명세서에서 기술된 디지털 및 양자 요지 및 디지털 기능 동작 및 양자 동작의 실시예는, 본 명세서에 개시된 구조 및 그 구조적 등가물 또는 이들 중 하나 이상의 조합을 포함하는, 디지털 전자 회로, 적절한 양자 회로 또는 더 일반적으로는 양자 계산 시스템, 실체적으로 구현된 디지털 또는 양자 컴퓨터 소프트웨어 또는 펌웨어, 디지털 또는 양자 컴퓨터 하드웨어에서 구현 될 수 있다. "양자 연산 시스템"이란 용어는 양자 컴퓨터, 양자 정보 처리 시스템, 양자 암호 시스템 또는 양자 시뮬레이터를 포함하지만 이에 국한되는 것은 아니다.
본 명세서에서 개시되는 디지털 및/또는 양자 요지의 실시예는 하나 이상의 디지털 또는 양자 컴퓨터 프로그램, 즉 데이터 처리 장치에 의한 실행 또는 데이터 처리 장치의 동작을 제어하기 위한 유형의 비-일시적 저장 매체에 인코딩된 디지털 또는 양자 컴퓨터 프로그램 명령의 하나 이상의 모듈로서 구현될 수 있다. 디지털 또는 양자 컴퓨터 저장 매체는 기계 판독 가능 저장 디바이스, 기계 판독 가능 저장 기판, 랜덤 또는 직렬 액세스 메모리 디바이스, 하나 이상의 큐 비트 또는 이들 중 하나 이상의 조합일 수 있다. 선택적으로 또는 부가적으로, 프로그램 명령들은, 디지털 또는 양자 정보를 인코딩할 수 있는 인위적으로 생성된 전파 신호, 예를 들어, 데이터 처리 장치에 의한 실행을 위한 적절한 수신기 장치로 송신하기 위한 디지털 또는 양자 정보를 인코딩하도록 생성된 디지털 또는 양자 정보, 예를 들어 기계-생성의 전기적, 광학적 또는 전자기 신호를 인코딩 할 수 있는 인위적으로 생성된 전파 신호상에 인코딩될 수 있다.
양자 정보 및 양자 데이터라는 용어는 양자 시스템에 의해 운반되거나 양자 시스템에 보유되거나 저장되는 정보 또는 데이터를 지칭하며, 여기서 가장 작은 시스템은 양자 정보의 단위를 정의하는 큐비트 즉, 시스템이다. "큐비트"라는 용어는 상응하는 맥락에서 2-레벨 시스템으로 적절하게 근사될 수 있는 모든 양자 시스템을 포함하는 것으로 이해된다. 이러한 양자 시스템은, 예를 들어 2개 이상의 레벨(준위)을 갖는 다중-레벨 시스템을 포함할 수 있다. 예로서, 이러한 시스템은 원자, 전자, 광자, 이온 또는 초전도 큐비트를 포함할 수 있다. 많은 구현예에서, 연산 기반 상태들은 기저 상태 및 제1 여기 상태로 식별되지만, 연산 상태가 상위 레벨의 여기 상태로 식별되는 다른 설정도 가능하다는 것이 이해된다. "데이터 처리 장치"라는 용어는 디지털 또는 양자 데이터 처리 하드웨어를 지칭하며, 예로서 프로그램 가능한 디지털 프로세서, 프로그램 가능한 양자 프로세서, 디지털 컴퓨터, 양자 컴퓨터, 또는 다수의 디지털 및 양자 프로세서 또는 컴퓨터, 및 이들의 조합을 포함하는, 디지털 또는 양자 데이터를 처리하기 위한 모든 종류의 장치들, 디바이스들 및 기계들을 포함할 수 있다. 이러한 장치는 또한 특수 목적 논리 회로, 예를 들어, FPGA(field programmable gate array) 또는 ASIC (application-specific integrated circuit), 또는 양자 시뮬레이터, 예를 들어 특정 양자 시스템에 관한 정보를 시뮬레이션하거나 생성하도록 설계된 양자 데이터 처리장치일 수 있거나 이를 추가로 포함할 수 있다. 특히, 양자 시뮬레이터는 보편적인 양자 연산을 수행할 능력이 없는 특수 목적의 양자 컴퓨터이다. 상기 장치는 하드웨어 이외에, 디지털 또는 양자 컴퓨터 프로그램, 예를 들어 프로세서 펌웨어, 프로토콜 스택, 데이터 베이스 관리 시스템, 운영 체제 또는 이들 중 하나 이상의 조합을 구성하는 코드에 대한 실행 환경을 생성하는 코드를 선택적으로 포함할 수 있다.
프로그램, 소프트웨어, 소프트웨어 애플리케이션, 모듈, 소프트웨어 모듈, 스크립트 또는 코드로 지칭되거나 기술될 수 있는 디지털 컴퓨터 프로그램은 컴파일되거나 해석된 언어 또는 선언적 또는 절차적 언어를 포함하는 임의 형태의 프로그래밍 언어로 기록될 수 있으며, 독립 실행형 프로그램이나 모듈, 구성 요소, 서브 루틴 또는 디지털 컴퓨팅 환경에서 사용하기에 적합한 다름 유닛을 포함하는 모든 형식으로 배포될 수 있다. 프로그램, 소프트웨어, 소프트웨어 애플리케이션, 모듈, 소프트웨어 모듈, 스크립트 또는 코드로 지칭되거나 기술될 수 있는 양자 컴퓨터 프로그램은 컴파일되거나 해석된 언어 또는 선언적 또는 절차적 언어를 포함하는 임의 형태의 프로그래밍 언어로 기록될 수 있으며, 적절한 양자 프로그래밍 언어로 번역되거나 양자 프로그래밍 언어(예컨대, QCL 또는 Quipper)로 기록될 수 있다.
디지털 또는 양자 컴퓨터 프로그램은 파일 시스템 내의 파일에 대응할 수 있지만 반드시 그럴 필요는 없다. 프로그램은 다른 프로그램 또는 데이터(예컨대, 마크업 언어 문서에 저장된 하나 이상의 스크립트)를 보유하고 있는 파일의 일부분, 문제의 프로그램 전용의 단일 파일 또는 다수의 조정 파일(예컨대, 하나 이상의 모듈, 서브 프로그램 또는 코드의 일부를 저장하는 파일)에 저장될 수 있다. 디지털 또는 양자 컴퓨터 프로그램은 하나의 사이트에 위치하거나 여러 사이트에 분산되어 있으며 디지털 또는 양자 데이터 통신 네트워크로 상호 연결되는 하나의 디지털 또는 하나의 양자 컴퓨터 또는 다수의 디지털 또는 양자 컴퓨터 상에서 실행되도록 배치될 수 있다. 양자 데이터 통신 네트워크는 양자 시스템(예컨대, 큐비트)을 사용하여 양자 데이터를 전송할 수 있는 네트워크인 것으로 이해된다. 일반적으로, 디지털 데이터 통신 네트워크는 양자 데이터를 전송할 수 없지만, 양자 데이터 통신 네트워크는 양자 데이터와 디지털 데이터를 모두 전송할 수 있다.
본 명세서에서 기술된 프로세스 및 논리 흐름은 입력 디지털 및 양자 데이터를 연산하고 출력을 생성함으로써 기능을 수행하기 위해 하나 이상의 디지털 또는 양자 컴퓨터 프로그램을 실행함으로써 적절하게 하나 이상의 디지털 또는 양자 프로세서로 동작하는, 하나 이상의 프로그래머블 디지털 또는 양자 컴퓨터에 의해 수행될 수 있다. 상기 프로세스 및 논리 흐름은 또한 특수 목적의 논리 회로(예컨대, FPGA 또는 ASIC, 또는 양자 시뮬레이터), 또는 특수 목적의 논리 회로 또는 양자 시뮬레이터와 하나 이상의 프로그래밍된 디지털 또는 양자 컴퓨터의 조합에 의해 수행될 수 있고 장치 역시 구현될 수 있다.
하나 이상의 디지털 또는 양자 컴퓨터의 시스템에 대해 특정 연산 또는 동작을 수행하도록 "구성"하는 것은, 시스템에 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합을 설치하여 동작시에 상기 시스템이 연산 또는 동작을 수행하게 하는 것을 의미한다. 특정 동작들 또는 액션들을 수행하도록 구성되는 하나 이상의 디지털 또는 양자 컴퓨터 프로그램은 하나 이상의 프로그램이 디지털 또는 양자 데이터 처리 장치에 의해 실행될 때 상기 장치로 하여금 동작들 또는 액션들을 수행하게 하는 명령들을 포함함을 의미한다. 양자 컴퓨터는 양자 컴퓨팅 장치에 의해 실행될 때 상기 장치로 하여금 동작들 또는 액션들을 수행하게 하는 명령들을 디지털 컴퓨터로부터 수신할 수 있다.
디지털 또는 양자 컴퓨터 프로그램의 실행에 적합한 디지털 또는 양자 컴퓨터는 범용 또는 특수 목적의 디지털 또는 양자 마이크로 프로세서 또는 둘 모두, 또는 다른 종류의 중앙 디지털 또는 양자 프로세싱 장치를 기반으로 할 수 있다. 일반적으로, 중앙 디지털 또는 양자 처리 장치는 판독 전용 메모리, 또는 랜덤 액세스 메모리, 또는 양자 데이터(광자 또는 이들의 조합)의 전송에 적합한 양자 시스템으로부터 명령 및 디지털 또는 양자 데이터를 수신할 것이다.
디지털 또는 양자 컴퓨터의 필수 구성 요소는 명령들을 수행하거나 실행하기 위한 중앙 처리 장치 및 명령들과 디지털 및/또는 양자 데이터를 저장하기 위한 하나 이상의 메모리 디바이스이다. 중앙 처리 장치와 메모리는 특수 목적 논리 회로 또는 양자 시뮬레이터에 의해 보완되거나 통합될 수 있다. 일반적으로, 디지털 또는 양자 컴퓨터는 또한 디지털 또는 양자 데이터를 저장하는 하나 이상의 대용량 저장 디바이스(예컨대, 자기, 광 자기 디스크 또는 광학 디스크) 또는 양자 정보를 저장하기에 적합한 양자 시스템으로부터 디지털 및/또는 양자 데이터를 수신하거나 디지털 또는 양자 데이터를 전달하거나 또는 둘 모두를 하도록 동작 가능하게 결합되거나 포함할 수 있다. 그러나, 디지털 또는 양자 컴퓨터는 그러한 디바이스들을 가질 필요가 없다.
디지털 또는 양자 컴퓨터 프로그램 명령 및 디지털 또는 양자 데이터를 저장하기에 적합한 디지털 또는 양자 컴퓨터 판독 가능 매체는, 반도체 메모리 디바이스(예컨대, EPROM, EEPROM 및 플래시 메모리 디바이스); 자기 디스크(예컨대, 내부 하드 디스크 또는 이동식 디스크); 광 자기 디스크; CD-ROM와 DVD-ROM 디스크; 및 양자 시스템(예컨대, 포획된 원자 또는 전자)을 포함한다. 양자 메모리는 빛을 전송에 사용하고 중첩 또는 양자 일관성과 같은 양자 데이터의 양자 특징을 저장하고 보존하기 위한 물질(matter)에 사용되는 광-물질 인터페이스와 같이, 높은 충실도 및 효율성으로 장시간 동안 양자 데이터를 저장할 수 있는 디바이스라는 것을 이해해야 한다.
본 명세서에 개시된 다양한 시스템 또는 이들의 일부의 제어는 하나 이상의 비-일시적 기계 판독 가능 저장 매체에 저장된 명령들을 포함하는 디지털 또는 양자 컴퓨터 프로그램 제품으로 구현될 수 있으며, 이들은 하나 이상의 디지털 또는 양자 처리 디바이스상에서 실행 가능하다. 본 명세서에서 기술된 시스템 또는 그 일부는 각각 하나 이상의 디지털 또는 양자 처리 디바이스 및 본 명세서에서 기술된 동작들을 수행하기 위한 실행 가능 명령들을 저장하는 메모리를 포함할 수 있는 장치, 방법 또는 전자 시스템으로 각각 구현될 수 있다.
본 명세서는 다수의 특정 구현 세부 사항을 포함하지만, 이들은 청구 범위에 대한 제한으로 해석되어서는 안되며, 오히려 특정 실시예에 특정될 수 있는 특징에 대한 설명으로 해석되어야 한다. 별도의 실시예와 관련하여 본 명세서에서 기술된특정 특징은 또한 단일 실시예에서 조합하여 구현될 수 있다. 반대로, 단일 실시예의 문맥에서 설명된 다양한 특징은 또한 다수의 실시예에서 개별적으로 또는 임의의 적합한 하위 조합으로 구현될 수 있다. 더욱이, 특징들은 특정 조합으로 동작하고 살술한 바와같이 초기에 청구된 것으로 기술될 수 있지만, 청구된 조합으로부터의 하나 이상의 특징은 일부 경우 조합으로부터 제거될 수 있고, 상기 청구된 조합은 특징의 서브 조합 또는 변형으로 유도될 수 있다.
유사하게, 동작들은 특정 순서로 도면에 도시되어 있지만, 이는 바람직한 동작들을 달성하기 위해, 그러한 동작들이 도시된 순서 또는 순차적인 순서로 수행되거나, 도시된 모든 동작들이 수행될 것을 요구하는 것으로 이해되어서는 안된다. 특정 상황에서는 멀티 태스킹 및 병렬 처리가 유리할 수 있다. 또한, 상술한 실시예에서 다양한 시스템 모듈 및 구성 요소의 분리는 모든 실시예에서 그러한 분리를 필요로 하는 것으로 이해되어서는 안되며, 기술된 프로그램 구성 요소 및 시스템은 일반적으로 단일 소프트웨어 제품에 함께 통합되거나 다수의 소프트웨어 제품들로 패키징될 수 있음을 이해해야 한다.
본 발명의 특정 실시예가 설명되었다. 다른 실시예들은 다음의 청구항들의 범위 내에 있다. 예를 들어, 청구 범위에 열거된 동작들은 상이한 순서로 수행될 수 있으며 여전히 바람직한 결과를 달성한다. 하나의 예로서, 첨부된 도면에 도시된 프로세스는 바람직한 결과를 얻기 위해 도시된 특정 순서 또는 순차적 순서를 반드시 필요로 하지는 않는다. 특정 구현예에서는, 멀티 태스킹 및 병렬 처리가 유리할 수 있다.
Claims (18)
- 양자 컴퓨팅 디바이스에 있어서,
복수의 동평면 도파관 플럭스 큐비트(co-planar waveguide flux qubits);
복수의 동평면 도파관 플럭스 큐비트의 각각의 동평면 도파관 플럭스 큐비트가 상기 양자 컴퓨팅 디바이스의 상기 복수의 동평면 도파관 플럭스 큐비트의 다른 각각의 동평면 도파관 플럭스 큐비트에 동작 가능하게 결합되도록 배치된 적어도 하나의 커플러 소자; 및
튜닝 양자 디바이스를 포함하고, 상기 튜닝 양자 디바이스는 상기 복수의 동평면 도파관 플럭스 큐비트의 제1 동평면 도파관 플럭스 큐비트 및 상기 복수의 동평면 도파관 플럭스 큐비트의 제2 동평면 도파관 플럭스 큐비트와 전기적으로 접촉하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제1항에 있어서,
복수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트는 (a) 큐비트 양자 디바이스 및 (b) 큐비트 양자 디바이스와 병렬로 전기적으로 결합된 연장(elongated) 박막 초전도체 도파관을 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제2항에 있어서,
각 커플러 소자는,
2개의 상이한 동평면 도파관 플럭스 큐비트를 동작 가능하게 결합하도록 배치되는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제3항에 있어서,
각 커플러 소자는,
복수의 동평면 도파관 플럭스 큐비트 중 하나의 연장 박막 초전도체 도파관을 복수의 동평면 도파관 플럭스 큐비트 중 다른 하나의 연장 박막 초전도체 도파관에 동작 가능하게 결합하도록 배치되는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제2항에 있어서,
튜닝 양자 디바이스는 초전도 양자 간섭 디바이스(SQUID)인 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제5항에 있어서,
상기 SQUID는 DC-SQUID인 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제5항에 있어서,
상기 SQUID의 제1단부는 큐비트 양자 디바이스와 상기 제1 동평면 도파관 플럭스 큐비트의 연장 박막 초전도체 도파관 사이의 제1 동평면 도파관 플럭스 큐비트와 전기적으로 접촉하고, 상기 SQUID의 제2단부는 큐비트 양자 디바이스와 상기 제2 동평면 도파관 플럭스 큐비트의 연장 박막 초전도체 도파관 사이의 제2 동평면 도파관 플럭스 쿠비트와 전기적으로 접촉하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제2항에 있어서,
복수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 연장 박막 초전도체 도파관의 제1단부는 큐비트 양자 디바이스와 전기적으로 접촉하고, 상기 연장 박막 초전도체 도파관의 제2단부는 동평면 상의 접지면과 전기적으로 접촉하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제8항에 있어서,
복수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 연장 박막 초전도체 도파관의 제1 연장 측면(elongated side) 및 제2 대향 연장 측면은 동평면상의 접지면으로부터 이격되어 그 평면과 동일 평면에 위치하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제9항에 있어서,
튜닝 양자 디바이스에 대해, 상기 튜닝 양자 디바이스의 제1단부는 상기 큐비트 양자 디바이스와 상기 제1 동평면 도파관 플럭스 큐비트의 연장 박막 초전도체 도파관 사이의 제1 동평면 도파관 플럭스 큐비트와 전기적으로 접촉하고, 상기 튜닝 양자 디바이스의 제2단부는 상기 큐비트 양자 디바이스와 상기 제2 동평면 도파관 플럭스 큐비트의 연장 박막 초전도체 도파관 사이의 제2 동평면 도파관 플럭스 큐비트와 전기적으로 접촉하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제10 항에 있어서,
튜닝 양자 디바이스 및 복수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트의 각 큐비트 양자 디바이스는 초전도 양자 간섭 디바이스 (SQUID)를 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제2항에 있어서,
복수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 큐비트 양자 디바이스는 초전도 양자 간섭 디바이스(SQUID)를 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제12항에 있어서,
복수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 SQUID는 DC-SQUID인 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제2항에 있어서,
각 커플러 소자는 박막 초전도체를 포함하고, 그리고
각 커플러 소자에 대해, 상기 박막 초전도체는,
복수의 동평면 도파관 플럭스 큐비트들 중 제1의 하나의 대응하는 제1 연장 박막 초전도체 도파관 및 상기 동평면 도파관 플럭스 큐비트들 중 제2의 하나의 대응하는 제2 연장 박막 초전도체 도파관으로부터 이격되어, 상기 제1 연장 박막 초전도체 도파관 및 상기 제2 연장 박막 초전도체 도파관 사이의 유도 결합을 허용하는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제2항에 있어서,
복수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 동평면 도파관 플럭스 큐비트의 상기 연장 박막 초전도체 도파관에 동작 가능하게 결합 가능한 대응 큐비트 판독 디바이스를 더 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스, - 제15항에 있어서,
복수의 동평면 도파관 플럭스 큐비트의 각 동평면 도파관 플럭스 큐비트에 대해, 상기 대응 큐비트 판독 디바이스는 상기 큐비트 판독 디바이스와 상기 연장 박막 초전도체 도파관 사이의 유도 결합을 가능하게 하기 위해 상기 동평면 도파관 플럭스 큐비트의 상기 연장 박막 초전도체 도파관의 측면으로부터 이격된 사형 (serpentine)의 박막 초전도체를 포함하는 것을 특징으로 하는 양자 컴퓨팅 디바이스 - 제2항에 있어서,
복수의 동평면 도파관 플럭스 큐비트,적어도 하나의 커플러 및 튜닝 양자 디바이스는 유전체 기판상에 배치되는 것을 특징으로 하는 양자 컴퓨팅 디바이스. - 제2항에 있어서,
양자 컴퓨팅 디바이스는
아래의 해밀토니안으로 표현되는 것을 특징으로 하는 양자 컴퓨팅 디바이스.
여기서, N은 양자 컴퓨팅 디바이스에서 동평면 도파관 플럭스 큐비트의 수이고, hi는 동평면 도파관 플럭스 큐비트 i에 대한 로컬 바이어스이며,및는 파울리(Pauli) 행렬을 나타내고, Jij와 Kij는 동평면 도파관 플럭스 큐비트 i와 j사이의 커플링 강도이다.
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