KR102157689B1 - 평판 표시장치용 박막 트랜지스터 어레이 기판 - Google Patents
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Abstract
본 발명은 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 어레이 기판에 관한 것으로, 표시영역과 비표시 영역을 포함하는 기판; 상기 표시영역에 서로 교차하도록 배치되는 복수의 게이트 라인들 및 데이터 라인들; 상기 복수의 게이트 라인들과 복수의 데이터 라인들의 교차에 의해 정의되는 영역들에 배치되는 복수의 픽셀들; 상기 비표시 영역에 형성되며, 상기 복수의 게이트 라인들에 게이트 신호를 공급하는 제 1 박막 트랜지스터들을 구비하는 게이트 구동부; 및 상기 복수의 게이트 라인들 및 데이터 라인들의 교차부들에 배치되어 상기 복수의 픽셀들 각각에 데이터 신호를 공급하는 제 2 박막 트랜지스터들을 포함하고, 상기 제 1 박막 트랜지스터들의 각각은 제 1 이동도를 갖는 제 1 산화물 반도체층을 포함하고, 상기 제 2 박막 트랜지스터들 각각은 제 1 이동도보다 낮은 제 2 이동도를 갖는 제 2 산화물 반도체층을 포함하는 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 어레이 기판에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 전계방출 표시장치(Field Emission Display Device : FED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판 표시장치가 개발되어 활용되고 있다.
평판 표시장치는 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부를 이용하여 영상을 표시한다. 이들 게이트 구동부와 데이터 구동부 각각은 게이트 구동 회로기판(gate driving Printed Circuit Board)과 데이터 구동 회로기판(data driving Printed Circuit Board)에 의해 구현된다. 예를들어, 게이트 구동 회로기판은 게이트 라인에 연결된 게이트 패드부에 테이프 캐리어 패키지(Tape Carrier Package: TCP) 또는 연성 인쇄회로(Flexible Printed Circuit: FPC)를 통해 표시패널에 실장되고, 데이터 구동 회로기판은 데이터 라인에 연결된 데이터 패드부에 테이프 캐리어 패키지(TCP) 또는 연성 인쇄회로(FPC)를 통해 표시패널에 실장되는 방식으로 구현된다.
그러나, 이와 같은 방식으로 각 구동회로가 표시패널에 실장되면, 평판 표시장치의 부피가 커지고 무게가 증가하는 문제점이 있었다.
따라서 최근에는 이러한 문제점을 개선하고자 게이트 구동회로를 표시패널의 일측에 일체화하여 실장하는 것을 특징으로 하는 게이트 인 드라이브 인 패널(Gate In Panel: GIP) 방식의 평판 표시장치가 제안되고 있다.
이하, 도 1 및 도 2를 참조하여 종래의 GIP 구조의 평판 표시장치용 박막 트랜지스터 어레이 기판에 대해 설명하기로 한다. 도 1은 종래의 GIP 구조의 평판 표시장치용 박막 트랜지스터 어레이 기판을 개략적으로 도시한 평면도이고, 도 2는 도 1에 도시된 비표시부(NA)의 게이트 구동회로(GP)와 표시부(AA)의 픽셀부의 일부 영역을 도시한 단면도이다.
도 1을 참조하면 종래의 GIP 방식의 평판 표시장치용 박막 트랜지스터 어레이 기판은 표시부(AA)와 비표시부(NA)를 갖는 표시패널(DP)과, 각 구동부를 제어하기 위한 제어부(TCON)와 전원을 공급하기 위한 전원 공급부(PS)가 실장된 인쇄회로기판(PCB)과, 인쇄회로기판(PCB)의 일단부 및 표시패널(DP)의 일단부에 연결되며, 데이터 구동부(DIC)가 실장된 테이프 캐리어 패키지(TP)를 포함한다.
표시패널(DP)의 표시부(AA)는 서로 교차하도록 배치되는 복수의 게이트 라인들 및 데이터 라인들, 이들 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 영역들에 배치되는 픽셀들, 복수의 게이트 라인들 및 데이터 라인들의 교차부들에 배치되어 각 픽셀에 데이터 신호를 공급하는 박막 트랜지스터들을 포함한다.
표시패널(DA)의 비표시부(NA)는 표시부(AA)의 외측에 실장되어 표시부의 게이트 라인들에 게이트 신호(스캔 신호)를 공급하는 게이트 구동부(GP)를 포함한다. 게이트 구동부(GP)는 표시부(AA)에 배치된 게이트 라인들을 구동하기 위한 게이트 신호들 공급한다.
인쇄회로기판(PCB)에 실장된 제어부(TCON)는 비디오 소스로부터 입력되는 비디오 영상 데이터를 데이터 구동부(DIC)에 공급한다. 또한, 제어부(TCON)는 타이밍 신호들을 이용하여 데이터 구동부(DIC) 및 게이트 구동부(GP)의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
전원 공급부(PS)는 전원을 필요로 하는 평판 표시장치의 각 구성요소에 필요한 레벨의 전압 또는 전류를 공급한다.
테이프 캐리어 패키지(TP)에 실장된 데이터 구동부(DIC)는 제어부(TCON)로부터 공급되는 영상 데이터 신호를 데이터 라인을 통해 표시부(AA)의 각 픽셀에 공급한다.
도 2를 참조하면, 종래의 표시장치용 박막 트랜지스터 어레이 기판의 표시부(AA)에는 데이터 라인들과 게이트 라인들의 각 교차부에 배치되는 스위칭 박막 트랜지스터(STr)가 형성되며, 비표시부(NA)의 게이트 구동부(GP)에는 스위칭 박막 트랜지스터(STr)와 동일한 구성을 갖는 복수의 구동 박막 트랜지스터(DTr)가 형성되어 있다.
도 2에 도시된 바와 같이, 기판(SUB) 상의 비표시부(NA)에는 제 1 반도체층들(SEMd)이, 표시부(AA)에는 제 2 반도체층들(SEMs)이 각각 형성된다. 제 1 및 제 2 반도체층들(SEMd, SEMs) 상에는 이들의 양단부를 각각 노출시키도록 제 1 및 제 2 게이트 절연층들(GId, GIs)이 각각 형성된다.
제 1 게이트 절연층들(GId) 상에는 제 1 게이트 전극들(Gd)이, 제 2 게이트 절연층들(GIs) 상에는 제 2 게이트 전극들(Gs)이 각각 형성된다.
제 1 및 제 2 반도체층들(SEMd, SEMs), 제 1 및 제 2 게이트 절연층들(GId, GIs), 제 1 및 제 2 게이트 전극들(Gd, Gs)이 형성된 기판(SUB) 상에는 제 1 및 제 2 반도체층들(SEMd, SEMs), 제 1 및 제 2 게이트 절연층들(GId, GIs), 제 1 및 제 2 게이트 전극들(Gd, Gs)을 커버하도록 층간 절연막(ILD)이 형성된다. 층간 절연막(ILD)은 제 1 및 제 2 게이트 절연층들(GId, GIs)을 통해 노출되는 제 1 및 제 2 반도체층들(SEMd, SEMs)의 일부분을 노출시키는 제 1 및 제 2 콘택홀들을 포함한다.
제 1 및 제 2 콘택홀들이 형성된 층간 절연막(ILD) 상에는 제 1 콘택홀을 통해 제 1 반도체층(SEMd)의 일단부에 접속되는 제 1 소스전극(Sd)과, 제 1 소스전극(Sd)과 거리를 두고 대향하며, 다른 제 1 콘택홀을 통해 제 1 반도체층(SEMd)의 타단부에 접속되는 제 1 드레인전극(Dd)과, 제 2 콘택홀을 통해 제 2 반도체층(SEMs)의 일단부에 접속되는 제 2 소스전극(Ss)과, 제 2 소스전극(Ss)과 거리를 두고 대향하며, 다른 제 2 콘택홀을 통해 제 2 반도체층(SEMs)의 타단부에 접속되는 제 2 드레인전극(Ds)이 형성된다.
제 1 소스 전극 및 드레인 전극들(Sd, Dd)과 제 2 소스 및 드레인 전극들(Ss, Sd)이 형성된 층간 절연막(ILD) 상에는 이들을 커버하도록 보호층(PAS)이 형성된다. 보호층(PAS)은 제 2 드레인 전극(Ds)의 일부분을 노출시키도록 형성되는 제 3 콘택홀을 포함한다.
표시부(AA)의 보호층(PAS) 상에는 제 3 콘택홀을 통해 노출되는 제 2 드레인 전극(Ds)의 일부분과 접속되도록 제 1 전극(P)이 형성된다.
이상의 구성을 갖는 표시장치용 박막 트랜지스터 어레이 기판에서는 비표시부(NA)의 게이트 구동부(GP)에 구비되는 구동 박막 트랜지스터(DTr)의 제 1 반도체층(SEMd)과 표시부(AA)에 구비되는 스위칭 박막 트랜지스터(STr)의 제 2 반도체층(SEMs)이 동일 물질로 형성된다. 이들 반도체층에 이용되는 물질로는 비정질 실리콘 또는 산화물 반도체이 있으나, 구조적으로 안정되고 이동도가 높아 전기적 특성이 양호한 산화물 반도체이 주로 이용되고 있다.
그런데, 비표시부(NA)의 게이트 구동부(GP)에 구비되는 제 1 반도체층(SEMd)은 구동 박막 트랜지스터(DTr)에 이용되기 때문에 이동도가 높을수록 바람직하며, 표시부(AA)에 구비되는 제 2 반도체층(SEMs)은 스위칭 박막 트랜지스터(STr)에 이용되기 때문에 제 1 반도체층(SEMd)과 동일한 정도의 이동도가 필요한 것은 아니다. 특히, 제 2 반도체층(SEMs)을 형성하는 산화물 반도체은 그 이동도가 높을수록 광에 취약하기 때문에 박막 트랜지스터의 전기적 특성을 저하시키는 문제점이 있었다.
본 발명은 비표시부와 표시부에 형성되는 제 1 반도체층과 제 2 반도체층을 이동도가 서로 다른 산화물 반도체로 형성함으로써 안정성과 함께 전기적 특성을 향상시킬 수 있는 평판 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하기 위한 것이다.
상기 목적달성을 위한 본 발명의 평판 표시장치용 박막 트랜지스터 어레이 기판은 표시영역과 비표시 영역을 포함하는 기판; 상기 표시영역에 서로 교차하도록 배치되는 복수의 게이트 라인들 및 데이터 라인들; 상기 복수의 게이트 라인들과 복수의 데이터 라인들의 교차에 의해 정의되는 영역들에 배치되는 복수의 픽셀들; 상기 비표시 영역에 형성되며, 상기 복수의 게이트 라인들에 게이트 신호를 공급하는 제 1 박막 트랜지스터들을 구비하는 게이트 구동부; 및 상기 복수의 게이트 라인들 및 데이터 라인들의 교차부들에 배치되어 상기 복수의 픽셀들 각각에 데이터 신호를 공급하는 제 2 박막 트랜지스터들을 포함하고, 상기 제 1 박막 트랜지스터들의 각각은 제 1 이동도를 갖는 제 1 산화물 반도체층을 포함하고, 상기 제 2 박막 트랜지스터들 각각은 제 1 이동도보다 낮은 제 2 이동도를 갖는 제 2 산화물 반도체층을 포함하는 것을 특징으로 한다.
상기 복수의 제 1 박막 트랜지스터들 각각은, 상기 기판 상의 비표시 영역에 형성되는 상기 제 1 산화물 반도체층; 상기 제 1 산화물 반도체층 상에 형성되며 상기 제 1 산화물 반도체층의 일부 영역들을 노출시키는 제 1 콘택홀들을 구비하는 제 1-1 게이트 절연층; 상기 제 1-1 게이트 절연층의 제 1 콘택홀들 사이에 순차적으로 형성되는 제 2-1 게이트 절연층 및 제 1 게이트 전극; 상기 제 1 산화물 반도체층, 상기 제 1-1 게이트 절연층, 상기 제 2-1 게이트 절연층, 및 상기 제 1 게이트 전극을 커버하며, 상기 제 1 콘택홀들과 중첩되도록 형성되는 제 2 콘택홀들을 포함하는 층간 절연막; 및 상기 층간 절연막 상에 형성되며, 상기 제 1 및 제 2 콘택홀들을 통해 상기 제 1 산화물 반도체층에 각각 연결되는 제 1 소스전극 및 제 1 드레인 전극을 포함하며, 상기 복수의 제 2 박막 트랜지스터들 각각은, 상기 기판 상의 표시영역에 순차적으로 형성되는 제 1-2 게이트 절연층 및 상기 제 2 산화물 반도체층; 상기 제 2 산화물 반도체층 상에 순차적으로 형성되는 제 2-2 게이트 절연층 및 제 2 게이트 전극; 상기 제 1-2 게이트 절연층, 상기 제 2 산화물 반도체층, 상기 제 2-2 게이트 절연층, 및 상기 제 2 게이트 전극을 커버하며, 상기 제 2 산화물 반도체층의 일부 영역들을 노출시키는 제 3 콘택홀들을 포함하는 층간 절연막; 및 상기 층간 절연막 상에 형성되며, 상기 제 3 콘택홀들을 통해 상기 제 2 산화물 반도체층에 각각 연결되는 제 2 소스전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 한다.
상기 제 1 게이트 전극은 상기 제 2-1 게이트 절연층과 동일한 폭을 갖고, 상기 제 1-1 게이트 절연층은 상기 제 1 산화물 반도체층과 동일한 폭을 가지며, 상기 제 2 게이트 전극은 상기 제 2-2 게이트 절연층과 동일한 폭을 갖고, 상기 제 1-2 게이트 절연층은 상기 제 2 산화물 반도체층과 동일한 폭을 갖는 것을 특징으로 한다.
상기 비표시 영역에서 상기 기판과 상기 제 1 산화물 반도체층 사이에는, 상기 제 1 산화물 반도체층과 중첩되며 상기 제 1 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖도록 형성되는 제 1 차광층과, 상기 제 1 차광층을 커버하여 평탄화하기 위한 버퍼층을 더 포함하며, 상기 표시 영역에서 상기 기판과 상기 제 2 산화물 반도체층 사이에는, 상기 제 2 산화물 반도체층과 중첩되며 상기 제 2 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖도록 형성되는 제 2 차광층과, 상기 제 2 차광층을 커버하여 평탄화하기 위한 상기 버퍼층을 더 포함하는 것을 특징으로 한다.
상기 복수의 제 1 박막 트랜지스터들 각각은, 상기 기판 상의 비표시 영역에 형성되는 상기 제 1 산화물 반도체층; 상기 제 1 산화물 반도체층 상에 형성되며 상기 제 1 산화물 반도체층의 일부 영역들을 노출시키는 제 1 게이트 절연층; 상기 제 1 게이트 절연층 상에 순차적으로 형성되는 제 2-1 게이트 절연층 및 제 1 게이트 전극; 상기 제 1 산화물 반도체층, 상기 제 1 게이트 절연층, 상기 제 2-1 게이트 절연층, 및 상기 제 1 게이트 전극을 커버하며, 상기 제 1 산화물 반도체층의 일부 영역들을 노출시키는 제 1 콘택홀들을 포함하는 층간 절연막; 및 상기 층간 절연막 상에 형성되며, 상기 제 1 콘택홀들을 통해 상기 제 1 산화물 반도체층에 각각 연결되는 제 1 소스전극 및 제 1 드레인 전극을 포함하며, 상기 복수의 제 2 박막 트랜지스터들 각각은, 상기 기판 상의 표시영역에 형성되는 상기 제 2 산화물 반도체층; 상기 제 2 산화물 반도체층 상에 순차적으로 형성되는 제 2-2 게이트 절연층 및 제 2 게이트 전극; 상기 제 2 산화물 반도체층, 상기 제 2-2 게이트 절연층, 및 상기 제 2 게이트 전극을 커버하며, 상기 제 2 산화물 반도체층의 일부 영역들을 노출시키는 제 2 콘택홀들을 포함하는 층간 절연막; 및 상기 층간 절연막 상에 형성되며, 상기 제 2 콘택홀들을 통해 상기 제 2 산화물 반도체층에 각각 연결되는 제 2 소스전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 한다.
상기 제 1 게이트 전극은 상기 제 2-1 게이트 절연층 및 상기 제 1 게이트 절연층과 동일한 폭을 갖고, 상기 제 2 게이트 전극은 상기 제 2-2 게이트 절연층과 동일한 폭을 갖는 것을 특징으로 한다.
또한, 상기 평판 표시장치용 박막 트랜지스터 어레이 기판은 상기 비표시 영역에서 상기 기판과 상기 제 1 산화물 반도체층 사이에는, 상기 제 1 산화물 반도체층과 중첩되며 상기 제 1 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖도록 형성되는 제 1 차광층과, 상기 제 1 차광층을 커버하여 평탄화하기 위한 버퍼층을 더 포함하는 것을 특징으로 한다.
또한, 상기 평판 표시장치용 박막 트랜지스터 어레이 기판은 상기 표시 영역에서 상기 기판과 상기 제 1-2 게이트 절연층 사이에는, 상기 제 2 산화물 반도체층과 중첩되며 상기 제 2 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖도록 형성되는 제 2 차광층과, 상기 제 2 차광층을 커버하여 평탄화하기 위한 버퍼층을 더 포함하는 것을 특징으로 한다.
또한, 상기 복수의 제 1 박막 트랜지스터들 각각은, 상기 기판 상의 비표시 영역에 형성되는 제 1 게이트 전극; 상기 제 1 게이트 전극을 커버하는 제 1 게이트 절연층; 상기 비표시 영역의 상기 제 1 게이트 절연층 상에 형성되는 상기 제 1 산화물 반도체층; 상기 제 2 산화물 반도체층 상에 순차적으로 형성되는 제2-1 게이트 절연층 및 제 1 에치 스토퍼; 및 상기 제 1 산화물 반도체층, 상기 제 2-1 게이트 절연층, 및 상기 제 1 에치 스토퍼의 일측을 커버하며 서로 대향하도록 배치되는 제 1 소스전극 및 제 1 드레인 전극을 포함하며, 상기 복수의 제 2 박막 트랜지스터들 각각은, 상기 기판 상의 비표시 영역에 형성되는 제 2 게이트 전극; 상기 제 2 게이트 전극을 커버하는 상기 제 1 게이트 절연층; 상기 표시 영역의 상기 제 1 게이트 절연층 상에 형성되는 제 2-2 게이트 절연층; 제 2-2 게이트 절연층 상에 형성되는 상기 제 2 산화물 반도체층; 상기 제 2 산화물 반도체층 상에 형성되는 제 2 에치 스토퍼; 및 상기 제 2-2 게이트 절연층, 상기 제 2 산화물 반도체층, 및 상기 제 2 에치 스토퍼의 일측을 커버하며 서로 대향하도록 배치되는 제 2 소스전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 한다.
또한, 상기 제 1 게이트 전극은 상기 제 1 산화물 반도체층과 중첩되고, 상기 제 1 산화물 반도체층의 폭과 동일하거나 큰 폭을 가지며, 상기 제 2 게이트 전극은 상기 제 2 산화물 반도체층과 중첩되고, 상기 제 2 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖는 것을 특징으로 한다.
또한, 상기 제 1 에치 스토퍼는 상기 제 2-1 게이트 절연층과 동일한 폭을 갖고, 상기 제 1 산화물 반도체층보다 작은 폭을 가지며,
상기 제 2 에치 스토퍼는 상기 제 2 산화물 반도체층보다 작은 폭을 갖고, 상기 제 2 산화물 반도체층은 상기 제 2-2 게이트 절연층보다 작은 폭을 갖는 것을 특징으로 한다.
상기 복수의 제 1 박막 트랜지스터들 각각은, 상기 기판 상의 비표시 영역에 형성되는 제 1 게이트 전극; 상기 제 1 게이트 전극을 커버하는 제 1 게이트 절연층; 상기 비표시 영역의 상기 제 1 게이트 절연층 상에 형성되는 상기 제 1 산화물 반도체층; 상기 제 1 산화물 반도체층 상에 형성되는 제 1-1 에치 스토퍼; 상기 제 1-1 에치 스토퍼 상에 형성되는 제 1-2 에치 스토퍼; 상기 제 1-2 에치 스토퍼, 상기 제 1-1 에치 스토퍼, 및 상기 제 1 산화물 반도체층의 일측을 커버하며 서로 대향하도록 배치되는 제 1 소스전극 및 제 1 드레인 전극을 포함하며, 상기 복수의 제 2 박막 트랜지스터들 각각은, 상기 기판 상의 표시 영역에 형성되는 제 2 게이트 전극; 상기 제 2 게이트 전극을 커버하는 상기 제 1 게이트 절연층; 상기 표시 영역의 상기 제 1 게이트 절연층 상에 형성되는 제 2-2 게이트 절연층; 제 2-2 게이트 절연층 상에 형성되는 상기 제 2 산화물 반도체층; 상기 제 2 산화물 반도체층 상에 형성되는 제 2 에치 스토퍼; 및 상기 제 2-2 게이트 절연층, 상기 제 2 산화물 반도체층, 및 상기 제 2 에치 스토퍼의 일측을 커버하며 서로 대향하도록 배치되는 제 2 소스전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 한다.
상기 제 1 게이트 전극은 상기 제 1 산화물 반도체층과 중첩되고, 상기 제 1 산화물 반도체층의 폭과 동일하거나 큰 폭을 가지며, 상기 제 2 게이트 전극은 상기 제 2 산화물 반도체층과 중첩되고, 상기 제 2 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖는 것을 특징으로 한다.
상기 제 1-2 에치 스토퍼는 제 1-1 에치 스토퍼보다 작은 폭을 갖고, 상기 제 1-1 에치 스토퍼는 상기 제 1 산화물 반도체층보다 작은 폭을 가지며, 상기 제 2 에치 스토퍼는 상기 제 2 산화물 반도체층보다 작은 폭을 갖고, 상기 제 2 산화물 반도체층은 상기 제 2-2 게이트 절연층보다 작은 폭을 갖는 것을 특징으로 한다.
본 발명에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판에 따르면, 게이트 구동부에 형성되는 제 1 박막 트랜지스터의 제 1 산화물 반도체층이 표시부의 픽셀에 형성되는 제 1 박막 트랜지스터의 제 1 산화물 반도체층의 이동도보다 높은 값을 갖도록 형성되기 때문에, 제 1 박막 트랜지스터는 구동속도를 높일 수 있어 전기적 특성을 향상시킬 수 있고, 제 2 박막 트랜지스터는 광의 영향을 덜 받게 되어 소자의 안정성을 높일 수 있는 효과를 얻을 수 있다.
도 1은 종래의 GIP 구조의 평판 표시장치용 박막 트랜지스터 어레이 기판을 개략적으로 도시한 평면도,
도 2는 도 1에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 단면도,
도 3은 본 발명의 실시예들에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 개략적으로 도시한 평면도,
도 4는 도 3에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 제 1 실시예의 단면도,
도 5a 내지 도 5h는 도 4에 도시된 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도,
도 6은 도 3에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 제 2 실시예의 단면도,
도 7a 내지 도 7h는 도 6에 도시된 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도,
도 8은 도 3에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 제 3 실시예의 단면도,
도 9a 내지 도 9h는 도 8에 도시된 제 3 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도,
도 10은 도 3에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 제 4 실시예의 단면도,
도 11a 내지 도 11h는 도 10에 도시된 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도.
도 2는 도 1에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 단면도,
도 3은 본 발명의 실시예들에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 개략적으로 도시한 평면도,
도 4는 도 3에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 제 1 실시예의 단면도,
도 5a 내지 도 5h는 도 4에 도시된 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도,
도 6은 도 3에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 제 2 실시예의 단면도,
도 7a 내지 도 7h는 도 6에 도시된 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도,
도 8은 도 3에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 제 3 실시예의 단면도,
도 9a 내지 도 9h는 도 8에 도시된 제 3 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도,
도 10은 도 3에 도시된 비표시부의 게이트 구동회로와 표시부의 픽셀부의 일부 영역을 도시한 제 4 실시예의 단면도,
도 11a 내지 도 11h는 도 10에 도시된 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 생략한다.
이하, 도 3을 참조하여, 본 발명의 실시예들에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판에 대하여 설명한다. 도 3은 본 발명의 실시예들에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 개략적으로 도시한 평면도이다.
도 3을 참조하면, 본 발명에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판은 표시부(AA)와 비표시부(NA)를 갖는 표시패널(DP)과, 각 구동부를 제어하기 위한 제어부(TCON)와 전원을 공급하기 위한 전원 공급부(PS)가 실장된 인쇄회로기판(PCB)과, 인쇄회로기판(PCB)의 일단부 및 표시패널(DP)의 일단부에 연결되며, 데이터 구동부(DIC)가 실장된 테이프 캐리어 패키지(TP)를 포함한다.
표시패널(DA)의 비표시부(NA)는 표시부(AA)의 외측에 실장되어 표시부의 게이트 라인들에 게이트 신호(스캔 신호)를 공급하는 게이트 구동부(GP)를 포함한다. 게이트 구동부(GP)는 표시부(AA)에 배치된 게이트 라인들을 구동하기 위한 게이트 신호들 공급하며, 제 1 박막 트랜지스터를 포함한다.
표시패널(DP)의 표시부(AA)는 서로 교차하도록 배치되는 복수의 게이트 라인들 및 데이터 라인들, 이들 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 영역들에 배치되는 픽셀들, 복수의 게이트 라인들 및 데이터 라인들의 교차부들에 배치되어 각 픽셀에 데이터 신호를 공급하는 제 2 박막 트랜지스터들을 포함한다.
인쇄회로기판(PCB)에 실장된 제어부(TCON)는 비디오 소스로부터 입력되는 비디오 영상 데이터를 데이터 구동부(DIC)에 공급한다. 또한, 제어부(TCON)는 타이밍 신호들을 이용하여 데이터 구동부(DIC) 및 게이트 구동부(GP)의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
전원 공급부(PS)는 전원을 필요로 하는 평판 표시장치의 각 구성요소에 필요한 레벨의 전압 또는 전류를 공급한다.
테이프 캐리어 패키지(TP)에 실장된 데이터 구동부(DIC)는 제어부(TCON)로부터 공급되는 영상 데이터 신호를 데이터 라인을 통해 표시부(AA)의 각 픽셀에 공급한다.
다음으로 도 4를 참조하여, 본 발명의 제 1 실시예에 따르는 표시장치용 박막 트랜지스터 어레이 기판에 대해 설명하기로 한다. 도 4는 도 3에 도시된 비표시부의 게이트 구동부에 구비되는 제 1 박막 트랜지스터와 표시부의 픽셀부에 구비되는 제 2 박막 트랜지스터를 도시한 제 1 실시예의 단면도이다.
본 발명의 제 1 실시예에 따르는 박막 트랜지스터 어레이 기판은 표시부(AA)와 비표시부(NA)를 포함한다. 기판(SUB) 상의 비표시부(NA)와 표시부(AA)에는 각각 제 1 및 제 2 차광층(LS1, LS2)이 형성된다. 제 1 및 제 2 차광층(LS1, LS2)은 외부로 부터 입사되는 광을 차단하여 제 1 및 제 2 차광층(LS1, LS2) 상부에 형성되는 박막 트랜지스터의 산화물 반도체층이 광으로부터 영향을 받는 것을 방지하기 위한 것으로 동일한 물질로 형성된다.
제 1 및 제 2 차광층(LS1, LS2)이 형성된 기판(SUB) 상에는 제 1 및 제 2 차광층(LS1, LS2)을 커버하도록 버퍼층(BUF)이 전면적으로 형성된다.
버퍼층(BUF) 상의 비표시부(NA)에는 제 1 차광층(LS1)과 중첩되도록 제 1 이동도를 갖는 제 1 산화물 반도체층(SEM1)과 제 1-1 게이트 절연층(GI1a)이 순차적으로 형성된다. 제 1 산화물 반도체층(SEM1)의 폭은 외부로부터 입사되는 광이 제 1 산화물 반도체층(SEM1)에 도달되지 않도록 제 1 차광층(LS1)의 폭보다 좁거나 같게 형성된다. 제 1-1 게이트 절연층(GI1a)은 제 1 산화물 반도체층(SEM1)의 폭과 실질적으로 동일한 폭을 갖도록 형성된다.
버퍼층(BUF) 상의 표시부(AA)에는 제 2 차광층(LS2)과 중첩되도록 제 1-2 게이트 절연층과 제 1 이동도보다 작은 제 2 이동도를 갖는 제 2 산화물 반도체층(SEM2)이 순차적으로 형성된다. 제 2 산화물 반도체층(SEM2)의 폭은 외부로부터 입사되는 광이 제 2 산화물 반도체층(SEM2)에 도달되지 않도록 제 2 차광층(LS2)의 폭보다 좁거나 같게 형성된다. 제 1-2 게이트 절연층(GI1b)은 제 2 산화물 반도체층(SEM2)의 폭과 실질적으로 동일한 폭을 갖도록 형성된다.
비표시부(NA)의 제 1-1 게이트 절연층(GI1a) 상에는 제 2-1 게이트 절연층(GI2a)과 제 1 게이트 전극(G1)이 순차적으로 형성된다. 제 2-1 게이트 절연층(GI2a)과 제 1 게이트 전극(G1)은 실질적으로 동일한 폭을 갖도록 형성된다. 제 2-1 게이트 절연층(GI2a)과 제 1 게이트 전극(G1)은 제 1 산화물 반도체층(SEM1)과 제 1-1 게이트 절연층(GI1a)의 양단부가 외측으로 돌출되도록 제 1 산화물 반도체층(SEM1)의 폭보다 좁은 폭을 갖는다. 제 1-1 게이트 절연층(GI1a)의 양단부에는 제 1 산화물 반도체층(SEM1을 노출시키도록 제 1 콘택홀들(CH1)이 형성되어 있다.
표시부(AA)의 제 2 산화물 반도체층(SEM2) 상에는 제 2-2 게이트 절연층(GI2b)과 제 2 게이트 전극(G2)이 순차적으로 형성된다. 제 2-2 게이트 절연층(GI2b)과 제 2 게이트 전극(G2)은 실질적으로 동일한 폭을 갖도록 형성된다. 제 2-2 게이트 절연층(GI2b)과 제 2 게이트 전극(G2)은 제 2 산화물 반도체층(SEM2)의 양단부가 외측으로 돌출되도록 제 2 산화물 반도체층(SEM2)의 폭보다 좁은 폭을 갖는다.
제 1 게이트 전극(G1), 제 2-1 게이트 절연층(GI2a), 제 1-1 게이트 절연층(GI1a), 제 1 산화물 반도체층(SEM1), 제 2 게이트 전극(G2), 제 2-2 게이트 절연층(GI2b), 제 2 산화물 반도체층(SEM2), 및 제 1-2 게이트 절연층(GI1b)이 형성된 제 1 게이트 절연층(GI1) 상에는 층간 절연막(ILD)이 전면적으로 형성된다. 층간 절연막(ILD)에는 제 1 콘택홀(CH1)과 중첩되도록 제 2 콘택홀(CH2)이 형성되며, 제 1 및 제 2 콘택홀들(CH1, CH2)을 통해 제 1 산화물 반도체층(SEM1)이 노출된다. 또한, 층간 절연막(ILD)에는 제 2 게이트 전극(G2)과 제 2-2 게이트 절연층(GI2b)의 외측으로 돌출된 제 2 산화물 반도체층(SEM2)의 일부분이 노출되도록 제 3 콘택홀(CH3)이 형성된다.
제 2 및 제 3 콘택홀들(CH2, CH3)이 형성된 층간 절연막(ILD) 상의 비표시부(NA)에는 서로 분리되어 대향 배치되는 제 1 소스전극(S1)과 제 1 드레인 전극(D1)이 형성된다. 제 1 소스전극(S1)과 제 1 드레인 전극(D1)은 제 1 및 제 2 콘택홀들(CH1, CH2)을 통해 노출된 제 1 산화물 반도체(SEM1)의 일부분들에 각각 접속된다. 제 1 소스전극(S1)은 제어부(TCON)로부터 공급되는 제어 신호를 수신하고, 제 1 드레인 전극(D1)은 게이트 라인(도시생략)에 접속되어 게이트 제어신호를 공급한다.
층간 절연막(ILD) 상의 표시부(AA)에는 서로 분리되어 대향 배치되는 제 2 소스전극(S2)과 제 2 드레인 전극(D2)이 형성된다. 제 2 소스전극(S2)과 제 2 드레인 전극(D2)은 제 3 콘택홀들(CH3)을 통해 노출되는 제 2 산화물 반도체(SEM2)의 일부분들에 각각 접속된다.
제 1 소스전극(S1), 제 1 드레인 전극(D1), 제 2 소스전극(S2), 및 제 2 드레인 전극(D2)이 형성된 층간 절연막(ILD) 상에는 제 1 보호층(PAS)이 전면적으로 형성된다. 보호층(PAS1)에는 제 2 드레인 전극(D2)의 일부분이 노출되도록 제 4 콘택홀(CH4)이 형성된다.
제 4 콘택홀(CH4)이 형성된 제 1 보호층(PAS) 상의 표시부(AA)에는 제 1 전극(P)이 형성된다. 제 1 전극(P)은 제 4 콘택홀(CH)을 통해 노출되는 제 2 드레인 전극(D2)에 연결된다. 제 1 전극(P)은 액정 표시장치의 박막 트랜지스터 어레이 기판에서는 픽셀전극이고, 유기 발광 다이오드 표시장치의 박막 트랜지스터 어레이에서는 애노드 전극 또는 캐소드 전극일 수 있다.
다음으로, 도 5a 내지 도 5h를 참조하여 도 4의 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조방법에 대해 설명하기로 한다. 이하에서는 설명의 편의를 위해 비표시부(NA)의 게이트 구동부(GP)에 형성되는 하나의 제 1 박막 트랜지스터(DTr)와 표시부(AA)의 픽셀영역에 형성되는 하나의 제 2 박막 트랜지스터(STr)을 중심으로 설명하기로 한다.
도 5a는 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 1 마스크 공정을 도시한 단면도이다.
도 5a를 참조하면, 기판(SUB)의 전면 상에 예를 들면 스퍼터링 공정을 통해 차광물질을 증착한 다음 제 1 마스크 공정을 이용하여 차광물질을 패터닝함으로써 비표시부(NA)에는 제 1 차광층(LS1)을, 표시부(AA)에는 제 2 차광층(LS2)을 각각 형성한다.
보다 구체적으로, 기판(SUB)상에 차광물질과 제 1 포토레지스트(photo resist)를 순차적으로 전면 증착한다. 그리고, 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 차광물질을 노출시키는 제 1 포토레지스트 패턴(도시생략)을 형성한다. 그리고 제 1 포토레지스트 패턴에 의해 노출된 차광물질을 에칭(etching)을 통해 제거한 후, 잔류하는 제 1 포토레지스트 패턴을 애싱함으로써, 기판(SUB)의 비표시부(NA)에는 제 1 차광층(LS1)을, 표시부(AA)에는 제 2 차광층(LS2)을 각각 형성한다. 차광물질은 몰리브덴-티타늄(MoTi)과 같은 금속 물질 또는 비정질 실리콘(a-Si)로부터 선택될 수 있다.
도 5b는 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 2 마스크 공정을 도시한 단면도이다.
도 5b를 참조하면, 제 1 및 제 2 차광층(LS1, LS2)이 형성된 기판(SUB)의 전면 상에 예를 들면 스퍼터링 공정을 통해 버퍼층(BUF)을 증착한다. 그리고 그 상부에 예를 들면 스퍼터링 공정을 통해 제 1 산화물 반도체 물질을 증착한 다음 제 2 마스크 공정을 이용하여 제 1 산화물 반도체 물질을 패터닝함으로써 버퍼층(BUF)의 비표시부(NA)에 제 1 산화물 반도체층(SEM1)을 형성한다.
보다 구체적으로, 제 1 및 제 2 차광층(LS1, LS2)이 형성된 기판(SUB) 상에 스퍼터링 공정을 통해 버퍼층(BUF)과 제 2 포토레지스트를 전면 증착한다. 버퍼층(BUF)은 제 1 및 제 2 광 차단층(LS1, LS2)으로 인해 매끄럽지 못한 기판(SUB)의 표면을 평탄화할 목적으로 도포한다. 그리고, 버퍼층(BUF) 상에 제 1 산화물 반도체 물질과 제 2 포토레지스트를 순차적으로 전면 증착한다. 그 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 1 산화물 반도체 물질의 일부분들을 노출시키는 제 2 포토레지스트 패턴(도시생략)을 형성한다. 제 2 포토레지스트 패턴에 의해 노출된 제 1 산화물 반도체 물질을 에칭을 통해 제거한 후, 잔류하는 제 2 포토레지스트 패턴을 애싱함으로써, 기판(SUB)의 비표시부(NA)에 제 1 산화물 반도체층(SEM1)을 형성한다. 제 1 산화물 반도체 물질은 제 1 이동도를 갖는 물질로서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide), 인듐-아연 산화물(Indium Zinc Oxide), 하프늄-아연 산화물(Hafnium Zinc Oxide), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide) 또는 아연-주석 산화물(Zinc Tin Oxide) 중 어느 하나로부터 선택될 수 있다.
도 5c는 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 3 마스크 공정을 도시한 단면도이다.
도 5c를 참조하면, 제 1 산화물 반도체층(SEM1)이 형성된 버퍼층(BUF) 상에 예를 들면 스퍼터링 공정을 통해 제 1 게이트 절연물질과 제 2 산화물 반도체 물질을 순차적으로 증착한 후, 제 3 마스크 공정을 이용하여 제 2 산화물 반도체 물질을 패터닝함으로써 버퍼층(BUF)의 표시부(AA)에 제 2 산화물 반도체층(SEM2)을 형성한다.
보다 구체적으로, 제 1 산화물 반도체층(SEM1)이 형성된 버퍼층(BUF) 상에 스퍼터링 공정을 통해 제 1 게이트 절연물질, 제 2 산화물 반도체 물질, 및 제 3 포토레지스트를 전면적으로 증착한다. 그리고, 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 2 산화물 반도체 물질의 일부분들을 노출시키는 제 3 포토레지스트 패턴(도시생략)을 형성한다. 제 3 포토레지스트 패턴에 의해 노출된 제 2 산화물 반도체 물질을 에칭을 통해 제거한 후, 잔류하는 제 3 포토레지스트 패턴을 애싱함으로써, 표시부(AA)의 제 1 게이트 절연물질(GI1) 상에 제 2 산화물 반도체층(SEM2)을 형성한다. 제 2 산화물 반도체 물질은 제 1 이동도보다 작은 제 2 이동도를 갖는 물질로서, 산화물 반도체 물질로는 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide), 인듐-아연 산화물(Indium Zinc Oxide), 하프늄-아연 산화물(Hafnium Zinc Oxide), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide) 또는 아연-주석 산화물(Zinc Tin Oxide) 중 어느 하나로부터 선택될 수 있다. 제 1 및 제 2 산화물 반도체 물질의 이동도는 아연 산화물에 첨가되는 인듐-갈륨, 인듐-아연, 하프늄-아연, 인듐-주석, 아연-주석의 조성비를 변경시킴으로서 조정할 수 있다.
도 5d는 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 4 마스크 공정을 도시한 단면도이다.
도 5d를 참조하면, 제 2 산화물 반도체층(SEM2)이 형성된 제 1 게이트 절연물질(GI1) 상에 예를 들면 스퍼터링 공정을 통해 제 2 게이트 절연물질과 게이트 금속물질을 순차적으로 증착한 후, 제 4 마스크 공정(하프톤 마스크 공정)을 이용하여 게이트 금속물질, 제 2 게이트 절연물질(GI2), 및 제 1 게이트 절연물질(GI1)을 패터닝함으로써, 비표시부(NA)의 버퍼층(BUF) 상에 제 1 차광층(LS1)과 중첩되도록 제 1 산화물 반도체층(SEM1), 제 1-1 게이트 절연층(GI1a), 제 2-1 게이트 절연층(GI2a) 및 제 1 게이트 전극(G1)을 형성하고, 표시부(AA)의 버퍼층(BUF) 상에는 제 1-2 게이트 절연층(GI1b), 제 2 산화물 반도체층(SEM2), 제 2-2 게이트 절연층(GI2b), 및 제 2 게이트 전극(G2)을 형성한다.
보다 구체적으로, 제 2 산화물 반도체층(SEM2)이 형성된 제 1 게이트 절연물질(GI1) 상에 스퍼터링 공정을 통해 제 2 게이트 절연물질, 게이트 금속물질, 및 제 4 포토레지스트를 순차적으로 증착한다. 그리고, 제 4 마스크를 이용한 포토리소그래피 공정(하프톤 마스크 공정)을 수행함으로써, 제 1 차광층(LS1)의 중앙부와 외곽부에 대응하는 영역의 높이가 다르고(중앙부의 높이가 외곽부의 높이보다 높음), 제 2 차광층(LS2)의 중앙부와 외곽부에 대응하는 영역의 높이가 다르며(중앙부의 높이가 외곽부의 높이보다 높음), 적어도 제 1 및 제 2 차광층(LS1, LS2)이 형성되지 않은 영역에 대응하는 영역을 노출시키는 제 4 포토레지스트 패턴(도시생략)을 형성한다. 제 4 포토레지스트 패턴에 의해 노출된 게이트 금속물질, 제 2 게이트 절연물질 및 제 1 게이트 절연물질을 에칭을 통해 제거한 후, 잔류하는 제 4 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 버퍼층(BUF) 상에는 제 1 차광층(LS1)과 중첩되도록 제 1 산화물 반도체층(SEM1), 제 1-1 게이트 절연층(GI1a), 제 2-1 게이트 절연층(GI2a) 및 제 1 게이트 전극(G1)을 형성하고, 표시부(AA)의 버퍼층(BUF) 상에는 제 2 차광층(LS2)과 중첩되도록 제 1-2 게이트 절연층(GI1b), 제 2 산화물 반도체층(SEM2), 제 2-1 게이트 절연층(GI2b), 및 제 2 게이트 전극(G2)을 형성한다.
게이트 금속물질 상에 형성되는 제 4 포토레지스트 패턴은 제 1 및 제 2 차광층들의 중앙부와 외곽부에 대응하는 영역에서 높이가 다르게 형성되고, 게이트 금속물질을 노출시키는 영역을 갖기 때문에, 도 5d에 도시된 바와 같이, 비표시부(NA)의 제 1 게이트 전극(G1)과 제 2-1 게이트 절연층(GI2a)은 제 1-1 게이트 절연층(GI1a) 및 제 1 산화물 반도체층(SEM1) 보다 작은 폭을 갖도록 형성될 수 있고, 표시부(AA)의 제 2 게이트 전극(G2)과 제 2-2 게이트 절연층(GI2b)은 제 2 산화물 반도체층(SEM2) 및 제 1-2 게이트 절연층(GI1b) 보다 작은 폭을 갖도록 형성될 수 있다.
도 5e는 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 5 마스크 공정을 도시한 단면도이다.
도 5e를 참조하면, 제 4 마스크 공정을 통해 얻어지는 구조의 전면 상에 예를 들면 스퍼터링 공정을 통해 층간 절연막(ILD)을 형성한 후, 제 5 마스크 공정을 이용하여 비표시부(NA)의 제 1-1 절연층(GI1a)에 제 1 산화물 반도체층(SEM1)의 일부분들을 노출시키는 제 1 콘택홀들(CH1)을 형성하고, 층간 절연막(ILD)에 제 1 콘택홀(CH1)과 중첩되는 제 2 콘택홀들(CH2)을 형성한다. 또, 표시부(AA)의 층간 절연막(ILD)에는 제 2 산화물 반도체층(SEM2)을 노출시키는 제 3 콘택홀들(CH3)을 형성한다.
보다 구체적으로, 제 4 마스크 공정을 통해 얻어지는 구조의 전면 상에 예를 들면 스퍼터링 공정을 통해 층간 절연막(ILD) 및 제 5 포토레지스트를 형성한다. 그리고, 제 5 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 층간 절연막(ILD)의 일부분들을 노출시키는 제 5 포토레지스트 패턴(도시생략)을 형성한다. 비표시부(NA)에서는 제 5 포토레지스트 패턴에 의해 노출된 층간 절연막(ILD)과 제 1-1 절연층(GI1a)을 에칭함으로써 제 1-1 절연층(GI1a)을 관통하는 제 1 콘택홀들(CH1)과 중첩되며 층간 절연막(ILD)을 관통하는 제 2 콘택홀들(CH2)을 형성하고, 표시부(AA)에서는 제 5 포토레지스트 패턴에 의해 노출된 층간 절연막(ILD)을 에칭함으로써 층간 절연막(ILD)을 관통하는 제 3 콘택홀들(CH3)을 형성한다. 그 후 잔류하는 제 5 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)에는 제 1 산화물 반도체층(SEM1)을 노출시키는 제 1 및 제 2 콘택홀들(CH1, CH2)을 형성하고, 표시부(AA)에는 제 2 산화물 반도체층(SEM2)을 노출시키는 제 3 콘택홀들(CH3)을 형성한다.
도 5f는 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 6 마스크 공정을 도시한 단면도이다.
도 5f를 참조하면, 제 1 내지 제 3 콘택홀들(CH1, CH2, CH3)이 형성된 층간 절연막(ILD) 상에 예를 들면 스퍼터링 공정을 통해 소스/드레인 금속물질을 증착한 후, 제 6 마스크 공정을 이용하여 제 1 및 제 2 콘택홀들(CH1, CH2)을 통해 제 1 산화물 반도체층(SEM1)의 일부분과 접촉하는 제 1 소스전극(S1)과 제 1 산화물 반도체층(SEM1) 다른 일부분과 접촉하는 제 1 드레인 전극(D1)을 비표시부(NA)의 층간 절연막(ILD) 상에 형성하고, 제 3 콘택홀들(CH3)을 통해 제 2 산화물 반도체층(SEM2) 일부분과 접촉하는 제 2 소스전극(S2)과 제 2 산화물 반도체층(SEM2) 다른 일부분과 접촉하는 제 2 드레인 전극(D2)을 표시부(AA)의 층간 절연막(ILD) 상에 형성한다.
보다 구체적으로, 제 1 내지 제 3 콘택홀들(CH1, CH2, CH3)이 형성된 층간 절연막(ILD) 상에 스퍼터링 공정을 통해 소스/드레인 금속물질 및 제 6 포토레지스트를 증착한다. 그리고, 제 6 마스크 공정을 수행함으로써 층간 절연막(ILD)을 노출시키는 제 6 포토레지스트 패턴(도시생략)을 형성한다. 제 6 포토레지스트 패턴에 의해 노출된 소스/드레인 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 3 포토레지스트 패턴을 애싱함으로써, 제 1 및 제 2 콘택홀들(CH1, CH2)을 통해 제 1 산화물 반도체층(SEM1)의 일부분과 접촉하는 제 1 소스전극(S1)과, 제 1 산화물 반도체층(SEM1)의 다른 일부분과 접촉하는 제 1 드레인 전극(D1)을 비표시부(NA)의 층간 절연막(ILD) 상에 형성하고, 제 3 콘택홀들(CH3)을 통해 제 2 산화물 반도체층(SEM2) 일부분과 접촉하는 제 2 소스전극(S2)과, 제 2 산화물 반도체층(SEM2) 다른 일부분과 접촉하는 제 2 드레인 전극(D2)을 표시부(AA)의 층간 절연막(ILD) 상에 형성한다.
도 5g는 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 7 마스크 공정을 도시한 단면도이다.
도 5g를 참조하면, 제 1 소스전극(S1) 및 제 1 드레인 전극(D1)과 제 2 소스전극(S2) 및 제 2 드레인 전극(D2)이 형성된 층간 절연막(ILD) 상에 예를 들면 스퍼터링 공정을 통해 제 1 보호층(PAS)을 증착한 후, 제 7 마스크 공정을 이용하여 비표시부(NA)의 제 1 보호층(PAS)에 제 2 드레인 전극(D2)의 일부분을 노출시키는 제 4 콘택홀(CH4)을 형성한다.
보다 구체적으로, 제 1 소스전극(S1) 및 제 1 드레인 전극(D1)과 제 2 소스전극(S2) 및 제 2 드레인 전극(D2)이 형성된 층간 절연막(ILD) 상에 스퍼터링 공정을 통해 제 1 보호층(PAS) 및 제 7 포토레지스트를 증착한다. 그리고, 제 7 마스크 공정을 수행함으로써 제 1 보호층(PAS)을 노출시키는 제 7 포토레지스트 패턴(도시생략)을 형성한다. 제 7 포토레지스트 패턴에 의해 노출된 제 1 보호층(PAS)을 에칭을 통해 제거한 후, 잔류하는 제 7 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 제 1 보호층(PAS)에 제 2 드레인 전극(D2)을 노출시키는 제 4 콘택홀(CH4)을 형성한다.
도 5h는 본 발명의 제 1 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 8 마스크 공정을 도시한 단면도이다.
도 5h를 참조하면, 제 4 콘택홀(CH4)이 형성된 제 1 보호층(PAS) 상에 예를 들면 스퍼터링 공정을 통해 제 3 도전성 물질로서의 금속층을 증착한 후, 제 8 마스크 공정을 이용하여 표시부(NA)의 제 1 보호층(PAS) 상에 제 4 콘택홀들(CH4)을 통해 제 2 드레인 전극(D2)의 일부분과 접촉하는 제 1 전극(P)을 형성한다.
보다 구체적으로, 제 4 콘택홀(CH4)이 형성된 제 1 보호층(PAS) 상에 예를 들면 스퍼터링 공정을 통해 전극용 금속물질을 증착한다. 그리고, 제 8 마스크 공정을 수행함으로써 전극용 금속물질의 일부분들을 노출시키는 제 8 포토레지스트 패턴(도시생략)을 형성한다. 제 8 포토레지스트 패턴에 의해 노출된 제 3 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 8 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 제 1 보호층(PAS) 상에 제 4 콘택홀(CH4)을 통해 제 2 드레인 전극(D2)의 일부분과 접촉하는 제 1 전극(P)을 형성한다. 제 1 전극(P)은 액정 표시장치의 박막 트랜지스터 어레이 기판에서는 픽셀전극이고, 유기 발광 다이오드 표시장치의 박막 트랜지스터 어레이에서는 애노드 전극 또는 캐소드 전극일 수 있다. 평판 표시장치에 있어서, 제 1 전극 상부의 구성은 이미 알려져 있으므로 더 이상의 설명은 생략한다.
다음으로 도 6을 참조하여, 본 발명의 제 2 실시예에 따르는 표시장치용 박막 트랜지스터 어레이 기판에 대해 설명하기로 한다. 도 6은 도 3에 비표시부의 게이트 구동부에 구비되는 제 1 박막 트랜지스터와 표시부의 픽셀부에 구비되는 제 2 박막 트랜지스터를 도시한 제 2 실시예의 단면도이다.
본 발명의 제 2 실시예에 따르는 박막 트랜지스터 어레이 기판은 표시부(AA)와 비표시부(NA)를 포함한다. 기판(SUB) 상의 비표시부(NA)와 표시부(AA)에는 각각 제 1 및 제 2 차광층(LS1, LS2)이 형성된다. 제 1 및 제 2 차광층(LS1, LS2)은 외부로부터 입사되는 광을 차단하여 제 1 및 제 2 차광층(LS1, LS2) 상부에 형성되는 박막 트랜지스터의 산화물 반도체층이 광으로부터 영향을 받는 것을 방지하기 위한 것으로 동일한 물질로 형성된다.
제 1 및 제 2 차광층(LS1, LS2)이 형성된 기판(SUB) 상에는 제 1 및 제 2 차광층(LS1, LS2)을 커버하도록 버퍼층(BUF)이 전면적으로 형성된다.
버퍼층(BUF) 상의 비표시부(NA)에는 제 1 차광층(LS1)과 중첩되도록 제 1 이동도를 갖는 제 1 산화물 반도체층(SEM1)이 형성된다. 제 1 산화물 반도체층(SEM1)의 폭은 외부로부터 입사되는 광이 제 1 산화물 반도체층(SEM1)에 도달되지 않도록 제 1 차광층(LS1)의 폭보다 좁거나 같게 형성된다. 제 1-1 게이트 절연층(GI1a)은 제 1 산화물 반도체층(SEM1)의 폭과 실질적으로 동일한 폭을 갖도록 형성된다.
버퍼층(BUF) 상의 표시부(AA)에는 제 2 차광층(LS2)과 중첩되도록 제 1-2 게이트 절연층과, 제 1 이동도보다 작은 제 2 이동도를 갖는 제 2 산화물 반도체층(SEM2)이 순차적으로 형성된다. 제 2 산화물 반도체층(SEM2)의 폭은 외부로부터 입사되는 광이 제 2 산화물 반도체층(SEM2)에 도달되지 않도록 제 2 차광층(LS2)의 폭보다 좁거나 같게 형성된다. 제 1-2 게이트 절연층(GI1b)은 제 2 산화물 반도체층(SEM2)의 폭과 실질적으로 동일한 폭을 갖도록 형성된다.
비표시부(NA)의 제 1 산화물 반도체층(SEM1) 상에는 제 1 게이트 절연층(GI1), 제 2-1 게이트 절연층(GI2a) 및 제 1 게이트 전극(G1)이 순차적으로 형성된다. 제 1 게이트 절연층(GI1), 제 2-1 게이트 절연층(GI2a) 및 제 1 게이트 전극(G1)은 실질적으로 동일한 폭을 갖도록 형성된다. 제 1 게이트 절연층(GI1), 제 2-1 게이트 절연층(GI2a) 및 제 1 게이트 전극(G1)은 제 1 산화물 반도체층(SEM1)의 양단부가 외측으로 돌출되도록 제 1 산화물 반도체층(SEM1)의 폭보다 좁은 폭을 갖는다.
표시부(AA)의 제 2 산화물 반도체층(SEM2) 상에는 제 2-2 게이트 절연층(GI2b)과 제 2 게이트 전극(G2)이 순차적으로 형성된다. 제 2-2 게이트 절연층(GI2b)과 제 2 게이트 전극(G2)은 실질적으로 동일한 폭을 갖도록 형성된다. 제 2-2 게이트 절연층(GI2b)과 제 2 게이트 전극(G2)은 제 2 산화물 반도체층(SEM2)의 양단부가 외측으로 돌출되도록 제 2 산화물 반도체층(SEM2)의 폭보다 좁은 폭을 갖는다.
제 1 게이트 전극(G1), 제 2-1 게이트 절연층(GI2a), 제 1 게이트 절연층(GI1), 제 1 산화물 반도체층(SEM1), 제 2 게이트 전극(G2), 제 2-2 게이트 절연층(GI2b), 및 제 2 산화물 반도체층(SEM2)이 형성된 버퍼층(BU) 상에는 층간 절연막(ILD)이 전면적으로 형성된다. 층간 절연막(ILD)의 비표시부(NA)에는 제 1 콘택홀들(CH1)이 형성되며, 제 1 콘택홀들(CH1)을 통해 제 1 산화물 반도체층(SEM1)의 일부분들이 노출된다. 또한, 층간 절연막(ILD)의 표시부(AA)에는 제 2 콘택홀들(CH2)이 형성되며, 제 2 콘택홀들(CH2)을 통해 제 2 산화물 반도체층(SEM2)의 일부분들이 노출된다.
제 1 및 제 2 콘택홀들(CH1, CH2)이 형성된 층간 절연막(ILD) 상의 비표시부(NA)에는 서로 분리되어 대향 배치되는 제 1 소스전극(S1)과 제 1 드레인 전극(D1)이 형성된다. 제 1 소스전극(S1)과 제 1 드레인 전극(D1)은 제 1 콘택홀들(CH1)을 통해 노출된 제 1 산화물 반도체(SEM1)의 일부분들에 각각 접속된다. 제 1 소스전극(S1)은 제어부(TCON)로부터 공급되는 제어 신호를 수신하고, 제 1 드레인 전극(D1)은 게이트 라인(도시생략)에 접속되어 게이트 제어신호를 공급한다.
층간 절연막(ILD) 상의 표시부(AA)에는 서로 분리되어 대향 배치되는 제 2 소스전극(S2)과 제 2 드레인 전극(D2)이 형성된다. 제 2 소스전극(S2)과 제 2 드레인 전극(D2)은 제 2 콘택홀들(CH2)을 통해 노출되는 제 2 산화물 반도체(SEM2)의 일부분들에 각각 접속된다.
제 1 소스전극(S1), 제 1 드레인 전극(D1), 제 2 소스전극(S2), 및 제 2 드레인 전극(D2)이 형성된 층간 절연막(ILD) 상에는 제 1 보호층(PAS)이 전면적으로 형성된다. 제 1 보호층(PAS1)에는 제 2 드레인 전극(D2)의 일부분이 노출되도록 제 3 콘택홀(CH3)이 형성된다.
제 3 콘택홀(CH3)이 형성된 제 1 보호층(PAS) 상의 표시부(AA)에는 제 1 전극(P)이 형성된다. 제 1 전극(P)은 제 3 콘택홀(CH)을 통해 노출되는 제 2 드레인 전극(D2)에 연결된다. 제 1 전극(P)은 액정 표시장치의 박막 트랜지스터 어레이 기판에서는 픽셀전극이고, 유기 발광 다이오드 표시장치의 박막 트랜지스터 어레이에서는 애노드 전극 또는 캐소드 전극일 수 있다.
다음으로, 도 7a 내지 도 7h를 참조하여 도 6의 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조방법에 대해 설명하기로 한다. 이하에서는 설명의 편의를 위해 비표시부(NA)의 게이트 구동부(GP)에 형성되는 하나의 제 1 박막 트랜지스터(DTr)와 표시부(AA)의 픽셀영역에 형성되는 하나의 제 2 박막 트랜지스터(STr)을 중심으로 설명하기로 한다.
도 7a는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 1 마스크 공정을 도시한 단면도이다.
도 7a를 참조하면, 기판(SUB)의 전면 상에 예를 들면 스퍼터링 공정을 통해 차광물질을 증착한 다음 제 1 마스크 공정을 이용하여 차광물질을 패터닝함으로써 비표시부(NA)에는 제 1 차광층(LS1)을, 표시부(AA)에는 제 2 차광층(LS2)을 각각 형성한다.
보다 구체적으로, 기판(SUB)상에 차광물질과 제 1 포토레지스트(photo resist)를 순차적으로 전면 증착한다. 그리고, 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 차광물질의 일부분들을 노출시키는 제 1 포토레지스트 패턴(도시생략)을 형성한다. 제 1 포토레지스트 패턴에 의해 노출된 차광물질을 에칭을 통해 제거한 후, 잔류하는 제 1 포토레지스트 패턴을 애싱함으로써, 기판(SUB)의 비표시부(NA)에는 제 1 차광층(LS1)을, 표시부(AA)에는 제 2 차광층(LS2)을 각각 형성한다. 차광물질은 몰리브덴-티타늄(MoTi)과 같은 불투명 금속물질 또는 비정질 실리콘(a-Si)과 같은 반도체 물질로부터 선택될 수 있다.
도 7b는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 2 마스크 공정을 도시한 단면도이다.
도 7b를 참조하면, 제 1 및 제 2 차광층(LS1, LS2)이 형성된 기판(SUB)의 전면 상에 예를 들면 스퍼터링 공정을 통해 버퍼층(BUF)을 증착한다. 그리고 그 상부에 예를 들면 스퍼터링 공정을 통해 제 1 산화물 반도체 물질을 증착한 다음 제 2 마스크 공정을 이용하여 제 1 산화물 반도체 물질을 패터닝함으로써 버퍼층(BUF)의 비표시부(NA)에 제 1 산화물 반도체층(SEM1)을 형성한다.
보다 구체적으로, 제 1 및 제 2 차광층(LS1, LS2)이 형성된 기판(SUB) 상에 스퍼터링 공정을 통해 버퍼층(BUF)을 전면 증착한다. 버퍼층(BUF)은 제 1 및 제 2 광 차단층(LS1, LS2)으로 인해 매끄럽지 못한 기판(SUB)의 표면을 평탄화할 목적으로 도포한다. 그리고, 버퍼층(BUF) 상에 제 1 산화물 반도체 물질, 제 1 절연물질, 및 제 2 포토레지스트를 순차적으로 전면 증착한다. 그 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 1 절연물질의 일부분들을 노출시키는 제 2 포토레지스트 패턴(도시생략)을 형성한다. 제 2 포토레지스트 패턴에 의해 노출된 제 1 절연물질과 제 1 산화물 반도체 물질을 에칭을 통해 순차적으로 제거한 후, 잔류하는 제 2 포토레지스트 패턴을 애싱함으로써, 기판(SUB)의 비표시부(NA)에 제 1 절연층(GI1)과 제 1 산화물 반도체층(SEM1)을 2층 구조를 형성한다. 제 1 산화물 반도체 물질은 제 1 이동도를 갖는 물질로서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide), 인듐-아연 산화물(Indium Zinc Oxide), 하프늄-아연 산화물(Hafnium Zinc Oxide), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide) 또는 아연-주석 산화물(Zinc Tin Oxide) 중 어느 하나로부터 선택될 수 있다.
도 7c는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 3 마스크 공정을 도시한 단면도이다.
도 7c를 참조하면, 제 1 절연층(GI1)과 제 1 산화물 반도체층(SEM1)이 형성된 버퍼층(BUF) 상에 예를 들면 스퍼터링 공정을 통해 제 2 산화물 반도체 물질을 증착한 후, 제 3 마스크 공정을 이용하여 제 2 산화물 반도체 물질을 패터닝함으로써 버퍼층(BUF)의 표시부(AA)에 제 2 산화물 반도체층(SEM2)을 형성한다.
보다 구체적으로, 제 1 절연층(GI1)과 제 1 산화물 반도체층(SEM1)이 형성된 버퍼층(BUF) 상에 스퍼터링 공정을 통해 제 2 산화물 반도체 물질과 제 3 포토레지스트를 증착한다. 그리고, 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 2 산화물 반도체 물질의 일부분들을 노출시키는 제 3 포토레지스트 패턴(도시생략)을 형성한다. 제 3 포토레지스트 패턴에 의해 노출된 제 2 산화물 반도체 물질을 에칭을 통해 제거한 후, 잔류하는 제 3 포토레지스트 패턴을 애싱함으로써, 표시부(AA)의 버퍼층(BUF) 상에 제 2 산화물 반도체층(SEM2)을 형성한다. 제 2 산화물 반도체 물질은 제 1 이동도보다 작은 제 2 이동도를 갖는 물질로서, 산화물 반도체 물질로는 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide), 인듐-아연 산화물(Indium Zinc Oxide), 하프늄-아연 산화물(Hafnium Zinc Oxide), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide) 또는 아연-주석 산화물(Zinc Tin Oxide) 중 어느 하나로부터 선택될 수 있다. 이동도는 아연 산화물에 첨가되는 인듐-갈륨, 인듐-아연, 하프늄-아연, 인듐-주석, 아연-주석의 조성비를 변경시킴으로서 조정할 수 있다.
도 7d는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 4 마스크 공정을 도시한 단면도이다.
도 7d를 참조하면, 제 1 게이트 절연층(GI1), 제 1 산화물 반도체층(SEM1) 및 제 2 산화물 반도체층(SEM2)이 형성된 버퍼층(BUF) 상에 예를 들면 스퍼터링 공정을 통해 제 2 게이트 절연물질과 게이트 금속물질을 순차적으로 증착한 후, 제 4 마스크 공정(하프톤 마스크 공정)을 이용하여 게이트 금속물질, 제 2 게이트 절연물질(GI2), 및 제 1 게이트 절연물질(GI1)을 패터닝함으로써, 비표시부(NA)의 버퍼층(BUF) 상에 제 1 차광층(LS1)과 중첩되도록 제 1 산화물 반도체층(SEM1), 제 1 게이트 절연층(GI1), 제 2-1 게이트 절연층(GI2a) 및 제 1 게이트 전극(G1)을 형성하고, 표시부(AA)의 버퍼층(BUF) 상에는 제 2 산화물 반도체층(SEM2), 제 2-2 게이트 절연층(GI2b), 및 제 2 게이트 전극(G2)을 형성한다.
보다 구체적으로, 제 1 게이트 절연층(GI1), 제 1 산화물 반도체층(SEM1) 및 제 2 산화물 반도체층(SEM2)이 형성된 버퍼층(BUF) 상에 스퍼터링 공정을 통해 제 2 게이트 절연물질, 게이트 금속물질, 및 제 4 포토레지스트를 순차적으로 증착한다. 그리고, 제 4 마스크를 이용한 포토리소그래피 공정(하프톤 마스크 공정)을 수행함으로써, 제 1 차광층(LS1)의 중앙부와 외곽부에 대응하는 영역의 높이가 다르고(중앙부의 높이가 외곽부의 높이보다 높음), 제 2 차광층(LS2)의 중앙부와 외곽부에 대응하는 영역의 높이가 다르며(중앙부의 높이가 외곽부의 높이보다 높음), 적어도 제 1 및 제 2 차광층(LS1, LS2)이 형성되지 않은 영역에 대응하는 영역을 노출시키는 제 4 포토레지스트 패턴(도시생략)을 형성한다. 제 4 포토레지스트 패턴에 의해 노출된 게이트 금속물질, 제 2 게이트 절연물질 및 제 1 게이트 절연물질을 에칭을 통해 제거한 후 잔류하는 제 4 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 버퍼층(BUF) 상에 제 1 차광층(LS1)과 중첩되도록 제 1 산화물 반도체층(SEM1), 제 1-1 게이트 절연층(GI1a), 제 2-1 게이트 절연층(GI2a) 및 제 1 게이트 전극(G1)을 형성하고, 표시부(AA)의 버퍼층(BUF) 상에는 제 1-2 게이트 절연층(GI1b), 제 2 산화물 반도체층(SEM2), 제 2-1 게이트 절연층(GI2b), 및 제 2 게이트 전극(G2)을 형성한다.
게이트 금속물질 상에 형성되는 제 4 포토레지스트 패턴은 제 1 및 제 2 차광층의 중앙부와 외곽부에 대응하는 영역에서 높이가 다르게 형성되고, 게이트 금속물질을 노출시키는 영역을 갖기 때문에, 도 7d에 도시된 바와 같이, 비표시부(NA)의 제 1 게이트 전극(G1), 제 2-1 게이트 절연층(GI2a) 및 제 1 게이트 절연층(GI1)은 제 1 산화물 반도체층(SEM1) 보다 작은 폭을 갖도록 형성될 수 있고, 표시부(AA)의 제 2 게이트 전극(G2)과 제 2-2 게이트 절연층(GI2b)은 제 2 산화물 반도체층(SEM2) 보다 작은 폭을 갖도록 형성될 수 있다.
도 7e는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 5 마스크 공정을 도시한 단면도이다.
도 7e를 참조하면, 제 4 마스크 공정을 통해 얻어지는 구조의 전면 상에 예를 들면 스퍼터링 공정을 통해 층간 절연막(ILD)을 형성한 후, 제 5 마스크 공정을 이용하여 비표시부(NA)의 층간 절연막(ILD)에 제 1 산화물 반도체층(SEM1)의 일부분들을 노출시키는제 1 콘택홀들(CH1)을 형성한다. 또, 표시부(AA)의 층간 절연막(ILD)에는 제 2 산화물 반도체층(SEM2)의 일부분들을 노출시키는 제 2 콘택홀들(CH2)을 형성한다.
보다 구체적으로, 제 4 마스크 공정을 통해 얻어지는 구조의 전면 상에 예를 들면 스퍼터링 공정을 통해 층간 절연막(ILD)과, 제 5 포토레지스트를 순차적으로 증착한다. 그리고, 제 5 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 층간 절연막(ILD)의 일부부들을 노출시키는 제 5 포토레지스트 패턴(도시생략)을 형성한다. 비표시부(NA)에서는 제 5 포토레지스트 패턴에 의해 노출된 층간 절연막(ILD)을 에칭함으로써 층간 절연막(ILD)을 관통하는 제 1 콘택홀들(CH1)을 형성하고, 표시부(AA)에서는 제 5 포토레지스트 패턴에 의해 노출된 층간 절연막(ILD)을 에칭함으로써 층간 절연막(ILD)을 관통하는 제 2 콘택홀들(CH2)을 형성한다. 그 후 잔류하는 제 5 포토레지스트 패턴을 애싱함으로써, 층간 절연막(ILD)의 비표시부(NA)에는 제 1 산화물 반도체층(SEM1)을 노출시키는 제 1 콘택홀들(CH1)이 형성되고, 표시부(AA)에는 제 2 산화물 반도체층(SEM2)을 노출시키는 제 2 콘택홀들(CH2)을 형성된다.
도 7f는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 6 마스크 공정을 도시한 단면도이다.
도 7f를 참조하면, 제 1 및 제 2 콘택홀들(CH1, CH2)이 형성된 층간 절연막(ILD) 상에 예를 들면 스퍼터링 공정을 통해 소스/드레인 금속물질을 증착한 후, 제 6 마스크 공정을 이용하여 제 1 콘택홀들(CH1)을 통해 제 1 산화물 반도체층(SEM1)의 일부분과 접촉하는 제 1 소스전극(S1)과 제 1 산화물 반도체층(SEM1) 다른 일부분과 접촉하는 제 1 드레인 전극(D1)을 비표시부(NA)의 층간 절연막(ILD)상에 형성하고, 제 2 콘택홀들(CH2)을 통해 제 2 산화물 반도체층(SEM2) 일부분과 접촉하는 제 2 소스전극(S2)과, 제 2 산화물 반도체층(SEM2) 다른 일부분과 접촉하는 제 2 드레인 전극(D2)을 표시부(AA)의 층간 절연막(ILD) 상에 형성한다.
보다 구체적으로, 제 1 및 제 2 콘택홀들(CH1, CH2)이 형성된 층간 절연막(ILD) 상에 스퍼터링 공정을 통해 소스/드레인 금속물질과 제 6 포토레지스트를 증착한다. 그리고, 제 6 마스크 공정을 수행함으로써 소스/드레인 금속물질의 일부분들을 노출시키는 제 6 포토레지스트 패턴(도시생략)을 형성한다. 제 6 포토레지스트 패턴에 의해 노출된 소스/드레인 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 3 포토레지스트 패턴을 애싱함으로써, 제 1 콘택홀들(CH1)을 통해 제 1 산화물 반도체층(SEM1)의 일부분과 접촉하는 제 1 소스전극(S1)과 제 1 산화물 반도체층(SEM1)의 다른 일부분과 접촉하는 제 1 드레인 전극(D1)을 비표시부(NA)의 층간 절연막(ILD) 상에 형성하고, 제 2 콘택홀들(CH2)을 통해 제 2 산화물 반도체층(SEM2) 일부분과 접촉하는 제 2 소스전극(S2)과 제 2 산화물 반도체층(SEM2)의 다른 일부분과 접촉하는 제 2 드레인 전극(D2)을 표시부(AA)의 층간 절연막(ILD) 상에 형성한다.
도 7g는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 7 마스크 공정을 도시한 단면도이다.
도 7g를 참조하면, 제 1 소스전극(S1) 및 제 1 드레인 전극(D1)과 제 2 소스전극(S2) 및 제 2 드레인 전극(D2)이 형성된 층간 절연막(ILD) 상에 예를 들면 스퍼터링 공정을 통해 제 1 보호층(PAS)을 증착한 후, 제 7 마스크 공정을 이용하여 비표시부(NA)의 제 1 보호층(PAS)에 제 2 드레인 전극(D2)의 일부분을 노출시키는 제 3 콘택홀(CH3)을 형성한다.
보다 구체적으로, 제 1 소스전극(S1) 및 제 1 드레인 전극(D1)과 제 2 소스전극(S2) 및 제 2 드레인 전극(D2)이 형성된 층간 절연막(ILD) 상에 스퍼터링 공정을 통해 제 1 보호층(PAS)과 제 7 포토레지스트를 증착한다. 그리고, 제 7 마스크 공정을 수행함으로써 제 1 보호층(PAS)을 노출시키는 제 7 포토레지스트 패턴(도시생략)을 형성한다. 제 7 포토레지스트 패턴에 의해 노출된 제 1 보호층(PAS)을 에칭을 통해 제거한 후, 잔류하는 제 7 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 제 1 보호층(PAS)에 제 2 드레인 전극(D2)을 노출시키는 제 3 콘택홀(CH3)을 형성한다.
도 7h는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 8 마스크 공정을 도시한 단면도이다.
도 7h를 참조하면, 제 3 콘택홀(CH3)이 형성된 제 1 보호층(PAS) 상에 예를 들면 스퍼터링 공정을 통해 제 3 도전성 물질로서의 금속층을 증착한 후, 제 8 마스크 공정을 이용하여 표시부(NA)의 제 1 보호층(PAS) 상에 제 3 콘택홀들(CH3)을 통해 제 2 드레인 전극(D2)의 일부분과 접촉하는 제 1 전극(P)을 형성한다.
보다 구체적으로, 제 3 콘택홀(CH3)이 형성된 제 1 보호층(PAS) 상에 예를 들면 스퍼터링 공정을 통해 전극용 금속물질을 증착한다. 그리고, 제 8 마스크 공정을 수행함으로써 전극용 금속물질의 일부분들 노출시키는 제 8 포토레지스트 패턴(도시생략)을 형성한다. 제 8 포토레지스트 패턴에 의해 노출된 제 3 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 8 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 제 1 보호층(PAS) 상에 제 3 콘택홀(CH3)을 통해 제 2 드레인 전극(D2)의 일부분과 접촉하는 제 1 전극(P)을 형성한다. 제 1 전극(P)은 액정 표시장치의 박막 트랜지스터 어레이 기판에서는 픽셀전극이고, 유기 발광 다이오드 표시장치의 박막 트랜지스터 어레이에서는 애노드 전극 또는 캐소드 전극일 수 있다. 제 1 전극 상부의 구성은 공지의 구성이므로 더 이상의 설명은 생략한다.
다음으로 도 8을 참조하여, 본 발명의 제 3 실시예에 따르는 표시장치용 박막 트랜지스터 어레이 기판에 대해 설명하기로 한다. 도 8은 도 3에 도시된 비표시부의 게이트 구동부에 구비되는 제 1 박막 트랜지스터와 표시부의 픽셀부에 구비되는 제 2 박막 트랜지스터를 도시한 제 3 실시예의 단면도이다.
본 발명의 제 3 실시예에 따르는 박막 트랜지스터 어레이 기판은 표시부(AA)와 비표시부(NA)를 포함한다. 기판(SUB) 상에는 버퍼층(BUF)이 전면적으로 형성된다. 버퍼층(BUF)의 비표시부(NA)에는 제 1 게이트 전극(G1)이 형성되고, 표시부(AA)에는 제 2 게이트 전극(G2)이 형성된다. 버퍼층(BUF)은 그 상부에 형성될 제 1 및 제 2 게이트 전극들(G1, G2)이 잘 증착되도록 하기 위한 목적으로 도포되지만 생략될 수도 있다.
제 1 및 제 2 게이트 전극들(G1, G2)이 형성된 버퍼층(BUF) 상에는 제 1 및 제 2 게이트 전극들(G1, G2)을 커버하도록 제 1 게이트 절연층(GI1)이 전면적으로 도포된다.
제 1 게이트 절연층(GI1)의 비표시부(NA)에는 제 1 게이트 전극(G1)과 중첩되도록 제 1 이동도를 갖는 제 1 산화물 반도체층(SEM1)이 형성된다. 제 1 산화물 반도체층(SEM1)의 폭은 외부로부터 입사되는 광이 제 1 산화물 반도체층(SEM1)에 도달되지 않도록 제 1 게이트 전극(G1)의 폭보다 좁거나 같게 형성된다. 제 1 산화물 반도체층(SEM1) 상에는 제 2-1 게이트 절연층(GI2a)과 제 1 에칭 스토퍼(ES1)가 순차적으로 형성된다. 제 2-1 게이트 절연층(GI2a)과 제 1 에칭 스토퍼(ES1)는 제 1 산화물 반도체층(SEM1)의 양측이 돌출되도록 제 1 산화물 반도체층(SEM1)의 폭보다 좁은 폭을 갖도록 형성된다.
제 1 게이트 절연층(GI1)의 표시부(AA)에는 제 2-2 게이트 절연층(GI2b)과 제 2 산화물 반도체층(SEM2)이 순차적으로 형성된다. 제 2 산화물 반도체층(SEM2)은 제 2 게이트 전극(G2)과 중첩되도록 형성되며, 제 1 이동도보다 작은 제 2 이동도를 갖는다. 제 2 산화물 반도체층(SEM2)의 폭은 외부로부터 입사되는 광이 제 2 산화물 반도체층(SEM2)에 도달되지 않도록 제 2 게이트 전극(G2)의 폭보다 좁거나 같게 형성된다. 제 2 산화물 반도체층(SEM2) 상에는 제 2 에칭 스토퍼(ES2)가 형성된다. 제 2 에칭 스토퍼(ES2)는 제 2 산화물 반도체층(SEM2)의 양측이 돌출되도록 제 2 산화물 반도체층(SEM2)의 폭보다 좁은 폭을 갖도록 형성된다.
제 1 에칭 스토퍼(ES1), 제 2-1 게이트 절연층(GI2a), 제 1 산화물 반도체층(SEM1), 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 제 2-2 게이트 절연층(GI2b), 및 제 2 게이트 전극(G2)이 형성된 제 1 게이트 절연층(GI1) 상의 비표시부(NA)에는 서로 분리되어 대향 배치되는 제 1 소스전극(S1)과 제 1 드레인 전극(D1)이 형성된다. 제 1 소스전극(S1)은 제 1 에칭 스토퍼(ES1), 제 2-1 게이트 절연층(GI2a), 및 제 1 산화물 반도체층(SEM1)의 일측을 커버하도록 제 1 게이트 절연층(GI1) 상에 형성된다. 제 1 드레인전극(D1)은 제 1 에칭 스토퍼(ES1), 제 2-1 게이트 절연층(GI2a), 및 제 1 산화물 반도체층(SEM1)의 타측을 커버하도록 제 1 게이트 절연층(GI1) 상에 형성된다. 제 1 소스전극(S1)은 제어부(TCON)로부터 공급되는 제어 신호를 수신하고, 제 1 드레인 전극(D1)은 게이트 라인(도시생략)에 접속되어 게이트 제어신호를 공급한다.
또한, 제 1 게이트 절연층(GI1) 상의 표시부(AA)에는 서로 분리되어 대향 배치되는 제 2 소스전극(S2)과 제 2 드레인 전극(D2)이 형성된다. 제 2 소스전극(S2)은 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2-2 게이트 절연층(GI2b)의 일측을 커버하도록 제 1 게이트 절연층(GI1) 상에 형성된다. 제 2 드레인전극(D2)은 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2-2 게이트 절연층(GI2b)의 타측을 커버하도록 제 1 게이트 절연층(GI1) 상에 형성된다.
제 1 소스전극(S1), 제 1 드레인 전극(D1), 제 2 소스전극(S2), 및 제 2 드레인 전극(D2)이 형성된 제 1 게이트 절연층(GI1)) 상에는 제 1 보호층(PAS)이 전면적으로 형성된다. 제 1 보호층(PAS1)에는 제 2 드레인 전극(D2)의 일부분이 노출되도록 제 1 콘택홀(CH1)이 형성된다.
제 1 콘택홀(CH1)이 형성된 제 1 보호층(PAS) 상의 표시부(AA)에는 제 1 전극(P)이 형성된다. 제 1 전극(P)은 제 1 콘택홀(CH1)을 통해 노출되는 제 2 드레인 전극(D2)에 연결된다. 제 1 전극(P)은 액정 표시장치의 박막 트랜지스터 어레이 기판에서는 픽셀전극이고, 유기 발광 다이오드 표시장치의 박막 트랜지스터 어레이에서는 애노드 전극 또는 캐소드 전극일 수 있다.
다음으로, 도 9a 내지 도 9h를 참조하여 도 8의 본 발명의 제 3 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조방법에 대해 설명하기로 한다. 이하에서는 설명의 편의를 위해 비표시부(NA)의 게이트 구동부(GP)에 형성되는 하나의 박막 트랜지스터(DTr)와 표시부(AA)의 픽셀영역에 형성되는 하나의 박막 트랜지스터(STr)을 중심으로 설명하기로 한다.
도 9a는 본 발명의 제 3 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 1 마스크 공정을 도시한 단면도이다.
도 9a를 참조하면, 기판(SUB)의 전면 상에 예를 들면 스퍼터링 공정을 통해 버퍼물질과 게이트 금속물질을 차례로 증착한 다음 제 1 마스크 공정을 이용하여 게이트 금속물질을 패터닝함으로써 비표시부(NA)에는 제 1 게이트 전극(GI1)을, 표시부(AA)에는 제 2 게이트 전극(G2)을 각각 형성한다.
보다 구체적으로, 기판(SUB)상에 버퍼물질, 게이트 금속물질과 제 1 포토레지스트를 순차적으로 전면 증착한다. 그리고, 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 게이트 금속물질의 일부분들을 노출시키는 제 1 포토레지스트 패턴(도시생략)을 형성한다. 제 1 포토레지스트 패턴에 의해 노출된 게이트 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 1 포토레지스트 패턴을 애싱함으로써, 버퍼층(BUF)의 비표시부(NA)에는 제 1 게이트 전극(G1)을, 표시부(AA)에는 제 2 게이트 전극(G2)을 각각 형성한다. 여기에서, 버퍼층(BUF)은 생략할 수 있다.
도 9b는 본 발명의 제 3 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 2 마스크 공정을 도시한 단면도이다.
도 9b를 참조하면, 제 1 및 제 2 게이트 전극들(G1, G2)이 형성된 버퍼층(SUB)의 전면 상에 예를 들면 스퍼터링 공정을 통해 제 1 게이트 절연물질(GI1)을 증착한다. 그리고 그 상부에 예를 들면 스퍼터링 공정을 통해 제 1 산화물 반도체 물질을 증착한 다음 제 2 마스크 공정을 이용하여 제 1 산화물 반도체 물질을 패터닝함으로써 버퍼층(BUF)의 비표시부(NA)에 제 1 산화물 반도체층(SEM1)을 형성한다.
보다 구체적으로, 제 1 및 제 2 게이트 전극들(G1, G2)이 형성된 버퍼층(SUB) 상에 스퍼터링 공정을 통해 제 1 게이트 절연물질(GI1)을 전면 증착한다. 그리고, 제 1 게이트 절연물질(GI1), 제 1 산화물 반도체 물질, 및 제 2 포토레지스트를 순차적으로 전면 증착한다. 그 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 1 산화물 반도체 물질의 일부분들을 노출시키는 제 2 포토레지스트 패턴(도시생략)을 형성한다. 제 2 포토레지스트 패턴에 의해 노출된 제 1 산화물 반도체 물질을 에칭을 통해 제거한 후, 잔류하는 제 2 포토레지스트 패턴을 애싱함으로써, 기판(SUB)의 비표시부(NA)에 제 1 산화물 반도체층(SEM1)을 형성한다. 제 1 산화물 반도체 물질은 제 1 이동도를 갖는 물질로서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide), 인듐-아연 산화물(Indium Zinc Oxide), 하프늄-아연 산화물(Hafnium Zinc Oxide), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide) 또는 아연-주석 산화물(Zinc Tin Oxide) 중 어느 하나로부터 선택될 수 있다.
도 9c는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 3 마스크 공정을 도시한 단면도이다.
도 9c를 참조하면, 제 1 산화물 반도체층(SEM1)이 형성된 제 1 게이트 절연층(GI1) 상에 예를 들면 스퍼터링 공정을 통해 제 2 게이트 절연물질(GI2)과 제 2 산화물 반도체 물질을 증착한 후, 제 3 마스크 공정을 이용하여 제 2 산화물 반도체 물질을 패터닝함으로써 표시부(AA)에 제 2 산화물 반도체층(SEM2)을 형성한다.
보다 구체적으로, 제 1 산화물 반도체층(SEM1)이 형성된 제 1 게이트 절연층(GI1) 상에 스퍼터링 공정을 통해 제 2 게이트 절연물질, 제 2 산화물 반도체 물질, 및 제 3 포토레지스트를 증착한다. 그리고, 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 2 산화물 반도체 물질을 노출시키는 제 3 포토레지스트 패턴(도시생략)을 형성한다. 제 3 포토레지스트 패턴에 의해 노출된 제 2 산화물 반도체 물질을 에칭을 통해 제거한 후, 잔류하는 제 3 포토레지스트 패턴을 애싱함으로써, 표시부(AA)의 제 2 게이트 절연물질(GI2) 상에 제 2 산화물 반도체층(SEM2)을 형성한다. 제 2 산화물 반도체 물질은 제 1 이동도보다 작은 제 2 이동도를 갖는 물질로서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide), 인듐-아연 산화물(Indium Zinc Oxide), 하프늄-아연 산화물(Hafnium Zinc Oxide), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide) 또는 아연-주석 산화물(Zinc Tin Oxide) 중 어느 하나로부터 선택될 수 있다. 제 1 및 제 2 산화물 반도체 물질의 이동도는 아연 산화물에 첨가되는 인듐-갈륨, 인듐-아연, 하프늄-아연, 인듐-주석, 아연-주석의 조성비를 변경시킴으로서 조정할 수 있다.
도 9d 및 도 9e는 본 발명의 제 3 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 4 마스크 공정을 도시한 단면도이다.
도 9d 및 도 9e를 참조하면, 제 2 산화물 반도체층(SEM2)이 형성된 제 2 게이트 절연물질(GI2) 상에 예를 들면 스퍼터링 공정을 통해 에치 스토퍼 물질을 증착한 후, 제 4 마스크 공정(하프톤 마스크 공정)을 이용하여 에치 스토퍼 물질 및 제 2 게이트 절연물질(GI2)을 패터닝함으로써, 비표시부(NA)의 제 1 산화물 반도체층(SEM1) 상에 제 1 산화물 반도체층(SEM1)의 양측부를 노출시키도록 제 2-1 게이트 절연층(GI2a) 및 제 1 에치 스토퍼층(ES1)을 형성하고, 표시부(AA)의 제 2 산화물 반도체층(SEM2) 상에는 제 2 산화물 반도체층(SEM2)의 양측부를 노출시키도록 제 2 에치 스토퍼층(ES2)을 형성한다.
보다 구체적으로, 제 2 산화물 반도체층(SEM2)이 형성된 제 2 게이트 절연물질(GI2) 상에 예를 들면 스퍼터링 공정을 통해 에치 스토퍼 물질과 제 4 포토레지스트를 순차적으로 증착한다. 그리고, 제 4 마스크를 이용한 포토리소그래피 공정(하프톤 마스크 공정)을 수행함으로써, 제 1 산화물 반도체층(SEM1)의 중앙부와 외곽부에 대응하는 영역의 높이가 다르고(중앙부의 높이가 외곽부의 높이보다 높음), 제 2 산화물 반도체층(SEM2)의 중앙부와 외곽부에 대응하는 영역의 높이가 다르며(중앙부의 높이가 외곽부의 높이보다 높음), 적어도 제 1 및 제 2 산화물 반도체층(SEM1, SEM2)이 형성되지 않은 영역에 대응하는 영역을 노출시키는 제 4 포토레지스트 패턴(도시생략)을 형성한다. 제 4 포토레지스트 패턴에 의해 노출된 에치 스토퍼 물질 및 제 2 게이트 절연물질을 에칭을 통해 제거한 후 잔류하는 제 4 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 제 1 산화물 반도체층(SEM1) 상에 제 1 산화물 반도체층(SEM1)의 양측 일부분들 노출시키도록 형성되는 제 1 에치 스토퍼층(ES1)과 제 2-1 게이트 절연층(GI2a)을 형성하고, 표시부(AA)의 제 2 산화물 반도체층(SEM2) 상에는 제 2 산화물 반도체층(SEM2)의 양측 일부분들을 노출시키도록 형성되는 제 2 에치 스토퍼층(ES2)을 형성하고, 제 2-2 게이트 절연층(GI2b)이 제 2 게이트 전극(G2) 및 제 2 산화물 반도체층(SEM2)의 폭보다 넓게 되도록 형성한다.
도 9f는 본 발명의 제 3 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 5 마스크 공정을 도시한 단면도이다.
도 9f를 참조하면, 제 4 마스크 공정을 통해 얻어지는 구조의 전면 상에 예를 들면 스퍼터링 공정을 통해 소스/드레인 금속물질을 증착한 후, 제 5 마스크 공정을 이용하여, 비표시부(NA)에 서로 분리되어 대향하도록 배치되는 제 1 소스전극(S1)과 제 1 드레인 전극(D1)을 형성하고, 표시부(AA)에 서로 분리되어 대향하도록 배치되는 제 2 소스전극(S2)과 제 2 드레인 전극(D2)을 형성한다.
보다 구체적으로, 제 4 마스크 공정을 통해 얻어지는 구조의 전면 상에 스퍼터링 공정을 통해 소스/드레인 금속물질과 제 5 포토레지스트를 증착한다. 그리고, 제 5 마스크 공정을 수행함으로써 층간 절연막(ILD)의 일부분들을 노출시키는 제 5 포토레지스트 패턴(도시생략)을 형성한다. 제 5 포토레지스트 패턴에 의해 노출된 소스/드레인 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 5 포토레지스트 패턴을 애싱함으로써, 제 1 에칭 스토퍼(ES1), 제 2-1 게이트 절연막(GI2a), 및 제 1 산화물 반도체층(SEM1)의 일측을 커버하는 제 1 소스전극(S1)과, 제 1 에칭 스토퍼(ES1), 제 2-1 게이트 절연막(GI2a), 및 제 1 산화물 반도체층(SEM1)의 타측을 커버하는 제 1 드레인 전극(D1)을 비표시부(NA)의 제 1 게이트 절연층(GI1) 상에 형성하고, 또한, 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2-2 게이트 절연막(GI2b)의 일측을 커버하는 제 2 소스전극(S2)과, 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2-2 게이트 절연막(GI2b)의 타측을 커버하는 제 2 드레인 전극(D2)을 표시부(AA)의 제 1 게이트 절연층(GI1) 상에 형성한다.
도 9g는 본 발명의 제 2 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 6 마스크 공정을 도시한 단면도이다.
도 9g를 참조하면, 제 1 소스전극(S1) 및 제 1 드레인 전극(D1)과 제 2 소스전극(S2) 및 제 2 드레인 전극(D2)이 형성된 제 1 보호막(PAS) 상에 예를 들면 스퍼터링 공정을 통해 제 1 보호층(PAS)을 증착한 후, 제 6 마스크 공정을 이용하여 표시부(AA)의 제 1 보호층(PAS)에 제 2 드레인 전극(D2)의 일부분을 노출시키는 제 1 콘택홀(CH1)을 형성한다.
보다 구체적으로, 제 1 소스전극(S1) 및 제 1 드레인 전극(D1)과 제 2 소스전극(S2) 및 제 2 드레인 전극(D2)이 형성된 제 1 게이트 절연막(GI1) 상에 스퍼터링 공정을 통해 제 1 보호층(PAS)과 제 6 포토레지스트를 증착한다. 그리고, 제 6 마스크 공정을 수행함으로써 제 1 보호층(PAS)의 일부 영역을 노출시키는 제 6 포토레지스트 패턴(도시생략)을 형성한다. 제 6 포토레지스트 패턴에 의해 노출된 제 1 보호층(PAS)을 에칭을 통해 제거한 후, 잔류하는 제 6 포토레지스트 패턴을 애싱함으로써, 표시부(NA)의 제 1 보호층(PAS)에 제 2 드레인 전극(D2)을 노출시키는 제 1 콘택홀(CH1)을 형성한다.
도 9h는 본 발명의 제 3 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 7 마스크 공정을 도시한 단면도이다.
도 9h를 참조하면, 제 1 콘택홀(CH1)이 형성된 제 1 보호층(PAS) 상에 예를 들면 스퍼터링 공정을 통해 전극용 금속물질을 증착한 후, 제 7 마스크 공정을 이용하여 표시부(NA)의 제 1 보호층(PAS) 상에 제 1 콘택홀들(CH3)을 통해 제 2 드레인 전극(D2)의 일부분과 접촉하는 제 1 전극(P)을 형성한다.
보다 구체적으로, 제 1 콘택홀(CH1)이 형성된 제 1 보호층(PAS) 상에 예를 들면 스퍼터링 공정을 통해 전극용 금속물질과 제 7 포토레지스트를 증착한다. 그리고, 제 7 마스크 공정을 수행함으로써 전극용 금속물질의 일부분들을 노출시키는 제 7 포토레지스트 패턴(도시생략)을 형성한다. 제 7 포토레지스트 패턴에 의해 노출된 전극 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 7 포토레지스트 패턴을 애싱함으로써, 표시부(AA)의 제 1 보호층(PAS) 상에 제 1 콘택홀(CH1)을 통해 제 2 드레인 전극(D2)의 일부분과 접촉하는 제 1 전극(P)을 형성한다. 제 1 전극(P)은 액정 표시장치의 박막 트랜지스터 어레이 기 판에서는 픽셀전극이고, 유기 발광 다이오드 표시장치의 박막 트랜지스터 어레이에서는 애노드 전극 또는 캐소드 전극일 수 있다. 제 1 전극 상부의 구성은 공지의 구성이므로 더 이상의 설명은 생략한다.
다음으로 도 10을 참조하여, 본 발명의 제 4 실시예에 따르는 표시장치용 박막 트랜지스터 어레이 기판에 대해 설명하기로 한다. 도 10은 도 3에 도시된 비표시부의 게이트 구동부에 구비되는 제 1 박막 트랜지스터와 표시부의 픽셀부에 구비되는 제 2 박막 트랜지스터를 도시한 제 4 실시예의 단면도이다.
본 발명의 제 4 실시예에 따르는 박막 트랜지스터 어레이 기판은 표시부(AA)와 비표시부(NA)를 포함한다. 기판(SUB) 상에는 버퍼층(BUF)이 전면적으로 형성된다. 버퍼층(BUF)의 비표시부(NA)에는 제 1 게이트 전극(G1)이 형성되고, 표시부(AA)에는 제 2 게이트 전극(G2)이 형성된다. 버퍼층(BUF)은 그 상부에 형성될 제 1 및 제 2 게이트 전극들(G1, G2)이 잘 증착되도록 하기 위한 목적으로 도포되지만 생략될 수도 있다.
제 1 및 제 2 게이트 전극들(G1, G2)이 형성된 버퍼층(BUF) 상에는 제 1 및 제 2 게이트 전극들(G1, G2)을 커버하도록 제 1 게이트 절연층(GI1)이 전면적으로 도포된다.
제 1 게이트 절연층(GI1) 상의 비표시부(NA)에는 제 1 게이트 전극(G1)과 중첩되도록 제 1 이동도를 갖는 제 1 산화물 반도체층(SEM1)이 형성된다. 제 1 산화물 반도체층(SEM1)의 폭은 외부로부터 입사되는 광이 제 1 산화물 반도체층(SEM1)에 도달되지 않도록 제 1 게이트 전극(G1)의 폭보다 좁거나 같게 형성된다. 제 1 산화물 반도체층(SEM1) 상에는 제 1-1 에칭 스토퍼(ES1a)가 형성되고, 제 1-1 에칭 스토퍼(ES1a) 상에는 제 1-2 에칭 스토퍼(ES1b)가 형성된다. 제 1-1 에칭 스토퍼(ES1a)는 제 1 산화물 반도체층(SEM1)의 양측이 돌출되도록 제 1 산화물 반도체층(SEM1)의 폭보다 좁은 폭을 갖도록 형성되고, 제 1-2 에칭 스토퍼(ES1b)는 제 1-1 에칭 스토퍼(ES1a)의 양측이 돌출되도록 제 1-2 에칭 스토퍼(ES1b)의 폭보다 좁은 폭을 갖도록 형성된다.
제 1 게이트 절연층(GI1) 상의 표시부(AA)에는 제 2 게이트 절연층(GI2)과 제 2 산화물 반도체층(SEM2)이 순차적으로 형성된다. 제 2 산화물 반도체층(SEM2)은 제 2 게이트 절연층(GI2)의 폭보다 작게 형성된다. 제 2 산화물 반도체층(SEM2)은 제 2 게이트 전극(G2)과 중첩되도록 형성되며, 제 1 이동도보다 작은 제 2 이동도를 갖는다. 제 2 산화물 반도체층(SEM2)의 폭은 외부로부터 입사되는 광이 제 2 산화물 반도체층(SEM2)에 도달되지 않도록 제 2 게이트 전극(G2)의 폭보다 좁거나 같게 형성된다.
제 2 산화물 반도체층(SEM2) 상에는 제 2 에칭 스토퍼(ES2)가 형성된다. 제 2 에칭 스토퍼(ES2)는 제 2 산화물 반도체층(SEM2)의 양측 부분들이 돌출되도록 제 2 산화물 반도체층(SEM2)의 폭보다 좁은 폭을 갖는다.
제 1-2 에칭 스토퍼(ES1b), 제 1-1 에칭 스토퍼(ES1a), 제 1 산화물 반도체층(SEM1), 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2 게이트 절연층(GI2)이 형성된 제 1 게이트 절연층(GI1) 상의 비표시부(NA)에는 서로 분리되어 대향 배치되는 제 1 소스전극(S1)과 제 1 드레인 전극(D1)이 형성된다. 제 1 소스전극(S1)은 제 1-2 에칭 스토퍼(ES1b), 제 1-1 에칭 스토퍼(ES1a), 및 제 1 산화물 반도체층(SEM1)의 일측을 커버하도록 제 1 게이트 절연층(GI1) 상에 형성된다. 제 1 드레인전극(D1)은 제 1-2 에칭 스토퍼(ES1b), 제 1-1 에칭 스토퍼(ES1a), 및 제 1 산화물 반도체층(SEM1)의 타측을 커버하도록 제 1 게이트 절연층(GI1) 상에 형성된다. 제 1 소스전극(S1)은 제어부(TCON)로부터 공급되는 제어 신호를 수신하고, 제 1 드레인 전극(D1)은 게이트 라인(도시생략)에 접속되어 게이트 제어신호를 공급한다.
한편, 제 4 실시예에서 비표시부(NA)에 형성되는 제 1-2 에칭 스토퍼(ES1b), 제 1-1 에칭 스토퍼(ES1a), 및 제 1 산화물 반도체층(SEM1)은 서로 단차를 갖도록 형성되고, 제 3 실시예의 비표시부(NA)에 형성되는 제 1 에칭 스토퍼(ES1) 및 제 2-1 게이트 절연층(GI2a)은 단차를 갖지 않는다는 점에서 서로 차이가 있다.
또한, 제 1 게이트 절연층(GI1) 상의 표시부(AA)에는 서로 분리되어 대향 배치되는 제 2 소스전극(S2)과 제 2 드레인 전극(D2)이 형성된다. 제 2 소스전극(S2)은 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2 게이트 절연층(GI2)의 일측을 커버하도록 제 1 게이트 절연층(GI1) 상에 형성된다. 제 2 드레인전극(D2)은 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2 게이트 절연층(GI2)의 타측을 커버하도록 제 1 게이트 절연층(GI1) 상에 형성된다.
제 1 소스전극(S1), 제 1 드레인 전극(D1), 제 2 소스전극(S2), 및 제 2 드레인 전극(D2)이 형성된 제 1 게이트 절연층(GI1) 상에는 제 1 보호층(PAS)이 전면적으로 형성된다. 제 1 보호층(PAS1)에는 제 2 드레인 전극(D2)의 일부분이 노출되도록 제 1 콘택홀(CH1)이 형성된다.
제 1 콘택홀(CH1)이 형성된 제 1 보호층(PAS) 상의 표시부(AA)에는 제 1 전극(P)이 형성된다. 제 1 전극(P)은 제 1 콘택홀(CH1)을 통해 노출되는 제 2 드레인 전극(D2)에 연결된다. 제 1 전극(P)은 액정 표시장치의 박막 트랜지스터 어레이 기판에서는 픽셀전극이고, 유기 발광 다이오드 표시장치의 박막 트랜지스터 어레이에서는 애노드 전극 또는 캐소드 전극일 수 있다.
다음으로, 도 11a 내지 도 11h를 참조하여 도 10의 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판의 제조방법에 대해 설명하기로 한다. 이하에서는 설명의 편의를 위해 비표시부(NA)의 게이트 구동부(GP)에 형성되는 하나의 박막 트랜지스터(DTr)와 표시부(AA)의 픽셀영역에 형성되는 하나의 박막 트랜지스터(STr)을 중심으로 설명하기로 한다.
도 11a는 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 1 마스크 공정을 도시한 단면도이다.
도 11a를 참조하면, 기판(SUB)의 전면 상에 예를 들면 스퍼터링 공정을 통해 버퍼물질과 게이트 금속물질을 차례로 증착한 다음 제 1 마스크 공정을 이용하여 게이트 금속물질을 패터닝함으로써 비표시부(NA)에는 제 1 게이트 전극(GI1)을, 표시부(AA)에는 제 2 게이트 전극(G2)을 각각 형성한다.
보다 구체적으로, 기판(SUB)상에 버퍼물질, 게이트 금속물질, 및 제 1 포토레지스트를 순차적으로 전면 증착한다. 그리고, 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 게이트 금속물질을 노출시키는 제 1 포토레지스트 패턴(도시생략)을 형성한다. 제 1 포토레지스트 패턴에 의해 노출된 게이트 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 1 포토레지스트 패턴을 애싱함으로써, 버퍼층(BUF)의 비표시부(NA)에는 제 1 게이트 전극(G1)을, 표시부(AA)에는 제 2 게이트 전극(G2)을 각각 형성한다. 여기에서, 버퍼층(BUF)은 생략할 수 있다.
도 11b는 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 2 마스크 공정을 도시한 단면도이다.
도 11b를 참조하면, 제 1 및 제 2 게이트 전극들(G1, G2)이 형성된 버퍼층(SUB)의 전면 상에 예를 들면 스퍼터링 공정을 통해 제 1 게이트 절연물질(GI1)을 증착한다. 그리고 그 상부에 예를 들면 스퍼터링 공정을 통해 제 1 산화물 반도체 물질을 증착한 다음 제 2 마스크 공정을 이용하여 제 1 산화물 반도체 물질을 패터닝함으로써 버퍼층(BUF)의 비표시부(NA)에 제 1 산화물 반도체층(SEM1)을 형성한다.
보다 구체적으로, 제 1 및 제 2 게이트 전극들(G1, G2)이 형성된 버퍼층(SUB) 상에 스퍼터링 공정을 통해 제 1 게이트 절연물질(GI1), 제 1 산화물 반도체 물질, 및 제 2 포토레지스트를 순차적으로 전면 증착한다. 그 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 1 산화물 반도체 물질의 일부분들을 노출시키는 제 2 포토레지스트 패턴(도시생략)을 형성한다. 제 2 포토레지스트 패턴에 의해 노출된 제 1 산화물 반도체 물질을 에칭을 통해 제거한 후, 잔류하는 제 2 포토레지스트 패턴을 애싱함으로써, 제 1 게이트 절연물질로 된 제 1 게이트 절연층(GI1)의 비표시부(NA)에 제 1 산화물 반도체층(SEM1)을 형성한다. 제 1 산화물 반도체 물질은 제 1 이동도를 갖는 물질로서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide), 인듐-아연 산화물(Indium Zinc Oxide), 하프늄-아연 산화물(Hafnium Zinc Oxide), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide) 또는 아연-주석 산화물(Zinc Tin Oxide) 중 어느 하나로부터 선택될 수 있다.
도 11c는 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 3 마스크 공정을 도시한 단면도이다.
도 11c를 참조하면, 제 1 산화물 반도체층(SEM1)이 형성된 제 1 게이트 절연층(GI1) 상에 예를 들면 스퍼터링 공정을 통해 제 2 게이트 절연물질(GI2)과 제 2 산화물 반도체 물질을 증착한 후, 제 3 마스크 공정을 이용하여 제 2 산화물 반도체 물질을 패터닝함으로써 제 2 게이트 절연물질(GI2)의 표시부(AA)에 제 2 산화물 반도체층(SEM2)을 형성한다.
보다 구체적으로, 제 1 산화물 반도체층(SEM1)이 형성된 제 1 게이트 절연층(GI1) 상에 스퍼터링 공정을 통해 제 2 게이트 절연물질, 제 2 산화물 반도체 물질 및 제 3 포토레지스트를 증착한다. 그리고, 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 2 산화물 반도체 물질의 일부분들을 노출시키는 제 3 포토레지스트 패턴(도시생략)을 형성한다. 제 3 포토레지스트 패턴에 의해 노출된 제 2 산화물 반도체 물질을 에칭을 통해 제거한 후, 잔류하는 제 3 포토레지스트 패턴을 애싱함으로써, 표시부(AA)의 제 2 게이트 절연물질(GI2) 상에 제 2 산화물 반도체층(SEM2)을 형성한다. 제 2 산화물 반도체층(SEM2)을 형성할 때 제 2 게이트 절연물질(GI2)은 비표시부(NA)에서는 에치 스토퍼로(etch stopper)로서 기능하고, 표시부(AA)에서는 게이트 절연막(gate insulator)로서 기능한다.
제 2 산화물 반도체 물질은 제 1 이동도보다 작은 제 2 이동도를 갖는 물질로서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide), 인듐-아연 산화물(Indium Zinc Oxide), 하프늄-아연 산화물(Hafnium Zinc Oxide), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide) 또는 아연-주석 산화물(Zinc Tin Oxide) 중 어느 하나로부터 선택될 수 있다. 제 1 및 제 2 산화물 반도체 물질의 이동도는 아연 산화물에 첨가되는 인듐-갈륨, 인듐-아연, 하프늄-아연, 인듐-주석, 아연-주석의 조성비를 변경시킴으로서 조정할 수 있다.
도 11d는 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 4 마스크 공정을 도시한 단면도이다.
도 11d를 참조하면, 제 2 산화물 반도체층(SEM2)이 형성된 제 2 게이트 절연물질(GI2)을 제 4 마스크 공정을 이용하여 패터닝함으로써, 비표시부(NA)의 제 1 산화물 반도체층(SEM1) 상에 제 1 산화물 반도체층(SEM1)의 양측부를 노출시키도록 제 1 에치 스토퍼(ES1a)을 형성하고, 표시부(AA)의 제 1 게이트 절연층(GI1) 상에 제 2 산화물 반도체층(SEM2) 보다 폭이 큰 제 2 게이트 절연층(GI2b)을 형성한다.
보다 구체적으로, 제 2 산화물 반도체층(SEM2)이 형성된 제 2 게이트 절연물질(GI2) 상에 예를 들면 스퍼터링 공정을 통해 제 4 포토레지스트를 증착한다. 그리고, 제 4 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 제 2 게이트 절연물질(GI2)의 일부분들을 노출시키는 제 5 포토레지스 패턴(도시생략)을 형성한다. 제 5 포토레지스 패턴에 의해 노출된 제 1 보호층(PAS)을 에칭을 통해 제거한 후, 잔류하는 제 5 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 제 1 산화물 반도체층(SEM1) 상에 제 1 산화물 반도체층(SEM1)의 양측부를 노출시키는 제 1-1 에치 스토퍼층(ES1a)을 형성하고, 표시부(AA)의 제 1 게이트 절연층(GI1) 상에 제 2 산화물 반도체층(SEM2) 보다 폭이 큰 제 2 게이트 절연층(GI2)을 형성한다.
도 11e는 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 5 마스크 공정을 도시한 단면도이다.
도 11e를 참조하면, 제 1-1 에치 스토퍼(ES1a), 제 1 산화물 반도체층(SEM1), 제 2 산화물 반도체층(SEM2), 및 제 2 게이트 절연층(GI2)이 형성된 제 1 게이트 절연층(GI1) 상에 예를 들면 스퍼터링 공정을 통해 에치 스토퍼 물질을 증착한 후, 제 5 마스크 공정을 이용하여 에치 스토퍼 물질을 패터닝함으로써, 비표시부(NA)의 제 1-1 에치 스토퍼층(ES1a) 상에 제 1-1 에치 스토퍼층(ES1a)의 양측부가 노출되도록 제 1-2 에치 스토퍼층(ES1b)을 형성하고, 표시부(AA)의 제 2 산화물 반도체층(SEM2) 상에는 제 2 산화물 반도체층(SEM2)의 양측부가 노출되도록 제 2 에치 스토퍼층(ES2)을 형성한다.
보다 구체적으로, 제 2-1 게이트 절연층(GI2a), 제 1 산화물 반도체층(SEM1), 제 2 산화물 반도체층(SEM2), 및 제 2-2 게이트 절연층(GI2b)이 형성된 제 1 게이트 절연층(GI1) 상에 스퍼터링 공정을 통해 에치 스토퍼 물질과 제 5 포토레지스트를 증착한다. 그리고, 제 5 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 에치 스토퍼 물질의 일부분들을 노출시키는 제 5 포토레지스 패턴(도시생략)을 형성한다. 제 5 포토레지스 패턴에 의해 노출된 에치 스토퍼 물질을 에칭을 통해 제거한 후, 잔류하는 제 5 포토레지스트 패턴을 애싱함으로써, 비표시부(NA)의 제 1-1 에치 스토퍼층(ES1a) 상에 제 1-1 에치 스토퍼층(ES1a)의 양측부를 노출시키는 제 1-2 에치 스토퍼층(ES1b)을 형성하고, 표시부(AA)의 제 2 산화물 반도체층(SEM2) 상에는 제 2 산화물 반도체층(SEM2)의 양측부를 노출시키는 제 2 에치 스토퍼층(ES2)을 형성한다.
도 11f는 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 6 마스크 공정을 도시한 단면도이다.
도 11f를 참조하면, 제 5 마스크 공정을 통해 얻어지는 구조의 전면 상에 예를 들면 스퍼터링 공정을 통해 소스/드레인 금속물질을 증착한 후, 제 5 마스크 공정을 이용하여, 비표시부(NA)에 서로 분리되어 대향하도록 배치되는 제 1 소스전극(S1)과 제 1 드레인 전극(D1)을 형성하고, 표시부(AA)에 서로 분리되어 대향하도록 배치되는 제 2 소스전극(S2)과 제 2 드레인 전극(D2)을 형성한다.
보다 구체적으로, 제 5 마스크 공정을 통해 얻어지는 구조의 전면 상에 스퍼터링 공정을 통해 소스/드레인 금속물질과 제 6 포토레지스트를 증착한다. 그리고, 제 6 마스크 공정을 수행함으로써 소스/드레인 금속물질의 일부분들을 노출시키는 제 6 포토레지스트 패턴(도시생략)을 형성한다. 제 6 포토레지스트 패턴에 의해 노출된 소스/드레인 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 6 포토레지스트 패턴을 애싱함으로써, 제 1-2 에칭 스토퍼(ES1b), 제 1-1 에칭 스토퍼(ES1a), 및 제 1 산화물 반도체층(SEM1)의 일측을 커버하는 제 1 소스전극(S1)과, 제 1-2 에칭 스토퍼(ES1b), 제 1-1 에칭 스토퍼(ES1a), 및 제 1 산화물 반도체층(SEM1)의 타측을 커버하는 제 1 드레인 전극(D1)을 비표시부(NA)의 제 1 게이트 절연층(GI1) 상에 형성하고, 또한, 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2 게이트 절연막(GI2)의 일측을 커버하는 제 2 소스전극(S2)과, 제 2 에칭 스토퍼(ES2), 제 2 산화물 반도체층(SEM2), 및 제 2 게이트 절연막(GI2)의 타측을 커버하는 제 2 드레인 전극(D2)을 표시부(AA)의 제 1 게이트 절연층(GI1) 상에 형성한다.
도 11g는 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 7 마스크 공정을 도시한 단면도이다.
도 11g를 참조하면, 제 1 소스전극(S1) 및 제 1 드레인 전극(D1)과 제 2 소스전극(S2) 및 제 2 드레인 전극(D2)이 형성된 제 1 게이트 절연층(GI1) 상에 예를 들면 스퍼터링 공정을 통해 제 1 보호층(PAS)을 증착한 후, 제 7 마스크 공정을 이용하여 표시부(AA)의 제 1 보호층(PAS)에 제 2 드레인 전극(D2)의 일부분을 노출시키는 제 1 콘택홀(CH1)을 형성한다.
보다 구체적으로, 제 1 소스전극(S1) 및 제 1 드레인 전극(D1)과 제 2 소스전극(S2) 및 제 2 드레인 전극(D2)이 형성된 제 1 게이트 절연층(GI1) 상에 예를 들면 스퍼터링 공정을 통해 제 1 보호층(PAS)과 제 7 포토레지스트를 증착한다. 그리고, 제 7 마스크 공정을 수행함으로써 제 1 보호층(PAS)의 일부분들을 노출시키는 제 7 포토레지스트 패턴(도시생략)을 형성한다. 제 7 포토레지스트 패턴에 의해 노출된 제 1 보호층(PAS)을 에칭을 통해 제거한 후, 잔류하는 제 7 포토레지스트 패턴을 애싱함으로써, 표시부(NA)의 제 1 보호층(PAS)에 제 2 드레인 전극(D2)을 노출시키는 제 1 콘택홀(CH1)을 형성한다.
도 11h는 본 발명의 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판을 제조하기 위한 제 8 마스크 공정을 도시한 단면도이다.
도 11h를 참조하면, 제 1 콘택홀(CH1)이 형성된 제 1 보호층(PAS) 상에 예를 들면 스퍼터링 공정을 통해 전극용 금속물질을 증착한 후, 제 8 마스크 공정을 이용하여 표시부(NA)의 제 1 보호층(PAS) 상에 제 1 콘택홀들(CH3)을 통해 제 2 드레인 전극(D2)의 일부분과 접촉하는 제 1 전극(P)을 형성한다.
보다 구체적으로, 제 1 콘택홀(CH1)이 형성된 제 1 보호층(PAS) 상에 예를 들면 스퍼터링 공정을 통해 전극용 금속물질과 제 8 포토레지스트를 증착한다. 그리고, 제 8 마스크 공정을 수행함으로써 전극용 금속물질의 일부분들을 노출시키는 제 8 포토레지스트 패턴(도시생략)을 형성한다. 제 8 포토레지스트 패턴에 의해 노출된 전극 금속물질을 에칭을 통해 제거한 후, 잔류하는 제 8 포토레지스트 패턴을 애싱함으로써, 표시부(AA)의 제 1 보호층(PAS) 상에 제 1 콘택홀(CH1)을 통해 제 2 드레인 전극(D2)의 일부분과 접촉하는 제 1 전극(P)을 형성한다. 제 1 전극(P)은 액정 표시장치의 박막 트랜지스터 어레이 기판에서는 픽셀전극이고, 유기 발광 다이오드 표시장치의 박막 트랜지스터 어레이에서는 애노드 전극 또는 캐소드 전극일 수 있다. 제 1 전극 상부의 구성은 공지의 구성이므로 더 이상의 설명은 생략한다.
상술한 본 발명의 제 1 내지 제 4 실시예에 따르는 평판 표시장치용 박막 트랜지스터 어레이 기판에 따르면, 게이트 구동부에 형성되는 제 1 박막 트랜지스터의 제 1 산화물 반도체층이 표시부의 픽셀에 형성되는 제 1 박막 트랜지스터의 제 1 산화물 반도체층의 이동도보다 높은 값을 갖도록 형성되기 때문에, 제 1 박막 트랜지스터는 구동속도를 높일 수 있어 전기적 특성을 향상시킬 수 있고, 제 2 박막 트랜지스터는 광의 영향을 덜 받게 되어 소자의 안정성을 높일 수 있는 효과를 얻을 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
AA: 표시부 NA: 비표시부
DP: 표시패널 DIC: 데이터 구동부
PIC: 전원 공급부 PCB: 인쇄회로기판
TCON: 제어부 GP: 게이트 구동부
DTr: 제 1 박막 트랜지스터 STr: 제 2 박막 트랜지스터
DP: 표시패널 DIC: 데이터 구동부
PIC: 전원 공급부 PCB: 인쇄회로기판
TCON: 제어부 GP: 게이트 구동부
DTr: 제 1 박막 트랜지스터 STr: 제 2 박막 트랜지스터
Claims (13)
- 삭제
- 표시영역과 비표시 영역을 포함하는 기판;
상기 표시영역에 서로 교차하도록 배치되는 복수의 게이트 라인들 및 데이터 라인들;
상기 복수의 게이트 라인들과 복수의 데이터 라인들의 교차에 의해 정의되는 영역들에 배치되는 복수의 픽셀들;
상기 비표시 영역에 형성되며, 상기 복수의 게이트 라인들에 게이트 신호를 공급하는 제 1 박막 트랜지스터들을 구비하는 게이트 구동부; 및
상기 복수의 게이트 라인들 및 데이터 라인들의 교차부들에 배치되어 상기 복수의 픽셀들 각각에 데이터 신호를 공급하는 제 2 박막 트랜지스터들을 포함하고,
상기 제 1 박막 트랜지스터들의 각각은 제 1 이동도를 갖는 제 1 산화물 반도체층을 포함하고,
상기 제 2 박막 트랜지스터들 각각은 제 1 이동도보다 낮은 제 2 이동도를 갖는 제 2 산화물 반도체층을 포함하며,
상기 복수의 제 1 박막 트랜지스터들 각각은,
상기 기판 상의 비표시 영역에 형성되는 상기 제 1 산화물 반도체층;
상기 제 1 산화물 반도체층 상에 형성되며 상기 제 1 산화물 반도체층의 일부 영역들을 노출시키는 제 1 콘택홀들을 구비하는 제 1-1 게이트 절연층;
상기 제 1-1 게이트 절연층의 제 1 콘택홀들 사이에 순차적으로 형성되는 제 2-1 게이트 절연층 및 제 1 게이트 전극;
상기 제 1 산화물 반도체층, 상기 제 1-1 게이트 절연층, 상기 제 2-1 게이트 절연층, 및 상기 제 1 게이트 전극을 커버하며, 상기 제 1 콘택홀들과 중첩되도록 형성되는 제 2 콘택홀들을 포함하는 층간 절연막; 및
상기 층간 절연막 상에 형성되며, 상기 제 1 및 제 2 콘택홀들을 통해 상기 제 1 산화물 반도체층에 각각 연결되는 제 1 소스전극 및 제 1 드레인 전극을 포함하며,
상기 복수의 제 2 박막 트랜지스터들 각각은,
상기 기판 상의 표시영역에 순차적으로 형성되는 제 1-2 게이트 절연층 및 상기 제 2 산화물 반도체층;
상기 제 2 산화물 반도체층 상에 순차적으로 형성되는 제 2-2 게이트 절연층 및 제 2 게이트 전극;
상기 제 1-2 게이트 절연층, 상기 제 2 산화물 반도체층, 상기 제 2-2 게이트 절연층, 및 상기 제 2 게이트 전극을 커버하며, 상기 제 2 산화물 반도체층의 일부 영역들을 노출시키는 제 3 콘택홀들을 포함하는 층간 절연막; 및
상기 층간 절연막 상에 형성되며, 상기 제 3 콘택홀들을 통해 상기 제 2 산화물 반도체층에 각각 연결되는 제 2 소스전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 2 항에 있어서,
상기 제 1 게이트 전극은 상기 제 2-1 게이트 절연층과 동일한 폭을 갖고, 상기 제 1-1 게이트 절연층은 상기 제 1 산화물 반도체층과 동일한 폭을 가지며,
상기 제 2 게이트 전극은 상기 제 2-2 게이트 절연층과 동일한 폭을 갖고, 상기 제 1-2 게이트 절연층은 상기 제 2 산화물 반도체층과 동일한 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 2 항 또는 제 3 항에 있어서,
상기 비표시 영역의 상기 기판과 상기 제 1 산화물 반도체층 사이에는, 상기 제 1 산화물 반도체층과 중첩되며 상기 제 1 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖도록 형성되는 제 1 차광층과, 상기 제 1 차광층을 커버하여 평탄화하기 위한 버퍼층을 더 포함하며,
상기 표시 영역의 상기 기판과 상기 제 2 산화물 반도체층 사이에는, 상기 제 2 산화물 반도체층과 중첩되며 상기 제 2 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖도록 형성되는 제 2 차광층을 더 포함하고,
상기 버퍼층은 상기 제 2 차광층을 커버하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 표시영역과 비표시 영역을 포함하는 기판;
상기 표시영역에 서로 교차하도록 배치되는 복수의 게이트 라인들 및 데이터 라인들;
상기 복수의 게이트 라인들과 복수의 데이터 라인들의 교차에 의해 정의되는 영역들에 배치되는 복수의 픽셀들;
상기 비표시 영역에 형성되며, 상기 복수의 게이트 라인들에 게이트 신호를 공급하는 제 1 박막 트랜지스터들을 구비하는 게이트 구동부; 및
상기 복수의 게이트 라인들 및 데이터 라인들의 교차부들에 배치되어 상기 복수의 픽셀들 각각에 데이터 신호를 공급하는 제 2 박막 트랜지스터들을 포함하고,
상기 제 1 박막 트랜지스터들의 각각은 제 1 이동도를 갖는 제 1 산화물 반도체층을 포함하고,
상기 제 2 박막 트랜지스터들 각각은 제 1 이동도보다 낮은 제 2 이동도를 갖는 제 2 산화물 반도체층을 포함하며,
상기 복수의 제 1 박막 트랜지스터들 각각은,
상기 기판 상의 비표시 영역에 형성되는 상기 제 1 산화물 반도체층;
상기 제 1 산화물 반도체층 상에 형성되며 상기 제 1 산화물 반도체층의 일부 영역들을 노출시키는 제 1 게이트 절연층;
상기 제 1 게이트 절연층 상에 순차적으로 형성되는 제 2-1 게이트 절연층 및 제 1 게이트 전극;
상기 제 1 산화물 반도체층, 상기 제 1 게이트 절연층, 상기 제 2-1 게이트 절연층, 및 상기 제 1 게이트 전극을 커버하며, 상기 제 1 산화물 반도체층의 일부 영역들을 노출시키는 제 1 콘택홀들을 포함하는 층간 절연막; 및
상기 층간 절연막 상에 형성되며, 상기 제 1 콘택홀들을 통해 상기 제 1 산화물 반도체층에 각각 연결되는 제 1 소스전극 및 제 1 드레인 전극을 포함하며,
상기 복수의 제 2 박막 트랜지스터들 각각은,
상기 기판 상의 표시영역에 형성되는 상기 제 2 산화물 반도체층;
상기 제 2 산화물 반도체층 상에 순차적으로 형성되는 제 2-2 게이트 절연층 및 제 2 게이트 전극;
상기 제 2 산화물 반도체층, 상기 제 2-2 게이트 절연층, 및 상기 제 2 게이트 전극을 커버하며, 상기 제 2 산화물 반도체층의 일부 영역들을 노출시키는 제 2 콘택홀들을 포함하는 층간 절연막; 및
상기 층간 절연막 상에 형성되며, 상기 제 2 콘택홀들을 통해 상기 제 2 산화물 반도체층에 각각 연결되는 제 2 소스전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 5 항에 있어서,
상기 제 1 게이트 전극은 상기 제 2-1 게이트 절연층 및 상기 제 1 게이트 절연층과 동일한 폭을 갖고,
상기 제 2 게이트 전극은 상기 제 2-2 게이트 절연층과 동일한 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 5 항 또는 제 6 항에 있어서,
상기 비표시 영역의 상기 기판과 상기 제 1 산화물 반도체층 사이에는, 상기 제 1 산화물 반도체층과 중첩되며 상기 제 1 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖도록 형성되는 제 1 차광층과, 상기 제 1 차광층을 커버하여 평탄화하기 위한 버퍼층을 더 포함하고,
상기 표시 영역의 상기 기판과 상기 제 2 산화물 반도체층 사이에는 상기 제 2 산화물 반도체층과 중첩되며 상기 제 2 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖도록 형성되는 제 2 차광층을 더 포함하며,
상기 버퍼층은 상기 제 2 차광층을 커버하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 표시영역과 비표시 영역을 포함하는 기판;
상기 표시영역에 서로 교차하도록 배치되는 복수의 게이트 라인들 및 데이터 라인들;
상기 복수의 게이트 라인들과 복수의 데이터 라인들의 교차에 의해 정의되는 영역들에 배치되는 복수의 픽셀들;
상기 비표시 영역에 형성되며, 상기 복수의 게이트 라인들에 게이트 신호를 공급하는 제 1 박막 트랜지스터들을 구비하는 게이트 구동부; 및
상기 복수의 게이트 라인들 및 데이터 라인들의 교차부들에 배치되어 상기 복수의 픽셀들 각각에 데이터 신호를 공급하는 제 2 박막 트랜지스터들을 포함하고,
상기 제 1 박막 트랜지스터들의 각각은 제 1 이동도를 갖는 제 1 산화물 반도체층을 포함하고,
상기 제 2 박막 트랜지스터들 각각은 제 1 이동도보다 낮은 제 2 이동도를 갖는 제 2 산화물 반도체층을 포함하며,
상기 복수의 제 1 박막 트랜지스터들 각각은,
상기 기판 상의 비표시 영역에 형성되는 제 1 게이트 전극
상기 제 1 게이트 전극을 커버하는 제 1 게이트 절연층;
상기 비표시 영역의 상기 제 1 게이트 절연층 상에 형성되는 상기 제 1 산화물 반도체층;
상기 제 1 산화물 반도체층 상에 순차적으로 형성되는 제2-1 게이트 절연층 및 제 1 에치 스토퍼; 및
상기 제 1 산화물 반도체층, 상기 제 2-1 게이트 절연층, 및 상기 제 1 에치 스토퍼의 일측을 커버하며 서로 대향하도록 배치되는 제 1 소스전극 및 제 1 드레인 전극을 포함하며,
상기 복수의 제 2 박막 트랜지스터들 각각은,
상기 기판 상의 비표시 영역에 형성되는 제 2 게이트 전극
상기 제 2 게이트 전극을 커버하는 상기 제 1 게이트 절연층;
상기 표시 영역의 상기 제 1 게이트 절연층 상에 형성되는 제 2-2 게이트 절연층;
제 2-2 게이트 절연층 상에 형성되는 상기 제 2 산화물 반도체층;
상기 제 2 산화물 반도체층 상에 형성되는 제 2 에치 스토퍼; 및
상기 제 2-2 게이트 절연층, 상기 제 2 산화물 반도체층, 및 상기 제 2 에치 스토퍼의 일측을 커버하며 서로 대향하도록 배치되는 제 2 소스전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 8 항에 있어서,
상기 제 1 게이트 전극은 상기 제 1 산화물 반도체층과 중첩되고, 상기 제 1 산화물 반도체층의 폭과 동일하거나 큰 폭을 가지며,
상기 제 2 게이트 전극은 상기 제 2 산화물 반도체층과 중첩되고, 상기 제 2 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 9 항에 있어서,
상기 제 1 에치 스토퍼는 상기 제 2-1 게이트 절연층과 동일한 폭을 갖고, 상기 제 1 산화물 반도체층보다 작은 폭을 가지며,
상기 제 2 에치 스토퍼는 상기 제 2 산화물 반도체층보다 작은 폭을 갖고, 상기 제 2 산화물 반도체층은 상기 제 2-2 게이트 절연층보다 작은 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 표시영역과 비표시 영역을 포함하는 기판;
상기 표시영역에 서로 교차하도록 배치되는 복수의 게이트 라인들 및 데이터 라인들;
상기 복수의 게이트 라인들과 복수의 데이터 라인들의 교차에 의해 정의되는 영역들에 배치되는 복수의 픽셀들;
상기 비표시 영역에 형성되며, 상기 복수의 게이트 라인들에 게이트 신호를 공급하는 제 1 박막 트랜지스터들을 구비하는 게이트 구동부; 및
상기 복수의 게이트 라인들 및 데이터 라인들의 교차부들에 배치되어 상기 복수의 픽셀들 각각에 데이터 신호를 공급하는 제 2 박막 트랜지스터들을 포함하고,
상기 제 1 박막 트랜지스터들의 각각은 제 1 이동도를 갖는 제 1 산화물 반도체층을 포함하고,
상기 제 2 박막 트랜지스터들 각각은 제 1 이동도보다 낮은 제 2 이동도를 갖는 제 2 산화물 반도체층을 포함하며,
상기 복수의 제 1 박막 트랜지스터들 각각은,
상기 기판 상의 비표시 영역에 형성되는 제 1 게이트 전극
상기 제 1 게이트 전극을 커버하는 제 1 게이트 절연층;
상기 비표시 영역의 상기 제 1 게이트 절연층 상에 형성되는 상기 제 1 산화물 반도체층;
상기 제 1 산화물 반도체층 상에 형성되는 제 1-1 에치 스토퍼;
상기 제 1-1 에치 스토퍼 상에 형성되는 제 1-2 에치 스토퍼;
상기 제 1-2 에치 스토퍼, 상기 제 1-1 에치 스토퍼, 및 상기 제 1 산화물 반도체층의 일측을 커버하며 서로 대향하도록 배치되는 제 1 소스전극 및 제 1 드레인 전극을 포함하며,
상기 복수의 제 2 박막 트랜지스터들 각각은,
상기 기판 상의 표시 영역에 형성되는 제 2 게이트 전극
상기 제 2 게이트 전극을 커버하는 상기 제 1 게이트 절연층;
상기 표시 영역의 상기 제 1 게이트 절연층 상에 형성되는 제 2-2 게이트 절연층;
제 2-2 게이트 절연층 상에 형성되는 상기 제 2 산화물 반도체층;
상기 제 2 산화물 반도체층 상에 형성되는 제 2 에치 스토퍼; 및
상기 제 2-2 게이트 절연층, 상기 제 2 산화물 반도체층, 및 상기 제 2 에치 스토퍼의 일측을 커버하며 서로 대향하도록 배치되는 제 2 소스전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 11 항에 있어서,
상기 제 1 게이트 전극은 상기 제 1 산화물 반도체층과 중첩되고, 상기 제 1 산화물 반도체층의 폭과 동일하거나 큰 폭을 가지며,
상기 제 2 게이트 전극은 상기 제 2 산화물 반도체층과 중첩되고, 상기 제 2 산화물 반도체층의 폭과 동일하거나 큰 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 12 항에 있어서,
상기 제 1-2 에치 스토퍼는 제 1-1 에치 스토퍼보다 작은 폭을 갖고, 상기 제 1-1 에치 스토퍼는 상기 제 1 산화물 반도체층보다 작은 폭을 가지며,
상기 제 2 에치 스토퍼는 상기 제 2 산화물 반도체층보다 작은 폭을 갖고, 상기 제 2 산화물 반도체층은 상기 제 2-2 게이트 절연층보다 작은 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
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Families Citing this family (8)
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| US12096657B2 (en) | 2020-12-07 | 2024-09-17 | Apple Inc. | Display circuitry with semiconducting oxide transistors |
| KR20230097186A (ko) * | 2020-12-07 | 2023-06-30 | 애플 인크. | 반도체형 산화물 트랜지스터들을 갖는 디스플레이 회로부 |
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| CN114566505A (zh) * | 2022-02-17 | 2022-05-31 | 深圳市华星光电半导体显示技术有限公司 | 驱动基板及其制作方法、显示面板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003910A (ja) | 2008-06-20 | 2010-01-07 | Toshiba Mobile Display Co Ltd | 表示素子 |
| JP2011091376A (ja) | 2009-09-24 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101034686B1 (ko) * | 2009-01-12 | 2011-05-16 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시 장치 및 그의 제조 방법 |
| KR20130110579A (ko) * | 2012-03-29 | 2013-10-10 | 엘지디스플레이 주식회사 | 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
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2014
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Patent Citations (2)
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| JP2010003910A (ja) | 2008-06-20 | 2010-01-07 | Toshiba Mobile Display Co Ltd | 表示素子 |
| JP2011091376A (ja) | 2009-09-24 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 表示装置 |
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