KR102142483B1 - Method for fabricating thin film transistor array substrate for display device and the thin film transistor array substrate - Google Patents
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- Thin Film Transistor (AREA)
Abstract
본 발명은 표시장치용 박막 트랜지스터 어레이 기판 제조방법 및 그 구조에 관한 것으로, 개시된 발명은 기판상에 광차단막과 버퍼절연막 및 활성층을 차례로 적층하는 단계; 제1 식각 공정을 통해 상기 활성층과 버퍼절연막을 일괄 식각하는 단계; 상기 제2 식각 공정을 통해 상기 광차단막을 식각하는 단계; 제3 식각 공정을 통해 상기 활성층과 버퍼절연막을 일괄 식각하여 활성층 패턴과 버퍼절연막 패턴을 형성하는 단계; 상기 활성층 패턴을 포함한 기판 전면에 층간 절연막을 형성하는 단계; 상기 층간 절연막 내에 상기 활성층 패턴 내의 소스영역 및 드레인영역을 노출시키는 소스영역 콘택홀 및 드레인영역 콘택홀을 형성하는 단계; 상기 층간절연막 상에 상기 활성층 패턴 내의 소스영역 및 드레인영역과 각각 연결되는 소스전극 및 드레인 전극을 형성하는 단계; 상기 소스전극 및 드레인 전극을 포함한 층간 절연막 상에 패시베이션막을 형성하는 단계; 상기 패시베이션막 내에 상기 드레인 전극과 연결되는 드레인 콘택홀을 형성하는 단계; 상기 패시베이션막 상에 상기 드레인 전극과 연결되는 도전층 패턴을 형성하는 단계를 포함하여 구성된다.The present invention relates to a method of manufacturing a thin film transistor array substrate for a display device and its structure, and the disclosed invention comprises sequentially stacking a light blocking film, a buffer insulating film, and an active layer on a substrate; Batch etching the active layer and the buffer insulating layer through a first etching process; Etching the light blocking film through the second etching process; Forming an active layer pattern and a buffer insulating layer pattern by collectively etching the active layer and the buffer insulating layer through a third etching process; Forming an interlayer insulating film on the entire surface of the substrate including the active layer pattern; Forming a source region contact hole and a drain region contact hole in the interlayer insulating layer exposing the source region and the drain region in the active layer pattern; Forming a source electrode and a drain electrode respectively connected to the source region and the drain region in the active layer pattern on the interlayer insulating film; Forming a passivation film on the interlayer insulating film including the source electrode and the drain electrode; Forming a drain contact hole connected to the drain electrode in the passivation film; And forming a conductive layer pattern connected to the drain electrode on the passivation film.
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 표시장치용 박막 트랜지스터 어레이 기판 제조시에 마스크 수를 저감하여 제조 비용을 감소시킴으로써 생산성을 향상시킬 수 있는 표시장치용 박막 트랜지스터 어레이 기판 제조방법 및 그 구조에 관한 것이다.The present invention relates to a thin film transistor, and more specifically, a manufacturing method of a thin film transistor array substrate for a display device capable of improving productivity by reducing the number of masks and reducing the manufacturing cost when manufacturing the thin film transistor array substrate for a display device. It's about structure.
비약적으로 성장하고 있는 평판디스플레이 시장에서 가장 큰 응용 대상으로 TV(Television) 제품이 있다. 현재 TV용 패널로는 액정디스플레이(LCD; Liquid Crystal Display)가 주축을 이루고 있는 가운데, 유기발광디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다.TV (Television) products are the biggest application targets in the rapidly growing flat panel display market. Currently, LCD (Liquid Crystal Display) is the main axis for TV panels, and organic light emitting displays are also being studied for application to TVs.
현재의 TV 용 디스플레이 기술의 방향을 시장에서 요구하는 주요 항목에 초점을 맞추고 있는데, 시장에서 요구하는 사항으로는 대형 TV 또는 DID(Digital Information Display), 저가격, 고화질(동영상 표현력, 고해상도, 밝기, 명암비, 색재현력)이 있다.Focusing on the main items required by the market for the direction of the current TV display technology, the market demands include large TV or digital information display (DID), low cost, high definition (video expressive power, high resolution, brightness, contrast ratio) , Color reproduction).
이러한 요건에 부합되게 하기 위해서는 유리 등의 기판의 대형화와 함께, 비용 증가 없이 우수한 성능을 갖는 디스플레이 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT; Thin Film Transistor)가 무엇보다 필요하다.In order to meet these requirements, a thin film transistor (TFT) to be applied as a display switching and driving device having excellent performance without increasing costs, along with the enlargement of a substrate such as glass, is required.
따라서, 향후의 기술개발은 이러한 추세에 맞게 저가격으로 우수한 성능의 디스플레이 패널을 제작할 수 있는 TFT 제작 기술 확보에 초점이 맞춰져야 할 것이다.Therefore, future technology development should focus on securing TFT manufacturing technology that can manufacture high-performance display panels at low prices to meet this trend.
이렇게 디스 플레이 패널 제작에 사용되는 박막 트랜지스터의 일종인 코플라나 박막 트랜지스터 (Coplanar thin film transistor)는 작은(Small) 박막 트랜지스터 구현 및 기생 캐패시턴스에 구애받지 않은 설계(Cgs Free Design)가 가능하여 디스플레이 제품에 적용하는 경우에 개구율 향상 및 기생 캐패시턴스 감소 등의 장점이 있으나, 마스크 수 증가에 따른 생산성 저하 및 제조 비용 상승이 동반되게 된다.Coplanar thin film transistor, a kind of thin film transistor used in manufacturing display panels, is capable of realizing small thin film transistors and designing regardless of parasitic capacitance (Cgs Free Design). When applied, it has advantages such as improved aperture ratio and reduced parasitic capacitance, but is accompanied by a decrease in productivity and an increase in manufacturing cost due to an increase in the number of masks.
이러한 기존의 코플라나 타입의 박막 트랜지스터를 이용한 박막 트랜지스터 어레이 기판 제조방법에 대해 도 1 내지 2를 참조하여 설명하면 다음과 같다.A method of manufacturing a thin film transistor array substrate using the conventional coplanar type thin film transistor will be described with reference to FIGS. 1 to 2 as follows.
도 1은 종래기술에 따른 박막 트랜지스터 어레이 기판 제조방법에 적용되는 마스크 공정들을 개략적으로 나타낸 흐름도이다.1 is a flowchart schematically showing mask processes applied to a method of manufacturing a thin film transistor array substrate according to the prior art.
도 1을 참조하면, 종래기술에 따른 박막 트랜지스터 어레이 기판 제조방법은, 기판상에 광차단막(light shield film)용 물질막을 증착한 후 이를 선택적으로 패터닝하여 광차단막 패턴을 형성하는 제1 마스크 공정(S10)과; 상기 광차단막 패턴을 포함한 기판상에 버퍼절연막과 활성층을 적층한 후 이들 막을 선택적으로 패터닝하여 활성층 패턴을 형성하는 제2 마스크 공정(S20)과; 상기 활성층 패턴을 포함한 기판 전면에 게이트 절연막과 게이트 전극용 도전 금속막을 증착한 후 상기 도전 금속막을 선택적으로 패터닝하여 게이트 전극을 형성하는 제3 마스크 공정(S30)과; 상기 게이트 전극을 포함한 기판 전면에 층간 절연막을 증착한 후 상기 층간 절연막을 선택적으로 패터닝하여 상기 활성층의 소스영역 및 드레인 영역을 각각 노출시키는 소스영역 콘택홀 및 드레인 영역 콘택홀을 동시에 형성하는 제4 마스크 공정(S40)과; 상기 층간 절연막 상에 소스전극 및 드레인 전극용 도전 금속막을 형성한 후 상기 도전 금속막을 선택적으로 패터닝하여 소스전극 및 드레인 전극을 형성하는 제5 마스크 공정(S50)과; 상기 소스전극 및 드레인 전극을 포함한 층간 절연막 상에 패시베이션막을 형성한 후 상기 패시베이션막을 선택적으로 패터닝하여 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 제6 마스크 공정(S60) 및 상기 층간 절연막 상에 투명 도전물질층을 증착한 후 상기 투명 도전물질층을 선택적으로 패터닝하여 상기 드레인 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 픽셀전극을 형성하는 제7 마스크 공정을 포함하여 구성된다.Referring to FIG. 1, a method of manufacturing a thin film transistor array substrate according to the prior art includes a first mask process of depositing a material film for a light shield film on a substrate and selectively patterning it to form a light blocking film pattern ( S10); A second mask process (S20) of depositing a buffer insulating film and an active layer on a substrate including the light blocking film pattern and selectively patterning these films to form an active layer pattern; A third mask process (S30) of depositing a gate insulating film and a conductive metal film for a gate electrode on the entire surface of the substrate including the active layer pattern, and then selectively patterning the conductive metal film to form a gate electrode; After depositing an interlayer insulating film on the entire surface of the substrate including the gate electrode, a fourth mask simultaneously forming a source region contact hole and a drain region contact hole to expose the source region and the drain region of the active layer by selectively patterning the interlayer insulating layer. Step (S40); A fifth mask process (S50) of forming a source electrode and a drain electrode by selectively patterning the conductive metal film after forming a conductive metal film for a source electrode and a drain electrode on the interlayer insulating film; A sixth mask process (S60) for forming a drain contact hole exposing the drain electrode by selectively patterning the passivation film after forming a passivation film on the interlayer insulating film including the source electrode and the drain electrode (S60) and transparent on the interlayer insulating film It comprises a seventh mask process to form a pixel electrode that is electrically connected to the drain electrode through the drain contact hole by selectively patterning the transparent conductive material layer after depositing a conductive material layer.
이러한 제1 내지 7 마스크 공정을 적용하여 박막 트랜지스터 어레이 기판을 제조하는 방법에 대해 도 2a 내지 2g를 참조하여 개략적으로 설명하면 다음과 같다.A method of manufacturing the thin film transistor array substrate by applying the first to seventh mask processes will be schematically described with reference to FIGS. 2A to 2G.
도 2a 내지 2g는 종래기술에 따른 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 제조 공정 단면도들이다.2A to 2G are cross-sectional views of a manufacturing process for explaining a method of manufacturing a thin film transistor array substrate according to the prior art.
도면에는 도시하지 않았지만, 기판(11) 상에 광을 차단하는 광차단 물질층(미도시)을 스퍼터링 방법으로 증착한다.Although not shown in the drawings, a light blocking material layer (not shown) that blocks light on the
그 다음, 도 2a를 참조하면, 상기 광차단 물질층(미도시)을 제1 마스크 공정을 통해 선택적으로 패터닝하여 상기 기판(11) 상에 광차단막(13)을 형성한다.Next, referring to FIG. 2A, the light blocking material layer (not shown) is selectively patterned through a first mask process to form a
이어서, 도 2b를 참조하면, 상기 광차단막(13)을 포함한 기판(11) 상에 절연막(미도시)과 산화물 반도체층(미도시)을 차례로 증착한 후, 제2 마스크 공정을 통해 이들 막을 선택적으로 패터닝 함으로써 버퍼절연막(15)과 활성층(17)을 형성한다. 이때, 상기 활성층(17)은, 도면에는 도시하지 않았지만, 채널영역(미도시)과 이 채널영역을 기준으로 서로 이격된 소스영역(미도시) 및 드레인영역(미도시)을 포함한다.Subsequently, referring to FIG. 2B, an insulating film (not shown) and an oxide semiconductor layer (not shown) are sequentially deposited on the
그 다음, 도 2c를 참조하면, 상기 활성층(17)을 포함한 기판 전면에 게이트 절연물질층(미도시)과 게이트 전극용 도전 금속층(미도시)을 차례로 적층한 후, 제3 마스크 공정을 통해 상기 게이트 전극용 도전 금속층(미도시) 및 게이트 절연물질층(미도시)을 선택적으로 패터닝하여, 게이트 절연막(15)과 게이트 전극(17)을 형성한다.Next, referring to FIG. 2C, a gate insulating material layer (not shown) and a conductive metal layer for a gate electrode (not shown) are sequentially stacked on the front surface of the substrate including the
이어서, 도 2d를 참조하면, 상기 활성층(17)을 포함한 기판 전면에 층간 절연막(23)을 증착한 후, 제4 마스크 공정을 통해 상기 층간 절연막(23)을 선택적으로 패터닝하여 상기 소스영역(미도시) 및 드레인영역(미도시)을 노출시키는 소스영역 콘택홀(25a) 및 드레인영역 콘택홀(25b)을 형성한다.Subsequently, referring to FIG. 2D, after depositing an
그 다음, 도 2e를 참조하면, 상기 층간 절연막(23) 상에 상기 소스영역 콘택홀(25a) 및 드레인영역 콘택홀(25b)과 접촉하는 도전 금속층(미도시)을 증착한 후, 제5 마스크 공정을 통해 상기 도전 금속층(미도시)을 선택적으로 패터닝하여 소스전극(27a) 및 드레인 전극(27b)을 형성한다.Next, referring to FIG. 2E, after depositing a conductive metal layer (not shown) contacting the source
이어서, 도 2f를 참조하면, 상기 소스전극(27a) 및 드레인 전극(27b)을 포함한 층간 절연막(23) 상에 패시베이션막(29)을 증착한 후, 제6 마스크 공정을 통해 상기 패시베이션막(29)을 선택적으로 식각하여 상기 드레인 전극(27b)을 노출시키는 드레인 콘택홀(31)을 형성한다.Subsequently, referring to FIG. 2F, after the
그 다음, 도 2g를 참조하면, 상기 패시베이션막(29) 상에 상기 드레인 전극 (27b)과 접촉하는 투명 도전물질층(미도시)을 증착한 후, 제7 마스크 공정을 통해 상기 투명 도전물질층(미도시)을 선택적으로 식각하여, 픽셀전극(35)을 형성함으로써 종래기술에 따른 박막 트랜지스터 어레이 기판 제조공정을 완료한다. Next, referring to FIG. 2G, after depositing a transparent conductive material layer (not shown) in contact with the
이와 같이, 종래기술에 따른 코플라나 박막 트랜지스터를 이용한 표시장치용 박막트랜지스터 어레이 기판 제조시에, 광차단막(light shield film)을 형성하는 단계, 활성층을 형성하는 단계, 게이트 전극을 형성하는 단계, 층간절연막을 형성하는 단계, 소스전극 및 드레인 전극을 형성하는 단계, 패시베이션막을 형성하는 단계 및 픽셀 전극을 형성하는 단계에서 각각 마스크가 사용되므로, 총 7개의 마스크가 필요하게 된다. As described above, in manufacturing a thin film transistor array substrate for a display device using a coplanar thin film transistor according to the prior art, forming a light shield film, forming an active layer, forming a gate electrode, and interlayer Since a mask is used in the step of forming the insulating film, the step of forming the source electrode and the drain electrode, the step of forming the passivation film, and the step of forming the pixel electrode, a total of seven masks are required.
따라서, 이렇게 표시장치용 박막 트랜지스터 어레이 기판 제조시에 7개의 마스크가 필요하므로 인해 마스크 수의 증가에 따른 생산성 저하 및 제조 비용이 상승하게 된다. Accordingly, since seven masks are required in manufacturing the thin film transistor array substrate for a display device, productivity decrease and manufacturing cost increase due to an increase in the number of masks.
그러므로, 박막 트랜지스터 어레이 기판 제조시에 생산성을 향상시키고 제조 비용을 절감하기 위해서는 박막 트랜지스터 어레이 기판 제조시에 사용되는 마스크 수를 줄이는 것이 무엇보다도 중요하다고 할 수 있다. Therefore, it can be said that it is most important to reduce the number of masks used in manufacturing the thin film transistor array substrate in order to improve productivity and reduce manufacturing cost in manufacturing the thin film transistor array substrate.
본 발명은 종래기술의 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 한 개의 마스크를 이용하여 활성층과 버퍼절연막 및 광차단막을 일괄적으로 패터닝하도록 함으로써 마스크 수를 줄일 수 있어 생산성을 향상시키고 제조 원가를 절감할 수 있는 표시장치용 박막 트랜지스터 어레이 기판 제조방법 및 그 구조를 제공함에 있다.The present invention is to solve the problems of the prior art, the object of the present invention is to reduce the number of masks by collectively patterning the active layer, the buffer insulating film and the light blocking film using one mask, thereby improving productivity and manufacturing cost It is to provide a method of manufacturing a thin film transistor array substrate for a display device and a structure that can reduce the.
상기 목적을 달성하기 위한 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조방법은 기판상에 광차단막과 버퍼절연막 및 활성층을 차례로 적층하는 단계; 제1 식각 공정을 통해 상기 활성층과 버퍼절연막을 일괄 식각하는 단계; 상기 제2 식각 공정을 통해 상기 광차단막을 식각하는 단계; 제3 식각 공정을 통해 상기 활성층과 버퍼절연막을 일괄 식각하여 활성층 패턴과 버퍼절연막 패턴을 형성하는 단계; 상기 활성층 패턴을 포함한 기판 전면에 층간 절연막을 형성하는 단계; 상기 층간 절연막 내에 상기 활성층 패턴 내의 소스영역 및 드레인영역을 노출시키는 소스영역 콘택홀 및 드레인영역 콘택홀을 형성하는 단계; 상기 층간절연막 상에 상기 활성층 패턴 내의 소스영역 및 드레인영역과 각각 연결되는 소스전극 및 드레인 전극을 형성하는 단계; 상기 소스전극 및 드레인 전극을 포함한 층간 절연막 상에 패시베이션막을 형성하는 단계; 상기 패시베이션막 내에 상기 드레인 전극과 연결되는 드레인 콘택홀을 형성하는 단계; 상기 패시베이션막 상에 상기 드레인 전극과 연결되는 도전층 패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다. A method of manufacturing a thin film transistor array substrate for a display device according to the present invention for achieving the above object comprises the steps of sequentially depositing a light blocking film, a buffer insulating film and an active layer on a substrate; Batch etching the active layer and the buffer insulating layer through a first etching process; Etching the light blocking film through the second etching process; Forming an active layer pattern and a buffer insulating layer pattern by collectively etching the active layer and the buffer insulating layer through a third etching process; Forming an interlayer insulating film on the entire surface of the substrate including the active layer pattern; Forming a source region contact hole and a drain region contact hole in the interlayer insulating layer exposing the source region and the drain region in the active layer pattern; Forming a source electrode and a drain electrode respectively connected to the source region and the drain region in the active layer pattern on the interlayer insulating film; Forming a passivation film on the interlayer insulating film including the source electrode and the drain electrode; Forming a drain contact hole connected to the drain electrode in the passivation film; And forming a conductive layer pattern connected to the drain electrode on the passivation film.
상기 목적을 달성하기 위한 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판은, 기판상에 형성된 광차단막 패턴과; 상기 광차단막 패턴 상에 형성되고, SiNx으로 구성된 버퍼절연막 패턴과; 상기 버퍼절연막 패턴 상에 형성된 활성층 패턴과; 상기 활성층 패턴을 포함한 기판 전면에 형성되고, 상기 활성층 패턴 내의 소스영역과 드레인 영역을 각각 노출시키는 층간 절연막과; 상기 층간 절연막 상에 형성되고, 상기 활성층 패턴의 소스영역과 드레인 영역과 각각 연결되는 소스전극과 드레인 전극과; 상기 소스전극과 드레인 전극을 포함한 상기 층간 절연막 상에 형성되고, 상기 드레인 전극을 노출시키는 패시베이션막과; 상기 패시베이션막 상에 상기 드레인 전극과 연결되는 도전층 패턴을 포함하여 구성되는 것을 특징으로 한다.A thin film transistor array substrate for a display device according to the present invention for achieving the above object, a light blocking film pattern formed on the substrate; A buffer insulating film pattern formed on the light blocking film pattern and composed of SiNx; An active layer pattern formed on the buffer insulating film pattern; An interlayer insulating film formed on the entire surface of the substrate including the active layer pattern, and exposing the source region and the drain region in the active layer pattern, respectively; A source electrode and a drain electrode formed on the interlayer insulating film and connected to a source region and a drain region of the active layer pattern, respectively; A passivation film formed on the interlayer insulating film including the source electrode and the drain electrode, and exposing the drain electrode; It is characterized in that it comprises a conductive layer pattern connected to the drain electrode on the passivation film.
본 발명에 따른 표시장치용 반도체 박막 트랜지스터 어레이 기판 제조방법 및 그 구조에 따르면 다음과 같은 효과가 있다.According to a method of manufacturing a semiconductor thin film transistor array substrate for a display device and a structure thereof according to the present invention, there are the following effects.
본 발명에 따른 표시장치용 반도체 박막 트랜지스터 어레이 기판 제조방법 및 그 구조는 한 개의 마스크를 이용하여 활성층과 버퍼절연막 및 광차단막을 일괄 패터닝하도록 함으로써 마스크 수를 줄일 수 있어 생산성을 향상시키고 제조 원가를 절감할 수 있다. The method of manufacturing a semiconductor thin film transistor array substrate for a display device and its structure according to the present invention can collectively pattern an active layer, a buffer insulating film, and a light blocking film using one mask, thereby reducing the number of masks, thereby improving productivity and reducing manufacturing cost. can do.
또한, 본 발명에 따른 표시장치용 반도체 박막 트랜지스터 어레이 기판 제조방법은, 버퍼 절연막 형성시에 NH3 가 없는 SiNx을 증착하여 활성층 내에 수소(H) 침투 영향을 감소시켜 소자의 불량을 최소화할 수 있으며, 버퍼 절연막과 활성층의 식각률(etch rate)을 유사하게 유지하도록 함으로써 한 개의 마스크를 이용한 일괄 식각이 가능하게 되므로 박막 트랜지스터 어레이 기판 제조시에 사용되는 마스크 수를 줄일 수 있어 제조 공정을 단순화시킬 수 있다.In addition, in the method of manufacturing a semiconductor thin film transistor array substrate for a display device according to the present invention, when forming a buffer insulating film, NH 3 -free SiNx is deposited to reduce the influence of hydrogen (H) penetration into the active layer, thereby minimizing device defects. , By keeping the etch rate of the buffer insulating film and the active layer similar, batch etching using a single mask is possible, thereby reducing the number of masks used in manufacturing a thin film transistor array substrate, thereby simplifying the manufacturing process. .
그리고, 본 발명에 따른 표시장치용 반도체 박막 트랜지스터 어레이 기판 제조방법은, 광차단막 하부 및 상부에 버퍼 절연막을 적용하는 경우에, 상부 버퍼 절연막의 적용 물질로서 상기 광차단막의 식각률보다 빠른 절연 물질, 예를 들어 SiNx 또는 기타 다른 절연 물질을 사용함으로써 한 개의 마스크를 이용한 일괄 식각이 가능하게 되므로 박막 트랜지스터 어레이 기판 제조시에 사용되는 마스크 수를 줄일 수 있어 제조 공정을 단순화시킬 수 있다.In addition, in the method of manufacturing a semiconductor thin film transistor array substrate for a display device according to the present invention, when a buffer insulating film is applied to the lower and upper portions of the light blocking film, an insulating material that is faster than the etch rate of the light blocking film as an application material of the upper buffer insulating film, eg For example, by using SiNx or other insulating material, batch etching using a single mask is possible, so the number of masks used in manufacturing a thin film transistor array substrate can be reduced, thereby simplifying the manufacturing process.
도 1은 종래기술에 따른 박막 트랜지스터 어레이 기판 제조방법에 적용되는 마스크 공정들을 개략적으로 나타낸 흐름도이다.
도 2a 내지 2g는 종래기술에 따른 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 제조 공정 단면도들이다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판 제조방법에 적용되는 마스크 공정들을 개략적으로 나타낸 흐름도이다.
도 4a 내지 4q는 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 제조 공정 단면도들이다.
도 5a 내지 5n는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 제조 공정 단면도들이다.1 is a flowchart schematically showing mask processes applied to a method of manufacturing a thin film transistor array substrate according to the prior art.
2A to 2G are cross-sectional views of a manufacturing process for explaining a method of manufacturing a thin film transistor array substrate according to the prior art.
3 is a flowchart schematically showing mask processes applied to a method of manufacturing a thin film transistor array substrate according to the present invention.
4A to 4Q are cross-sectional views of a manufacturing process for describing a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention.
5A to 5N are cross-sectional views of a manufacturing process for describing a method of manufacturing a thin film transistor array substrate according to another embodiment of the present invention.
이하, 본 발명의 바람직한 일 실시 예에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a thin film transistor array substrate for a display device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판 제조방법에 적용되는 마스크 공정들을 개략적으로 나타낸 흐름도이다.3 is a flowchart schematically showing mask processes applied to a method of manufacturing a thin film transistor array substrate according to the present invention.
도 3을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판 제조방법은, 기판상에 광차단막(light shield film)용 물질막과, 버퍼절연막과 활성층을 차례로 적층한 후 이들 막을 제1 마스크인 회절 마스크를 통해 선택적으로 패터닝하여 활성층 패턴과, 버퍼절연막 패턴 및 광차단막 패턴을 형성하는 제1 마스크 공정 (S110)과; 상기 활성층 패턴을 포함한 기판 전면에 게이트 절연막과 게이트 전극용 도전 금속막을 증착한 후 제2 마스크를 통해 상기 도전 금속막을 선택적으로 패터닝하여 게이트 전극을 형성하는 제2 마스크 공정(S120)과; 상기 게이트 전극을 포함한 기판 전면에 층간 절연막을 증착한 후 제3 마스크를 통해 상기 층간 절연막을 선택적으로 패터닝하여 상기 활성층의 소스영역 및 드레인 영역을 각각 노출시키는 소스영역 콘택홀 및 드레인 영역 콘택홀을 동시에 형성하는 제3 마스크 공정(S130)과; 상기 층간 절연막 상에 소스전극 및 드레인 전극용 도전 금속막을 형성한 후 제4 마스크를 통해 상기 도전 금속막을 선택적으로 패터닝하여 소스전극 및 드레인 전극을 형성하는 제4 마스크 공정(S140)과; 상기 소스전극 및 드레인 전극을 포함한 층간 절연막 상에 패시베이션막을 형성한 후 제5 마스크를 통해 상기 패시베이션막을 선택적으로 패터닝하여 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 제5 마스크 공정(S150) 및 상기 층간 절연막 상에 투명 도전물질층을 증착한 후 제6 마스크를 통해 상기 투명 도전물질층을 선택적으로 패터닝하여 상기 드레인 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 도전층 패턴을 형성하는 제6 마스크 공정을 포함하여 구성된다.Referring to FIG. 3, in the method of manufacturing a thin film transistor array substrate according to the present invention, a material film for a light shield film, a buffer insulating film, and an active layer are sequentially stacked on a substrate, and then these films are diffraction masks, which are first masks. A first mask process (S110) to selectively pattern through to form an active layer pattern, a buffer insulating film pattern, and a light blocking film pattern; A second mask process (S120) of depositing a gate insulating film and a conductive metal film for a gate electrode on the entire surface of the substrate including the active layer pattern and selectively patterning the conductive metal film through a second mask to form a gate electrode; After depositing an interlayer insulating film on the entire surface of the substrate including the gate electrode, the source region contact hole and the drain region contact hole simultaneously exposing the source region and the drain region of the active layer by selectively patterning the interlayer insulating layer through a third mask. Forming a third mask process (S130); A fourth mask process (S140) of forming a source electrode and a drain electrode by selectively patterning the conductive metal film through a fourth mask after forming a conductive metal film for a source electrode and a drain electrode on the interlayer insulating film; A fifth mask process (S150) of forming a drain contact hole exposing the drain electrode by selectively patterning the passivation film through a fifth mask after forming a passivation film on the interlayer insulating film including the source electrode and the drain electrode (S150). A sixth mask forming a conductive layer pattern electrically connected to the drain electrode through the drain contact hole by selectively patterning the transparent conductive material layer through a sixth mask after depositing a transparent conductive material layer on the interlayer insulating film It consists of a process.
이러한 제1 내지 6 마스크 공정을 적용하여 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 기판을 제조하는 방법에 대해 도 4a 내지 4q를 참조하여 개략적으로 설명하면 다음과 같다.A method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention by applying the first to sixth mask processes will be described schematically with reference to FIGS. 4A to 4Q.
상기 본 발명에 따른 표시장치용 박막 트랜스터 어레이 기판 제조방법은 탑 게이트(Top gate), 바텀 게이트(Bottom gate) 방식 등을 포함하여 구동 가능한 박막 트랜지스터 제조방법을 모두 포함한다. 또한, 상기 박막 트랜지스터 어레이 기판은 식각정지층을 사용하는 박막 트랜지스터 및 BCE 구조의 박막 트랜지스터에도 적용 가능하다.The method of manufacturing a thin film transistor array substrate for a display device according to the present invention includes all methods of manufacturing a thin film transistor that can be driven, including a top gate and bottom gate method. In addition, the thin film transistor array substrate is applicable to thin film transistors using an etch stop layer and thin film transistors having a BCE structure.
본 발명에 따른 표시장치용 박막 트랜스터 어레이 기판 제조방법은 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.The method of manufacturing a thin film transistor array substrate for a display device according to the present invention includes a liquid crystal display (Liquid Crystal Display; hereinafter referred to as LCD), an organic light emitting diode (Organic Luminescence Emitted Diode; hereinafter referred to as OLED), a driving element of a flat panel display, or It can be applied to various electronic devices such as a switching element or a device for configuring a peripheral circuit of a memory device.
도 4a 내지 4q는 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 제조 공정 단면도들이다.4A to 4Q are cross-sectional views illustrating a manufacturing process for describing a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention.
도 4a를 참조하면, 기판(101) 전면에 광 차단 특성을 갖는 물질, 예를 들어 비정질 실리콘(a-Si), CuOX 또는 기타 다른 물질으로 구성된 광차단막(103)을 형성한다. 이때, 상기 광차단막(103)의 증착 방법으로는 RF-스퍼터링 (sputter) 방법, DC-스퍼터링 방법, PECVD방법, ALD방법, 증기증착법(evaporation) 중에서 선택하여 사용할 수 있다.Referring to FIG. 4A, a
상기 기판(101)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다. 여기서는 기판으로 유리 기판을 적용한 경우를 예로 들어 설명하기로 한다. 또한, 상기 기판(101)은 플렉서블(flexible)한 재질인 플라스틱 또는 다른 적절한 재질, 예를 들어 폴리 이미드(poly imide)와 다수의 버퍼층(buffer layer)을 포함하여 이루어질 수 있다. The
상기 광차단막(103)은 단일 층으로 구성되거나, 또는 적어도 2 층 이상으로 구성될 수도 있다. 본 발명에서는 단일 층의 광차단막을 예를 들어 설명하였지만, 이에 한정하는 것은 아니다. The
그 다음, 상기 광 차단막(103) 상에 버퍼절연막(105), 활성층(107)을 차례로 적층한다. 이때, 상기 버퍼 절연막(105)으로는 NH3 이 함유되지 않은 실리콘 질화막 (SiNx)을 사용한다. 이는 상기 활성층(107) 내에 수소(H)가 침투하게 되면 소자 특성에 불량을 초래할 수 있기 때문에, 상기 활성층(107) 내에 수소의 침투 영향을 감소시키기 위함이다. Then, a
또한, 상기 실리콘 질화막(SiNx)을 버퍼 절연막으로 사용하는 경우에, 상기 실리콘 질화막이 상기 활성층(107)과 식각률(etch rate)이 유사하기 때문에 상기 활성층(107)과 버퍼절연막(105)의 일괄 식각이 용이하게 된다.In addition, when the silicon nitride film (SiNx) is used as a buffer insulating film, the silicon nitride film has an etch rate similar to that of the
그리고, 상기 활성층(107)은 소스전극(미도시)과 드레인전극(미도시) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘 (a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다. In addition, the
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. At this time, the oxide semiconductor, one or more materials selected from the group consisting of germanium (Ge), tin (Sn), lead (Pb), indium (In), titanium (Ti), gallium (Ga) and aluminum (Al) And silicon (Si) added to an oxide semiconductor including zinc (Zn).
상기 활성층(107)이 SIZO로 이루어지는 경우, 상기 산화물 반도체층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.When the
한편, 상기 활성층(107)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네??(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.On the other hand, as the
한편, 본 발명에서는 활성층(107)의 적용 물질로서 IGZO 산화물 반도체를 사용하는 경우를 예로 들어 설명하고 있다.Meanwhile, in the present invention, the case of using an IGZO oxide semiconductor as an application material of the
이어서, 도 4b를 참조하면, 상기 활성층(107) 상에 감광성이 우수한 감광 물질을 도포하여 감광막(109)을 형성한다.Subsequently, referring to FIG. 4B, a photosensitive material having excellent photosensitivity is coated on the
그 다음, 회절 특성을 지닌 회절 마스크인 슬릿 마스크(Slit Mask; 111) 또는 하프 톤 마스크(Half-Ton Mask)(미도시)를 이용한 제1 마스크 공정, 예를 들어 노광 공정을 통해 상기 감광막(109)에 자외선 광을 조사한다. 이때, 상기 슬릿 마스크(111)는 광차단부 (111a), 반투과부(111b) 및 광투과부(111c)로 이루어진다.Then, a first mask process using a diffraction mask having a diffraction characteristic, a slit mask (Slit Mask) 111 or a half-tone mask (Half-Ton Mask) (not shown), for example, the
이어서, 도 4c를 참조하면, 상기 광이 조사된 상기 감광막(109)을 현상 공정을 통해 선택적으로 제거하여 제1 두께의 제1 감광막 패턴(109a)과 이 제1 두께보다 얇은 제2 두께의 제2 감광막패턴(109b)을 형성한다. Subsequently, referring to FIG. 4C, the
그 다음, 도 4d를 참조하면, 상기 제1, 2 감광막 패턴(109a, 109b)을 식각 마스크로 상기 활성층(107)과 그 하부의 버퍼절연막(105)을 BOE용액을 이용한 1차 습식 식각(Wet etch) 공정을 통해 일괄 식각하여 버퍼절연막 패턴(105a)과 활성층 패턴(107a)을 형성한다. 이때, 상기 BOE용액을 이용한 1차 습식 식각(Wet etch) 공정시에 상기 활성층(107)과 버퍼절연막(105)은 유사한 식각률(etch rate)을 갖기 때문에, 이들 막의 측면 식각 프로파일은 상기 제1, 2 감광막 패턴(109a, 109b) 하부의 내측 방향으로도 식각이 진행되어 거의 유사한 형태를 갖게 된다. Next, referring to FIG. 4D, the first and second
또한, 도면에는 도시하지 않았지만, 상기 활성층 패턴(107a)은 채널영역(미도시)을 기준으로 서로 이격된 소스영역(미도시) 및 드레인 영역(미도시)으로 이루어진다.In addition, although not shown in the drawing, the
이어서, 도 4e를 참조하면, 일괄 식각이 진행된 상기 활성층 패턴(107a)과 버퍼절연막 패턴(105a) 하부의 상기 광차단막(103)을 OZ산 용액을 이용한 2차 습식 식각(Wet etch) 공정을 통해 식각하여 광차단막 패턴(103a)을 형성한다.Subsequently, referring to FIG. 4E, the
그 다음, 도 4f를 참조하면, 잔류하는 상기 제1, 2 감광막 패턴(109a, 109b)을 상기 제2 감광막 패턴(109b)이 완전 제거될 때까지 애싱(Ashing) 처리하여 제1 감광막 패턴(109a)만 잔류시킨다. 이때, 상기 애싱(Ashing) 처리시에 상기 제1 감광막 패턴(109a)도 일정 두께만큼 식각된다. Next, referring to FIG. 4F, the remaining first and
이어서, 도 4g를 참조하면, 상기 애싱 처리된 제1 감광막 패턴(109a)을 식각 마스크로 상기 활성층 패턴(107a) 및 버퍼 절연막 패턴(105a)을 BOE용액을 이용한 3차 습식 식각(Wet etch) 공정을 통해 일괄 식각 함으로써 본 발명에 따른 박막 트랜지스터의 버퍼절연막 패턴(105a)과 활성층 패턴(107a)을 형성하는 공정을 완료한다. 이때, 상기 BOE용액을 이용한 3차 습식 식각(Wet etch) 공정시에도 상기 활성층(107)과 버퍼절연막(105)은 유사한 식각률(etch rate)을 갖기 때문에, 이들 막의 측면 식각 프로파일은 거의 유사한 형태를 갖게 된다. Subsequently, referring to FIG. 4G, the
그 다음, 도 4h를 참조하면, 잔류하는 상기 제1 감광막 패턴(109a)을 제거한 후, 상기 활성층 패턴(107a)을 포함한 기판 전면에 게이트 절연막(113)과 게이트 금속용 제1 금속 도전층(115)을 차례로 적층한다. Next, referring to FIG. 4H, after removing the remaining first
이때, 상기 게이트 절연막(113)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄 (ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.At this time, the
또한, 상기 제1 금속 도전층(115)으로는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. In addition, the first metal
이어서, 도 4i를 참조하면, 제2 마스크를 이용한 제2 마스크 공정을 통해 상기 게이트 절연막(113) 및 제1 도전 금속층(115)을 선택적으로 식각하여 게이트 절연막 패턴(113a) 및 게이트 전극(115a)을 형성한다.Subsequently, referring to FIG. 4I, the
그 다음, 도 4j를 참조하면, 상기 게이트 전극(115a)을 포함한 기판 전면에 무기 절연물질 또는 유기 절연물질로 이루어진 층간 절연막(117)을 형성한다. Next, referring to FIG. 4J, an
이어서, 도 4k를 참조하면, 제3 마스크를 이용한 제3 마스크 공정을 통해 상기 층간 절연막(117)을 선택적으로 식각하여, 상기 활성층 패턴(107a)의 소스영역(미도시) 및 드레인 영역(미도시)을 노출시키는 소스영역 콘택홀(117a) 및 드레인 콘택홀(117b)을 각각 형성한다.Subsequently, referring to FIG. 4K, the
그 다음, 도 4l를 참조하면, 상기 층간 절연막(117) 상에 상기 소스영역 콘택홀(117a) 및 드레인 영역 콘택홀(117b)을 통해 상기 소스영역(미도시) 및 드레인 영역 (미도시)과 연결되는 제2 금속 도전층(119)을 스퍼터링 방법으로 증착한다. 이때, 상기 제2 금속 도전층(119)의 재질로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. Next, referring to FIG. 4L, the source region (not shown) and the drain region (not shown) are formed on the
이어서, 도 4m을 참조하면, 제4 마스크를 이용한 제4 마스크 공정을 통해 상기 제2 금속 도전층(119)을 선택적으로 식각하여 상기 소스영역(미도시) 및 드레인 영역 (미도시)과 연결되는 소스전극(119a) 및 드레인 전극(119b)을 형성한다. 이때, 상기 게이트 전극(115a)과, 게이트 절연막 패턴(113a), 활성층 패턴(107a), 및 소스전극(119a) 및 드레인 전극(119b)은 박막 트랜지스터를 구성한다. Subsequently, referring to FIG. 4M, the second metal
그 다음, 도 4n을 참조하면, 상기 소스전극(119a) 및 드레인 전극(119b)을 포함한 층간 절연막(117) 전면에 무기 절연물질 또는 유기 절연 물질로 구성된 패시베이션막(121)을 증착한다. 이때, 상기 무기 절연물질로는 실리콘 질화막, 실리콘 질화막 또는 기타 다른 무기 재질을 포함하며, 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다. Next, referring to FIG. 4N, a
이어서, 도 4o를 이용한 제5 마스크 공정을 통해 상기 패시베이션막 (121)을 선택적으로 식각하여, 상기 드레인 전극(119b)을 노출시키는 드레인 콘택홀 (121a)을 형성한다. Subsequently, the
그 다음, 도 4p를 참조하면, 상기 드레인 콘택홀(121a)을 포함한 상기 패시베이션막(121) 상에 스퍼터링 방법으로 도전층(123)을 증착한다.Next, referring to FIG. 4P, a
이어서, 도 4q를 참조하면, 제6 마스크를 이용한 제6 마스크 공정을 통해 상기 도전층(123)을 선택적으로 패터닝하여 상기 드레인 콘택홀(121a)을 통해 상기 드레인 전극(119b)과 전기적으로 연결되는 도전층 패턴(123a)을 형성함으로써 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 기판 제조공정을 완료한다. 이때, 상기 도전층 패턴(123a)은 액정표시장치(LCD)에서는 화소전극으로 사용되고, 유기전계 발광소자에서는 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용된다. Subsequently, referring to FIG. 4Q, the
상기 도전층 패턴(123a)으로는 투명한 도전 물질, 예를 들어 ITO, IZO와 같은 도전 물질을 사용하거나, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. As the conductive layer pattern 123a, a transparent conductive material, for example, a conductive material such as ITO or IZO, is used, or aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper Alloy, molybdenum (Mo), silver (Ag), silver alloy (Ag alloy), gold (Au), gold alloy (Au alloy), chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), molybdenum tungsten It may also include at least one selected from a group of conductive metals including (MoW), molybdenum (MoTi), copper/molitanium (Cu/MoTi), a combination of two or more of them, or other suitable materials.
한편, 상기 도전층 패턴(123a)이 액정표시장치의 화소전극으로 사용하는 경우에, 투명한 도전 물질로는 ITO, IZO와 같은 도전 물질을 사용하고, 유기전계 발광소자의 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용하는 경우에는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. On the other hand, when the conductive layer pattern 123a is used as a pixel electrode of a liquid crystal display device, a conductive material such as ITO or IZO is used as a transparent conductive material, and a cathode electrode of an organic light emitting device or When used as an anode electrode, aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper alloy, molybdenum (Mo), silver (Ag), silver alloy ( Ag alloy), gold (Au), gold alloy (Au alloy), chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), molybdenum tungsten (MoW), molybdenum titanium (MoTi), copper/molitanium ( Cu/MoTi) may include at least one selected from conductive metal groups, a combination of two or more of them, or other suitable materials.
상기한 바와 같이, 본 발명에 따른 표시장치용 반도체 박막 트랜지스터 어레이 기판 제조방법은 한 개의 마스크를 이용하여 활성층과 버퍼절연막 및 광차단막을 일괄적으로 식각하도록 함으로써 마스크 수를 줄일 수 있어 생산성을 향상시키고 제조 원가를 절감할 수 있다. As described above, the method of manufacturing a semiconductor thin film transistor array substrate for a display device according to the present invention can reduce the number of masks by collectively etching the active layer, the buffer insulating film, and the light blocking film using one mask, thereby improving productivity. The manufacturing cost can be reduced.
또한, 본 발명에 따른 표시장치용 반도체 박막 트랜지스터 어레이 기판 제조방법은, 버퍼 절연막 형성시에 NH3 가 없는 SiNx을 증착하여 활성층 내에 수소(H) 침투 영향을 감소시켜 소자의 불량을 최소화할 수 있으며, 버퍼 절연막과 활성층의 식각률(etch rate)을 유사하게 유지하도록 함으로써 한 개의 마스크를 이용한 일괄 식각이 가능하게 되므로 박막 트랜지스터 어레이 기판 제조시에 사용되는 마스크 수를 줄일 수 있어 제조 공정을 단순화시킬 수 있다.In addition, in the method of manufacturing a semiconductor thin film transistor array substrate for a display device according to the present invention, when forming a buffer insulating film, NH 3 -free SiNx is deposited to reduce the influence of hydrogen (H) penetration into the active layer, thereby minimizing device defects. , By keeping the etch rate of the buffer insulating film and the active layer similar, batch etching using a single mask is possible, thereby reducing the number of masks used in manufacturing a thin film transistor array substrate, thereby simplifying the manufacturing process. .
한편, 제1 내지 6 마스크 공정을 적용하여 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판을 제조하는 방법에 대해 도 5a 내지 5n을 참조하여 개략적으로 설명하면 다음과 같다.Meanwhile, a method of manufacturing a thin film transistor array substrate according to another embodiment of the present invention by applying the first to sixth mask processes is schematically described with reference to FIGS. 5A to 5N as follows.
상기 본 발명에 따른 표시장치용 박막 트랜스터 어레이 기판 제조방법은 탑 게이트(Top gate), 바텀 게이트(Bottom gate) 방식 등을 포함하여 구동 가능한 박막 트랜지스터 제조방법을 모두 포함한다. 또한, 상기 박막 트랜지스터 어레이 기판은 식각정지층을 사용하는 박막 트랜지스터 및 BCE 구조의 박막 트랜지스터에도 적용 가능하다.The method of manufacturing a thin film transistor array substrate for a display device according to the present invention includes all methods of manufacturing a thin film transistor that can be driven, including a top gate and bottom gate method. In addition, the thin film transistor array substrate is applicable to thin film transistors using an etch stop layer and thin film transistors having a BCE structure.
본 발명에 따른 표시장치용 박막 트랜스터 어레이 기판 제조방법은 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.The method of manufacturing a thin film transistor array substrate for a display device according to the present invention includes a liquid crystal display (Liquid Crystal Display; hereinafter referred to as LCD), an organic light emitting diode (Organic Luminescence Emitted Diode; hereinafter referred to as OLED), a driving element of a flat panel display, or It can be applied to various electronic devices such as a switching element or a device for configuring a peripheral circuit of a memory device.
도 5a 내지 5n은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 제조 공정 단면도들이다.5A to 5N are cross-sectional views illustrating a manufacturing process for describing a method of manufacturing a thin film transistor array substrate according to another embodiment of the present invention.
도 5a를 참조하면, 기판(201) 전면에 실리콘 산화막(SiO2)으로 구성된 제1 버퍼 절연막(203)을 증착한다. 이때, 상기 기판(201)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다. 여기서는 기판으로 유리 기판을 적용한 경우를 예로 들어 설명하기로 한다. 또한, 상기 기판(201)은 플렉서블 (flexible)한 재질인 플라스틱 또는 다른 적절한 재질, 예를 들어 폴리 이미드 (poly imide)와 다수의 버퍼층(buffer layer)을 포함하여 이루어질 수 있다. Referring to FIG. 5A, a first
그리고, 상기 제1 버퍼 절연막(203)으로는 후속 공정에서 형성될 광차단막 (205)보다 식각률이 느린 재질, 예를 들어 실리콘 산화막(SiO2) 또는 기타 다른 절연물질을 사용한다. In addition, a material having a slower etch rate than the
이어서, 상기 제1 버퍼 절연막(203) 상에 광 차단 특성을 갖는 물질, 예를 들어 비정질 실리콘(a-Si), CuOX 또는 기타 다른 물질으로 구성된 광차단막(205)을 형성한다. 이때, 상기 광차단막(205)의 증착 방법으로는 RF-스퍼터링 (sputter) 방법, DC-스퍼터링 방법, PECVD방법, ALD방법, 증기증착법(evaporation) 중에서 선택하여 사용할 수 있다. 여기서는 비정질 실리콘(a-Si)을 적용하는 경우를 예로 들어 설명하기로 한다.Subsequently, a
상기 광차단막(205)은 단일 층으로 구성되거나, 또는 적어도 2 층 이상으로 구성될 수도 있다. 본 발명에서는 단일 층의 광차단막을 예를 들어 설명하였지만, 이에 한정하는 것은 아니다. The
그 다음, 상기 광 차단막(205) 상에 제2 버퍼절연막(207), 활성층(209)을 차례로 적층한다. 이때, 상기 제2 버퍼 절연막(207)으로는 상기 광차단막(205)보다 식각률(etch rate)이 빠른 물질, 예를 들어 NH3 이 함유되지 않은 실리콘질화막 (SiNx) 또는 기타 다른 절연물질을 사용한다. Then, a second
또한, 상기 활성층(209)은 소스전극(미도시)과 드레인전극(미도시) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘 (a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다. In addition, the
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. At this time, the oxide semiconductor, one or more materials selected from the group consisting of germanium (Ge), tin (Sn), lead (Pb), indium (In), titanium (Ti), gallium (Ga) and aluminum (Al) And silicon (Si) added to an oxide semiconductor including zinc (Zn).
상기 활성층(107)이 SIZO로 이루어지는 경우, 상기 산화물 반도체층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.When the
한편, 상기 활성층(209)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네??(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.On the other hand, as the
한편, 본 발명에서는 활성층(209)의 적용 물질로서 IGZO 산화물 반도체를 사용하는 경우를 예로 들어 설명한다.On the other hand, in the present invention, the case of using the IGZO oxide semiconductor as an application material of the
이어서, 도 5b를 참조하면, 상기 활성층(209) 상에 감광성이 우수한 감광 물질을 도포하여 감광막(211)을 형성한다.Next, referring to FIG. 5B, a photosensitive material having excellent photosensitivity is coated on the
그 다음, 회절 특성을 지닌 회절 마스크인 슬릿 마스크(Slit Mask; 213) 또는 하프 톤 마스크(Half-Ton Mask)(미도시)를 이용한 제1 마스크 공정, 예를 들어 노광 공정을 통해 상기 감광막(211)에 자외선 광을 조사한다. 이때, 상기 슬릿 마스크(213)는 광차단부(213a), 반투과부(213b) 및 광투과부(213c)로 이루어진다.Then, a first mask process using a diffraction mask having a diffraction characteristic, a slit mask (Slit Mask) 213 or a half-tone mask (Half-Ton Mask) (not shown), for example, the
이어서, 도 5c를 참조하면, 상기 광이 조사된 상기 감광막(211)을 현상 공정을 통해 선택적으로 제거하여 제1 두께의 제1 감광막 패턴(211a)과 이 제1 두께보다 얇은 제2 두께의 제2 감광막패턴(211b)을 형성한다. Subsequently, referring to FIG. 5C, the
그 다음, 도 5d를 참조하면, 상기 제1, 2 감광막 패턴(211a, 211b)을 식각 마스크로 상기 활성층(209)과 그 하부의 제2 버퍼절연막(207)을 BOE용액을 이용한 습식 식각(Wet etch) 공정을 통해 일괄 식각하여 제2 버퍼절연막 패턴(207a)과 활성층 패턴(209a)을 형성한다. 이때, 상기 BOE용액을 이용한 습식 식각(Wet etch) 공정시에 상기 활성층(209)과 제2 버퍼절연막(207)은 유사한 식각률(etch rate)을 갖기 때문에, 이들 막의 측면 식각 프로파일은 상기 제1, 2 감광막 패턴(211a, 211b) 하부의 내측 방향으로도 식각이 진행되어 거의 유사한 형태를 갖게 된다. Next, referring to FIG. 5D, the first and second
또한, 도면에는 도시하지 않았지만, 상기 활성층 패턴(209a)은 채널영역(미도시)을 기준으로 서로 이격된 소스영역(미도시) 및 드레인 영역(미도시)으로 이루어진다.In addition, although not shown in the drawing, the
이어서, 도 5e 및 5f를 참조하면, 잔류하는 상기 제1, 2 감광막 패턴(211a, 211b)을 상기 제2 감광막 패턴(211b)이 완전 제거될 때까지 애싱(Ashing) 처리하여 제1 감광막 패턴(211a)만 잔류시킨다. 이때, 상기 애싱(Ashing) 처리시에 상기 제1 감광막 패턴(211a)도 일정 두께만큼 식각된다. Subsequently, referring to FIGS. 5E and 5F, the remaining first and
이어서, 도 5g를 참조하면, 상기 애싱 처리된 제1 감광막 패턴(211a)을 식각 마스크로 상기 활성층 패턴(209a)과 제2 버퍼 절연막 패턴(207a) 및 광차단막 패턴(205a) 및 제1 버퍼 절연막(203)을 건식 식각(Dry etch) 공정을 통해 일괄 식각 함으로써 본 발명에 따른 박막 트랜지스터의 제1 버퍼절연막 패턴(203a), 광차단막 패턴(205a), 제2 버퍼 절연막 패턴(207a) 및 활성층 패턴(209a)을 형성하는 공정을 완료한다. 이때, 상기 건식 식각 공정시에 상기 제2 버퍼 절연막(207a)은 상기 광차단막 패턴(205a)보다 식각이 빠르게 진행되고, 상기 제1 버퍼 절연막 (203a)은 상기 광차단막 패턴(205a)보다 느리게 진행되기 때문에, 상기 제2 버퍼 절연막패턴(207a), 광차단막 패턴(205a) 및 제1 버퍼 절연막 패턴(203a)의 측면 프로파일은 순 테이퍼(taper) 형태를 형성하게 된다. Subsequently, referring to FIG. 5G, the
따라서, 상기 제2 버퍼 절연막(207)은 상기 광차단막(205)보다 식각률이 빠른 재질로 구성하기 때문에, 만일 제2 버퍼 절연막이 상기 광차단막(205)보다 식각률이 느린 제1 버퍼 절연막(203)과 동일한 재질로 형성하는 경우에 건식 식각 공정시에 상기 광차단막(205)의 측면 프로파일이 역 테이퍼 형태를 지니게 됨으로 인해 발생하는 소자 구동 불량 및 화면 이상 불량을 개선할 수가 있게 된다. Therefore, since the second
그 다음, 도 5h를 참조하면, 잔류하는 상기 제1 감광막 패턴(211a)을 제거한 후, 상기 활성층 패턴(209a)을 포함한 기판 전면에 게이트 절연막(215)과 게이트 금속용 제1 금속 도전층(217)을 차례로 적층한다. Next, referring to FIG. 5H, after removing the remaining first
이때, 상기 게이트 절연막(215)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄 (ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.In this case, the
또한, 상기 제1 금속 도전층(217)으로는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. In addition, the first metal
이어서, 도 5i를 참조하면, 제2 마스크를 이용한 제2 마스크 공정을 통해 상기 게이트 절연막(215) 및 제1 도전 금속층(217)을 선택적으로 식각하여 게이트 절연막 패턴(215a) 및 게이트 전극(217a)을 형성한다.Subsequently, referring to FIG. 5I, the
그 다음, 상기 게이트 전극(217a)을 포함한 기판 전면에 무기 절연물질 또는 유기 절연물질로 이루어진 층간 절연막(221)을 형성한다. Next, an
이어서, 도 5j를 참조하면, 제3 마스크를 이용한 제3 마스크 공정을 통해 상기 층간 절연막(221)을 선택적으로 식각하여, 상기 활성층 패턴(209a)의 소스영역(미도시) 및 드레인 영역(미도시)을 노출시키는 소스영역 콘택홀(223a) 및 드레인 콘택홀(223b)을 각각 형성한다.Subsequently, referring to FIG. 5J, the
그 다음, 도 5k를 참조하면, 상기 층간 절연막(221) 상에 상기 소스영역 콘택홀(223a) 및 드레인 영역 콘택홀(223b)을 통해 상기 소스영역(미도시) 및 드레인 영역 (미도시)과 연결되는 제2 금속 도전층(225)을 스퍼터링 방법으로 증착한다. 이때, 상기 제2 금속 도전층(225)의 재질로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. Next, referring to FIG. 5K, the source region (not shown) and the drain region (not shown) are formed on the
이어서, 도 5l을 참조하면, 제4 마스크를 이용한 제4 마스크 공정을 통해 상기 제2 금속 도전층(225)을 선택적으로 식각하여 상기 소스영역(미도시) 및 드레인 영역(미도시)과 연결되는 소스전극(225a) 및 드레인 전극(225b)을 형성한다. 이때, 상기 게이트 전극(217a)과, 게이트 절연막 패턴(215a), 활성층 패턴(209a), 및 소스전극(225a) 및 드레인 전극(225b)은 박막 트랜지스터를 구성한다. Subsequently, referring to FIG. 5L, the second metal conductive layer 225 is selectively etched through a fourth mask process using a fourth mask to be connected to the source region (not shown) and the drain region (not shown). The source electrode 225a and the
그 다음, 도 5m을 참조하면, 상기 소스전극(225a) 및 드레인 전극(225b)을 포함한 층간 절연막(223) 전면에 무기 절연물질 또는 유기 절연 물질로 구성된 패시베이션막(227)을 증착한다. 이때, 상기 무기 절연물질로는 실리콘 질화막, 실리콘 질화막 또는 기타 다른 무기 재질을 포함하며, 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다. Next, referring to FIG. 5M, a
이어서, 제5 마스크를 이용한 제5 마스크 공정을 통해 상기 패시베이션막 (227)을 선택적으로 식각하여, 상기 드레인 전극(225b)을 노출시키는 드레인 콘택홀 (227a)을 형성한다. Subsequently, the
그 다음, 도면에는 도시하지 않았지만, 상기 드레인 콘택홀(225a)을 포함한 상기 패시베이션막(227) 상에 스퍼터링 방법으로 도전층(미도시)을 증착한다.Next, although not shown in the drawing, a conductive layer (not shown) is deposited on the
이어서, 도 5n을 참조하면, 제6 마스크를 이용한 제6 마스크 공정을 통해 상기 도전층(미도시)을 선택적으로 패터닝하여 상기 드레인 콘택홀(227a)을 통해 상기 드레인 전극(225b)과 전기적으로 연결되는 도전층 패턴(229a)을 형성함으로써 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판 제조공정을 완료한다. 이때, 상기 도전층 패턴(229a)은 액정표시장치(LCD)에서는 화소전극으로 사용되고, 유기전계 발광소자에서는 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용된다. Subsequently, referring to FIG. 5N, the conductive layer (not shown) is selectively patterned through a sixth mask process using a sixth mask to be electrically connected to the
상기 도전층 패턴(229a)으로는 투명한 도전 물질, 예를 들어 ITO, IZO와 같은 도전 물질을 사용하거나, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. As the conductive layer pattern 229a, a transparent conductive material, for example, a conductive material such as ITO or IZO, is used, or aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper Alloy, molybdenum (Mo), silver (Ag), silver alloy (Ag alloy), gold (Au), gold alloy (Au alloy), chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), molybdenum tungsten It may also include at least one selected from a group of conductive metals including (MoW), molybdenum (MoTi), copper/molitanium (Cu/MoTi), a combination of two or more of them, or other suitable materials.
한편, 상기 도전층 패턴(229a)이 액정표시장치의 화소전극으로 사용하는 경우에, 투명한 도전 물질로는 ITO, IZO와 같은 도전 물질을 사용하고, 유기전계 발광소자의 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용하는 경우에는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. On the other hand, when the conductive layer pattern 229a is used as a pixel electrode of a liquid crystal display, a conductive material such as ITO or IZO is used as a transparent conductive material, and a cathode electrode of an organic light emitting device or When used as an anode electrode, aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper alloy, molybdenum (Mo), silver (Ag), silver alloy ( Ag alloy), gold (Au), gold alloy (Au alloy), chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), molybdenum tungsten (MoW), molybdenum titanium (MoTi), copper/molitanium ( Cu/MoTi) may include at least one selected from conductive metal groups, a combination of two or more of them, or other suitable materials.
상기한 바와 같이, 본 발명에 따른 표시장치용 반도체 박막 트랜지스터 어레이 기판 제조방법은 한 개의 마스크를 이용하여 활성층과 버퍼절연막 및 광차단막을 일괄 식각하도록 함으로써 마스크 수를 줄일 수 있어 생산성을 향상시키고 제조 원가를 절감할 수 있다. As described above, the method of manufacturing a semiconductor thin film transistor array substrate for a display device according to the present invention can reduce the number of masks by collectively etching the active layer, the buffer insulating film, and the light blocking film using one mask, thereby improving productivity and manufacturing cost Can save.
또한, 본 발명에 따른 표시장치용 반도체 박막 트랜지스터 어레이 기판 제조방법은, 광차단막 하부 및 상부에 버퍼 절연막을 적용하는 경우에, 상부 버퍼 절연막의 적용 물질로서 상기 광차단막의 식각률보다 빠른 절연 물질, 예를 들어 SiNx 또는 기타 다른 절연 물질을 사용함으로써 한 개의 마스크를 이용한 일괄 식각이 가능하게 되므로 박막 트랜지스터 어레이 기판 제조시에 사용되는 마스크 수를 줄일 수 있어 제조 공정을 단순화시킬 수 있다.In addition, in the method of manufacturing a semiconductor thin film transistor array substrate for a display device according to the present invention, when a buffer insulating film is applied to the lower and upper portions of the light blocking film, an insulating material that is faster than the etch rate of the light blocking film as an application material of the upper buffer insulating film, eg For example, by using SiNx or other insulating material, batch etching using a single mask is possible, so that the number of masks used in manufacturing a thin film transistor array substrate can be reduced, thereby simplifying the manufacturing process.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시 예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막 트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다. Although many matters are specifically described in the above description, they should be interpreted as examples of preferred embodiments rather than limiting the scope of the invention. For example, a person having ordinary skill in the art to which the present invention pertains will be able to diversify the components of the thin film transistor of the present invention, and the structure may be modified in various forms.
본 발명에 따른 박막 트랜지스터 어레이 기판 제조방법은 액정표시장치나 유기발광표시장치뿐만 아니라 메모리소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.It will be appreciated that the method for manufacturing a thin film transistor array substrate according to the present invention can be applied not only to a liquid crystal display device or an organic light emitting display device, but also to a memory device and a logic device. Therefore, the scope of the present invention should not be determined by the described embodiments, but should be determined by the technical spirit described in the claims.
101: 기판 103: 광차단막
105: 버퍼 절연막 107: 활성층 109: 감광막 111: 슬릿 마스크 113a: 게이트 절연막 패턴 115a: 게이트 전극
117: 층간 절연막 119a: 소스 전극
119b: 드레인 전극 121: 패시베이션막
123a: 도전층 패턴 101: substrate 103: light blocking film
105: buffer insulating film 107: active layer 109: photosensitive film 111: slit
117:
119b: drain electrode 121: passivation film
123a: conductive layer pattern
Claims (18)
제1 식각 공정을 통해 상기 활성층과 버퍼절연막을 일괄 식각하는 단계;
제2 식각 공정을 통해 상기 광차단막을 식각하여 광차단막 패턴을 형성하는 단계;
제3 식각 공정을 통해 상기 활성층과 버퍼절연막을 일괄 식각하여 활성층 패턴과 버퍼절연막 패턴을 형성하는 단계;
상기 활성층 패턴을 포함한 기판 전면에 층간 절연막을 형성하는 단계;
상기 층간 절연막 내에 상기 활성층 패턴 내의 소스영역 및 드레인영역을 노출시키는 소스영역 콘택홀 및 드레인영역 콘택홀을 형성하는 단계;
상기 층간절연막 상에 상기 활성층 패턴 내의 소스영역 및 드레인영역과 각각 연결되는 소스전극 및 드레인 전극을 형성하는 단계;
상기 소스전극 및 드레인 전극을 포함한 층간 절연막 상에 패시베이션막을 형성하는 단계;
상기 패시베이션막 내에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계; 및
상기 패시베이션막 상에 상기 드레인 전극과 연결되는 도전층 패턴을 형성하는 단계를 포함하여 구성되는 표시장치용 박막 트랜지스터 어레이 기판 제조방법. Sequentially stacking a light blocking film, a buffer insulating film made of SiNx not containing NH 3 and an active layer made of an oxide semiconductor on the substrate;
Batch etching the active layer and the buffer insulating layer through a first etching process;
Forming a light blocking film pattern by etching the light blocking film through a second etching process;
Forming an active layer pattern and a buffer insulating layer pattern by collectively etching the active layer and the buffer insulating layer through a third etching process;
Forming an interlayer insulating film on the entire surface of the substrate including the active layer pattern;
Forming a source region contact hole and a drain region contact hole in the interlayer insulating layer exposing the source region and the drain region in the active layer pattern;
Forming a source electrode and a drain electrode respectively connected to the source region and the drain region in the active layer pattern on the interlayer insulating film;
Forming a passivation film on the interlayer insulating film including the source electrode and the drain electrode;
Forming a drain contact hole exposing the drain electrode in the passivation film; And
And forming a conductive layer pattern connected to the drain electrode on the passivation film.
상기 광차단막 패턴 상에 형성되고, NH3 가 함유되지 않은 SiNx으로 구성된 버퍼절연막 패턴;
상기 버퍼절연막 패턴 상에 형성되고, 산화물반도체로 구성된 활성층 패턴;
상기 활성층 패턴을 포함한 기판 전면에 형성되고, 상기 활성층 패턴 내의 소스영역과 드레인 영역을 각각 노출시키는 층간 절연막;
상기 층간 절연막 상에 형성되고, 상기 활성층 패턴의 소스영역과 드레인 영역과 각각 연결되는 소스전극과 드레인 전극;
상기 소스전극과 드레인 전극을 포함한 상기 층간 절연막 상에 형성되고, 상기 드레인 전극을 노출시키는 패시베이션막; 및
상기 패시베이션막 상에 상기 드레인 전극과 연결되는 도전층 패턴을 포함하여 구성되는 표시장치용 박막 트랜지스터 어레이 기판.A light blocking film pattern formed on the substrate;
A buffer insulating film pattern formed on the light blocking film pattern and composed of SiNx not containing NH 3 ;
An active layer pattern formed on the buffer insulating film pattern and composed of an oxide semiconductor;
An interlayer insulating film formed on the entire surface of the substrate including the active layer pattern and exposing the source region and the drain region in the active layer pattern, respectively;
A source electrode and a drain electrode formed on the interlayer insulating film and connected to a source region and a drain region of the active layer pattern, respectively;
A passivation film formed on the interlayer insulating film including the source electrode and the drain electrode, and exposing the drain electrode; And
A thin film transistor array substrate for a display device comprising a conductive layer pattern connected to the drain electrode on the passivation film.
상기 버퍼절연막 패턴과 상기 활성층 패턴의 측단부는 서로 일치하는 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.The method of claim 16
A thin film transistor array substrate for a display device, characterized in that side ends of the buffer insulating layer pattern and the active layer pattern coincide with each other.
상기 활성층 패턴은 상기 버퍼절연막 패턴의 상부에 상기 버퍼절연막 패턴의 가장자리로부터 일정 거리 이격되어 배치되는 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.
The method of claim 16
The active layer pattern is a thin film transistor array substrate for a display device, characterized in that arranged at a predetermined distance from the edge of the buffer insulating film pattern on top of the buffer insulating film pattern.
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