KR102148957B1 - 표시 기판 및 표시 기판의 제조 방법 - Google Patents
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Abstract
표시 기판 및 표시 기판의 제조 방법을 개시한다. 상기 표시 기판의 제조 방법에 있어서, 베이스 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극과 부분적으로 중첩되는 액티브 패턴을 산화물 반도체를 사용하여 형성한다. 상기 액티브 패턴 상에, 상기 게이트 전극과 중첩되는 제1 절연막 패턴 및 제2 절연막 패턴을 순차적으로 형성한다. 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴 중 하나는 알루미늄 산화물을 사용하여 형성한다. 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴을 형성하는 단계는 상기 게이트 전극을 노광 마스크로 이용하여 상기 베이스 기판의 후면으로부터 노광하는 단계를 포함한다. 상기 액티브 패턴, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴을 덮는 제3 절연막을 형성한다.
Description
본 발명은 표시 기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 자기 정렬된 채널 영역을 포함하는 스위치 소자를 구비하는 표시 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위하여 표시 기판 상에 배치되는 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 한편, 다결정 실리콘층은 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
한편, 상기 액티브 패턴에서 채널의 길이가 짧아질수록, 상기 박막 트랜지스터의 동작 속도 및 소비 전력이 향상된다. 다만, 채널의 길이가 짧아지면, 공정 마진이 감소하고 미스 얼라인(mis-alignment)에 의해서 신뢰성이 하락할 수 있다.
본 발명의 일 목적은 자기 정렬된 채널 영역을 포함하는 박막 트랜지스터를 구비하는 표시 기판을 제공하는 데 있다.
본 발명의 다른 목적은 자기 정렬된 채널 영역을 포함하는 박막 트랜지스터를 구비하는 표시 기판의 제조하는 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 예시적인 실시예들에 따른 표시 기판의 제조 방법에 있어서, 베이스 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극과 부분적으로 중첩되는 액티브 패턴을 산화물 반도체를 사용하여 형성한다. 상기 액티브 패턴 상에, 상기 게이트 전극과 중첩되는 제1 절연막 패턴 및 제2 절연막 패턴을 순차적으로 형성한다. 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴 중 하나는 알루미늄 산화물을 사용하여 형성한다. 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴을 형성하는 단계는 상기 게이트 전극을 노광 마스크로 이용하여 상기 베이스 기판의 후면으로부터 노광하는 단계를 포함한다. 상기 액티브 패턴, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴을 덮는 제3 절연막을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴은 알루미늄 산화물을 사용하여 형성하고, 상기 제2 절연막 패턴은 실리콘 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴을 형성하는 단계는 다음과 같은 단계들을 포함할 수 있다. 즉, 상기 액티브 패턴은 덮는 제1 절연막 및 제2 절연막을 순차적으로 적층한다. 상기 제2 절연막 상에 포토레지스트막을 형성한다. 상기 게이트 전극을 노광 마스크로 이용하여 상기 베이스 기판의 후면으로부터 상기 포토레지스트막을 노광하고 패터닝하여, 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 절연막 및 상기 제2 절연막을 부분적으로 제거한다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 상기 게이트 전극과 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 절연막을 형성하는 단계는 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴과 중첩되지 않은 상기 액티브 패턴 부분에 불순물을 도핑하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 절연막을 형성하는 단계는 수소 원자를 포함하는 실리콘 소스 가스를 사용하여 플라즈마 화학기상증착 공정 또는 플라즈마 원자층증착 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴에 불순물을 도핑하는 단계는 상기 액티브 패턴에 제1 영역, 제2 영역 및 제3 영역을 형성하는 단계를 포함하고, 상기 제1 영역은 상기 제2 영역 및 상기 제3 영역보다 낮은 불순물 농도 및 낮은 전기전도도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 상기 액티브 패턴의 상기 제1 영역으로 상기 불순물이 도핑되거나 확산되는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 절연막을 형성하기 전에, 플라즈마를 이용하여 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴과 중첩되지 않은 상기 액티브 패턴 부분에 불순물을 도핑할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴을 형성하는 단계는 상기 제2 절연막 패턴 상에 제4 절연막 패턴을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴을 형성하는 단계는 비정질의 아연 산화물(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 사용할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 액티브 패턴은 상기 게이트 절연막 상에 형성할 수 있다.
상술한 본 발명의 다른 일 목적을 달성하기 위하여, 예시적인 실시예들에 따른 표시 기판은 게이트 전극, 액티브 패턴, 제1 절연막 패턴, 제2 절연막 패턴, 제3 절연막을 포함할 수 있다. 상기 게이트 전극은 베이스 기판 상에 배치된다. 상기 액티브 패턴은 상기 게이트 전극에 부분적으로 중첩되며, 산화물 반도체를 포함하고, 제1 영역, 제2 영역 및 제3 영역을 구비한다. 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 상기 액티브 패턴의 상기 제1 영역 상에 배치되며, 상기 게이트 전극과 중첩된다. 상기 제3 절연막은 상기 액티브 패턴, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴을 덮는다. 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴 중 하나는 알루미늄 산화물을 포함한다. 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 상기 게이트 전극과 동일한 폭을 가진다.
예시적인 실시예들에 있어서, 상기 제1 영역은 상기 제1 절연막 패턴과 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 영역은 상기 제2 영역 및 상기 제3 영역보다 낮은 불순물 농도 및 낮은 전기전도도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 영역 및 상기 제3 영역은 상기 게이트전극과 중첩되지 않도록 자기 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 불순물이 상기 제3 절연막으로부터 상기 액티브 패턴의 상기 제1 영역으로 확산되는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 절연막은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연막 패턴 상에 배치되는 제4 절연막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극과 상기 액티브 패턴 사이에 위치하는 게이트 절연막을 더 포함하고, 상기 액티브 패턴은 비정질의 아연 산화물(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막 패턴 및 제2 절연막 패턴 중 하나는 알루미늄 산화물을 포함할 수 있다. 또한, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴을 형성하는 과정에서, 게이트 전극을 노광 마스크로 이용하는 후면 노광 공정을 수행할 수 있다. 이에 따라, 별도의 노광 마스크를 추가하지 않고 패터닝할 수 있고, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 상기 게이트 전극과 중첩되고 실질적으로 동일한 평면 형상을 가질 수 있다. 또한, 제3 절연막을 형성하면서, 액티브 패턴에 부분적으로 불순물을 주입하여 소스 영역 및 드레인 영역을 형성할 수 있다. 이때, 알루미늄 산화물을 포함하는 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 불순물의 도핑을 선택적으로 차단할 수 있으며, 이에 따라, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극과 중첩되지 않도록 자기 정렬될 수 있다.
도 1은 예시적인 실시예들에 따른 표시 기판을 나타내는 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 도 9는 예시적인 실시예들에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 10은 다른 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 11 및 도 12는 다른 예시적인 실시예들에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 도 9는 예시적인 실시예들에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 10은 다른 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 11 및 도 12는 다른 예시적인 실시예들에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 예시적인 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 표시 기판을 나타내는 평면도이고, 도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 상기 표시 기판은 베이스 기판(100), 상기 베이스 기판(100) 상에 배치되는 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터, 화소 전극(PE), 제1 절연막 패턴(135), 제2 절연막 패턴(145) 및 제3 절연막(160)을 포함할 수 있다. 또한, 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연막(110), 액티브 패턴(120), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 게이트 라인(GL)은 상기 베이스 기판(100) 상에서 제1 방향(D1)으로 연장할 수 있고, 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장할 수 있다. 예를 들어, 상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 서로 직교할 수 있으며, 이들이 교차하는 곳에 상기 박막 트랜지스터가 배치될 수 있다.
상기 박막 트랜지스터는 상기 소스 전극(SE)을 통해서 상기 데이터 라인(DL)과 전기적으로 연결될 수 있으며, 상기 드레인 전극(DE)을 통해서 상기 화소 전극(PE)과 전기적으로 연결될 수 있고, 상기 게이트 전극(GE)을 통해서 게이트 라인(GL)과 전기적으로 연결될 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(100) 상에 배치될 수 있으며, 예를 들어, 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
상기 게이트 절연막(110)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 덮을 수 있다. 예를 들어, 상기 게이트 절연막(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiOxNy)을 포함할 수 있으며, 단층 구조 또는 다층 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 절연막(110)은 약 1000Å 내지 약 3000Å 사이의 두께를 가질 수 있다.
상기 액티브 패턴(120)은 상기 게이트 절연막(110) 상에 배치되며, 상기 게이트 전극(GE)과 부분적으로 중첩될 수 있다. 상기 액티브 패턴(120)은 금속 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 액티브 패턴(120)은 아연 산화물(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 주석 산화물(IZTO) 중 하나 이상을 포함할 수 있다.
상기 액티브 패턴(120)은 불순물 도핑 여부에 따라, 제1 영역(122), 제2 영역(124) 및 제3 영역(126)으로 구분될 수 있다.
상기 제1 영역(122)은 상기 액티브 패턴(120)의 중앙부에 위치하며, 상기 게이트 전극(GE)에 중첩될 수 있다. 즉, 상기 제1 영역(122)은 전체적으로 상기 게이트 전극(GE)에 중첩될 수 있으며, 상기 게이트 전극(GE)에 대응하는 평면 형상을 가질 수 있다. 상기 제1 영역(122)은 비교적 적은 양의 불순물(예를 들어, 수소, 플루오르)이 도핑되거나, 불순물이 도핑되지 않을 수 있고, 반도체 특성을 가질 수 있다. 상기 제1 영역(122)은 상기 박막 트랜지스터의 채널 영역으로 역할을 할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 영역(122)은 상기 제1 방향(D1)으로 약 2.5μm 내지 약 5μm의 길이를 가질 수 있다. 즉, 상기 박막 트랜지스터는 비교적 짧은 채널 길이를 가질 수 있으며, 이에 따라 상기 박막 트랜지스터의 동작 속도가 향상될 수 있다.
상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 제1 방향(D1)을 따라 서로 이격되어 배치될 수 있으며, 상기 제1 영역(122)에 인접하여 위치한다. 즉, 상기 제2 영역(124) 및 상기 제3 영역(126) 사이에 상기 제1 영역(122)이 위치할 수 있다. 또한, 상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 게이트 전극(GE)에 중첩되지 않을 수 있다. 상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 제1 영역(122)보다 높은 불순물 농도(예를 들어, 수소, 플루오르)를 가질 수 있으며, 상기 제1 영역(122)보다 높은 전기 전도도를 가질 수 있다. 예를 들어, 상기 제2 영역(124)은 상기 박막 트랜지스터의 소스 영역으로 역할을 할 수 있고, 상기 제3 영역(126)은 상기 박막 트랜지스터의 드레인 영역으로 역할을 할 수 있다.
즉, 상기 액티브 패턴(120)의 상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 게이트 전극(GE)과 중첩되지 않도록 자기 정렬될 수 있다. 이에 따라, 상기 게이트 전극(GE)과 상기 제2 영역(124) 또는 상기 제3 영역(126) 사이의 기생 커패시턴스(capacitance)가 감소될 수 있다.
또한, 상기 제1 영역(122)의 길이(즉, 채널 길이)가 짧아지더라도 신뢰성을 유지할 수 있다. 즉, 상기 제1 내지 제3 영역들(122, 124, 126)이 자기 정렬되도록 형성되므로, 상기 제1 영역(122)의 길이가 짧아지더라도 미스 얼라인(mis-alignment)에서 의해서 상기 박막 트랜지스터의 신뢰성이 악화되는 것을 방지할 수 있다.
상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 상기 액티브 패턴(120)의 상기 제1 영역(122) 상에 순차적으로 적층될 수 있다. 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 상기 게이트 전극(GE) 및 상기 제1 영역(122)과 전체적으로 중첩될 수 있다. 즉, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 실질적으로 동일한 평면 형상을 가질 수 있다.
상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 알루미늄 산화물(AlOx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiOxNy)을 포함할 수 있다. 또한, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145) 중에서 하나는 상기 알루미늄 산화물을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 절연막 패턴(135)은 알루미늄 산화물을 포함할 수 있으며, 상기 제2 절연막 패턴(145)은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 그 하부에 배치되는 상기 액티브 패턴(120)의 상기 제1 영역(122)으로 불순물이 도핑되는 것을 방지할 수 있다. 즉, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 알루미늄 산화물을 포함하는 다층 구조를 가지며 불순물의 확산을 보다 효과적으로 방지할 수 있다. 이에 대한, 실험 결과는 아래 표 1을 참고로 설명한다.
또한, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 상기 표시 기판의 제조 공정에서 에치 스토퍼(etch stopper)로 역할을 할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴(135)은 약 50Å 내지 약 4000Å 사이의 두께를 가질 수 있다. 상기 제1 절연막 패턴(135)의 두께가 약 50Å 미만인 경우 불순물 차단 효과가 낮아질 수 있고, 상기 제1 절연막 패턴(135)의 두께가 약 4000Å 초과인 경우 공정 시간이 길어질 수 있다. 한편, 상기 제2 절연막 패턴(145)도 약 50Å 내지 약 4000Å 사이의 두께를 가질 수 있다.
표 1은 본 발명에 따른 절연막 패턴들의 불순물 차단 효과를 실험한 결과이다. 상기 실험에서, 인듐 아연 주석 산화물(IZTO)을 이용하여 산화물 반도체층을 형성한 후, 알루미늄 산화물(AlOx)층을 두께를 변경하며 증착했다. 이후, 상기 알루미늄 산화물층 상에 실리콘 질화물(SiNx)층 및/또는 실리콘 산화물(SiOx)층을 형성했다. 이후, 상기 산화물 반도체층 및 상기 산화물 반도체층의 계면에서 수소 원자의 농도를 측정하였다.
결과적으로, 상기 알루미늄 산화물층의 두께가 각 50Å, 100Å 및 200Å인 경우, 우수한 수소 원자 차단 효과를 확인하였다. 또한, AlOx층/SiNx층 구조보다 AlOx층/SiOx층/SiNx층 구조에서 보다 우수한 수소 원자 차단 효과를 확인하였다.
상기 제3 절연막(160)은 상기 액티브 패턴(120), 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)을 덮도록 배치될 수 있다. 특히, 상기 제3 절연막(160)은 상기 액티브 패턴(120)의 상기 제2 영역(124) 및 상기 제3 영역(126)과 직접적으로 접촉할 수 있다.
상기 제3 절연막(160)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 단층 구조 또는 다층 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제3 절연막(160)은 약 1000Å 내지 약 4000Å사이의 두께를 가질 수 있다. 상기 제3 절연막(160)은 상기 액티브 패턴(120)을 보호하는 패시베이션막으로 역할을 할 수 있다.
예시적인 실시예에 있어서, 상기 제3 절연막(160)은 실리콘 질화물을 포함할 수 있다. 상기 제3 절연막(160)을 형성하는 과정에서 수소와 같은 불순물이 상기 실리콘 질화물 내에 포함될 수 있다. 상기 수소와 같은 불순물은 확산에 의해서, 상기 액티브 패턴(120)의 상기 제2 영역(124) 및 상기 제3 영역(126)으로 이동할 수 있다.
상기 소스 전극(SE)은 상기 제3 절연막(160) 상에 배치되며, 상기 제3 절연막(160)을 관통하는 제1 콘택홀(CH1)을 통해서 상기 액티브 패턴(120)의 상기 제2 영역(124)에 직접적으로 접촉할 수 있다. 한편, 상기 드레인 전극(DE)도 상기 제3 절연막(160) 상에 배치되며, 제2 콘택홀(CH2)을 통해서 상기 액티브 패턴(120)의 상기 제3 영역(126)에 직접적으로 접촉할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)과 같은 투명한 도전 산화물을 포함하거나, 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간과 같은 금속 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 도 1에 도시된 바와 같이 콘택들을 통해서 상기 데이터 라인(DL) 및 상기 화소 전극(PE)에 각기 전기적으로 연결될 수 있다. 다른 예시적인 실시예들에 있어서, 상기 소스 전극(SE)이 상기 데이터 라인(DL)과 일체로 형성되거나, 상기 드레인 전극(DE)이 상기 화소 전극(PE)과 일체로 형성될 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145) 중 하나는 알루미늄 산화물을 포함할 수 있다. 또한, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)을 패터닝하는 과정에서, 상기 게이트 전극(GE)을 노광 마스크로 이용하는 후면 노광 공정을 수행할 수 있다. 이에 따라, 별도의 노광 마스크를 추가하지 않고 패터닝을 할 수 있고, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 상기 게이트 전극(GE)과 중첩되고 실질적으로 동일한 평면 형상을 가질 수 있다. 또한, 상기 제3 절연막(160)을 형성하면서, 상기 액티브 패턴(120)에 부분적으로 불순물을 주입하여 소스 영역 및 드레인 영역으로 역할을 하는 상기 제2 영역(124) 및 상기 제3 영역(126)을 형성할 수 있다. 이때, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 불순물의 도핑을 선택적으로 차단할 수 있으며, 이에 따라, 상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 게이트 전극(GE)과 중첩되지 않도록 자기 정렬될 수 있다.
도 3 내지 도 9는 예시적인 실시예들에 따른 표시 기판의 제조 방법을 나타내는 단면도들 및 평면도이다.
도 3을 참조하면, 베이스 기판(100) 상에 게이트 전극(GE), 게이트 절연막(110) 및 액티브 패턴(120)을 형성한다.
구체적으로, 상기 베이스 기판(100) 상에 게이트 금속층을 형성한 후, 이를 패터닝하여, 게이트 라인 및 상기 게이트 전극(GE)을 형성할 수 있다. 이후, 상기 게이트 전극(GE) 및 상기 게이트 라인을 덮는 상기 게이트 절연막(110) 및 산화물 반도체층을 형성하고, 상기 산화물 반도체층을 패터닝하여 상기 액티브 패턴(120)을 형성할 수 있다.
상기 베이스 기판(100)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 베이스 기판(100)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 이에 따라, 상기 베이스 기판(100)은 미리 정해진 파장의 광에 대해서 높은 광투과율을 가질 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간 또는 이들의 합금을 포함할 수 있다. 상기 게이트 금속층은 단층 구조 또는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 상기 게이트 금속층은 구리 및 구리 질화물을 포함하는 다층 구조를 가질 수 있다. 상기 게이트 금속층은 미리 정해진 파장의 광에 대해서 낮은 광투과율을 가질 수 있다.
한편, 상기 게이트 절연막(110)은 화학 기상 증착(CVD) 공정 또는 원자층 증착 공정(ALD)을 통해서 형성될 수 있다. 예를 들어, 상기 게이트 절연막(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
상기 산화물 반도체층은 바람직하게는 진공 증착 또는 스퍼터링 등과 같은 물리 증착(physical vapor deposition)에 의해 형성될 수 있다. 상기 산화물 반도체층은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(Sn), 티타늄(Ti), 인(P) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는 아연 산화물(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 주석 산화물(IZTO) 중 하나 이상을 포함할 수 있다.
또한, 상기 산화물 반도체층을 형성한 후, 상기 산화물 반도체층에 열을 가하는 어닐링 공정을 수행하여, 상기 산화물 반도체층의 전기적 특성이 개선할 수 있다.
도 4를 참조하면, 상기 게이트 절연막(110) 상에 상기 액티브 패턴(120)을 덮는 제1 절연막(130) 및 제2 절연막(140)을 형성한다.
상기 제1 절연막(130) 및 상기 제2 절연막(140)은 CVD 공정 또는 ALD 공정을 통해서 순차적으로 적층될 수 있다.
상기 제1 절연막(130) 및 상기 제2 절연막(140)은 알루미늄 산화물(AlOx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiOxNy)을 포함할 수 있다. 또한, 상기 제1 절연막(130) 및 상기 제2 절연막(140) 중에서 하나는 상기 알루미늄 산화물을 포함할 수 있다. 예시적인 실시예에 있어서, 상기 제1 절연막(130)은 알루미늄 산화물을 포함할 수 있으며, 상기 제2 절연막(140)은 실리콘 산화물을 포함할 수 있다.
한편, 상기 제1 절연막(130)을 증착할 때, TMA(Al(CH3)3), AlCl3, AlH3N(CH3)3, (C4H9)2AlH,(CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등의 다양한 소스 가스를 이용할 수 있다. 또한, 상기 증착 과정에서 플라즈마를 이용하지 않을 수 있으며, 이에 따라 상기 제1 절연막(130)을 증착할 때 상기 액티브 패턴(120) 내에 불순물이 도핑되지 않을 수 있다.
도 5를 참조하면, 상기 제2 절연막(140) 상에 포토레지스트막(150)을 형성하고, 이에 대한 노광 공정을 수행한다.
상기 포토레지스트막(150)은 상기 제1 절연막(130) 및 상기 제2 절연막(140)과 식각 선택비를 갖는 물질을 이용하여 형성할 수 있다.
한편, 상기 베이스 기판(100)의 하부로부터 광을 조사하여 상기 포토레지스트막(150)을 노광할 수 있다. 이때, 광투과율이 낮은 상기 게이트 전극(GE) (및 상기 게이트 라인)은 노광 마스크로 역할을 할 수 있다. 즉, 상기 게이트 전극(GE)과 중첩되는 상기 포토레지스트막(150)의 부분(즉, 포토레지스트 패턴(152))은 노광되지 않을 수 있으며, 상기 게이트 전극(GE)과 중첩되지 않은 상기 포토레지스트막(150)의 부분(154)만이 노광될 수 있다.
이후, 현상 공정에 상기 노광된 부분(154)만이 선택적으로 제거하여서 포토레지스트 패턴(152)을 형성할 수 있다. 상기 게이트 전극(GE)을 노광 마스크로 이용함에 따라, 상기 표시 기판의 제조 공정에서 사용되는 마스크의 개수를 줄일 수 있다. 또한, 상기 포토레지스트 패턴(152)은 상기 게이트 전극(GE)과 실질적으로 동일한 평면 형상을 가질 수 있다.
도 6을 참조하면, 상기 포토레지스트 패턴(152)을 이용하여, 제1 절연막 패턴(135) 및 제2 절연막 패턴(145)을 패터닝한다.
즉, 상기 포토레지스트 패턴(152)을 식각 마스크로 이용하여, 상기 포토레지스트 패턴(152)과 중첩되지 않은 상기 제1 절연막(130) 및 상기 제2 절연막(140) 부분들을 제거할 수 있다.
이에 따라, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 상기 포토레지스트 패턴(152) 및 상기 게이트 전극(GE)과 중첩될 수 있다. 구체적으로, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 상기 게이트 전극(GE)과 실질적으로 동일한 평면 형상을 가질 수 있다.
이후, 상기 포토레지스트 패턴(152)은 애싱(ashing) 공정 또는 스트립(strip) 공정을 통해서 제거될 수 있다.
도 7 및 도 8을 참조하면, 상기 액티브 패턴(120), 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)을 덮는 제3 절연막(160)을 형성한다.
예시적인 실시예들에 있어서, 플라즈마 화학기상증착(plasma enhanced CVD) 공정 또는 플라즈마 원자층증착(plasma enhanced ALD) 공정을 통해서 실리콘 질화물 또는 실리콘 산질화물을 증착하여, 상기 제3 절연막(160)을 형성할 수 있다. 예를 들어, 상기 제3 절연막(160)은 SiH4, Si2H6, SiH3Cl, SiCl2H2, SiCl3H 등과 같이 수소를 포함하는 실리콘 소스 가스를 사용하여 형성될 수 있다.
상기 증착 과정에서 상기 실리콘 소스 가스에 포함된 수소가 상기 액티브 패턴(120) 부분에 도핑되거나, 상기 제3 절연막(160) 내에 포함된 수소가 상기 액티브 패턴(120) 부분으로 확산될 수 있다. 이에 따라, 상기 액티브 패턴(120)은 제1 영역(122), 제2 영역(124) 및 제3 영역(126)으로 구분될 수 있다.
상기 제1 영역(122)은 상기 액티브 패턴(120)의 중앙부에 위치하며, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)에 중첩될 수 있다. 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 상기 제1 영역(122) 내에 수소가 도핑되는 것을 방지할 수 있다. 이에 따라, 상기 제1 영역(122)은 비교적 적은 양의 수소가 도핑되거나, 도핑되지 않을 수 있고, 반도체 특성을 유지할 수 있다. 상기 제1 영역(122)은 상기 박막 트랜지스터의 채널 영역으로 역할을 할 수 있다.
상기 제2 영역(124) 및 상기 제3 영역(126)은 서로 상기 제1 방향(D1)을 따라 이격되어 배치될 수 있으며, 상기 제1 영역(122)에 인접하여 위치한다. 상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)에 중첩되지 않을 수 있다. 즉, 상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)으로부터 노출되며, 상기 증착 과정에서 수소가 도핑될 수 있다. 이에 따라, 상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 제1 영역(122)보다 높은 수소 농도를 가질 수 있으며, 상기 제1 영역(122)보다 높은 전기 전도도를 가질 수 있다. 예를 들어, 상기 제2 영역(124)은 상기 박막 트랜지스터의 소스 영역으로 역할을 할 수 있고, 상기 제3 영역(126)은 상기 박막 트랜지스터의 드레인 영역으로 역할을 할 수 있다.
앞서 언급한 바와 같이, 상기 제1 절연막 패턴(135)과 상기 제2 절연막 패턴(145)이 실질적으로 이온 주입 마스크로 역할을 하기 때문에, 상기 제2 영역(124)과 상기 제3 영역(126)은 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)에 자기 정렬될 수 있다.
또한, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)은 상기 게이트 전극(GE)과 동일한 평면 형상을 가지므로, 상기 제2 영역(124)과 상기 제3 영역(126)은 상기 게이트 전극(GE)에 중첩되지 않도록 자기 정렬될 수 있다. 상기 제2 영역(124) 및 상기 제3 영역(126)이 상기 게이트 전극(GE)과 중첩되지 않으므로, 이들 사이의 기생 커패시턴스(capacitance)가 감소될 수 있다. 또한, 비교적 짧은 폭을 갖는 상기 제1 영역(122)을 형성할 수 있으며, 짧은 채널 길이를 갖는 박막 트랜지스터를 형성할 수 있다.
도 9를 참조하면, 상기 제3 절연막(160)을 관통하는 소스 전극(SE) 및 드레인 전극(DE)을 형성한다.
구체적으로 상기 제3 절연막(160)을 부분적으로 제거하여, 상기 액티브 패턴(120)을 노출하는 콘택홀들(CH1, CH2)을 형성하고, 상기 콘택홀들(CH1, CH2)을 매립하는 전극막을 형성한 후, 이를 패터닝하여 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다.
상기 제1 콘택홀(CH1)은 상기 액티브 패턴(120)의 상기 제2 영역(124)을 노출할 수 있으며, 상기 제2 콘택홀(CH2)은 상기 액티브 패턴(120)의 상기 제3 영역(126)을 노출할 수 있다. 한편, 공정상의 오차로 인해서, 상기 콘택홀들(CH1, CH2)이 상기 액티브 패턴(120)의 상기 제1 영역(122)과 중첩되더라도, 상기 제1 절연막 패턴(135) 및 상기 제2 절연막 패턴(145)이 에치 스토퍼로 역할을 할 수 있다. 이에 따라, 상기 콘택홀들(CH1, CH2)을 형성하는 과정에서 상기 액티브 패턴(120)의 상기 제1 영역(122)이 노출되거나 손상되는 것을 방지할 수 있다.
상기 전극막은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)과 같은 투명한 도전 산화물을 사용하거나, 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간과 같은 금속 또는 이들의 합금을 사용하여 형성할 수 있다.
도 10은 다른 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다. 상기 표시 기판은 제4 절연막 패턴(147)을 제외하면, 도 1 및 도 2를 참조로 설명한 표시 기판과 실질적으로 동일하거나 유사하다.
도 10을 참조하면, 상기 표시 기판은 베이스 기판(100), 상기 베이스 기판(100) 상에 배치되는 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터, 화소 전극(PE), 제1 절연막 패턴(135), 제2 절연막 패턴(145), 제3 절연막(160) 및 상기 제4 절연막 패턴(147)을 포함할 수 있다. 또한, 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연막(110), 액티브 패턴(120), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
즉, 상기 베이스 기판(100) 상에 상기 게이트 전극(GE)을 덮는 상기 게이트 절연막(110)이 배치되며, 상기 게이트 절연막(110) 상에 상기 게이트 전극(GE)과 부분적으로 중첩되는 상기 액티브 패턴(120)이 배치된다. 상기 액티브 패턴(120)은 불순물의 도핑 여부에 따라 제1 영역(122), 제2 영역(124) 및 제3 영역(126)으로 구분된다. 상기 제2 영역(124) 및 상기 제3 영역(126)은 상기 게이트 전극(GE)과 중첩되지 않으며, 상기 제1 영역(122)보다 높은 불순물 농도와 높은 전기 전도도를 가질 수 있다.
상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4절연막 패턴(147)은 상기 액티브 패턴(120)의 상기 제1 영역(122) 상에 순차적으로 적층될 수 있다.
상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4절연막 패턴(147)은 알루미늄 산화물(AlOx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiOxNy)을 포함할 수 있다. 또한, 상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4 절연막 패턴(147) 중에서 하나는 상기 알루미늄 산화물을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 절연막 패턴(135)은 알루미늄 산화물을 포함할 수 있으며, 상기 제2 절연막 패턴(145)은 실리콘 산화물을 포함할 수 있으며, 상기 제4 절연막 패턴(147)은 실리콘 질화물을 포함할 수 있다. 다만, 상기 제4 절연막 패턴(147)은 이후 설명하는 제3 절연막(160)과 상이한 공정으로 형성될 수 있으며, 이에 따라 상기 제3 절연막(160)보다 낮은 불순물 농도를 가질 수 있다.
상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4 절연막 패턴(147)은 그 하부에 배치되는 상기 액티브 패턴(120)의 상기 제1 영역(122)으로 불순물이 도핑되는 것을 방지할 수 있다. 또한, 상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4 절연막 패턴(147)은 상기 표시 기판의 제조 공정에서 에치 스토퍼(etch stopper)로 역할을 할 수 있다.
상기 제3 절연막(160)은 상기 액티브 패턴(120), 상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4 절연막 패턴(147)을 덮도록 배치될 수 있다. 상기 제3 절연막(160)은 상기 액티브 패턴(120)을 보호하는 패시베이션막으로 역할을 할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 제3 절연막(160)을 관통하는 콘택홀들(CH1, CH2)을 통해서 상기 액티브 패턴(120)의 상기 제2 영역(124) 및 상기 제3 영역(126)에 각기 전기적으로 연결될 수 있다.
도 11 및 도 12는 다른 예시적인 실시예들에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다. 상기 표시 기판의 제조 방법은 도 3 내지 도 9를 참조로 설명한 표시 기판의 제조 방법과 실질적으로 유사하다. 따라서 반복되는 단계에 대한 설명은 생략한다.
우선, 도 3 내지 도 6에서 설명된 공정들과 실질적으로 유사한 공정을 수행한다. 즉, 베이스 기판(100) 상에 게이트 전극(GE), 게이트 절연막(110) 및 액티브 패턴(120)을 형성한다. 이후, 상기 액티브 패턴(120)을 덮는 제1 절연막, 제2 절연막 및 제4 절연막을 순차적으로 형성하고, 상기 게이트 전극(GE)을 노광 마스크로 이용하는 패터닝 공정을 통해서, 제1 절연막 패턴(135), 제2 절연막 패턴(145) 및 제4 절연막 패턴(147)을 형성한다.
이후, 도 11을 참조하면, 상기 액티브 패턴(120)에 부분적으로 불순물을 주입할 수 있다.
즉, 공정 챔버 내에, 불순물 원자를 포함하는 가스를 주입하고, 플라즈마를 형성하여 상기 액티브 패턴(120)에 불순물을 주입할 수 있다. 예를 들어, 상기 불순물 원자를 포함하는 가스는 수소 가스(H2)일 수 있다.
이에 따라, 상기 액티브 패턴(120)은 제1 영역(122), 제2 영역(124) 및 제3 영역(126)으로 구분될 수 있다. 상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4 절연막 패턴(147)으로 중첩되는 상기 제1 영역(122)은 불순물이 주입되지 않고, 반도체 특성을 유지한다. 한편, 상기 제2 영역(124) 및 상기 제3 영역(126)은 불순물이 주입되고, 상기 제1 영역(122)보다 높은 전기 전도도를 가질 수 있다.
도 12를 참조하면, 상기 액티브 패턴(120), 상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4 절연막 패턴(147)을 덮는 제3 절연막(160)을 형성한다.
상기 제3 절연막(160)을 형성하는 공정을 도 7 및 도 8을 참조로 설명한 제3 절연막(160)을 형성하는 공정과 실질적으로 동일하거나 유사할 수 있다. 다만, 상기 제3 절연막(160)을 형성하는 공정에서 플라즈마가 사용되지 않을 수 있다. 즉, 상기 제3 절연막(160)은 플라즈마 화학기상증착(PECVD) 공정 및 플라즈마 원자층증착(PEALD) 공정뿐만 아니라 화학기상증착(CVD) 공정 및 원자층증착(ALD) 공정을 통해서 형성될 수 있다.
상기 제3 절연막(160)을 형성하는 과정 및 이후 공정에서, 상기 제1 절연막 패턴(135), 상기 제2 절연막 패턴(145) 및 상기 제4 절연막 패턴(147)은 상기 액티브 패턴(120)의 상기 제1 영역(122)으로 불순물이 도핑되는 것을 방지할 수 있다.
이후, 상기 제3 절연막(160)을 관통하는 소스 전극 및 드레인 전극을 형성하여, 상기 표시 기판의 박막 트랜지스터를 완성할 수 있다.
상기 표시 기판은 액정표시장치의 어레이 기판으로 사용될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 유기EL표시장치 등의 다른 표시장치, 박막 트랜지스터를 갖는 회로 기판, 반도체 장치 등의 전자장치에도 사용될 수 있으며, 구체적인 구성은 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 그 용도에 따라 변경될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 게이트 절연막
120: 액티브 패턴 135: 제1 절연막 패턴
145: 제2 절연막 패턴 147: 제4 절연막 패턴
160: 제3 절연막
120: 액티브 패턴 135: 제1 절연막 패턴
145: 제2 절연막 패턴 147: 제4 절연막 패턴
160: 제3 절연막
Claims (20)
- 베이스 기판 상에 게이트 전극을 형성하는 단계;
산화물 반도체를 사용하여, 상기 게이트 전극과 부분적으로 중첩되는 액티브 패턴을 형성하는 단계;
상기 액티브 패턴 상에, 상기 게이트 전극과 중첩되며 순차적으로 적층된 제1 절연막 패턴 및 제2 절연막 패턴을 포함하는 확산 방지 패턴을 형성하는 단계; 및
상기 액티브 패턴의 상면 및 상기 확산 방지 패턴의 상면과 접촉하며, 실리콘 질화물을 포함하는 제3 절연막을 형성하는 단계를 포함하고,
상기 제1 절연막 패턴 및 상기 제2 절연막 패턴 중 하나는 알루미늄 산화물을 사용하여 형성하고, 상기 확산 방지 패턴을 형성하는 단계는 상기 게이트 전극을 노광 마스크로 이용하여 상기 베이스 기판의 후면으로부터 노광하는 단계를 포함하고,
상기 제3 절연막을 형성하는 단계에서, 상기 액티브 패턴으로 수소가 확산되어 상기 게이트 전극과 중첩하는 제1 영역보다 높은 전기 전도도를 갖는 제2 영역 및 제3 영역이 형성되는 것을 특징으로 하는 표시 기판의 제조 방법. - 제 1 항에 있어서, 상기 제1 절연막 패턴은 알루미늄 산화물을 사용하여 형성하고, 상기 제2 절연막 패턴은 실리콘 산화물을 사용하여 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 1 항에 있어서, 상기 확산 방지 패턴을 형성하는 단계는,
상기 액티브 패턴은 덮는 제1 절연막 및 제2 절연막을 순차적으로 적층하는 단계;
상기 제2 절연막 상에 포토레지스트막을 형성하는 단계;
상기 게이트 전극을 노광 마스크로 이용하여 상기 베이스 기판의 후면으로부터 상기 포토레지스트막을 노광하고 패터닝하여, 포토레지스트 패턴을 형성하는 단계; 및
상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 절연막 및 상기 제2 절연막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제 1 항에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 상기 게이트 전극과 동일한 폭을 가지는 것을 특징으로 하는 표시 기판의 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 제3 절연막을 형성하는 단계는 수소 원자를 포함하는 실리콘 소스 가스를 사용하여 플라즈마 화학기상증착 공정 또는 플라즈마 원자층증착 공정을 수행하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 확산 방지 패턴을 형성하는 단계는 상기 제2 절연막 패턴 상에 제4 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 1 항에 있어서, 상기 액티브 패턴을 형성하는 단계는 비정질의 아연 산화물(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 사용하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 1 항에 있어서, 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계를 더 포함하고,
상기 액티브 패턴은 상기 게이트 절연막 상에 형성되는 것을 특징으로 하는 표시 기판의 제조 방법. - 베이스 기판 상에 배치된 게이트 전극;
상기 게이트 전극에 부분적으로 중첩되며, 산화물 반도체를 포함하고, 제1 영역, 제2 영역 및 제3 영역을 구비하는 액티브 패턴;
상기 액티브 패턴의 상기 제1 영역 상에 배치되며, 상기 게이트 전극과 중첩되며 순차적으로 적층된 제1 절연막 패턴 및 제2 절연막 패턴을 포함하는 확산 방지 패턴; 및
상기 액티브 패턴 및 상기 확산 방지 패턴을 덮는 제3 절연막을 포함하고,
상기 제1 절연막 패턴 및 상기 제2 절연막 패턴 중 하나는 알루미늄 산화물을 포함하고, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 상기 게이트 전극과 동일한 폭을 가지고,
상기 제1 영역은 상기 제2 영역 및 상기 제3 영역보다 낮은 전기전도도를 가지며,
상기 제3 절연막은 상기 제2 영역 및 상기 제3 영역과 접촉하고, 상기 확산 방지 패턴의 상면과 접촉하며 실리콘 질화물을 포함하는 것을 특징으로 하는 표시 기판. - 제 13 항에 있어서, 상기 제1 영역은 상기 제1 절연막 패턴과 동일한 폭을 가지는 것을 특징으로 하는 표시 기판.
- 삭제
- 제 13 항에 있어서, 상기 제2 영역 및 상기 제3 영역은 상기 게이트전극과 중첩되지 않도록 자기 정렬되는 것을 특징으로 하는 표시 기판.
- 제 13 항에 있어서, 상기 확산 방지 패턴은 불순물이 상기 제3 절연막으로부터 상기 액티브 패턴의 상기 제1 영역으로 확산되는 것을 방지하는 것을 특징으로 하는 표시 기판.
- 삭제
- 제 13 항에 있어서, 상기 제2 절연막 패턴 상에 배치되는 제4 절연막 패턴을 더 포함하는 것을 특징으로 하는 표시 기판.
- 제 13 항에 있어서,
상기 게이트 전극과 상기 액티브 패턴 사이에 위치하는 게이트 절연막을 더 포함하고,
상기 액티브 패턴은 비정질의 아연 산화물(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함하는 것을 특징으로 하는 표시 기판.
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