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KR102128526B1 - 분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법 - Google Patents

분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법 Download PDF

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KR102128526B1
KR102128526B1 KR1020130139321A KR20130139321A KR102128526B1 KR 102128526 B1 KR102128526 B1 KR 102128526B1 KR 1020130139321 A KR1020130139321 A KR 1020130139321A KR 20130139321 A KR20130139321 A KR 20130139321A KR 102128526 B1 KR102128526 B1 KR 102128526B1
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junction
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신현진
이민현
유인경
박성준
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삼성전자주식회사
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Abstract

분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법이 개시된다. 개시된 실시예에 따른 그래핀 소자는 그래핀을 채널로서 사용하는 전계 효과 트랜지스터로서, 소스 전극 및 드레인 전극이 그래핀 채널과 직접 접촉하지 않고, 반도체를 도핑하여 형성된 정션 컨택이 그래핀 채널과 소스 전극 사이 및 그래핀 채널과 드레인 전극 사이에 각각 분리되어 배치되어 있다. 따라서, 게이트 전극에 전압이 인가되지 않은 오프시에는 그래핀 채널과 정션 컨택 사이의 장벽으로 인해 캐리어가 이동할 수 없다. 그 결과, 개시된 실시예에 따른 그래핀 소자는 낮은 오프시 전류를 가질 수 있다.

Description

분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법{Graphene device including separated junction contact and method of fabricating the same}
개시된 실시예들은 그래핀 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 오프시 전류 특성이 향상되도록 분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법에 관한 것이다.
그래핀은 탄소 원자들이 한 평면 상에 육각형 형태로 연결되어 있는 2차원 육방정계(2-dimensional hexagonal) 구조를 갖는 물질로서, 그 두께가 원자 한 층에 불과할 정도로 얇다. 그래핀은 전기적/기계적/화학적인 특성이 매우 안정적이고 뛰어날 뿐만 아니라 우수한 전도성을 갖기 때문에, 차세대 소재로서 각광을 받고 있으며, 특히 그래핀을 이용한 나노 소자에 대한 많은 연구가 진행되고 있다.
예를 들어, 그래핀은 제로 갭 반도체(zero gap semiconductor) 물질로서, 채널 폭이 10nm 이하가 되도록 그래핀 나노리본(graphene nanoribbon: GNR)을 제작하는 경우, 크기 효과(size effect)에 의하여 밴드갭이 형성되어 상온에서 작동이 가능한 전계효과 트랜지스터(field effect transistor; FET)를 제작할 수 있다. 이에 따라, 최근에는 그래핀을 전계 효과 트랜지스터의 채널로서 사용하려는 시도가 많이 이루어지고 있다. 그래핀은 단결정 실리콘보다 100배 이상 빠르게 전기를 통하며 이론적으로 이동도가 약 200,000 ㎠/Vs 이다. 또한, 구리보다 100배 많은 전기를 흘려도 문제가 없는 것으로 알려져 있다. 따라서, 그래핀 채널을 갖는 전계 효과 트랜지스터는 매우 우수한 성능을 가질 것으로 기대되고 있다.
오프시 전류 특성이 향상된 그래핀 소자 및 그 제조 방법을 제공한다.
일 유형에 따른 그래핀 소자는, 그래핀 채널층; 상기 그래핀 채널층에 전계를 인가하는 게이트 전극; 및 상기 그래핀 전극에 각각 접촉하는 제 1 및 제 2 정션 컨택층을 포함할 수 있으며, 여기서 상기 제 1 정션 컨택층과 제 2 정션 컨택층이 전기적으로 서로 분리될 수 있다.
또한, 상기 그래핀 소자는 기판을 더 포함할 수 있으며, 상기 제 1 및 제 2 정션 컨택층은 상기 기판의 상부 표면 위에 인접하여 배치될 수 있다.
상기 제 1 및 제 2 정션 컨택층은 동일한 도전형으로 도핑되어 있으며, 상기 기판은 상기 제 1 및 제 2 정션 컨택층과 전기적으로 반대되는 도전형으로 도핑되어 있는 반도체 재료로 이루어질 수 있다.
또한, 상기 기판은 예를 들어 절연성 재료로 이루어질 수도 있다.
상기 그래핀 소자는, 상기 제 1 정션 컨택층과 제 2 정션 컨택층을 전기적으로 분리하기 위하여 상기 제 1 정션 컨택층과 제 2 정션 컨택층 사이에 배치된 분리막을 더 포함할 수 있다.
상기 분리막은 상기 제 1 정션 컨택층과 제 2 정션 컨택층 사이를 관통하여 상기 기판의 일부까지 에칭하여 형성된 트렌치 및 상기 트렌치 내에 채워진 절연성 재료를 포함할 수 있다.
상기 그래핀 채널층은 상기 제 1 정션 컨택층, 분리막 및 제 2 정션 컨택층의 상부 표면 위에 걸쳐 배치될 수 있다.
또한, 상기 그래핀 소자는 상기 제 1 정션 컨택층과 제 2 정션 컨택층의 상부 표면에 걸쳐 상기 그래핀 채널층을 덮도록 배치되어 있는 게이트 절연막을 더 포함하며, 상기 게이트 전극은 상기 그래핀 채널층과 대향하도록 상기 게이트 절연막 위에 배치될 수 있다.
또한, 상기 그래핀 소자는, 상기 제 1 정션 컨택층과 접촉하도록 배치된 소스 전극; 및 상기 제 2 정션 컨택층과 접촉하도록 배치된 드레인 전극;을 더 포함할 수 있다.
상기 소스 전극은 상기 제 1 정션 컨택층의 상부 표면 위에 배치되며 상기 게이트 절연막의 제 1 측면에까지 연장될 수 있고, 상기 드레인 전극은 상기 제 2 정션 컨택층의 상부 표면 위에 배치되며 상기 게이트 절연막의 제 2 측면에까지 연장될 수 있다.
상기 그래핀 소자는, 또한, 절연성 재료로 이루어지는 기판을 더 포함할 수 있으며, 상기 게이트 전극은 상기 기판의 상부에 배치될 수 있다.
또한, 상기 그래핀 소자는 상기 게이트 전극을 덮도록 상기 기판과 게이트 전극의 상부 표면 위에 전체적으로 배치된 게이트 절연막을 더 포함할 수 있으며, 상기 그래핀 채널층은 상기 게이트 전극과 대향하도록 상기 게이트 절연막의 상부 표면 위에 부분적으로 배치되어 있고, 상기 제 1 정션 컨택층과 제 2 정션 컨택층은 상기 그래핀 채널층의 양측에 각각 배치될 수 있다.
상기 그래핀 소자는 상기 제 1 정션 컨택층과 제 2 정션 컨택층을 전기적으로 분리하도록 상기 제 1 정션 컨택층과 제 2 정션 컨택층 사이에 배치된 분리막을 더 포함할 수 있으며, 상기 제 1 정션 컨택층과 제 2 정션 컨택층은 동일한 도전형으로 도핑될 수 있다.
상기 제 1 정션 컨택층은 상기 그래핀 채널층의 일부분과 접촉하도록 상기 게이트 절연막의 상부 표면과 상기 그래핀 채널층의 상부 표면의 일부에 걸쳐 배치될 수 있으며, 상기 제 2 정션 컨택층은 상기 그래핀 채널층의 다른 일부분과 접촉하도록 상기 게이트 절연막의 상부 표면과 상기 그래핀 채널층의 상부 표면의 다른 일부에 걸쳐 배치될 수 있다.
한편, 다른 유형에 따른 그래핀 소자의 제조 방법은, 기판의 상부 표면 위에 도핑된 정션 컨택층을 전체적으로 형성하는 단계; 에칭을 통해 상기 정션 컨택층의 중심부를 관통하여 상기 기판의 일부까지 제거하여 트렌치를 형성함으로써 상기 정션 컨택층을 제 1 정션 컨택층과 제 2 정션 컨택층으로 분리하는 단계; 상기 제 1 및 제 2 정션 컨택층의 상부 표면 위에 그래핀 채널층을 형성하는 단계; 상기 그래핀 채널층을 전체적으로 덮도록 상기 제 1 및 제 2 정션 컨택층의 상부 표면 위에 게이트 절연막을 형성하는 단계; 상기 제 1 정션 컨택층과 제 2 정션 컨택층 위에 소스 전극과 드레인 전극을 각각 형성하는 단계; 및 상기 그래핀 채널층과 대향하도록 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;를 포함할 수 있다.
상기 기판은 제 1 도전형으로 도핑된 반도체 재료로 이루어지며, 상기 기판의 상부 표면을 제 1 도전형에 전기적으로 반대되는 제 2 도전형으로 도핑함으로써 정션 컨택층을 형성할 수 있다.
상기 그래핀 소자의 제조 방법은, 상기 트렌치를 형성한 후에 상기 트렌치의 내부를 절연성 재료로 채우는 단계를 더 포함할 수 있다.
상기 그래핀 채널층을 형성하는 단계는, 상기 제 1 및 제 2 정션 컨택층의 상부 표면에 전체적으로 그래핀을 형성하는 단계; 및 상기 제 1 및 제 2 정션 컨택층의 상부 표면의 가장자리 부분에 있는 그래핀을 제거하는 단계;를 포함할 수 있다.
또한, 상기 게이트 절연막을 형성하는 단계는, 상기 제 1 및 제 2 정션 컨택층의 상부 표면과 상기 그래핀 채널층의 상부 표면 위에 전체적으로 절연성 재료를 형성하는 단계; 및 상기 제 1 및 제 2 정션 컨택층의 상부 표면의 가장자리가 부분적으로 노출되도록 상기 절연성 재료를 제거하는 단계;를 포함할 수 있다.
또한, 상기 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계는, 상기 제 1 및 제 2 정션 컨택층과 상기 게이트 절연막 위에 전체적으로 도전성 재료를 도포하고 이를 패터닝함으로써, 상기 소스 전극, 드레인 전극 및 게이트 전극을 동시에 형성하는 단계를 포함할 수 있다.
개시된 실시예에 따른 그래핀 소자는 그래핀을 채널로서 사용하는 전계 효과 트랜지스터로서, 소스 전극 및 드레인 전극이 그래핀 채널과 직접 접촉하지 않고, 반도체를 도핑하여 형성된 정션 컨택이 그래핀 채널과 소스 전극 사이 및 그래핀 채널과 드레인 전극 사이에 각각 분리되어 배치되어 있다. 따라서, 게이트 전극에 전압이 인가되지 않은 오프시에는 그래핀 채널과 정션 컨택 사이의 장벽으로 인해 캐리어가 이동할 수 없다. 그 결과, 개시된 실시예에 따른 그래핀 소자는 낮은 오프시 전류를 가질 수 있다.
도 1은 일 실시예에 따른 그래핀 소자의 구조를 개략적으로 보이는 단면도이다.
도 2a 내지 도 2c는 도 1에 도시된 그래핀 소자의 동작을 설명하기 위한 개략적인 에너지 밴드 다이어그램이다.
도 3a 내지 도 3f는 도 1에 도시된 그래핀 소자를 제조하는 과정을 보이는 개략적인 단면도이다.
도 4는 다른 실시예에 따른 그래핀 소자의 구조를 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여, 분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 일 실시예에 따른 그래핀 소자(100)의 구조를 개략적으로 보이는 단면도이다. 도 1을 참조하면, 본 실시예에 따른 그래핀 소자(100)는, 기판(101), 기판(101)의 상부 표면 상에 인접하여 배치된 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112), 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112)을 전기적으로 분리하도록 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112) 사이에 배치된 분리막(120), 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112)의 상부 표면 위에 걸쳐 배치된 그래핀 채널층(130), 그래핀 채널층(130)을 덮도록 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112)의 상부 표면 위에 배치된 게이트 절연막(140), 상기 제 1 정션 컨택층(111) 위에 배치된 소스 전극(151), 게이트 절연막(140) 위에 배치된 게이트 전극(152), 및 제 2 정션 컨택층(112) 위에 배치된 드레인 전극(153)을 포함할 수 있다.
기판(101)은 예를 들어, Si, ZnO, Ge, GaAs, SiC, AlP, InP, AlAs 등을 포함하는 반도체 기판일 수 있다. 또한, 기판(101)은 예를 들어, 유리, 플라스틱, Al2O3 등을 포함하는 절연체 기판일 수도 있다.
제 1 및 제 2 정션 컨택층(111, 112)은 예를 들어, Si, ZnO, Ge, GaAs, SiC, AlP, InP, AlAs 등을 포함하는 반도체 재료로 이루어질 수 있으며, n-형 또는 p-형으로 도핑될 수 있다. 여기서, 제 1 및 제 2 정션 컨택층(111, 112)은 동일한 도전형으로 도핑될 수 있다. 예컨대, 제 1 및 제 2 정션 컨택층(111, 112)은 모두 n-형으로 도핑되거나, 모두 p-형으로 도핑될 수 있다. 제 1 및 제 2 정션 컨택층(111, 112)이 n-형으로 도핑되는 경우, 그래핀 소자(100)는 NMOS(Negative-channel Metal Oxide Semiconductor)가 된다. 또한, 제 1 및 제 2 정션 컨택층(111, 112)이 p-형으로 도핑되는 경우, 그래핀 소자(100)는 PMOS(Positive-channel MOS)가 된다.
기판(101)이 반도체 재료로 이루어지는 경우, 누설전류를 방지하기 위하여 기판(101)은 제 1 및 제 2 정션 컨택층(111, 112)과 반대의 도전형으로 도핑될 수 있다. 예를 들어, 기판(101)은 p-형으로 도핑되고 제 1 및 제 2 정션 컨택층(111, 112)은 n-형으로 도핑되거나, 기판(101)은 n-형으로 도핑되고 제 1 및 제 2 정션 컨택층(111, 112)은 p-형으로 도핑될 수 있다. 기판(101)이 절연체 재료로 이루어지는 경우에는 기판(101)은 도핑될 필요가 없다.
제 1 정션 컨택층(111)과 제 2 정션 컨택층(112)은 그 사이에 배치되어 있는 분리막(120)에 의해 전기적으로 분리될 수 있다. 분리막(120)은 예를 들어 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112) 사이를 관통하도록 기판(101)의 일부까지 에칭하여 형성된 STI(swallow trench isolation)일 수 있다. 에칭을 통해 형성된 트렌치의 내부를 채우지 않을 경우, 분리막(120)은 공기(air)로 이루어질 수 있다. 그러나, 예를 들어 SiO2나 SiNx 등과 같은 큰 밴드갭을 갖는 물질로 트렌치 내부를 채워서 분리막(120)을 형성할 수도 있다.
그래핀 채널층(130)은 단층 또는 다층의 그래핀으로 이루어질 수 있으며, 제 1 정션 컨택층(111), 분리막(120) 및 제 2 정션 컨택층(112)의 상부 표면 위에 걸쳐 배치될 수 있다. 따라서, 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112)이 상기 그래핀 채널층(130)에 의해 연결될 수 있다. 후술하는 바와 같이, 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112) 사이에 연결된 그래핀 채널층(130)은 소스와 드레인 사이의 채널을 역할을 할 수 있다.
게이트 절연막(140)은 예를 들어, SiO2, SiNx, HfO2, ZrO2 등과 같은 절연체 재료로 이루어질 수 있다. 게이트 절연막(140)은 그래핀 채널층(130)이 외부에 노출되지 않도록 그래핀 채널층(130)을 완전히 덮을 수 있다. 이를 위해, 게이트 절연막(140)은 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112)의 상부 표면에 걸쳐 그래핀 채널층(130)을 덮도록 배치될 수 있다.
소스 전극(151)과 드레인 전극(153)은 예컨대, 백금(Pt), 니켈(Ni), 금(Au), 팔라듐(Pd), 코발트(Co), 베릴륨(Be), 레늄(Re), 루테늄(Ru), 철(Fe), 텅스텐(W), 안티몬(Sb), 몰리브덴(Mo), 은(Ag), 크롬(Cr) 등과 같은 금속 재료나 또는 폴리 실리콘(p-Si)으로 이루어질 수 있다. 도 1에 도시된 바와 같이, 소스 전극(151)은 제 1 정션 컨택층(111)과 접촉하도록 제 1 정션 컨택층(111) 위에 배치될 수 있으며, 드레인 전극(152)은 제 2 정션 컨택층(112)과 접촉하도록 제 2 정션 컨택층(112) 위에 배치될 수 있다. 또한, 소스 전극(151)과 드레인 전극(152)의 일부는 게이트 절연막(140)의 일부에까지 연장될 수 있다. 또한, 게이트 절연막(140) 위에 배치된 게이트 전극(152)은 예를 들어, ITO 등과 같은 도전성 금속 산화물, 폴리 실리콘 또는 금속 재료로 이루어질 수 있다. 도 1에 도시된 바와 같이, 게이트 전극(152)은 게이트 절연막(140) 위에서 그래핀 채널층(130)과 대향하도록 배치될 수 있다. 게이트 전극(152)은 그래핀 채널층(130)에 전계를 인가하여 그래핀 소자(100)를 On 상태와 Off 상태 사이에서 스위칭시키는 역할을 할 수 있다.
상술한 구조를 갖는 본 실시예에 따른 그래핀 소자(100)는 전계효과 트랜지스터(FET)로서 동작할 수 있다. 앞서 설명한 바와 같이, 그래핀은 높은 전기 전도도와 캐리어의 이동도를 갖기 때문에, 그래핀을 채널층으로서 사용하는 전계효과 트랜지스터는 우수한 성능을 가질 수 있다. 그러나, 그래핀을 채널층으로서 사용하는 일반적인 전계효과 트랜지스터의 경우, Off 상태에서도 소스와 드레인 사이로 높은 전류가 흐르기 때문에 On 상태와 Off 상태 사이의 스위칭이 용이하지 않다.
본 실시예의 경우에는, 도 1에 도시된 바와 같이, 소스 전극(151) 및 드레인 전극(153)은 그래핀 채널층(130)과 직접 접촉되어 있지 않고, 제 1 및 제 2 정션 컨택층(111, 112)을 통해 그래핀 채널층(130)에 연결되어 있다. 예를 들어, 소스 전극(151)은 제 1 정션 컨택층(111)을 통해 그래핀 채널층(130)에 연결되며, 드레인 전극(153)은 제 2 정션 컨택층(112)을 통해 그래핀 채널층(130)에 연결될 수 있다. 따라서, 후술하는 바와 같이, 게이트 전극(152)에 전압이 인가되지 않은 오프시에는 그래핀 채널층(130)과 제 2 정션 컨택층(112) 사이의 장벽으로 인해 그래핀 채널층(130)으로부터 제 2 정션 컨택층(112)으로 캐리어가 이동할 수 없다(도 2b 참조). 그 결과, 본 실시예에 따른 그래핀 소자(100)는 낮은 오프시 전류를 가지므로 스위칭 소자로서 사용하는 것이 가능하다. 또한, 일반적으로 그래핀과 금속 사이의 접촉은 우수하지 않은데, 본 실시예의 경우에는 소스 전극(151)과 드레인 전극(153)이 반도체인 제 1 및 제 2 정션 컨택층(111, 112)과 접촉하기 때문에, 그래핀과 금속 사이의 접촉 문제도 개선할 수 있다.
도 2a 내지 도 2c는 도 1에 도시된 본 실시예에 따른 그래핀 소자(100)의 동작을 설명하기 위한 개략적인 에너지 밴드 다이어그램이다. 도 2a 내지 도 2c에서, 그래핀 소자(100)는 제 1 및 제 2 정션 컨택층(111, 112)이 n-형으로 도핑된 NMOS인 것으로 가정하였다.
먼저, 도 2a는 소스 전극(151)과 드레인 전극(153) 사이에 전위차가 없고 게이트 전극(152)에도 전압이 인가되지 않은 부동(floating) 상태에서의 에너지 밴드 다이어그램을 도시하고 있다. 도 2a를 참조하면, 굵은 점선으로 표시된 페르미 에너지 준위는 제 1 및 제 2 정션 컨택층(111, 112)과 그래핀 채널층(130)에서 동일하다. 그리고, 그래핀 채널층(130)에서 캐리어는 페르미 에너지 준위의 아래에 갇혀 있다. 따라서, 페르미 에너지 준위와 제 2 정션 컨택층(112)의 전도대 사이의 에너지 차이로 인하여, 그래핀 채널층(130)으로부터 제 2 정션 컨택층(112)으로의 캐리어(예를 들어, 전자)의 이동은 제한된다.
또한, 도 2b는 게이트 전극(152)에 전압을 인가하지 않고 드레인 전극(153)에 양의 전압을 인가한 상태(즉, Off 상태)에서의 에너지 밴드 다이어그램을 도시하고 있다. 도 2b를 참조하면, 굵은 점선으로 표시된 페르미 에너지 준위는 제 2 정션 컨택층(112)에서 낮아지게 된다. 도 2b에 도시된 가는 점선은 제 1 정션 컨택층(111)에서의 페르미 에너지 준위로서, 도 2a에 도시된 부동 상태에서의 페르미 에너지 준위와 동일하다. 그러면, 도 2b에 도시된 바와 같이, 그래핀 채널층(130)에서의 페르미 에너지 준위는 제 1 정션 컨택층(111)부터 제 2 정션 컨택층(112)의 방향으로 점차 낮아지게 된다. 따라서, 그래핀 채널층(130)의 일함수는 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112) 사이의 상대적 위치에 따라 달라지게 된다. 이때, 제 2 정션 컨택층(112)의 에너지 준위도 역시 낮아지지만, 페르미 에너지 준위와 제 2 정션 컨택층(112)의 전도대 사이의 에너지 차이는 더 커지므로, 그래핀 채널층(130)으로부터 제 2 정션 컨택층(112)으로의 캐리어의 이동은 제한된다. 따라서, 본 실시예에 따른 그래핀 소자(100)는 Off 상태에서 소스-드레인 사이의 전류를 낮게 유지할 수 있다.
마지막으로, 도 2c는 게이트 전극(152)과 드레인 전극(153)에 양의 전압을 인가한 상태(즉, On 상태)에서의 에너지 밴드 다이어그램을 도시하고 있다. 도 2c를 참조하면, 굵은 점선으로 표시된 페르미 에너지 준위는, 도 2b에 도시된 Off 상태에서의 페르미 에너지 준위와 비교할 때, On 상태에서는 제 1 및 제 2 정션 컨택층(111, 112)과 그래핀 채널층(130)에서 전체적으로 높아지게 된다. 도 2c에서 제 1 정션 컨택층(111)에 표시된 가는 점선은 Off 상태에서의 페르미 에너지 준위를 나타내고 있다. 그러면, 그래핀 채널층(130)의 일함수가 높아지게 되며, 페르미 에너지 준위와 제 2 정션 컨택층(112)의 전도대 사이의 에너지 차이가 작아지게 된다. 게이트 전극(152)에 문턱 전압 이상의 전압을 인가하게 되면, 페르미 에너지 준위와 제 2 정션 컨택층(112)의 전도대 사이의 에너지 차이가 충분히 작아지게 되므로, 그래핀 채널층(130) 내에 있는 캐리어들이 제 2 정션 컨택층(112)으로 터널링할 수 있게 된다. 따라서, 소스 전극(151)과 드레인 전극(153) 사이에 전류가 흐를 수 있다.
지금까지 그래핀 소자(100)가 NMOS인 경우에 대해 설명하였으나, PMOS인 경우에도 동일한 원리가 적용될 수 있다. 예를 들어, 게이트 전극(152)에 음의 전압을 인가하면, 그래핀 채널층(130)의 일함수가 낮아지게 되며, 페르미 에너지 준위와 제 2 정션 컨택층(112)의 가전자대 사이의 에너지 차이가 충분히 작아지게 되므로, 그래핀 채널층(130) 내에 있는 캐리어(예를 들어, 정공)들이 제 2 정션 컨택층(112)으로 터널링할 수 있게 된다.
상술한 바와 같이, 본 실시예에 따른 그래핀 소자(100)는 소스 전극(151) 및 드레인 전극(153)과 그래핀 채널층(130) 사이에 제 1 및 2 정션 컨택층(111, 112)을 각각 개재시킴으로써, Off시 전류를 낮게 유지할 수 있다. 따라서, On 상태와 Off 상태 사이의 스위칭이 용이하게 된다.
도 3a 내지 도 3f는 도 1에 도시된 그래핀 소자(100)를 제조하는 과정을 보이는 개략적인 단면도이다. 이하, 도 3a 내지 도 3f를 참조하여, 본 실시예에 따른 그래핀 소자(100)의 제조 방법에 대해 상세하게 설명한다.
먼저, 도 3a를 참조하면, 기판(101)의 상부 표면 위에 정션 컨택층(110)을 전체적으로 형성한다. 기판(101)이 반도체 재료로 이루어지는 경우, 기판(101)을 전체적으로, 예를 들어, n-형으로 도핑한 후에, 기판(101)의 상부 표면을 p-형으로 도핑함으로써 p-도핑된 정션 컨택층(110)을 형성할 수 있다. 또는, 기판(101)을 전체적으로 p-형으로 도핑한 후에, 기판(101)의 상부 표면을 n-형으로 도핑함으로써 n-도핑된 정션 컨택층(110)을 형성할 수 있다. 기판(101)이 절연체 재료로 이루어지는 경우에는, 기판(101)의 상부 표면 위에 n-형 또는 p-형으로 도핑되어 있는 반도체 재료를 적층함으로써 정션 컨택층(110)을 형성할 수 있다. 또는, 기판(101)의 상부 표면 위에 도핑되지 않은 반도체 재료를 적층한 후, 반도체 재료를 n-형 또는 p-형으로 도핑함으로써 정션 컨택층(110)을 형성할 수도 있다.
다음으로, 도 3b를 참조하면, 에칭을 통해 정션 컨택층(110)의 중심부를 관통하여 기판(101)의 일부까지 제거하여 트렌치(115)를 형성한다. 그러면, 정션 컨택층(110)이 트렌치(115)에 의해 제 1 정션 컨택층(111)과 제 2 정션 컨택층(112)으로 분리될 수 있다.
그리고, 도 3c를 참조하면, 트렌치(115)의 내부를 밴드갭이 큰 절연성 재료로 채움으로써 분리막(120)을 형성할 수 있다. 예를 들어, 기판(101)과 제 1 및 제 2 정션 컨택층(111, 112)이 실리콘(Si)으로 이루어지는 경우, 산화 공정을 통해 트렌치(115)의 내부에 SiO2를 성장시켜 트렌치(115)를 SiO2로 채울 수 있다. 또한, 제 1 및 제 2 정션 컨택층(111, 112) 위에 절연성 재료를 도포함으로써 트렌치(115)의 내부를 채울 수도 있다. 또는, 트렌치(115)의 내부를 별도로 채우지 않고 공기로 된 분리막(120)을 사용하는 것도 가능하다. 도 3c에 도시된 것처럼, 트렌치(115)의 내부를 절연성 재료로 채우는 과정에서, 절연성 재료의 일부가 제 1 및 제 2 정션 컨택층(111, 112)의 상부 표면 위로 약간 돌출될 수도 있다. 이러한 돌출부는 예를 들어 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 통해 제거할 수도 있지만, 평탄화 공정 없이 후속 공정을 진행하는 것도 가능하다.
이어서, 도 3d를 참조하면, 제 1 및 제 2 정션 컨택층(111, 112)의 상부 표면 위에 그래핀 채널층(130)을 형성할 수 있다. 그래핀 채널층(130)은, 예를 들어, 화학기상증착(chemical vapor deposition: CVD) 등의 방식으로 형성할 수 있다. 도 3d에 도시된 바와 같이, 그래핀 채널층(130)은 제 1 및 제 2 정션 컨택층(111, 112)의 가장자리 부분에는 형성되어 있지 않다. 이를 위해, 제 1 및 제 2 정션 컨택층(111, 112)의 상부 표면에 전체적으로 그래핀을 형성한 후에, 가장자리 부분의 그래핀을 제거함으로써 그래핀 채널층(130)을 형성할 수 있다.
그리고, 도 3e를 참조하면, 그래핀 채널층(130)을 전체적으로 덮도록 게이트 절연막(140)을 형성한다. 예를 들어, 제 1 및 제 2 정션 컨택층(111, 112)의 상부 표면과 그래핀 채널층(130)의 상부 표면 위에 전체적으로 절연성 재료를 도포한 다음, 제 1 및 제 2 정션 컨택층(111, 112)의 가장자리가 약간 부분적으로 노출되도록 절연성 재료의 일부를 제거함으로써 게이트 절연막(140)을 형성할 수 있다.
마지막으로, 도 3f를 참조하면, 금속 또는 폴리 실리콘 등의 재료로 소스 전극(151), 게이트 전극(152) 및 드레인 전극(153)을 형성하여 그래핀 소자(100)를 완성할 수 있다. 도 3f에 도시된 바와 같이, 상기 소스 전극(151)은 제 1 정션 컨택층(111)의 노출된 부분과 접촉하도록 형성되며, 드레인 전극(153)은 제 2 정션 컨택층(112)의 노출된 부분과 접촉하도록 형성될 수 있다. 한편, 게이트 전극(152)은 게이트 절연막(140) 위에만 형성될 수 있다. 예를 들어, 제 1 및 제 2 정션 컨택층(111, 112)과 게이트 절연막(140) 위에 전체적으로 금속 또는 폴리 실리콘 등의 도전성 재료를 도포하고 이를 패터닝함으로써, 상기 소스 전극(151), 게이트 전극(152) 및 드레인 전극(153)을 동시에 형성하는 것이 가능하다.
도 4는 다른 실시예에 따른 그래핀 소자(200)의 구조를 개략적으로 보이는 단면도이다. 지금까지는 게이트 전극(152)이 위쪽으로 노출된 상부 게이트형의 그래핀 소자(100)를 중심으로 설명하였다. 그러나, 도 4에 도시된 바와 같이, 하부 게이트형의 그래핀 소자(200)를 구성하는 것도 역시 가능하다.
도 4를 참조하면, 본 실시예에 따른 그래핀 소자(200)는, 기판(201), 기판(201)의 상부에 배치된 게이트 전극(252), 게이트 전극(252)을 덮도록 기판(201)과 게이트 전극(252)의 상부 표면 위에 전체적으로 배치된 게이트 절연막(240), 게이트 전극(252)과 대향하도록 게이트 절연막(240)의 상부 표면 위에 부분적으로 배치된 그래핀 채널층(230), 그래핀 채널층(230)의 양측에 각각 배치된 제 1 정션 컨택층(211)과 제 2 정션 컨택층(212), 상기 제 1 정션 컨택층(211)과 제 2 정션 컨택층(212)을 전기적으로 분리하기 위하여 제 1 정션 컨택층(211)과 제 2 정션 컨택층(212) 사이에 배치된 분리막(220), 제 1 정션 컨택층(211) 위에 배치된 소스 전극(251), 및 제 2 정션 컨택층(212) 위에 배치된 드레인 전극(253)을 포함할 수 있다.
도 4에는 게이트 전극(252)의 상부 표면과 기판(201)의 상부 표면이 일치하도록, 게이트 전극(252)이 기판(201) 내에 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 게이트 전극(252)은 기판(201)의 상부 표면 위에 돌출하여 배치될 수도 있다. 본 실시예에서, 기판(201)은 절연성 재료로 이루어질 수 있다. 게이트 절연막(240), 그래핀 채널층(230), 제 1 정션 컨택층(211), 제 2 정션 컨택층(212), 분리막(220), 소스 전극(251), 게이트 전극(252), 및 드레인 전극(253)의 재료는 도 1에서 설명한 것과 같을 수 있다.
제 1 정션 컨택층(211)은 그래핀 채널층(230)의 일부분과 접촉하도록 게이트 절연막(240)의 상부 표면과 그래핀 채널층(230)의 상부 표면의 일부에 걸쳐 배치될 수 있다. 또한, 제 2 정션 컨택층(212)은 그래핀 채널층(230)의 다른 일부분과 접촉하도록 게이트 절연막(240)의 상부 표면과 그래핀 채널층(230)의 상부 표면의 다른 일부에 걸쳐 배치될 수 있다. 본 실시예의 경우, 그래핀 채널층(230) 위에 분리막(220)을 먼저 형성한 후에, 제 1 정션 컨택층(211)과 제 2 정션 컨택층(212)을 나중에 형성할 수 있다. 도 3b에서와 같이, 정션 컨택층을 먼저 형성하는 경우, 제 1 정션 컨택층(211)과 제 2 정션 컨택층(212)을 분리하기 위해 트렌치를 형성하는 과정에서 그래핀 채널층(230)이 에칭액에 의해 손상될 수도 있기 때문이다. 그러나 그래핀 채널층(230)의 손상을 방지할 수 있다면, 분리막(220)을 나중에 형성하는 것도 가능할 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100, 200.....그래핀 소자 101, 201.....기판
111, 112, 211, 212.....정션 컨택층 120, 220.....분리막
130, 230.....그래핀 채널층 140, 240.....게이트 절연막
151, 251.....소스 전극 152, 252.....게이트 전극
153, 253.....드레인 전극

Claims (21)

  1. 그래핀 채널층;
    상기 그래핀 채널층의 하부 표면에 각각 접촉하는 제 1 및 제 2 정션 컨택층;
    상기 제 1 정션 컨택층과 제 2 정션 컨택층의 상부 표면에 걸쳐 상기 그래핀 채널층을 덮도록 배치되어 있는 게이트 절연막;
    상기 그래핀 채널층과 대향하도록 상기 게이트 절연막 위에 배치되며 상기 그래핀 채널층에 전계를 인가하는 게이트 전극; 및
    상기 제 1 정션 컨택층과 제 2 정션 컨택층을 전기적으로 분리하기 위하여 상기 제 1 정션 컨택층과 제 2 정션 컨택층 사이에 배치되며 절연성 재료로 이루어진 분리막;을 포함하며,
    상기 그래핀 채널층은 상기 제 1 정션 컨택층, 분리막 및 제 2 정션 컨택층의 상부 표면 위에 걸쳐 배치되어 있는 그래핀 소자.
  2. 제 1 항에 있어서,
    기판을 더 포함하며,
    상기 제 1 및 제 2 정션 컨택층은 상기 기판의 상부 표면 위에 인접하여 배치되어 있는 그래핀 소자.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 정션 컨택층은 동일한 도전형으로 도핑되어 있으며, 상기 기판은 상기 제 1 및 제 2 정션 컨택층과 전기적으로 반대되는 도전형으로 도핑되어 있는 반도체 재료로 이루어지는 그래핀 소자.
  4. 제 2 항에 있어서,
    상기 기판은 절연성 재료로 이루어지는 그래핀 소자.
  5. 삭제
  6. 제 2 항에 있어서,
    상기 분리막은 상기 제 1 정션 컨택층과 제 2 정션 컨택층 사이를 관통하여 상기 기판의 일부까지 에칭하여 형성된 트렌치 및 상기 트렌치 내에 채워진 절연성 재료를 포함하는 그래핀 소자.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제 1 정션 컨택층과 접촉하도록 배치된 소스 전극; 및
    상기 제 2 정션 컨택층과 접촉하도록 배치된 드레인 전극;을 더 포함하는 그래핀 소자.
  10. 제 9 항에 있어서,
    상기 소스 전극은 상기 제 1 정션 컨택층의 상부 표면 위에 배치되며 상기 게이트 절연막의 제 1 측면에까지 연장되어 있고, 상기 드레인 전극은 상기 제 2 정션 컨택층의 상부 표면 위에 배치되며 상기 게이트 절연막의 제 2 측면에까지 연장되어 있는 그래핀 소자.
  11. 절연성 재료로 이루어지는 기판;
    상기 기판의 상부에 배치되어 있는 게이트 전극;
    상기 게이트 전극을 덮도록 상기 기판과 게이트 전극의 상부 표면 위에 배치된 게이트 절연막;
    상기 게이트 전극과 대향하도록 상기 게이트 절연막의 상부 표면 위에 부분적으로 배치되어 있는 그래핀 채널층;
    상기 그래핀 채널층의 상부 표면에 각각 접촉하는 제 1 정션 컨택층과 제 2 정션 컨택층; 및
    상기 제 1 정션 컨택층과 제 2 정션 컨택층을 전기적으로 분리하도록 상기 제 1 정션 컨택층과 제 2 정션 컨택층 사이에 배치된 절연성 재료로 이루어진 분리막;을 포함하며,
    상기 제 1 정션 컨택층은 상기 그래핀 채널층의 일부분과 접촉하도록 상기 게이트 절연막의 상부 표면과 상기 그래핀 채널층의 상부 표면의 일부에 걸쳐 배치되며, 상기 제 2 정션 컨택층은 상기 그래핀 채널층의 다른 일부분과 접촉하도록 상기 게이트 절연막의 상부 표면과 상기 그래핀 채널층의 상부 표면의 다른 일부에 걸쳐 배치되고, 상기 분리막은 상기 제 1 정션 컨택층과 제 2 정션 컨택층 사이에서 상기 그래핀 채널층 위에 배치된 그래핀 소자.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 제 1 정션 컨택층과 제 2 정션 컨택층은 동일한 도전형으로 도핑되어 있는 그래핀 소자.
  14. 삭제
  15. 제 11 항에 있어서,
    상기 제 1 정션 컨택층 위에 배치된 소스 전극; 및
    상기 제 2 정션 컨택층 위에 배치된 드레인 전극;을 더 포함하는 그래핀 소자.
  16. 기판의 상부 표면 위에 도핑된 정션 컨택층을 전체적으로 형성하는 단계;
    에칭을 통해 상기 정션 컨택층의 중심부를 관통하여 상기 기판의 일부까지 제거하여 트렌치를 형성함으로써 상기 정션 컨택층을 제 1 정션 컨택층과 제 2 정션 컨택층으로 분리하는 단계;
    상기 트렌치 내에 절연성 재료를 채움으로써, 상기 제 1 정션 컨택층과 제 2 정션 컨택층을 전기적으로 분리하는 분리막을 형성하는 단계;
    상기 제 1 및 제 2 정션 컨택층의 상부 표면 위 및 상기 분리막의 상부 표면 위에 그래핀 채널층을 형성하는 단계;
    상기 그래핀 채널층을 전체적으로 덮도록 상기 제 1 및 제 2 정션 컨택층의 상부 표면 위에 게이트 절연막을 형성하는 단계;
    상기 제 1 정션 컨택층과 제 2 정션 컨택층 위에 소스 전극과 드레인 전극을 각각 형성하는 단계; 및
    상기 그래핀 채널층과 대향하도록 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;를 포함하는 그래핀 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 기판은 제 1 도전형으로 도핑된 반도체 재료로 이루어지며, 상기 기판의 상부 표면을 제 1 도전형에 전기적으로 반대되는 제 2 도전형으로 도핑함으로써 정션 컨택층을 형성하는 그래핀 소자의 제조 방법.
  18. 삭제
  19. 제 16 항에 있어서,
    상기 그래핀 채널층을 형성하는 단계는:
    상기 제 1 및 제 2 정션 컨택층의 상부 표면에 전체적으로 그래핀을 형성하는 단계; 및 상기 제 1 및 제 2 정션 컨택층의 상부 표면의 가장자리 부분에 있는 그래핀을 제거하는 단계;를 포함하는 그래핀 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는:
    상기 제 1 및 제 2 정션 컨택층의 상부 표면과 상기 그래핀 채널층의 상부 표면 위에 전체적으로 절연성 재료를 형성하는 단계; 및 상기 제 1 및 제 2 정션 컨택층의 상부 표면의 가장자리가 부분적으로 노출되도록 상기 절연성 재료를 제거하는 단계;를 포함하는 그래핀 소자의 제조 방법.
  21. 제 16 항에 있어서,
    상기 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계는, 상기 제 1 및 제 2 정션 컨택층과 상기 게이트 절연막 위에 전체적으로 도전성 재료를 도포하고 이를 패터닝함으로써, 상기 소스 전극, 드레인 전극 및 게이트 전극을 동시에 형성하는 단계를 포함하는 그래핀 소자의 제조 방법.
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