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KR101963258B1 - 어레이형 적층 세라믹 전자 부품 - Google Patents

어레이형 적층 세라믹 전자 부품 Download PDF

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KR101963258B1
KR101963258B1 KR1020120012273A KR20120012273A KR101963258B1 KR 101963258 B1 KR101963258 B1 KR 101963258B1 KR 1020120012273 A KR1020120012273 A KR 1020120012273A KR 20120012273 A KR20120012273 A KR 20120012273A KR 101963258 B1 KR101963258 B1 KR 101963258B1
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KR
South Korea
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internal electrode
internal
electrodes
ceramic body
electrode
Prior art date
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KR1020120012273A
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KR20130091047A (ko
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정해석
이병화
박민철
채은혁
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삼성전기주식회사
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Publication date
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Priority to US13/678,106 priority patent/US8937801B2/en
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Abstract

본 발명은 어레이형 적층 세라믹 전자 부품에 관한 것으로, 세라믹 본체; 상기 세라믹 본체의 일면 및 상기 일면과 마주 보는 타면에 각각 복수로 형성된 외부 전극; 및 상기 세라믹 본체의 내부에 형성되고 상기 외부 전극과 접속된 복수의 내부 전극 적층부;를 포함하고, 상기 내부 전극 적층부 간의 간격을 G, 상기 내부 전극 밀도를 D라 할 때 40%≤D≤57% 이고, 10㎛≤G≤200㎛ 이고, G≥(0.0577×D2)-(4.4668×D)+111.22 인 것을 특징으로 하며, 디라미네이션, 크랙을 방지할 수 있다.

Description

어레이형 적층 세라믹 전자 부품{array-type multilayered ceramic electronic component}
본 발명은 어레이형 적층 세라믹 전자 부품에 관한 것이다.
최근 전자 제품의 소형화 및 다기능화 추세에 따라 전자 부품도 소형화, 다기능화, 고용량화 되고 있으며, 이러한 요구를 충족시키는 적층형 전자 부품에 대한 수요가 증대되고 있다.
적층형 전자 부품에는 칩 캐패시터, 칩 비즈, 칩 인덕터, 칩 바리스터 등이 있는데, 칩 캐패시터 복수 개를 하나의 부품으로 구현한 것이 어레이형(array-type) 칩 캐패시터이다. 어레이형 칩 캐패시터의 내부에는 용량을 구현하는 독립된 내부전극 패턴이 2개 이상 형성되어 있는데, 전자 부품의 소형화 및 고용량화 경향에 따라 내부 전극의 적층 수는 더욱 증가하고, 내부 전극 사이의 간격은 더욱 좁아지고 있다.
이로 인하여 내부 전극 적층부와 그 이외의 부분 사이에는 밀도 차이가 더욱 증가하게 되어 디라미네이션 및 크랙이 발생할 수 있고, 나아가 전기적 특성 및 신뢰성이 저하되는 등의 문제가 발생될 수 있다.
본 발명은 디라미네이션 및 크랙의 발생이 억제할 수 있는 어레이형 적층 세라믹 전자 부품을 제공하고자 한다.
본 발명의 일 실시 형태는 세라믹 본체; 상기 세라믹 본체의 일면 및 상기 일면과 마주 보는 타면에 각각 복수로 형성된 외부 전극; 및 상기 세라믹 본체의 내부에 형성되고 상기 외부 전극과 접속된 복수의 내부 전극 적층부;를 포함하고, 상기 내부 전극 적층부 간의 간격을 G, 상기 내부 전극 적층부에서 두께 방향으로 연장된 영역의 면적 대비 내부 전극의 단면적 합의 비율인 내부 전극 밀도를 D라 할 때 40%≤D≤57% 이고, 10㎛≤G≤200㎛ 이고, G≥(0.0577×D2)-(4.4668×D)+111.22 인 어레이형 적층 세라믹 전자 부품일 수 있다.
상기 내부 전극 적층부는 2개일 수 있다.
상기 세라믹 본체의 일면에 형성된 상기 복수의 외부 전극 각각은 상기 세라믹 본체의 타면에 형성된 상기 복수의 외부 전극과 서로 마주 보도록 배치될 수 있다.
상기 외부 전극은 상기 내부 전극의 인출부를 커버할 수 있다.
상기 외부 전극은 상기 내부 전극의 적층 방향으로 연장되어 형성될 수 있다.
상기 외부 전극은 상기 세라믹 본체의 상면 및 하면의 일부로 연장되어 형성될 수 있다.
상기 내부 전극 적층부는 세라믹 층을 사이에 두고 내부 전극이 배치되어 형성되고 상기 내부 전극은 서로 중첩될 수 있다.
상기 복수의 내부 전극 적층부는 마주 보는 복수의 외부 전극에 각각 접속될 수 있다.
상기 내부 전극 적층부 내의 이웃하는 내부 전극은 각각 반대 방향으로 인출되어 서로 마주 보는 외부 전극에 접속될 수 있다.
상기 내부 전극 적층부 사이의 간격(G)은, 적층된 복수의 내부 전극의 단부 위치 사이의 평균 간격일 수 있다.
상기 내부 전극 적층부가 3개 이상인 경우 상기 내부 전극 적층부 간의 간격(G)은 어느 한 층에서의 복수의 간격 중 최소값일 수 있다.
상기 내부 전극은 용량 형성에 기여하는 용량부 및 상기 용량부를 외부 전극에 접속시키는 인출부를 포함하고, 상기 용량부 및 인출부는 직사각형일 수 있다.
칩 사이즈는 0906 사이즈 이하일 수 있다.
상기 세라믹 본체의 표면으로부터 상기 내부 전극 적층부까지의 간격을 M 이라 할 때, G≤M 일 수 있으며, 또한 M≤200㎛ 일 수 있다.
본 실시 형태의 다른 측면은 세라믹 본체; 상기 세라믹 본체의 일면 및 상기 일면과 마주 보는 타면에 각각 복수로 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체의 일면에 형성된 복수의 상기 제1 외부 전극에 각각 접속되고 동일층 상에 형성된 복수의 제1 내부 전극; 및 상기 제1 내부 전극과 세라믹 층을 사이에 두고 배치되어 동일층 상에 형성되고 상기 타면에 형성된 복수의 제2 외부 전극에 각각 접속되고 상기 복수의 제1 내부 전극과 각각 중첩되는 복수의 제2 내부 전극;을 포함하고, 동일층 상의 복수의 내부 전극 사이의 간격을 G, 상기 내부 전극 밀도를 D, 상기 세라믹 본체의 표면으로부터 상기 제1 및 제2 내부 전극까지의 간격을 M 이라 할 때, 40%≤D≤57%이고, 10㎛≤G≤M 이고, G≤(0.0577×D2)-(4.4668×D)+111.22 인 어레이형 적층 세라믹 전자 부품일 수 있다.
M≤200㎛ 일 수 있다.
상기 제1 및 제2 내부 전극은 각각 용량부 및 인출부를 포함하고, 상기 인출부는 상기 용량부보다 작을 수 있다.
상기 용량부는 직사각형일 수 있다.
상기 동일층 상의 복수의 내부 전극 사이의 간격은 상기 용량부 사이의 간격일 수 있다.
상기 제1 및 제2 내부 전극은 각각 2개일 수 있다.
상기 제1 및 제2 외부 전극은 상기 제1 및 제2 내부 전극의 인출부를 커버할 수 있다.
상기 제1 및 제2 외부 전극은 상기 제1 및 제2 내부 전극의 적층 방향으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 상면 및 하면의 일부로 연장되어 형성될 수 있다.
칩 사이즈는 0906 사이즈 이하일 수 있다.
본 발명에 의한 어레이형 적층 세라믹 전자 부품은 디라미네이션 및 크랙의 발생이 억제될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 전자 부품의 외관 사시도이다.
도 2는 도 1의 X-X'에 따른 단면도이다.
도 3은 도 2의 Z 부분에 대한 확대도이다.
도 4는 도 1의 X-X'에 따른 단면도로서 내부 전극 밀도를 설명하는 모식도이다.
도 5는 도 1의 Y-Y'에 따른 단면도이다.
도 6은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 전자 부품의 내부 전극의 모양을 나타내는 평면도이다.
도 7는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 전자 부품에 있어서 내부 전극 적층부 사이의 간격(G)과 내부 전극 밀도(D)와의 관계를 나타낸 그래프이다.
도 8은 도 5의 W 부분에 대한 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다.
또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 전자 부품의 외관 사시도이다. 도 2는 도 1의 X-X'에 따른 단면도이다. 도 3은 도 2의 Z 부분에 대한 확대도이다. 도 4는 도 1의 X-X'에 따른 단면도로서 내부 전극 밀도를 설명하는 모식도이다. 도 5는 도 1의 Y-Y'에 따른 단면도이다. 도 6은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 전자 부품의 내부 전극의 모양을 나타내는 평면도이다. 도 7는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 전자 부품에 있어서 내부 전극 적층부 사이의 간격(G)과 내부 전극 밀도(D)와의 관계를 나타낸 그래프이다. 도 8은 도 5의 W 부분에 대한 확대도이다.
도 1을 참조하면, 본 발명의 일 실시 형태는 세라믹 본체(10); 상기 세라믹 본체(10)의 일면(S1) 및 상기 일면과 마주 보는 타면(S2)에 각각 복수로 형성된 외부 전극(21~24); 및 상기 세라믹 본체(10)의 내부에 형성된 복수의 내부 전극 적층부(K1, K2);를 포함할 수 있다.
세라믹 본체(10)는 세라믹 재료로 이루어진 본체를 말하며, 직육면체일 수 있다. “L 방향”을 “길이 방향”, “W 방향”을 “폭 방향”, “T 방향”을 “두께 방향”이라 정의할 수 있다.
세라믹 재료는 고유전율의 유전 재료일 수 있으며 구체적으로는 티탄산바륨, 티탄산스트론튬일 수 있다. 유전 재료 내에는 미시적으로 전기 이중 극자(electric dipole)가 존재할 수 있다. 유전 재료가 반대 극성의 전극 사이에 존재하는 경우 유전 재료 내 전기 이중 극자는 전극 사이에 형성된 전기장에 반응하여 정렬할 수 있다. 이로 인하여 반대 극성을 띠는 양 전극에는 더 많은 전하가 축적될 수 있다.
외부 전극(21~24)은 세라믹 본체(10)의 일면(S1) 및 이와 마주 보는 타면(S2)에 형성될 수 있다.
세라믹 본체(10)의 일면(S1)에 형성된 외부 전극(21, 23)을 제1 외부 전극이라 할 수 있고, 길이 방향을 따라 순서대로 제1-1 외부 전극(21), 제1-2 외부 전극(23)이라 할 수 있다. 세라믹 본체(10)의 타면(S2)에 형성된 외부 전극(22, 24)을 제2 외부 전극이라 할 수 있고, 길이 방향을 따라 순서대로 제2-1 외부 전극(22), 제2-2 외부 전극(24)이라 할 수 있다.
도 1에는 제1 및 제2 외부 전극의 개수가 각각 2인 경우를 도시하고 있지만, 이에 제한되는 것은 아니며 3 이상의 복수 일 수 있다.
세라믹 본체(10)의 일면(S1)에 형성된 복수의 외부 전극(21, 23)은 각각 세라믹 본체(10)의 타면(S2)에 형성된 복수의 외부 전극(22, 24)과 서로 마주 보도록 배치될 수 있다. 즉, 제1-1 외부 전극(21)과 제2-1 외부 전극(22)은 서로 마주 보도록 배치될 수 있으며, 제1-2 외부 전극(23)과 제2-2 외부 전극(24)은 서로 마주 보도록 배치될 수 있다.
외부 전극(21~24)은 두께 방향(“T 방향”)으로 연장되어 형성될 수 있으며 세라믹 본체(10)의 표면으로 노출된 내부 전극의 인출부(미도시)를 커버할 수 있다.
내부 전극 적층부(K1, K2)로부터 세라믹 본체(10)의 표면으로 인출된 내부 전극의 인출부는 두께 방향(“T 방향”)을 따라 배열될 수 있다. 외부 전극(21~24)은 이를 커버할 수 있도록 두께 방향(“T 방향”)을 따라 형성될 수 있다. 이로써 외부의 이물질 또는 도금액 등이 세라믹 본체(10)의 내부로 침투하는 것을 방지할 수 있어 제품의 수명 및 신뢰도가 향상될 수 있다.
또한, 외부 전극(21~24)은 세라믹 본체(10)의 상면(S3) 및 하면(S4)의 일부로 연장되어 형성될 수 있다. 외부 전극(21~24)과 세라믹 본체(10)의 접하는 부분은 앵글 모양을 형성할 수 있다. 기하학적 구조상 앵글 형상은 외력에 대하여 견디는 능력이 더 크기 때문에 세라믹 본체(10)에 대한 외부 전극(21~24)의 고착력이 더 향상될 수 있다.
내부 전극 적층부(K1, K2)는 세라믹 본체(10)의 내부에 세라믹 층(11)을 사이에 두고 내부 전극(31, 32)이 교대로 적층된 영역을 말할 수 있다. 내부 전극 적층부(K1, K2)는 2개일 수 있으며, 이를 각각 제1 및 제2 내부 전극 적층부(K1, K2)이라 할 수 있다. 다만, 내부 전극 적층부(K1, K2)의 개수는 이에 한정되는 것은 아니고 3개 이상일 수 있다.
도 2는 도 1의 X-X' 에 따른 단면도이다. 도 2를 참조하면, 두께 방향에서 투영하였을 때 내부 전극(31, 32)은 서로 중첩될 수 있다.
이웃하는 내부 전극이 중첩되는 영역은 정전 용량 형성에 기여하는데 이를 용량부(P)라 할 수 있다. 이웃하는 내부 전극과 중첩되지 않는 영역은 정전 용량 형성에 기여하지 못하고 용량부를 세라믹 본체의 표면으로 노출시키는 역할을 하는데 이를 인출부(Q)라 할 수 있다.
용량부(P) 및 인출부(Q)는 직사각형일 수 있다. 인출부의 폭은 용량부의 폭보다 작을 수 있다. 후술할 내부 전극 적층부 사이의 간격은 용량부 사이의 간격일 수 있다.
도 3은 도 2의 Z 부분에 대한 확대도이다. 도 3을 참조하면, 내부 전극 적층부(K1, K2) 사이의 간격(G)은, 적층된 복수의 내부 전극의 단부의 평균 위치 사이의 간격일 수 있다.
도 1 내지 도 6에는 내부 전극 적층부가 2개(K1, K2)인 경우를 도시하고 있지만, 본 발명이 이에 제한되는 것은 아니고 내부 전극 적층부는 3개 이상일 수 있다. 이 경우 내부 전극 적층부 간의 간격(G)은 어느 한 층에서의 복수의 간격 중 최소값 일 수 있다.
도 4는 도 1의 X-X' 에 따른 단면으로서, 내부 전극 밀도(D)를 설명하기 위한 모식도이다.
도 4를 참조하면, 내부 전극의 밀도(D)는 세라믹 본체 중에서 내부 전극이 점유하는 비율을 나타내는 개념이며, 구체적으로는 내부 전극 적층부(K1, K2)를 두께 방향으로 연장된 영역의 면적(A1, A2)의 합(A1+A2) 대비 내부 전극 단면적의 합(B1+B2+B3+… +C1+C2+C3)의 비율로 정의할 수 있다.
다시 말하면, 내부 전극의 밀도(D)는 빗금 영역의 면적(A1+A2) 대비 이중 빗금 영역의 면적(B1+B2+B3+…+C1+C2+C3)의 비율이다.
빗금 영역의 면적은 다음과 같이 측정할 수 있다. 폴리싱 단면에서 내부 전극 적층부를 포함하도록 사진을 촬영하고, 두께 방향으로 일정하지 않은 내부 전극 단부의 평균 위치를 나타내는 기준선을 정하고, 내부 전극 적층부의 양쪽 기준선 및 세라믹 표면으로 둘러싸인 영역의 면적을 구하여 이를 빗금 영역의 면적으로 할 수 있다.
이중 빗금 영역의 면적, 즉 내부 전극 단면적의 합은 내부 전극의 평균 두께에 내부 전극의 층수를 곱하여 구할 수 있다. 내부 전극의 평균 두께 측정에 관하여는 실험예에서 도 8을 참조하여 구체적으로 설명한다.
내부 전극 밀도(D)는 소형화 및 고용량화의 척도가 될 수 있다. 소형화 및 고용량화에 따라 내부 전극 적층부 상하의 커버 영역의 두께가 작아지고, 내부 전극은 더 얇아지게 되므로, 내부 전극 밀도는 더 증가할 수 있다.
내부 전극 밀도(D)가 크다는 것은 세라믹 본체 내에 내부 전극이 차지하는 분율이 더 크다는 것을 의미할 수 있다. 내부 전극은 세라믹 본체보다 열팽창계수가 더 크므로 열이력을 거치는 과정에서 팽창 및 수축의 정도가 세라믹 본체보다 더 크다. 이로 인하여 내부 전극과 세라믹 본체 사이에 디라미네이션이 발생할 수 있고, 더 나아가서는 크랙 발생으로 이어질 수 있다.
내부 전극 밀도를 D, 내부 전극 적층부(K1, K2) 간의 간격을 G라 할 때 40%≤D≤57%이고, 10㎛≤G≤200㎛ 이고, G≥(0.0577×D2)-(4.4668×D)+111.22 일 수 있다.
D가 40% 보다 작으면 G와 무관하게 디라미네이션 및 크랙이 발생하지 않을 수 있다.
D가 57% 보다 크면 G가 어떠한 값을 가지는지와 무관하게 디라미네이션 및 크랙이 발생할 수 있다. 즉 박층화 및 고용량화가 지나쳐 D가 57% 보다 크면 G를 조절하더라도 디라미네이션 및 크랙 발생을 억제할 수 없다.
40%≤D≤57% 인 경우 적층 세라믹 캐패시터의 박층화 및 고용량화로 인하여 디라미네이션 및 크랙이 발생할 수 있는데, 이 때 G를 적절하게 조절하여 디라미네이션 및 크랙의 발생을 방지할 수 있다. 즉 상기 범위 내에서 G 값이 의미를 가질 수 있는 것이다. D가 40~57% 의 범위 내인 경우에는 G를 증가시켜 디라미네이션 및 크랙의 발생을 억제할 수 있다.
하지만, G는 10~200㎛ 범위 내의 값을 가질 수 있다. G가 10㎛ 보다 작으면 내부 전극 적층부가 서로 전기적으로 연결될 수 있기 때문에 내부 전극 적층부를 분리하여 형성함으로써 달성하고자 하는 효과를 얻을 수 없다. G가 200㎛ 보다 크면 내부 전극의 면적이 오히려 감소하여 용량을 구현하는데 어려움이 있을 수 있다.
또한, 10~200㎛ 범위 내에서 G의 최소값을 D의 함수로 표현할 수 있다. 구체적으로 G 값은 (0.0577×D2)-(4.4668×D)+111.22 이상일 수 있다. 상기 수식은 표 1을 참조하여 도출하였으며, 도 5에 그래프를 나타내었다.
표 1을 참조하면, 내부 전극 밀도(D)가 40.6% 인 경우(샘플 9)에는 내부 전극 적층부 사이의 간격(G)이 25㎛ 보다 커야 디라미네이션 및 크랙이 발생하지 않을 수 있다. 즉 D가 40.6% 일 때 G의 최소값은 25㎛ 이다.
내부 전극 밀도(D)가 48.2% 인 경우(샘플 12)에는 내부 전극 적층부 사이의 간격은 30㎛ 보다 커야 디라미네이션 및 크랙이 발생하지 않을 수 있다. 즉 D가 48.2% 일 때 G의 최소값은 30㎛ 이다.
내부 전극 밀도(D)가 52% 인 경우(샘플 15)에는 내부 전극 적층부 사이의 간격은 35㎛ 보다 커야 디라미네이션 및 크랙이 발생하지 않을 수 있다. 즉 D가 52% 일 때 G의 최소값은 35㎛ 이다.
상기 세 점을 기초로 외삽법(extrapolation method)에 의하여 상기 수식을 도출하였다.
도 5는 도 1의 Y-Y'에 따른 단면이다. 도 5을 참조하면, 내부 전극 적층부(K1, K2) 내에서 두께 방향으로 이웃하는 내부 전극(31, 32)은 각각 서로 반대 방향으로 인출되어 서로 마주 보는 외부 전극(21, 22)에 각각 접속될 수 있다. 즉, 어느 한 내부 전극(31)이 제1 외부 전극(21, 23)에 접속되면 이와 두께 방향을 이웃하는 내부 전극(32)는 제2 내부 전극(22, 24)에 접속될 수 있다.
이상에서는 내부 전극 적층부(K)의 개수가 2인 경우(K1, K2)에 대하여 주로 살펴 보았지만, 이에 한정되는 것은 아니다.
칩 사이즈는 0906 사이즈 이하일 수 있다.
어레이 부품이 소형화 됨에 따라 내부 전극 적층부(K1, K2) 사이의 간격(G)이 점차 좁아질 수 있고, 이에 따라 내부 전극 적층부와 이를 둘러싼 세라믹 영역 사이의 단차가 더욱 심해질 수 있다. 단차가 존재하는 부위에는 항상 응력이 존재할 수 있고, 단차가 심해짐으로 인하여 내부에 존재하는 응력은 더욱 커질 수 있다.
이러한 단차는 칩 사이즈가 0906 사이즈 이하일 때 현저하며, 이로 인하여 디라미네이션 및 크랙이 발생할 수 있다.
0906 사이즈는 칩의 길이 및 폭이 각각 0.9㎜±0.1㎜ 및 0.6㎜±0.1㎜ 인 경우를 의미할 수 있다.
도 2 및 6을 참조하면, 세라믹 본체(10)의 표면(S5, S6)으로부터 내부 전극 적층부(K1, K2)까지의 간격(이하, “마진”이라 함)을 M 이라 할 때, G≤M 일 수 있다. 즉 마진(M)은 내부 전극 적층부 사이의 간격(G) 이상일 수 있다.
어레이 제품의 소형화에 따라 내부 전극 적층부(K1, K2) 사이의 간격(G)도 작아질 수 있는데, 마진(M)이 내부 전극 적층부 사이의 간격(G)보다 작은 경우에는 적층 시트의 절단시 불량이 발생할 수 있기 때문이다.
또한, 마진(M)은 200㎛ 이하일 수 있다.
마진(M)이 200㎛ 보다 크면 내부 전극의 면적이 감소할 수 있고, 이로 인하여 설계 용량을 구현하는데 어려움이 있을 수 있기 때문이다.
< 실시예 >
이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.
세라믹 분말로 티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합한 후, 이를 지르코아니아 볼을 이용하여 볼밀을 행하여 세라믹 슬러리를 제조하였다. 닥터 블레이드 방법으로 세라믹 슬러리로 세라믹 그린 시트를 제조하고, 그 위에 내부 전극을 스크린 인쇄하여 형성하였다. 내부 전극은 니켈을 포함하는 도전성 페이스트를 사용하였다.
세라믹 그린 시트를 100층 이상으로 적층한 후, 이를 절단 및 소결하여 소결 칩을 제조하고, 2개씩 서로 마주 보도록 외부 전극을 형성하였다.
소결 후 내부 전극의 평균 두께(Te), 내부 전극 사이의 세라믹 층의 두께(Td), 내부 전극의 밀도(D), 내부 전극 적층부 간의 간격(G)에 따라 디라미네이션 및 크랙의 발생 여부를 관찰하여 그 결과를 표 1에 나타내었다.
도 8에는 도 5의 W 부분에 대한 확대도로서, 세라믹 층 및 내부 전극의 평균 두께(td, te)를 측정에 관하여 설명할 수 있다.
도 8을 참조하면, 내부 전극의 평균 두께(te)는 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 내부 전극에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 내부 전극이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다. 이러한 평균값 측정을 10개 이상의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
세라믹 층의 평균 두께(td)도 내부 전극의 평균 두께(te)를 측정하는 방법과 동일한 방법에 의하여 측정할 수 있다.
샘플 Td(㎛) Te(㎛) 적층수 D(%) G(㎛) Gmin(㎛) 디라미네이션
발생율(%)		 크랙 발생율
(%)
1 2.0 1.0 134 29.1 10 30.1 0 0
2 2.0 1.0 134 29.1 20 30.1 0 0
3 2.0 1.0 134 29.1 30 30.1 0 0
4 2.0 1.0 134 29.1 50 30.1 0 0
5 1.5 1.0 160 34.9 20 25.6 0 0
6 1.5 1.0 160 34.9 30 25.6 0 0
7 1.5 1.0 160 34.9 50 25.6 0 0
8 0.8 0.7 265 40.6 20 22.0 2.7 1.7
9 0.8 0.7 265 40.6 25 25.0 0 0
10 0.8 0.7 265 40.6 30 25.0 0 0
11 0.4 0.5 445 48.2 25 30.0 1.2 1.0
12 0.4 0.5 445 48.2 30 30.0 0 0
13 0.4 0.5 445 48.2 35 30.0 0 0
14 0.2 0.3 800 52.0 30 35.0 0.9 0.7
15 0.2 0.3 800 52.0 35 35.0 0 0
16 0.2 0.3 800 52.0 40 35.0 0 0
17 0.1 0.2 1330 57.8 60 45.8 4.6 3.5
18 0.1 0.2 1330 57.8 70 45.8 4.3 3.2
19 0.1 0.2 1330 57.8 80 45.8 4.2 3.1
표 1에 있어서, Gmin은 G의 최소값을 나타내며, 이는 (0.0577×D2)-(4.4668×D)+111.22 에 따라 계산하고 소수점 둘째 자리에서 반올림한 값이다. D에는 %로 환산한 값을 대입하였다.
표 1을 참조하면, 샘플 1~7은 Td가 2.0 또는 1.5㎛, Te가 1.0㎛, D가 29.1 또는 34.9%, G가 10, 20, 30, 50㎛인 경우로서 디라미네이션이나 크랙이 발생하지 않았다.
샘플 1~7은 유전체 층의 두께(Td) 및 내부 전극의 두께(Te)가 상대적으로 두껍고 내부 전극 밀도(D)가 40% 보다 작은 저용량 캐패시터에 해당되며, 이러한 저용량 캐패시터의 경우에는 내부 전극 적층부 사이의 간격(G)이 10~50㎛ 변화되더라도 G 값에 상관없이 디라미네이션 및 크랙이 발생하지 않았다.
이는 저용량 캐패시터의 경우에는 내부 전극 밀도(D)가 작기 때문에 내부 전극 간의 간격(G)이 문제되지 않기 때문이다.
샘플 8은 Td가 0.8㎛, Te가 0.7㎛, D가 40.6%, G가 20㎛, Gmin이 22㎛ 인 경우로서 디라미네이션(2.7%) 및 크랙(1.7%)이 발생하였다. G 값이 Gmin 값 보다 작은 경우이다.
샘플 9 및 10은 Td가 0.8㎛, Te가 0.7㎛, D가 40.6%, G가 25㎛ 및 30㎛, Gmin가 25㎛ 및 30㎛인 경우로서 디라미네이션 및 크랙이 발생하지 않았다. G 값이 Gmin 값과 동일하거나 큰 경우이다.
샘플 8~10을 참조하면, 유전체 층 두께(Td) 및 내부 전극의 두께가 감소하고 내부 전극 밀도(D)가 40%를 넘으면서 디라미네이션 및 크랙이 발생하였음을 확인할 수 있었으며, 이 경우 내부 전극 적층부 사이의 간격(G)을 20㎛에서 25㎛, 30㎛로 증가시킴으로써 디라미네이션 및 크랙이 발생하지 않았다. 즉 G 값을 Gmin 값과 동일하게 하거나 또는 이보다 크게 함으로써 디라미네이션 및 크랙의 발생을 방지할 수 있음을 확인할 수 있다.
샘플 11은 Td가 0.4㎛, Te가 0.5㎛, D가 48.2%, G가 25㎛, Gmin가 30㎛인 경우로서, 디라미네이션(1.2%) 및 크랙(1.0%)이 발생하였다. G 값이 Gmin 값 보다 작은 경우이다.
샘플 12 및 13은 Td가 0.4㎛, Te가 0.5㎛, D가 48.2%, G가 30㎛ 및 35㎛, Gmin가 30㎛ 및 30㎛인 경우로서, 디라미네이션 및 크랙이 발생하지 않았다. G 값이 Gmin 값과 동일하거나 큰 경우이다.
샘플 11~13을 참조하면, 유전체 층의 두께(Td) 및 내부 전극의 두께(Te)가 더 감소하고 내부 전극 밀도(D)도 더 증가하게 되면서(48.2%) 디라미네이션 및 크랙이 발생하였으나, G를 25㎛에서 30㎛, 35㎛로 증가시키자 디라미네이션 및 크랙이 발생하지 않았다. 즉 G 값을 Gmin 값과 동일하게 하거나 또는 이보다 크게 함으로써 디라미네이션 및 크랙의 발생을 방지할 수 있음을 확인할 수 있다.
다시 말하면, 고용량화가 더욱 진행되면서 디라미네이션 및 크랙이 발생할 수 있으나, 이러한 경우에도 내부 전극 사이의 간격(G)을 조절하여 디라미네이션 및 크랙의 발생을 억제할 수 있음을 나타내고 있다.
샘플 14는 Td가 0.2㎛, Te가 0.3㎛, D가 52.0%, G가 30㎛, Gmin가 35㎛인 경우로서, 디라미네이션(0.9%) 및 크랙(0.7%)이 발생하였다. G 값이 Gmin 값 보다 작은 경우이다.
샘플 15 및 16은 Td가 0.2㎛, Te가 0.3㎛, D가 52.0%, G가 35㎛ 및 40㎛, Gmin가 35㎛ 및 35㎛인 경우로서 디라미네이션 및 크랙이 발생하지 않았다. G 값이 Gmin 값과 동일하거나 큰 경우이다.
샘플 14~16을 참조하면, 유전체 층(Td) 및 내부 전극의 두께가 더욱 더 감소하고 내부 전극 밀도(D)도 더욱 더 증가하면서(52%) 디라미네이션 및 크랙이 발생하였으나, G를 30㎛에서 35㎛, 40㎛로 증가시키자 디라미네이션 및 크랙이 발생하지 않았다. 즉 G 값을 Gmin 값과 동일하게 하거나 또는 이보다 크게 함으로써 디라미네이션 및 크랙의 발생을 방지할 수 있음을 확인할 수 있다.
샘플 8~16에 대한 상기 결과를 참조하면, 고용량화(유전체 층의 두께(Td) 및 내부 전극 두께(Te)의 박층화 및 전극 밀도(D)의 증가) 되면서 디라미네이션 및 크랙이 발생할 수 있으나, 이러한 경우에도 내부 전극 적층부 사이의 간격(G)을 Gmin 보다 크도록 조절함으로써 디라미네이션 및 크랙의 발생을 방지할 수 있음을 확인할 수 있다.
샘플 17~19를 참조하면, Td가 0.1㎛, Te가 0.2㎛, D가 57.8%, G가 60㎛, 70㎛ 및 80㎛, Gmin가 45.8㎛, 45.8㎛ 및 45.8㎛ 인 경우로서, 디라미네이션 및 크랙이 발생하였다. G가 60㎛→70㎛→80㎛로 증가되더라도 디라미네이션 및 크랙이 여전히 발생함을 확인할 수 있다.
유전체 층의 두께(Td) 및 내부 전극의 두께(Te)가 지나치게 박층화되고 내부 전극 밀도(D)가 지나치게 큰 (57% 이상) 초고용량의 캐패시터인 경우에는 내부 전극 사이의 간격(G)을 증가시키더라도 디라미네이션 및 크랙의 발생을 억제할 수 없음을 보여 주고 있다.
결론적으로 다음과 같은 사실을 확인할 수 있다.
첫째, 어레이형 적층 세라믹 캐패시터에 있어서 유전체 층의 두께(Td) 및 내부 전극의 두께(Te)가 두껍고 내부 전극 밀도(D)가 40% 이하인 저용량 캐패시터의 경우에는 내부 전극 적층부 간 간격(G)의 크기와 무관하게 디라미네이션 및 크랙이 발생하지 않았다.
둘째, 유전체 층 및 내부 전극의 두께가 박층화되고 내부 전극의 밀도(D)가 증가하여 고용량화더라도 내부 전극 사이의 간격(G)을 조절함으로써 디라미네이션 및 크랙 발생을 막을 수 있다.
셋째, 그러나 내부 전극 밀도(D)가 57%를 넘는 경우에는 내부 전극 사이의 간격(G)을 조절하더라도 디라미네이션 및 크랙의 발생을 막을 수 없음을 보여 주고 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
21~24: 외부 전극
31~34: 내부 전극
K, K1, K2: 내부 전극 적층부
M: 마진
P, Q: 용량부 및 인출부
S1~S6: 세라믹 본체의 외부면

Claims (25)

  1. 세라믹 본체;
    상기 세라믹 본체의 일면 및 상기 일면과 마주 보는 타면에 각각 복수로 형성된 외부 전극; 및
    상기 세라믹 본체의 내부에 형성되고 상기 외부 전극과 접속된 복수의 내부 전극 적층부;를 포함하고,
    상기 내부 전극 적층부 간의 간격을 G, 상기 내부 전극 적층부에서 두께 방향으로 연장된 영역의 면적 대비 내부 전극의 단면적 합의 비율인 내부 전극 밀도를 D라 할 때 40%≤D≤57% 이고, 10㎛≤G≤200㎛ 이고, G≥(0.0577×D2)-(4.4668×D)+111.22 인 어레이형 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 내부 전극 적층부는 2개인 어레이형 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 세라믹 본체의 일면에 형성된 상기 복수의 외부 전극 각각은 상기 세라믹 본체의 타면에 형성된 상기 복수의 외부 전극과 서로 마주 보도록 배치된 어레이형 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 외부 전극은 상기 내부 전극의 인출부를 커버하는 어레이형 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 외부 전극은 상기 내부 전극의 적층 방향으로 연장되어 형성된 어레이형 적층 세라믹 전자 부품.
  6. 제1항에 있어서,
    상기 외부 전극은 상기 세라믹 본체의 상면 및 하면의 일부로 연장되어 형성된 어레이형 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 내부 전극 적층부는 세라믹 층을 사이에 두고 내부 전극이 배치되어 형성되고 상기 내부 전극은 서로 중첩되는 어레이형 적층 세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 복수의 내부 전극 적층부는 마주 보는 복수의 외부 전극에 각각 접속된 어레이형 적층 세라믹 전자 부품.
  9. 제1항에 있어서,
    상기 내부 전극 적층부 내의 이웃하는 내부 전극은 각각 반대 방향으로 인출되어 서로 마주 보는 외부 전극에 접속된 어레이형 적층 세라믹 전자 부품.
  10. 제1항에 있어서,
    상기 내부 전극 적층부 사이의 간격(G)은, 적층된 복수의 내부 전극의 단부 위치 사이의 평균 간격인 어레이형 적층 세라믹 전자 부품.
  11. 제1항에 있어서,
    상기 내부 전극 적층부가 3개 이상인 경우 상기 내부 전극 적층부 간의 간격(G)은 어느 한 층에서의 복수의 간격 중 최소값인 어레이형 적층 세라믹 전자 부품.
  12. 제1항에 있어서,
    상기 내부 전극은 용량 형성에 기여하는 용량부 및 상기 용량부를 외부 전극에 접속시키는 인출부를 포함하고, 상기 용량부 및 인출부는 직사각형인 어레이형 적층 세라믹 전자 부품.
  13. 제1항에 있어서,
    칩 사이즈는 0906 사이즈 이하인 어레이형 적층 세라믹 전자 부품.
  14. 제1항에 있어서,
    상기 세라믹 본체의 표면으로부터 상기 내부 전극 적층부까지의 간격을 M 이라 할 때, G≤M 인 어레이형 적층 세라믹 전자 부품.
  15. 제14항에 있어서,
    M≤200㎛ 인 어레이형 적층 세라믹 전자 부품.
  16. 세라믹 본체;
    상기 세라믹 본체의 일면 및 상기 일면과 마주 보는 타면에 각각 복수로 형성된 제1 및 제2 외부 전극;
    상기 세라믹 본체의 일면에 형성된 복수의 상기 제1 외부 전극에 각각 접속되고 동일층 상에 형성된 복수의 제1 내부 전극; 및
    상기 제1 내부 전극과 세라믹 층을 사이에 두고 배치되어 동일층 상에 형성되고 상기 타면에 형성된 복수의 제2 외부 전극에 각각 접속되고 상기 복수의 제1 내부 전극과 각각 중첩되는 복수의 제2 내부 전극;을 포함하고,
    동일층 상의 복수의 내부 전극 사이의 간격을 G, 상기 내부 전극 밀도를 D, 상기 세라믹 본체의 표면으로부터 상기 제1 및 제2 내부 전극까지의 간격을 M 이라 할 때, 40%≤D≤57%이고, 10㎛≤G≤M 이고, G≤(0.0577×D2)-(4.4668×D)+111.22 인 어레이형 적층 세라믹 전자 부품.
  17. 제16항에 있어서,
    M≤200㎛인 어레이형 적층 세라믹 전자 부품.
  18. 제16항에 있어서,
    상기 제1 및 제2 내부 전극은 각각 용량부 및 인출부를 포함하고, 상기 인출부는 상기 용량부보다 작은 어레이형 적층 세라믹 전자 부품.
  19. 제18항에 있어서,
    상기 용량부는 직사각형인 어레이형 적층 세라믹 전자 부품.
  20. 제18항에 있어서,
    상기 동일층 상의 복수의 내부 전극 사이의 간격은 상기 용량부 사이의 간격인 어레이형 적층 세라믹 전자 부품.
  21. 제16항에 있어서,
    상기 제1 및 제2 내부 전극은 각각 2개인 어레이형 적층 세라믹 전자 부품.
  22. 제16항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 제1 및 제2 내부 전극의 인출부를 커버하는 어레이형 적층 세라믹 전자 부품.
  23. 제16항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 제1 및 제2 내부 전극의 적층 방향으로 연장되어 형성된 어레이형 적층 세라믹 전자 부품.
  24. 제16항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 상면 및 하면의 일부로 연장되어 형성된 어레이형 적층 세라믹 전자 부품.
  25. 제16항에 있어서,
    칩 사이즈는 0906 사이즈 이하인 어레이형 적층 세라믹 전자 부품.
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