JP2021015962A - 積層型キャパシタ及びその実装基板 - Google Patents

Abstract

【課題】信頼性の向上した積層型キャパシタ及びその実装基板を提供する。【解決手段】本発明は、誘電体層を含み、互いに対向する第１面及び第２面、前記第１面及び第２面を連結する第３面及び第４面と前記第１面〜第４面と連結され、且つ互いに対向する第５面及び第６面を含むセラミック本体と、前記セラミック本体の内部に配置され、前記第５及び第６面に露出し、且つ前記第３面または第４面に一端が露出する複数の内部電極と、前記第５面及び第６面に露出した前記内部電極の端部上に配置された第１サイドマージン部及び第２サイドマージン部と、を含み、前記第１及び第２サイドマージン部は、前記セラミック本体と密接するように形成される内部層と、前記内部層上に形成される外部層と、に分かれ、前記内部層の誘電率が前記外部層の誘電率より低い積層型キャパシタを提供する。【選択図】図５

Description

本発明は、積層型キャパシタ及びその実装基板に関するものである。

一般に、キャパシタ、インダクタ、圧電体素子、バリスタまたはサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体の内部に形成された内部電極及び上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極と、を備える。

最近、電子製品の小型化及び多機能化に伴い、チップ部品も小型化及び高機能化する傾向にあることから、積層型キャパシタもサイズが小さく、容量の大きい高容量製品が求められている。

積層型キャパシタの小型化及び高容量化のためには、電極有効面積の最大化により、容量実現に必要な有効体積分率の増加が求められる。

上記のように小型かつ高容量の積層型キャパシタを実現するために、積層型キャパシタを製造するにあたり、内部電極が本体の幅方向に露出するようにすることで、マージンのない設計により内部電極の幅方向の面積を最大化し、且つこのようなチップ製作後、焼成前の段階でチップの幅方向の電極露出面にマージン部を別に付着して完成させる方法が適用されている。

しかし、上記のように積層型キャパシタを製作する場合、従来はサイドマージン部形成用誘電体組成をセラミック本体の誘電体組成と差別化せず、セラミック本体の誘電体組成物をそのまま用いていた。

積層型キャパシタの主な不良の一つである絶縁破壊は、内部電極の先端部に集中する電界によって発生している。

上記積層型キャパシタの主な不良の一つである絶縁破壊を防止するためには、内部電極の先端部に集中する電界を緩和しなければならない。

したがって、内部電極の先端部に集中する電界を緩和することができる研究が必要な実情である。

特開２０１６−００１７２１号公報 特開２０１７−１４７４２９号公報 特開２０１７−１４７３５８号公報

本発明は、信頼性の向上した積層型キャパシタ及びその実装基板を提供することにその目的がある。

本発明の一実施形態は、誘電体層を含み、互いに対向する第１面及び第２面、上記第１面及び第２面を連結する第３面及び第４面と上記第１面〜第４面と連結され、且つ互いに対向する第５面及び第６面を含むキャパシタ本体と、上記キャパシタ本体の内部に配置され、上記第５及び第６面に露出し、且つ上記第３面または第４面に一端が露出する複数の内部電極と、上記キャパシタ本体の第３面及び第４面に配置される第１及び第２外部電極と、上記第５面及び第６面に露出した上記内部電極の端部上に配置された第１サイド部及び第２サイド部と、を含み、上記第１及び第２サイド部は、上記キャパシタ本体と密接するように形成される内部層と、上記内部層上に形成される外部層と、に分かれ、上記内部層の誘電率が上記外部層の誘電率より低い積層型キャパシタを提供する。

本発明の一実施形態において、上記第１及び第２サイド部は、上記外部層の誘電率に対して上記内部層の誘電率の比が０．５以下であってもよい。

本発明の一実施形態において、上記第１及び第２サイド部は、上記外部層の平均厚さに対して上記内部層の平均厚さの比が０．０８〜０．１５であってもよい。

本発明の一実施形態において、上記誘電体層の平均厚さは０．４μｍ以下であり、上記内部電極の平均厚さは０．４１μｍ以下であってもよい。

本発明の一実施形態において、上記第１及び２サイド部の平均厚さが１０μｍ以下であってもよい。

本発明の一実施形態において、上記内部電極の積層数が４００層以上であってもよい。

本発明の一実施形態において、上記キャパシタ本体の上部及び下部カバー領域がそれぞれ２０μｍ以下であってもよい。

本発明の一実施形態において、上記第１及び第２外部電極の平均厚さが１０μｍ以下であってもよい。

本発明の一実施形態において、上記第１及び第２サイド部は、内部層と外部層の厚さが異なるように形成されることができる。

本発明の一実施形態において、上記第１及び第２外部電極は、上記キャパシタ本体の第３及び第４面にそれぞれ配置されて上記内部電極と接続される第１及び第２接続部と、上記第１及び第２接続部から上記キャパシタ本体の第１面の一部までそれぞれ延長される第１及び第２バンド部と、をそれぞれ含むことができる。

本発明の他の側面は、一面に第１及び第２電極パッドを有する基板と、上記第１及び第２電極パッド上に第１及び第２外部電極がそれぞれ接続されるように実装される請求項１から９のいずれか一項に記載の積層型キャパシタと、を含む積層型キャパシタの実装基板を提供する。

本発明の一実施形態によると、サイド部の内部層と外部層の誘電率を異なるようにして界面で電界の屈折を発生させることにより、積層型キャパシタの信頼性を向上させることができる。

本発明の一実施形態による積層型キャパシタを示す概略的な斜視図である。 図１のＩ−Ｉ'線に沿った断面図である。 （ａ）及び（ｂ）は、図１の積層型キャパシタに適用される第１及び第２内部電極をそれぞれ示した平面図である。 図１のＩＩ−ＩＩ'線に沿った断面図である。 図１のＩＩＩ−ＩＩＩ'線に沿った断面図である。 Ｎｉ粒子のサイズによる電界を示したグラフである。 図２の積層型キャパシタが基板に実装された状態を概略的に示した断面図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

また、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

図１は本発明の一実施形態による積層型キャパシタを示す概略的な斜視図であり、図２は図１のＩ−Ｉ'線に沿った断面図であり、図３（ａ）及び（ｂ）は図１の積層型キャパシタに適用される第１及び第２内部電極をそれぞれ示した平面図であり、図４は図１のＩＩ−ＩＩ'線に沿った断面図であり、図５はＩＩＩ−ＩＩＩ'線に沿った断面図である。

本発明の実施形態を明確に説明するために、方向を定義すると、図面に示されたＸ、Ｙ及びＺは、それぞれ積層型キャパシタの長さ方向、幅方向、及び厚さ方向を示す。

また、ここで、Ｚ方向は、本実施形態において、誘電体層が積層される積層方向と同一の概念で用いられることができる。

図１〜図５を参照すると、本実施形態の積層型キャパシタ１００は、キャパシタ本体１１０と、複数の内部電極と、第１及び第２サイド部と、キャパシタ本体１１０の外表面に形成される第１及び第２外部電極１３１、１３２と、を含む。

また、キャパシタ本体１１０は、活性領域１１５と、上部及び下部カバー領域１１２、１１３と、を含む。

この際、上記第１及び第２サイド部は、キャパシタ本体１１０と密接するように形成される第１及び第２内部層１４１、１４２と、第１及び第２内部層１４１、１４２上に形成される第１及び第２外部層１５１、１５２と、に分かれ、第１及び第２内部層１４１、１４２の誘電率が第１及び第２外部層１５１、１５２の誘電率より低い。

キャパシタ本体１１０は、複数の誘電体層１１１をＺ方向に積層してから焼成したものであって、キャパシタ本体１１０の互いに隣接する誘電体層１１１の間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。

また、キャパシタ本体１１０は、複数の誘電体層１１１と、誘電体層１１１を間に挟んでＺ方向に交互に配置される互いに異なる極性を有する第１及び第２内部電極１２１、１２２と、を含む。

また、キャパシタ本体１１０は、キャパシタの容量形成に寄与する部分として誘電体層１１１を間に挟んで第１及び第２内部電極１２１、１２２がＺ方向に交互に配置される活性領域１１５と、マージン部としてＺ方向に活性領域１１５の上下面にそれぞれ設けられる上部及び下部カバー領域１１２、１１３と、を含むことができる。

この際、キャパシタ本体１１０の上部及び下部カバー領域１１２、１１３はそれぞれ２０μｍ以下であってもよい。

キャパシタ本体１１０の上部及び下部カバー領域１１２、１１３がそれぞれ２０μｍを超えると、設計された積層型キャパシタのサイズ・スペック（ｓｉｚｅ ｓｐｅｃ）を超えるようになるため、積層型キャパシタが高容量を形成する際に問題が発生し得る。

このようなキャパシタ本体１１０は、その形状に特に制限はないが、六面体状であってもよく、Ｚ方向に互いに対向する第１及び第２面１、２と、第１及び第２面１、２と互いに連結され、Ｘ方向に互いに対向する第３及び第４面３、４と、第１及び第２面１、２と連結され、第３及び第４面３、４と連結され、互いに対向する第５及び第６面５、６と、を含むことができる。この際、第１面１が実装面であってもよい。

誘電体層１１１は、セラミック粉末、例えば、ＢａＴｉＯ_３系セラミック粉末などを含むことができる。

また、上記ＢａＴｉＯ_３系セラミック粉末としては、ＢａＴｉＯ_３にＣａまたはＺｒなどが一部固溶された（Ｂａ_１−ｘＣａ_ｘ）ＴｉＯ_３、Ｂａ（Ｔｉ_１−ｙＣａ_ｙ）Ｏ_３、（Ｂａ_１−ｘＣａ_ｘ）（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３またはＢａ（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３などが挙げられるが、本発明はこれに限定されるものではない。

また、誘電体層１１１には、上記セラミック粉末とともに、セラミック添加剤、有機溶剤、可塑剤、結合剤、及び分散剤などがさらに添加されることができる。

上記セラミック添加剤には、例えば、遷移金属酸化物または遷移金属炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などが含まれることができる。

第１及び第２内部電極１２１、１２２は、互いに異なる極性が印加される電極であって、誘電体層１１１上に形成されてＺ方向に積層されることができ、一つの誘電体層１１１を間に挟んでキャパシタ本体１１０の内部にＺ方向に沿って互いに対向するように交互に配置されることができる。

この際、第１及び第２内部電極１２１、１２２は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。

また、第１内部電極１２１は、誘電体層１１１の第３、第５及び第６面３、５、６に露出し、この際、第１内部電極１２１は、キャパシタ本体１１０の第３面３と第５面５を連結するコーナー、及びキャパシタ本体１１０の第３面３と第６面６を連結するコーナーにも露出することができる。

第２内部電極１２２は、誘電体層１１１の第４、第５及び第６面４、５、６に露出し、この際、第２内部電極１２２は、キャパシタ本体１１０の第４面４と第５面５を連結するコーナー、及びキャパシタ本体１１０の第４面４と第６面６を連結するコーナーにも露出することができる。

この際、キャパシタ本体１１０の第３及び第４面３、４に交互に露出する第１及び第２内部電極１２１、１２２の端部は、後述するキャパシタ本体１１０のＸ方向の両端部に配置される第１及び第２外部電極１３１、１３２とそれぞれ接続されて電気的に連結されることができる。

上記のような構成により、第１及び第２外部電極１３１、１３２に所定の電圧を印加すると、第１及び第２内部電極１２１、１２２の間に電荷が蓄積される。

この際、積層型キャパシタ１００の静電容量は、活性領域１１５においてＺ方向に沿って互いに重なる第１及び第２内部電極１２１、１２２の重なり面積と比例するようになる。

本実施形態のように、第１及び第２内部電極１２１、１２２を構成すると、第１及び第２内部電極１２１、１２２の基本面積が増加するだけでなく、上下に重なる面積も増加するため、積層型キャパシタ１００の容量を増加させることができる。

また、内部電極による段差を減少させることで絶縁抵抗の加速寿命を向上させることができるため、容量特性に優れながらも、信頼性の向上した積層型キャパシタを提供することができる。

この際、第１及び第２内部電極１２１、１２２を形成する材料は、特に制限されないが、貴金属材料またはニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

また、上記導電性ペーストの印刷方法は、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。

また、第１及び第２内部電極１２１、１２２は、平均厚さ（Ｄ）が０．４μｍ以下であってもよい。

第１及び第２内部電極１２１、１２２の平均厚さが０．４μｍを超えると、積層型キャパシタ１００の容量を向上させることは難しい。

また、第１及び第２内部電極１２１、１２２の積層数が４００層以上であってもよい。

第１サイド部は、キャパシタ本体１１０の第５面５に配置され、第２サイド部は、キャパシタ本体１１０の第６面６に配置される。

第１及び第２サイド部は、第１及び第２内部電極１２１、１２２においてキャパシタ本体１１０の第５及び第６面５、６に露出する部分の先端をカバーするようにそれぞれ接するようになる。

このような第１及び第２サイド部は、キャパシタ本体１１０と第１及び第２内部電極１２１、１２２を外部衝撃などから保護し、キャパシタ本体１１０の周囲の絶縁性及び耐湿信頼性を確保する役割を果たすことができる。

第１サイド部は、キャパシタ本体１１０の第５面５に密接する第１内部層１４１と、第１内部層１４１上に形成される第１外部層１５１と、を含む。

そして、第１内部層１４１の誘電率が第１外部層１５１の誘電率より低くてもよい。

第２サイド部は、キャパシタ本体１１０の第６面６に密接する第２内部層１４２と、第２内部層１４２上に形成される第２外部層１５２と、を含む。

そして、第２内部層１４２の誘電率が第２外部層１５２の誘電率より低くてもよい。

また、上記第１及び第２サイド部は、第１及び第２外部層１５１、１５２の誘電率に対して第１及び第２内部層１４１、１４２の誘電率の比が０．５以下であってもよい。

この際、第１及び第２外部層１５１、１５２の誘電率に対して第１及び第２内部層１４１、１４２の誘電率の比が０．５を超えると、層間誘電率の差が大きくないため、第１及び第２外部層１５１、１５２と第１及び第２内部層１４１、１４２が共に高誘電率領域に含まれて電界集中を誘発させるため、ショート発生率が増加するという問題が発生することがある。

電界は、導体の表面に一般的な方向に直交し、導体内で等電位を有する導体の内部電界は０として相殺される。

電位差のある電極の間に中性導体が浸透すると、導体の性質に応じて導体内の電荷が再配列される。

電荷が再配列された中性導体は、電極と同じ効果を有し、電極間の距離を減少させる効果を奏するため、下記式のように電界の強度は強くなる。
[数学式１]

したがって、第１及び第２内部層１４１、１４２の誘電率が第１及び第２外部層１５１、１５２の誘電率より低くなると、電界を下げ、絶縁破壊確率を下げることにより、積層型キャパシタの信頼性を高めることができる。

この際、上記第１及び第２サイド部は、第１及び第２外部層１５１、１５２の誘電率に対して第１及び第２内部層１４１、１４２の誘電率の比を０．５以下にすると、電界をさらに下げ、積層型キャパシタの信頼性をさらに高めることができる。

また、上記第１及び第２サイド部の平均厚さは１０μｍ以下であってもよい。

キャパシタ本体１１０が小型化するほど、サイド部の厚さが積層型キャパシタ１００の電気的特性に影響を及ぼすことができる。

本発明の一実施形態によると、第１及び第２サイド部の平均厚さが１０μｍ以下に形成されて小型化した積層型キャパシタの特性を向上させることができる。

すなわち、第１及び第２サイド部の平均厚さが１０μｍ以下に形成されることで、容量を形成する内部電極の重なり面積を最大に確保することにより、高容量及び小型の積層型キャパシタを実現することができる。

また、上記第１及び第２サイド部は、第１及び第２内部層１４１、１４２と第１及び第２外部層１５１、１５２の平均厚さが異なるように形成されることができる。

高誘電率材料からなる層と、低誘電率材料からなる層との界面では、電界の屈折が発生する。電界が高誘電率の層から低誘電率の層に移動すると、電界の速度が速くなるため、電界の相殺量が小さくなって電界の入射角より屈折角がさらに大きくなり、電界が低誘電率の層から高誘電率の層に移動すると、電界の速度が遅くなるため、電界の相殺量が多くなって電界の入射角より屈折角が小さくなる。

キャパシタ本体１１０は高誘電率を有しているため、上記原理により、本実施形態の積層型キャパシタは、高誘電率、低誘電率、高誘電率の順に配置される組み合わせとなり、屈折した電界によって低誘電率を有する第１及び第２内部層１４１、１４２に電界が集中する形態となる。

したがって、第１及び第２サイド部において、第１及び第２内部層１４１、１４２の厚さと、第１及び第２外部層１５１、１５２の平均厚さを異なるようにすると、電界のサイズを減少させることができ、特に第１及び第２外部層１５１、１５２の厚さを第１及び第２内部層１４１、１４２の厚さより厚くすると、電界が集中する現象を最小化して全体的に電界が減少することで、積層型キャパシタの信頼性をさらに向上させることができる。

第１及び第２外部電極１３１、１３２には、互いに異なる極性の電圧が提供され、本体１１０のＸ方向の両端部に配置され、第１及び第２内部電極１２１、１２２においてキャパシタ本体１１０の第３及び第４面３、４に露出する部分とそれぞれ接続されて電気的に連結されることができる。

第１外部電極１３１は、第１接続部１３１ａと第１バンド部１３１ｂとを含むことができる。

第１接続部１３１ａは、キャパシタ本体１１０の第３面３に配置され、第１内部電極１２１においてキャパシタ本体１１０の第３面３に外部に露出する端部と接触して第１内部電極１２１と第１外部電極１３１とを互いに物理的及び電気的に連結する役割を果たす。

第１バンド部１３１ｂは、第１接続部１３１ａからキャパシタ本体１１０の第１面１の一部まで延長される部分である。

この際、第１バンド部１３１ｂは、必要に応じて、固着強度の向上などのために、キャパシタ本体１１０の第２、第５、及び第６面２、５、６に向かってさらに延長されて第１及び第２サイド部１４１、１４２の一端部を覆うように形成されることができる。

第２外部電極１３２は、第２接続部１３２ａと第２バンド部１３２ｂとを含むことができる。

第２接続部１３２ａは、キャパシタ本体１１０の第４面４に配置され、第２内部電極１２２においてキャパシタ本体１１０の第４面４に外部に露出する端部と接触して第２内部電極１２２と第２外部電極１３２とを互いに物理的及び電気的に連結する役割を果たす。

第２バンド部１３２ｂは、第２接続部１３２ａからキャパシタ本体１１０の第１面１の一部まで延長される部分である。

この際、第２バンド部１３２ｂは、必要に応じて、固着強度の向上などのために、キャパシタ本体１１０の第２、第５、及び第６面２、５、６に向かってさらに延長されて第１及び第２サイド部１４１、１４２の他端部を覆うように形成されることができる。

また、第１及び第２外部電極１３１、１３２は、平均厚さが１０μｍ以下であってもよい。

第１及び第２外部電極１３１、１３２の平均厚さが１０μｍを超えると、設計された積層型キャパシタのサイズ・スペック（ｓｉｚｅ ｓｐｅｃ）を超えるようになるため、積層型キャパシタが高容量を形成する際に問題が発生し得る。

また、本実施形態によると、誘電体層１１１の平均厚さは０．４μｍ以下であり、第１及び第２内部電極１２１、１２２の平均厚さは０．４１μｍ以下である超小型の積層型キャパシタを特徴とする。

但し、上記薄膜の意味は、必ずしも誘電体層１１１の厚さが０．４μｍ以下であり、第１及び第２内部電極１２１、１２２の厚さが０．４１μｍ以下であることを意味するものではなく、従来の製品より薄い厚さの誘電体層と内部電極を含む概念として理解することができる。

また、上記第１及び第２サイド部は、第１及び第２外部層１５１、１５２の平均厚さに対して第１及び第２内部層１４１、１４２の平均厚さの比が０．０８〜０．１５であってもよい。

第１及び第２外部層１５１、１５２の平均厚さに対して第１及び第２内部層１４１、１４２の平均厚さの比が０．０８未満であると、電界（Ｅ−Ｆｉｅｌｄ）値が収束し、厚さの減少によって誘電体の役割を十分に果たせないという問題が発生することがある。

第１及び第２外部層１５１、１５２の平均厚さに対して第１及び第２内部層１４１、１４２の平均厚さの比が０．１５を超えると、電界が高誘電率領域に含まれるため、ショート率が増加するという問題が発生することがある。

したがって、第１及び第２外部層１５１、１５２の平均厚さに対して第１及び第２内部層１４１、１４２の平均厚さの比を０．０８〜０．１５に設定すると、ショート不良率を著しく減少させることができる。

Ｙ−Ｚ面において、誘電体層には、ニッケル（Ｎｉ）粒子またはニッケル酸化物が含まれることができる。

図６は、このような誘電体層に含まれているニッケル粒子またはニッケル酸化物のサイズによる電界を示したグラフであって、図６においてｙ軸の座標はＭａｘｗｅｌｌでのモデリング座標を示す。

誘電体層に残存するニッケル粒子またはニッケル酸化物のサイズは、ショート発生を防止するために誘電体層より小さくしなければならず、本実験において誘電体層の厚さは５μｍであり、ニッケル粒子またはニッケル酸化物の最大直径は４μｍとする。

すなわち、図６は、ｙ＝９０μｍの位置におけるサイド部の内部層の厚さによる電界を示し、電界はｙが９０μｍから離れるほど減少することが分かる。

サイド部を低誘電率の単一層としたものよりも、本実施形態のように二重層となったサイド部の電界がより小さくしなる。さらに、サイド部の内部層の厚さが２μｍ以上であるときに収束するため、最適な厚さに設定されることができる。

したがって、上記第１及び第２サイド部は、第１及び第２外部層１５１、１５２の平均厚さに対して第１及び第２内部層１４１、１４２の平均厚さの比が、好ましくは０．０８〜０．１５であってもよい。

図７を参照すると、本実施形態による積層型キャパシタの実装基板は、一面に第１及び第２電極パッド２２１、２２２を有する基板２１０と、基板２１０の上面において第１及び第２外部電極１３１、１４１が第１及び第２電極パッド２２１、２２２上にそれぞれ接続されるように実装される積層型キャパシタ１００と、を含む。

本実施形態において、積層型キャパシタ１００は、はんだ２３１、２３２によって基板２１０に実装されることを図示且つ説明しているが、必要に応じて、はんだの代わりに導電性ペーストを用いることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層型キャパシタ
１１０ キャパシタ本体
１１１ 誘電体層
１１２、１１３ 上部及び下部カバー領域
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
１３１ａ、１３２ａ 第１及び第２接続部
１３１ｂ、１３２ｂ 第１及び第２バンド部
１４１、１４２ 第１及び第２内部層
１５１、１５２ 第１及び第２外部層
２１０ 基板
２２１、２２２ 第１及び第２電極パッド
２３１、２３２ はんだ

Claims (11)

1. 誘電体層を含み、互いに対向する第１面及び第２面、前記第１面及び第２面を連結する第３面及び第４面と前記第１面〜第４面と連結され、且つ互いに対向する第５面及び第６面を含むキャパシタ本体と、
   前記キャパシタ本体の内部に配置され、前記第５及び第６面に露出し、且つ前記第３面または第４面に一端が露出する複数の内部電極と、
   前記キャパシタ本体の第３及び第４面に配置される第１及び第２外部電極と、
   前記第５面及び第６面に露出した前記内部電極の端部上に配置された第１サイド部及び第２サイド部と、を含み、
   前記第１及び第２サイド部は、前記キャパシタ本体と密接するよう形成される内部層と、前記内部層上に形成される外部層とに分かれ、前記内部層の誘電率が前記外部層の誘電率より低い、積層型キャパシタ。
2. 前記第１及び第２サイド部は、前記外部層の誘電率に対して前記内部層の誘電率の比が０．５以下である、請求項１に記載の積層型キャパシタ。
3. 前記第１及び第２サイド部は、前記外部層の平均厚さに対して前記内部層の平均厚さの比が０．０８〜０．１５である、請求項１または２に記載の積層型キャパシタ。
4. 前記誘電体層の平均厚さは０．４μｍ以下であり、前記内部電極の平均厚さは０．４１μｍ以下である、請求項１から３のいずれか一項に記載の積層型キャパシタ。
5. 前記第１及び第２サイド部の平均厚さが１０μｍ以下である、請求項１から４のいずれか一項に記載の積層型キャパシタ。
6. 前記内部電極の積層数が４００層以上である、請求項１から５のいずれか一項に記載の積層型キャパシタ。
7. 前記キャパシタ本体の上部及び下部カバー領域がそれぞれ２０μｍ以下である、請求項１から６のいずれか一項に記載の積層型キャパシタ。
8. 前記第１及び第２外部電極の平均厚さが１０μｍ以下である、請求項１から７のいずれか一項に記載の積層型キャパシタ。
9. 前記第１及び第２サイド部は、内部層と外部層の厚さが異なるように形成される、請求項１から８のいずれか一項に記載の積層型キャパシタ。
10. 前記第１及び第２外部電極は、
    前記キャパシタ本体の第３及び第４面にそれぞれ配置されて前記内部電極と接続される第１及び第２接続部と、
    前記第１及び第２接続部から前記キャパシタ本体の第１面の一部までそれぞれ延長される第１及び第２バンド部と、をそれぞれ含む、請求項１から９のいずれか一項に記載の積層型キャパシタ。
11. 一面に第１及び第２電極パッドを有する基板と、
    前記第１及び第２電極パッド上に第１及び第２外部電極がそれぞれ接続されるように実装される請求項１から１０のいずれか一項に記載の積層型キャパシタと、を含む、積層型キャパシタの実装基板。