KR101947069B1

KR101947069B1 - 액정표시장치용 어레이 기판

Info

Publication number: KR101947069B1
Application number: KR1020120128686A
Authority: KR
Inventors: 정대식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-11-14
Filing date: 2012-11-14
Publication date: 2019-02-12
Also published as: KR20140062259A

Abstract

본 발명은, 기판과; 상기 기판 상의 표시 영역에 형성되고 교차하여 화소 영역을 정의하는 제1방향의 다수의 게이트 배선 및 제2방향의 다수의 데이터 배선과; 상기 화소 영역마다 형성된 박막 트랜지스터 및 화소 전극과; 상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 일단에 각각 연결되는 n개의 데이터 링크 배선과(n은 짝수인 자연수); 상기 데이터 링크 배선과 연결되는 데이터 패드와; 제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선과 중첩하는 제 1 도전패턴을 포함하고, 상기 제 1 도전패턴은 상기 제 k 데이터 링크 배선에서 제 l 데이터 링크 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(l-1)) 데이터 링크 배선에서 상기 제 (n-(k-1)) 데이터 링크 배선으로 갈수록 중첩 면적이 감소하며, k와 l은 1<k<l≤n/2의 관계를 만족하는 것을 액정표시장치용 어레이 기판을 제공한다.

Description

액정표시장치용 어레이 기판{array substrate for liquid crystal display device}

본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 균일한 화질을 제공할 수 있는 액정표시장치용 어레이 기판에 관한 것이다.

액정표시장치(liquid crystal display (LCD) device)는 두 기판과 두 기판 사이에 형성된 액정층을 포함하며, 액정층의 액정분자 배열을 조절함으로써 빛을 투과시켜 영상을 표시한다.

일반적으로, 액정표시장치는 매트릭스 형태로 배열된 다수의 화소를 포함하며, 각 화소는 박막트랜지스터와 화소전극 및 공통전극을 포함한다. 각 화소의 화소전극 및 공통전극에 전압을 각각 인가함으로써, 화소전극 및 공통전극 사이에 전기장이 생성되고, 생성된 전기장에 의하여 액정층의 액정분자가 재배열됨으로써, 액정층의 투과율이 변화된다. 따라서, 액정표시장치의 화소전극 및 공통전극에 인가되는 전압을 제어함으로써, 영상신호에 대응되는 값을 갖도록 각 화소의 액정층의 투과율을 조절할 수 있으며, 그 결과 액정표시장치는 영상을 표시한다.

이하, 첨부한 도면을 참조하여 종래에 따른 액정표시장치에 대해 설명한다.

도 1은 종래에 따른 액정표시장치용 어레이 기판을 도시한 평면도이다.

도 1에 도시한 바와 같이, 종래에 따른 액정표시장치용 어레이 기판(10)은 화상을 구현하는 표시 영역(AA)과 표시 영역(AA) 가장자리의 비표시 영역(NAA)으로 구분된다.

기판(10) 상의 표시 영역(AA)에는 일 방향으로 스캔 신호를 인가 받는 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과, 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)에 수직 교차하여 다수의 화소 영역(P)을 정의하며 데이터 신호를 인가 받는 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)이 매트릭스 형태로 배치된다.

제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 각 교차지점에는 박막트랜지스터(T)가 구성되고, 상기 박막트랜지스터(T)와 접촉된 화소 전극(80)은 화소 영역(P)에 일대일 대응하여 구성된다.

한편, 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)은 비표시 영역(NAA)에 위치하는 제 1 내지 제 m 게이트 링크 배선(GLL1 내지 GLLm) 및 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)을 통해 제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)에 각각 접속된다.

이때, 상기 제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)는 각각의 일부를 노출하는 제 1 내지 제 m 게이트 패드 콘택홀(미도시) 및 제 1 내지 제 n 데이터 패드 콘택홀(미도시)을 통해 화소 전극(80)과 동일층 상에 동일 물질로 이루어진 제 1 내지 제 m 게이트 패드 전극(미도시) 및 제 1 내지 제 n 데이터 패드 전극(미도시)에 각각 대응하여 접촉된다.

이러한 제 1 내지 제 m 게이트 패드 전극(미도시)과 제 1 내지 제 n 데이터 패드 전극(미도시)은 탭(Tape Automated Bonding: TAB) 실장 공정을 통해 기판(10)의 일측에 부착되는 게이트 및 데이터 구동 회로부(미도시)와 연결되어, 제 1 내지 제 m 게이트 패드 전극(미도시)과 제 1 내지 제 n 데이터 패드 전극(미도시)은 게이트 및 데이터 구동 회로부(미도시)로부터의 스캔 및 데이터 신호를 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)으로 각각 인가하는 역할을 한다.

그런데, 제 1 내지 제 n 데이터 패드(DP1 내지 DPn) 사이의 간격과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn) 사이의 간격이 달라 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 길이가 서로 다르게 된다.

따라서, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)은 서로 다른 저항을 가지게 된다.

도 2는 종래의 액정표시장치의 데이터 링크 배선의 저항을 도시한 그래프이다.

도 2에 도시한 바와 같이, 데이터 링크 배선의 저항은 바깥쪽에서 중앙으로 갈수록 작아지는데, 길이가 긴 바깥쪽의 데이터 링크 배선의 저항은 약 1037Ω으로 최대값을 가지며, 길이가 짧은 중앙의 데이터 링크 배선의 저항은 약 193Ω으로 최소값을 가진다. 따라서, 데이터 링크 배선은 약 844Ω의 저항 편차를 가진다.

이러한 저항 편차로 인해, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn) 및 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)을 통해 전달되는 데이터 신호가 균일하게 전달되지 못하여 화질이 저하되는 문제가 있다.

특히, 액정 패널이 대형화 및 고해상도화 될수록 데이터 링크 배선의 수가 증가하여, 바깥쪽의 데이터 링크 배선의 길이는 더욱 길어지고 중앙의 데이터 링크 배선과의 저항 차이는 더 증가하게 되어, 액정의 미충전 문제를 유발하고 있다.

이를 해결하기 위해, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 폭을 조절하거나 지그재그 구조를 적용하여 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 길이를 조절함으로써 저항을 균일하게 하려는 시도가 이루어져 왔다.

그러나, 이러한 방법은 저항의 편차를 감소하는데 한계가 있으며, 제품의 베젤(bezel) 영역이 되는 비표시 영역(NAA)의 면적을 줄이는데 제약이 된다.

본 발명은, 저항 편차를 보상하여 균일한 화질을 제공할 수 있는 액정표시장치용 어레이 기판을 제공하는데 그 목적이 있다.

또한, 본 발명은, 베젤 영역을 줄일 수 있는 액정표시장치용 어레이 기판을 제공하는데 다른 목적이 있다.

상기의 목적을 달성하기 위하여, 본 발명은, 기판과; 상기 기판 상의 표시 영역에 형성되고 교차하여 화소 영역을 정의하는 제1방향의 다수의 게이트 배선 및 제2방향의 다수의 데이터 배선과;상기 화소 영역마다 형성된 박막 트랜지스터 및 화소 전극과; 상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 일단에 각각 연결되는 n개의 데이터 링크 배선과(n은 짝수인 자연수); 상기 데이터 링크 배선과 연결되는 데이터 패드와; 제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선과 중첩하는 제 1 도전패턴을 포함하고, 상기 제 1 도전패턴은 상기 제 k 데이터 링크 배선에서 제 l 데이터 링크 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(l-1)) 데이터 링크 배선에서 상기 제 (n-(k-1)) 데이터 링크 배선으로 갈수록 중첩 면적이 감소하며, k와 l은 1<k<l≤n/2의 관계를 만족하는 액정표시장치용 어레이 기판을 제공한다.

상기 제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선은 적어도 하나의 꺾임부를 포함하며, 상기 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 상기 꺾임부의 개수는 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 상기 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 상기 꺾임부의 개수는 감소한다.

본 발명의 어레이 기판은 상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 타단에 각각 연결되는 n개의 데이터 더미 배선과; 상기 데이터 더미 배선과 연결되는 데이터 더미 소자와; 제 p 데이터 더미 배선 내지 제 (n-(p-1)) 데이터 더미 배선과 중첩하는 제 2 도전패턴을 더 포함하고, 상기 제 2 도전패턴은 상기 제 p 데이터 더미 배선에서 제 q 데이터 더미 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(q-1)) 데이터 더미 배선에서 상기 제 (n-(p-1)) 데이터 더미 배선으로 갈수록 중첩 면적이 감소하며, p와 q는 1<p<q≤n/2의 관계를 만족한다.

상기 제 1 및 제 2 도전패턴은 이등변 삼각형 모양을 가진다.

또는, 상기 제 1 및 제 2 도전패턴은 등각 사다리꼴 모양을 가진다.

상기 제 1 및 제 2 도전패턴은 상기 화소 전극과 동일층 상에 동일 물질로 형성된다.

본 발명의 어레이 기판은 상기 화소 전극과 중첩하며 상기 화소 영역에 위치하는 다수의 제1개구부를 가지는 공통 전극을 더 포함하고, 상기 제 1 및 제 2 도전패턴은 상기 공통 전극과 동일층 상에 동일 물질로 형성된다.

상기 데이터 더미 소자는 두 전극이 단락된 박막 트랜지스터이다.

본 발명에 따른 액정표시장치용 어레이 기판에서는, 데이터 배선의 일단에 연결되는 데이터 링크 배선과 중첩 면적이 다른 제 1 도전 패턴을 형성하여 커패시턴스 편차를 유도하여, 데이터 링크 배선의 길이 차에 의해 발생하는 저항 편차를 커패시턴스 편차로 보상함으로써, 시정수를 균일하게 하여, 균일한 화질을 구현할 수 있다.

또한, 데이터 배선의 타단에 연결되는 데이터 더미 배선과 중첩 면적이 다른 제 2 도전 패턴을 형성하여 시정수를 균일하게 함으로써, 데이터 링크 배선의 길이 및 제 1 도전 패턴의 면적을 줄일 수 있으므로, 베젤 영역을 감소시킬 수 있다.

또한, 제 1 및 제 2 도전 패턴에 의해, 데이터 링크 배선의 꺾임부 구조를 단순화하여 설계시 발생할 수 있는 불량을 방지할 수 있으며, 데이터 링크 배선의 최소 선폭(critical dimension)의 조절이 자유롭다.

도 1은 종래에 따른 액정표시장치용 어레이 기판을 도시한 평면도이다.
도 2는 종래의 액정표시장치의 데이터 링크 배선의 저항을 도시한 그래프이다.
도 3은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판을 개략적으로 도시한 도면이다.
도 4는 도 3의 A1영역을 확대한 도면이다.
도 5는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 데이터 배선부의 저항 및 커패시턴스를 도시한 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 액정표시장치용 어레이 기판의 하나의 화소 영역에 대한 단면도이다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

도 3은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판을 개략적으로 도시한 도면이고, 도 4는 도 3의 A1영역을 확대한 도면이다.

도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은 화상을 구현하는 표시 영역(AA)과 표시 영역(AA) 가장자리의 비표시 영역(NAA)이 정의된 기판(110)을 포함한다.

기판(110) 상의 표시 영역(AA)에는, 제 1 방향으로 연장되고 스캔 신호를 인가 받는 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과, 제 2 방향으로 연장되고 데이터 신호를 인가 받는 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)이 형성된다. 여기서, m과 n은 짝수인 자연수이다. 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)은 교차하여 다수의 화소 영역(P)을 정의한다.

각 화소 영역(P)에는 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 각 교차지점에 위치하는 박막트랜지스터(T)와, 박막트랜지스터(T)에 연결되는 화소 전극(130)이 형성된다.

한편, 비표시 영역(NAA)에는 제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 m 게이트 링크 배선(GLL1 내지 GLLm), 그리고 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)와 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)이 형성된다. 제 1 내지 제 m 게이트 링크 배선(GLL1 내지 GLLm)은 제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)의 일단을 연결하고, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)은 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)와 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 일단을 연결한다.

제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)는 각각 제 1 내지 제 m 게이트 패드 전극(미도시) 및 제 1 내지 제 n 데이터 패드 전극(미도시)과 연결될 수 있으며, 제 1 내지 제 m 게이트 패드 전극은 게이트 구동 IC와 접속되고 제 1 내지 제 n 데이터 패드 전극은 데이터 구동 IC와 접속된다.

본 발명에서는 하나의 구동 IC가 연결되는 구조에 대하여 설명하였으나, 이에 한정되지 않으며, m개의 게이트 패드 또는 n개의 데이터 패드에 접속된 구동 IC가 다수 개 연결되는 구조일 수도 있다.

또한, 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 타단에 대응하는 비표시 영역(NAA)에는 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 타단과 연결된 제 1 내지 제 n 데이터 더미 배선(DDL1 내지 DDLn)가 형성되어 있으며, 제 1 내지 제 n 데이터 더미 배선(DDL1 내지 DDLn) 각각에는 데이터 더미 소자(150)가 연결된다.

여기서, 데이터 더미 소자(150)는 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)로부터 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)을 통해 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)에 인가된 데이터 신호가 빠져나가도록 하기 위한 것으로, 두 전극을 포함하는 커패시터 또는 세 전극을 포함하고 두 전극이 단락되어 커패시터의 역할을 하는 박막 트랜지스터일 수 있다.

한편, 비표시 영역(NAA)에는 제 1 및 제 2 도전 패턴(192, 194)이 더 형성된다. 제 1 도전 패턴(192)은 제 k 내지 제 (n-(k-1)) 데이터 링크 배선(DLLk 내지 DLL(n-(k-1)))과 중첩하고, 제 2 도전 패턴(194)은 제 p 내지 제 (n-(p-1)) 데이터 더미 배선(DDLp 내지 DDL(n-(p-1)))과 중첩한다. 여기서, k와 p는 1보다 크고 n/2보다 작으며, k와 p는 같거나 다를 수 있다.

제 1 도전 패턴(192)은 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 제 2 방향의 길이가 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 제 2 방향의 길이가 감소하는 형태를 가지며, 도시한 바와 같이, 이등변 삼각형 모양을 가질 수 있다.

따라서, 제 1 도전 패턴(192)과 제 k 내지 제 (n-(k-1)) 데이터 링크 배선(DLLk 내지 DLL(n-(k-1)))의 중첩 면적은 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 감소한다.

한편, 도 4에 도시한 바와 같이, 제 k 내지 제 (n-(k-1)) 데이터 링크 배선(DLLk 내지 DLL(n-(k-1)))은 적어도 하나 이상의 꺾임부를 포함하여 지그재그(zigzag) 모양을 가질 수 있다. 이때, 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 꺾임부의 개수는 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 꺾임부의 개수는 감소한다.

또한, 제 2 도전 패턴(194)은 제 p 데이터 더미 배선(DDLp)으로부터 제 n/2 데이터 더미 배선(DDL(n/2))으로 갈수록 제 2 방향의 길이가 증가하고, 제 (n/2+1) 데이터 더미 배선(DDL(n/2+1))으로부터 제 (n-(p-1)) 데이터 더미 배선(DDL(n-(p-1)))으로 갈수록 제 2 방향의 길이가 감소하는 형태를 가지며, 도시한 바와 같이, 이등변 삼각형 모양을 가질 수 있다.

따라서, 제 2 도전 패턴(192)과 제 p 내지 제 (n-(p-1)) 데이터 더미 배선(DDLp 내지 DDL(n-(p-1)))의 중첩 면적은 제 p 데이터 더미 배선(DDLp)으로부터 제 n/2 데이터 더미 배선(DDL(n/2))으로 갈수록 증가하고, 제 (n/2+1) 데이터 더미 배선(DDL(n/2+1))으로부터 제 (n-(p-1)) 데이터 더미 배선(DDL(n-(p-1)))으로 갈수록 감소한다.

여기서, 제 2 도전 패턴(194)은 제 1 도전 패턴(192)보다 밑변의 길이가 길고, 높이는 같거나 작을 수 있다.

앞서 실시예에서는 제 1 및 제 2 도전 패턴(192, 194)이 이등변 삼각형인 경우에 대하여 설명하였으나, 제 1 및 제 2 도전 패턴(192, 194)은 평행하지 않은 두 변의 길이가 같은 등각사다리꼴 모양일 수 있다. 이 경우, 제 1 도전 패턴(192)은 제 l 내지 제 (n-(l-1)) 데이터 링크 배선(DLLl 내지 DLL(n-(l-1)))과 중첩하는 제 2 방향의 길이가 동일하고, 제 2 도전 패턴(194)은 제 q 내지 제 (n-(q-1)) 데이터 e더미 배선(DDLq 내지 DDL(n-(q-1)))과 중첩하는 제 2 방향의 길이가 동일하다. 여기서, l은 k 보다 크고 n/2 보다 작거나 같으며, q는 p 보다 크고 n/2 보다 작거나 같다.

제 1 및 제 2 도전 패턴(192, 194)은 화소 전극(130)과 동일층 상에 동일 물질로 형성되며, 인듐-틴-옥사이드(indium tin oxide)나 인듐-징크-옥사이드(indium zinc oxide)와 같은 투명 도전물질로 형성될 수 있다.

도 5는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 데이터 배선부의 저항 및 커패시턴스를 도시한 그래프이다.

도 5에 도시한 바와 같이, 바깥쪽에서 중앙으로 갈수록 저항이 작아지는 반면, 바깥쪽에서 중앙으로 갈수록 커패시턴스는 커진다.

이와 같이, 본 발명의 실시예에서는 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)과 중첩 면적이 다른 제 1 도전 패턴(192)을 형성하여 커패시턴스 편차를 유도한다. 따라서, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 길이 차에 의해 발생하는 저항 편차를 커패시턴스 편차로 보상함으로써, 저항과 커패시턴스의 곱으로 표현되는 시정수(time constant)를 균일하게 하여, 균일한 화질을 구현할 수 있다.

또한, 제 1 내지 제 n 데이터 더미 배선(DDL1 내지 DDLn)과 중첩 면적이 다른 제 2 도전 패턴(194)을 형성하여 시정수를 균일하게 함으로써, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 길이 및 제 1 도전 패턴(192)의 면적을 줄일 수 있으므로, 상단 비표시 영역(NAA)의 면적을 줄여 베젤 영역을 감소시킬 수 있다.

또한, 이러한 제 1 및 제 2 도전 패턴(194)에 의해, 제 k 내지 제 (n-(k-1)) 데이터 링크 배선(DLLk 내지 DLL(n-(k-1)))의 꺾임부 구조를 단순화하여 설계시 발생할 수 있는 불량을 방지할 수 있다.

한편, 앞선 실시예에서는 기판(110) 상에 화소 전극(130)만 형성된 구조에 대하여 설명하였으나, 공통 전극을 화소 전극과 동일 기판 상에 형성할 수도 있으며, 이러한 경우, 제 1및 제 2 도전 패턴(192, 194)은 공통 전극과 동일층 상에 동일 물질로 형성할 수도 있다.

도 6은 본 발명의 다른 실시예에 따른 액정표시장치용 어레이 기판의 하나의 화소 영역에 대한 단면도이다. 본 발명의 다른 실시예에 따른 액정표시장치용 어레이 기판은 프린지 필드 스위칭 모드에 관한 것으로, 비표시 영역의 구조는 앞선 실시예와 동일하다.

도 6에 도시한 바와 같이, 기판(201) 상에 게이트 전극(208)이 형성된다. 한편, 게이트 전극(208)과 연결되어 제1방향으로 연장된 게이트 배선(도시하지 않음)이 기판(201) 상에 더 형성되며, 게이트 전극(208)은 게이트 배선의 일부일 수 있다. 게이트 배선 및 게이트 전극(208)은 알루미늄이나 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 구리, 크롬 등의 금속 물질로 형성된다.

게이트 배선 및 게이트 전극(208) 상부에는 게이트 절연막(215)이 형성되어 있다. 게이트 절연막(215)은 실리콘 질화물(SiNx)이나 실리콘 산화물(SiO₂)로 이루어질 수 있다.

게이트 전극(208) 상부의 게이트 절연막(215) 위에는 순수 비정질 실리콘으로 이루어진 액티브층(220)이 형성되어 있으며, 액티브층(220) 위에는 불순물이 도핑된 실리콘으로 이루어진 오믹콘택층(222)이 형성되어 있다. 오믹콘택층(222)은 분리된 두 개의 패턴을 포함한다. 액티브층(220)과 오믹콘택층(222)은 반도체층이라 일컬어질 수 있다.

오믹콘택층(222) 위에는 소스 전극(233)과 드레인 전극(236)이 형성되어 있다. 소스 및 드레인 전극(233, 236)은 게이트 전극(208)과 중첩하며, 게이트 전극(208) 위에서 서로 이격되어 있다. 소스 및 드레인 전극(233, 236)은 알루미늄이나 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 구리, 크롬 등의 금속 물질로 형성될 수 있다.

게이트 전극(208)과 액티브층(220), 오믹콘택층(222), 그리고 소스 및 드레인 전극(233, 236)은 박막 트랜지스터를 이룬다. 소스 및 드레인 전극(233, 236) 사이의 액티브층(220)은 박막 트랜지스터의 채널이 된다.

또한, 소스 전극(233)과 연결되고, 제1방향과 교차하는 제2방향을 따라 연장된 데이터 배선(도시하지 않음)이 더 형성되어 있으며, 데이터 배선은 게이트 배선과 교차하여 화소 영역을 정의한다. 데이터 배선 하부에는 반도체 패턴이 더 형성될 수 있다. 즉, 액티브층(220)과 오믹콘택층(222), 소스 및 드레인 전극(233, 236), 그리고 데이터 배선은 동일 사진식각 공정을 통해 형성될 수 있는데, 이 경우 데이터 배선 하부에는 액티브층(220)에 연결된 순수 비정질 실리콘 패턴과, 오믹콘택층(222)의 일측에 연결된 불순불 비정질 실리콘 패턴이 순차적으로 형성될 수 있으며, 순수 비정질 실리콘 패턴과 불순물 비정질 실리콘 패턴은 반도체 패턴을 이룬다.

한편, 화소 영역에는 판 형태의 화소 전극(255)이 형성되어 있다. 화소 전극(255)은 실질적으로 화소 영역에 대응하는 면적을 가지며, 사각형 모양일 수 있다. 화소 전극(255)은 게이트 절연막(215) 및 드레인 전극(236) 상부에 위치한다. 따라서, 화소 전극(255)의 드레인 전극(136)의 상면 및 측면과 접촉한다. 즉, 화소 전극(255)은 드레인 전극(236) 바로 위에 형성되어, 콘택홀 없이 드레인 전극(236)과 접촉한다. 그러나, 소스 및 드레인 전극(233, 236) 상부에, 드레인 전극(236)을 부분적으로 노출하는 콘택홀을 갖는 절연막을 형성하고, 절연막 상부에 화소 전극(255)을 형성하여, 화소 전극(255)은 콘택홀을 통해 드레인 전극(236)과 접촉할 수도 있다.

소스 및 드레인 전극(233, 236)과 화소 전극(255) 상부에는 절연물질로 형성된 보호층(260)이 형성되어 있다. 도시하지 않았지만, 보호층(260)은 데이터 배선도 덮고 있다.

이어, 보호층(260) 상부에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 화소 전극(255)과 중첩하며, 인접한 화소 영역까지 연장되어, 다수의 화소 영역을 포함하는 표시 영역 전면에 형성된다. 여기서, 화소 전극(255)과 공통 전극(270)은 투명도전물질로 형성될 수 있다.

공통 전극(270)은 화소 영역에 다수의 제1 개구부(op1)를 가지며, 박막 트랜지스터 상부에 제2 개구부(op2)를 가진다. 다수의 개구부(op1)는 데이터 배선에 평행한 방향을 따라 연장된다.

이와 같이, 공통 전극(270)을 화소 전극(255)과 동일 기판(201) 상에 형성하고, 공통 전극(270)과 화소 전극(255) 사이의 전기장에 의해 액정 분자의 배열을 조절함으로써, 보다 넓은 시야각을 제공할 수 있다.

이러한 본 발명의 다른 실시예에 따른 어레이 기판에서는 제 1및 제 2 도전 패턴(도 3의 192, 194)을 공통 전극(270)과 동일층 상에 동일 물질로 형성한다.

본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.

110: 기판 GL1~GLm: 게이트 배선
DL1~DLn: 데이터 배선 T: 박막 트랜지스터
130: 화소 전극 P: 화소 영역
GLL1~GLLm: 게이트 링크 배선 DLL1~DLLn: 데이터 링크 배선
GP1~GPm: 게이트 패드 DP1~DPn: 데이터 패드
DDL1~DDLn: 데이터 더미 배선 150: 데이터 더미 소자
192: 제 1 도전 패턴 194: 제 2 도전 패턴
AA: 표시 영역 NAA: 비표시 영역

Claims

기판과;
상기 기판 상의 표시 영역에 형성되고 교차하여 화소 영역을 정의하는 제1방향의 다수의 게이트 배선 및 제2방향의 다수의 데이터 배선과;
상기 화소 영역마다 형성된 박막 트랜지스터 및 화소 전극과;
상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 일단에 각각 연결되는 n개의 데이터 링크 배선과(n은 짝수인 자연수);
상기 데이터 링크 배선과 연결되는 데이터 패드와;
제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선과 중첩하는 제 1 도전패턴과;
상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 타단에 각각 연결되는 n개의 데이터 더미 배선과;
제 p 데이터 더미 배선 내지 제 (n-(p-1)) 데이터 더미 배선과 중첩하는 제 2 도전패턴
을 포함하고, 상기 제 1 도전패턴은 상기 제 k 데이터 링크 배선에서 제 l 데이터 링크 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(l-1)) 데이터 링크 배선에서 상기 제 (n-(k-1)) 데이터 링크 배선으로 갈수록 중첩 면적이 감소하며, k와 l은 1<k<l≤n/2의 관계를 만족하고,
상기 제 2 도전패턴은 상기 제 p 데이터 더미 배선에서 제 q 데이터 더미 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(q-1)) 데이터 더미 배선에서 상기 제 (n-(p-1)) 데이터 더미 배선으로 갈수록 중첩 면적이 감소하며, p와 q는 1<p<q≤n/2의 관계를 만족하고,
상기 데이터 배선은 상기 제 1 도전패턴 및 상기 제 2 도전패턴 사이에 위치하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
제 1 항에 있어서,
상기 제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선은 적어도 하나의 꺾임부를 포함하며, 상기 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 상기 꺾임부의 개수는 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 상기 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 상기 꺾임부의 개수는 감소하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
제 1 항에 있어서,
상기 데이터 더미 배선과 연결되는 데이터 더미 소자를 더 포함하고, 상기 데이터 더미 배선은 상기 데이터 배선의 타단과 상기 데이터 더미 소자 사이에 위치하는 액정표시장치용 어레이 기판.
제 3 항에 있어서,
상기 제 1 및 제 2 도전패턴은 이등변 삼각형 모양을 가지는 액정표시장치용 어레이 기판.
제 3 항에 있어서,
상기 제 1 및 제 2 도전패턴은 등각 사다리꼴 모양을 가지는 액정표시장치용 어레이 기판.
제 3 항에 있어서,
상기 제 1 및 제 2 도전패턴은 상기 화소 전극과 동일층 상에 동일 물질로 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
제 3 항에 있어서,
상기 화소 전극과 중첩하며 상기 화소 영역에 위치하는 다수의 제1개구부를 가지는 공통 전극을 더 포함하고, 상기 제 1 및 제 2 도전패턴은 상기 공통 전극과 동일층 상에 동일 물질로 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
제 3 항에 있어서,
상기 데이터 더미 소자는 두 전극이 단락된 박막 트랜지스터인 것을 특징으로 하는 액정표시장치용 어레이 기판.
제 1 항에 있어서,
상기 데이터 더미 배선 사이의 간격은 상기 데이터 링크 배선 사이의 간격보다 큰 액정표시장치용 어레이 기판.
제 1 항에 있어서,
상기 제 2 도전패턴은 상기 제 1 도전 패턴보다 밑변의 길이가 길고, 높이는 같거나 작은 액정표시장치용 어레이 기판.