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KR101593099B1 - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents

액정표시장치용 어레이 기판 및 그 제조방법 Download PDF

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KR101593099B1
KR101593099B1 KR1020090102511A KR20090102511A KR101593099B1 KR 101593099 B1 KR101593099 B1 KR 101593099B1 KR 1020090102511 A KR1020090102511 A KR 1020090102511A KR 20090102511 A KR20090102511 A KR 20090102511A KR 101593099 B1 KR101593099 B1 KR 101593099B1
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KR
South Korea
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gate
wiring
wirings
lines
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심석호
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엘지디스플레이 주식회사
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Abstract

본 발명은 데이터 링크 배선 또는 데이터 링크 배선과 중첩하여 캐패시터를 구성하는 도전 패턴을 형성함으로써, 링크 배선에서의 신호 딜레이를 균일하게 하고자 한다.
예를 들어, 도전 패턴을 공통패선과 전기적으로 연결시키고 하부의 데이터 링크 배선과 연결함으로써 캐패시터를 형성한다. 이때, 데이터 드라이버 IC로부터 먼 거리에 위치하는 데이터 배선에 연결된 데이터 링크 배선에는 중첩 영역을 작게 하여 작은 캐패시터 용량을 갖도록 도전 패턴을 형성하고, 데이터 드라이버 IC로부터 가까운 거리에 위치하는 데이터 배선에 연결된 데이터 링크 배선에는 중첩 영역을 크게 하여 큰 캐패시터 용량을 갖도록 도전 패턴을 형성함으로써, 드라이브 IC로부터의 거리에 따른 신호 지연 불균일을 해결하고자 한다.
액정표시장치, 링크 배선

Description

액정표시장치용 어레이 기판 및 그 제조방법 {Array substrate for Liquid crystal display device and Method of fabricating the same}
본 발명은 액정표시장치에 관한 것으로, 특히 링크 배선 간 신호 지연을 균일하게 할 수 있는 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 상부 기판, 하부 기판 및 상기 상부 및 하부 기판 사이에 개재된 액정층을 포함한다. 상기 하부 기판에는 다수의 화소영역별로 화소 전극이 형성되고, 상기 상부 기판에는 전면에 공통 전극이 형성되며, 상기 화소 전극과 공통 전극 사이의 전계에 의해 상기 액정층이 구동된다. 여기서, 상부 기판은 컬러필터 기판, 하부기판은 어레이 기판으로 지칭되기도 한다.
도 1은 일반적인 액정표시장치용 어레이기판의 구조를 개략적으로 도시한 평면도이다.
도시한 바와 같이, 액정표시장치용 어레이 기판은 표시영역(DR)과 상기 표시영역(DR) 주변의 비표시영역(NDR)이 정의되어 있는 기판(11) 상에 서로 교차하여 다수의 화소영역(P)을 정의하는 게이트 배선(13) 및 데이터 배선(15)이 형성되어 있다. 상기 다수의 화소영역(P)은 상기 표시영역(DR)에 위치한다.
도시하지 않았으나, 상기 화소영역(P)에는 상기 게이트 배선(13) 및 상기 데이터 배선(15)과 연결된 박막트랜지스터와, 상기 박막트랜지스터에 연결된 화소전극이 형성되어 있다.
상기 비표시영역(NDR)에는 상기 게이트 배선(13)에 신호를 인가하여 상기 박막트랜지스터를 구동하기 위한 게이트 드라이버 IC (Integrated Circuit)(20)와, 상기 데이터 배선(15)을 통해 상기 화소전극에 신호를 인가하기 위한 데이터 드라이버 IC(30)가 형성되어 있다.
또한, 상기 게이트 드라이브 IC(20)와 상기 게이트 배선(13)을 연결시키기 위한 게이트 링크 배선(14)과 상기 데이터 드라이브 IC(30)와 상기 데이터 배 선(15)을 연결시키기 위한 데이터 링크 배선(16)이 형성되어 있다.
예를 들어, 상기 게이트 드라이브 IC(20)은 제 1 내지 제 3 게이트 드라이브 IC(20a, 20b, 20c)를 포함하고, 다수의 게이트 배선(13)이 상기 제 1 내지 제 3 게이트 드라이브 IC(20a, 20b, 20c) 중 어느 하나에 연결되어 있다.
또한, 상기 데이터 드라이브 IC(30)은 제 1 내지 제 4 게이트 드라이브 IC(30a, 30b, 30c, 30d)를 포함하고, 다수의 데이터 배선(15)이 상기 제 1 내지 제 4 게이트 드라이브 IC(30a, 30b, 30c, 30d) 중 어느 하나에 연결되어 있다.
이때, 상기 제 1 데이터 드라이브 IC(30a)에 연결되어 있는 다수의 데이터 배선(13)은 그 위치에 따라 상기 데이터 링크 배선(16)의 길이에 의한 저항 편차가 발생하게 된다. 즉, 첫번째 데이터 배선(13)과 두번째 또는 세번째 데이터 배선(13) 간에 저항 편차가 발생하게 되며, 이러한 저항 편차는 상기 기판(11)의 크기가 커질수록 크게 발생한다.
이러한 저항 편차 문제는 제 2 내지 제 4 데이터 드라이브 IC (30b, 30c, 30d)에 연결된 데이터 링크 배선(16)에서도 발생하며, 또한 상기 게이트 드라이브 IC(20)에 연결된 게이트 링크 배선(14)에서도 발생하고 있다.
이러한 저항 편차에 의해 데이터 신호의 딜레이 문제가 발생하게 되며 이에 의한 표시품질의 저하가 발생한다.
이러한 문제를 해결하기 위해, 도 2에 도시된 바와 같이 상기 게이트 링크 배선과 상기 데이터 링크 배선이 지그재그 형태를 갖도록 하는 구조가 제안되었다. 예를 들어, 데이터 링크 배선의 구조를 설명한다.
도 2는 데이터 링크 배선의 형태를 도시한 도면으로, 도시한 바와 같이, 기판(51) 상에 데이터 배선(60)이 형성되어 있으며, 상기 데이터 배선(60)에 신호를 인가하기 위한 데이터 드라이브 IC(70)가 형성되어 있다. 또한, 상기 데이터 드라이브 IC(70)와 상기 데이터 배선(60)을 연결시키기 위한 데이터 링크 배선(62)가 형성되어 있다.
상기 데이터 배선(60) 중 상기 데이터 드라이브 IC(70)로부터 제 1 거리에 위치하는 것을 제 1 데이터 배선(60a), 상기 제 1 거리보다 작은 제 2 거리에 위치하는 것을 제 2 데이터 배선(60b), 상기 제 2 거리보다 작은 제 3 거리에 위치하는 것을 제 3 데이터 배선(60c)이라 하고, 상기 제 1 내지 제 3 데이터 배선(60a, 60b, 60c) 각각에 연결되는 데이터 링크 배선(62)을 제 1 내지 제 3 데이터 링크 배선(62a, 62b, 62c)라고 할 때, 제 1 내지 제 3 데이터 링크 배선(60a, 60b, 60c) 각각의 지그재그 수를 조절하여, 각 데이터 링크 배선(60a, 60b, 60c)의 길이를 균일하게 하고 있다.
즉, 상기 데이터 드라이브 IC(70)으로부터 상기 데이터 배선(60)의 거리에 상관 없이 상기 데이터 링크 배선(62)의 저항을 균일하게 하여, 딜레이 문제를 해결하는 것이다.
그러나, 이러한 구조에는 한계가 여전히 존재한다. 특히 액정표시장치의 크기를 작게 하기 위한 내로우 베젤(narrow bezel) 구조에서 상기 데이터 링크 배선(62)을 위한 비표시영역의 면적을 최소화하도록 요구된다. 이러한 경우, 상기 데이터 링크 배선(62)의 지그재그 수를 조절하여 저항을 균일하게 하는 것에는 한계가 있다.
본 발명은 데이터 드라이브 IC와 데이터 배선의 위치 관계, 게이트 드라이브 IC 및 게이트 배선의 위치 관계에 의한 신호 지연 불균일 문제를 효과적으로 해결함으로써, 표시품질이 향상된 액정표시장치용 어레이 기판을 제공하고자 한다.
또한, 비표시영역 면적의 증가 없이 신호 지연 불균일 문제를 해결하고자 한다.
위와 같은 과제의 해결을 위해, 본 발명은 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 위치하는 다수의 게이트 배선과; 상기 다수의 게이트 배선과 평행하게 이격하는 다수의 공통 배선과; 상기 비표시영역에 위치하는 데이터 드라이브 IC와; 상기 다수의 게이트 배선과 교차하여 상기 표시영역에 다수의 화소영역을 정의하며, 상기 데이터 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과; 상기 화소영역에 위치하며, 상기 게이트 배선 및 상기 데이터 배선에 연결된 박막트랜지스터와; 상기 화소영역에 위치하며, 상기 박막트랜지스터에 연결된 다수의 화소전극과; 상기 화소영역에 위치하며, 상기 공통 배선에 연결되고, 상기 다수의 화 소전극과 교대로 배열되는 다수의 공통 전극과; 상기 제 1 및 제 2 데이터 배선으로부터 상기 비표시영역으로 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하고, 상기 데이터 드라이브 IC에 연결된 다수의 데이터 링크 배선과; 상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하여 제 1 및 제 2 캐패시터를 구성하며, 상기 다수의 공통 배선 중 최외각에 위치하는 공통 배선과 전기적으로 연결되어 있는 제 1 도전 패턴을 포함하는 액정표시장치용 어레이 기판을 제공한다.
다른 관점에서, 본 발명은 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 위치하는 다수의 게이트 배선과; 상기 비표시영역에 위치하는 공통 배선과; 상기 비표시영역에 위치하는 데이터 드라이브 IC와; 상기 다수의 게이트 배선과 교차하여 상기 표시영역에 다수의 화소영역을 정의하며, 상기 데이터 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과; 상기 화소영역에 위치하며, 상기 게이트 배선 및 상기 데이터 배선에 연결된 박막트랜지스터와; 상기 화소영역에 위치하며, 상기 박막트랜지스터에 연결된 화소전극과; 상기 제 1 및 제 2 데이터 배선으로부터 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하고, 상기 데이터 드라이브 IC에 연결된 다수의 데이터 링크 배선과; 상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하여 제 1 및 제 2 캐패시터를 구성하며, 상기 공통 배선과 전기적으로 연결되어 있는 제 1 도전 패턴을 포함하는 액정표시장치용 어레이 기판을 제공한다.
상기 제 2 데이터 배선은 상기 데이터 드라이브 IC로부터 상기 제 1 데이터 배선보다 가까운 거리에 위치하고, 상기 제 2 캐패시터의 용량은 상기 제 1 캐패시터의 용량보다 큰 것이 특징이다.
상기 제 1 도전 패턴은 역삼각형 또는 삼각형 형상을 갖는 것이 특징이다.
상기 제 1 및 제 2 데이터 링크 배선은 지그재그 형태를 가지며, 상기 제 2 데이터 링크 배선은 지그재그 형태 수는 상기 제 1 데이터 링크 배선의 지그재그 형태 수보다 많은 것이 특징이다.
상기 제 1 도전 패턴으로부터 연장된 연결부를 포함하고, 상기 연결부는 상기 공통 배선과 접촉하는 것이 특징이다.
상기 제 1 기판의 상기 비표시영역에 위치하는 게이트 드라이브 IC를 포함하고, 상기 게이트 배선은 상기 게이트 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 게이트 배선을 포함하며, 상기 제 1 및 제 2 게이트 배선으로부터 각각 연장된 제 1 및 제 2 게이트 링크 배선을 포함하고, 상기 게이트 드라이브 IC에 연결된 다수의 게이트 링크 배선과; 상기 제 1 및 제 2 게이트 링크 배선과 각각 중첩하여 제 3 및 제 4 캐패시터를 구성하는 제 2 도전 패턴을 포함하는 것이 특징이다.
상기 제 2 게이트 배선은 상기 게이트 드라이브 IC로부터 상기 제 1 게이트 배선보다 가까운 거리에 위치하고, 상기 제 4 캐패시터의 용량은 상기 제 3 캐패시터의 용량보다 큰 것이 특징이다.
또 다른 관점에서, 본 발명은 다수의 화소영역을 포함하는 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 다수의 게이트 배선과, 상기 다수의 게이트 배선과 평행하게 이격하는 다수의 공통 배선과, 상기 다수의 공통 배선 중 어느 하나로부터 상기 각 화소영역으로 연장되는 다수의 공통 전극을 형성하는 단계와; 상기 다수의 게이트 배선과 교차하여 상기 다수의 화소영역을 정의하며 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과, 상기 제 1 및 제 2 데이터 배선으로부터 상기 비표시영역으로 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하는 다수의 데이터 링크 배선을 형성하는 단계와; 상기 화소영역 각각에, 상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터를 형성하는 단계와; 상기 다수의 데이터 배선과, 상기 다수의 데이터 링크 배선과 상기 박막트랜지스터를 덮는 보호층을 형성하는 단계와; 상기 보호층 상에, 상기 각 화소영역에서 상기 다수의 공통 전극과 교대로 배열되며 상기 박막트랜지스터에 연결되는 다수의 화소전극과, 상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하며 상기 다수의 공통 배선 중 최외각에 위치하는 공통 배선과 전기적으로 연결되는 도전 패턴을 형성하는 단계와; 상기 비표시영역에, 상기 다수의 데이터 링크 배선 각각의 일단과 연결되는 데이터 드라이브 IC를 형성하는 단계를 포함하고, 상기 제 1 및 제 2 데이터 배선은 상기 데이터 드라이브 IC로부터 거리를 달리하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법을 제공한다.
또 다른 관점에서, 본 발명은 다수의 화소영역을 포함하는 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 다수의 게 이트 배선과, 상기 비표시영역에 공통 배선을 형성하는 단계와; 상기 다수의 게이트 배선과 교차하여 상기 다수의 화소영역을 정의하며 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과, 상기 제 1 및 제 2 데이터 배선으로부터 상기 비표시영역으로 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하는 다수의 데이터 링크 배선을 형성하는 단계와; 상기 화소영역 각각에, 상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터를 형성하는 단계와; 상기 다수의 데이터 배선과, 상기 다수의 데이터 링크 배선과 상기 박막트랜지스터를 덮는 보호층을 형성하는 단계와; 상기 보호층 상에, 상기 각 화소영역에서 상기 박막트랜지스터에 연결되는 화소전극과, 상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하며 상기 공통 배선과 전기적으로 연결되는 도전 패턴을 형성하는 단계와; 상기 비표시영역에, 상기 다수의 데이터 링크 배선 각각의 일단과 연결되는 데이터 드라이브 IC를 형성하는 단계를 포함하고, 상기 제 1 및 제 2 데이터 배선은 상기 데이터 드라이브 IC로부터 거리를 달리하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법을 제공한다.
본 발명은 데이터 드라이브 IC와 데이터 배선의 위치 관계, 게이트 드라이브 IC 및 게이트 배선의 위치 관계에 의한 신호 지연 불균일 문제를 효과적으로 해결함으로써, 표시품질이 향상된 액정표시장치용 어레이 기판을 제공하는 장점을 갖는다.
또한, 비표시영역 면적의 증가 없이 신호 지연 불균일 문제를 해결하는 장점을 갖는다. 이에 의해, 액정표시장치의 크기를 최소화할 수 있다.
이하, 도면을 참조하여 본 발명에 대해 자세히 설명한다.
도 3a는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 평면도이고, 도 3b는 도 3a에서 하나의 화소영역을 확대한 평면도이다.
도 3a 및 도 3b에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판(100)은 표시영역(DR)과 상기 표시영역 주변의 비표시영역(NDR)이 정의되어 있는 제 1 기판(110)을 포함한다.
상기 제 1 기판(110)에는 다수의 게이트 배선(114)이 제 1 방향을 따라 연장되어 있고, 다수의 데이터 배선(130)이 제 2 방향을 따라 연장되어 있다. 상기 다수의 게이트 배선(114)과 상기 다수의 데이터 배선(130)은 서로 교차함으로써, 상기 표시영역(DR)에 다수의 화소영역(P)을 정의하고 있다.
또한, 상기 게이트 배선(114)과 인접하여 상기 제 1 방향을 따라 다수의 공통 배선(116)이 형성되어 있다. 즉, 상기 공통 배선(116)은 상기 다수의 게이트 배선(114)과 평행하게 이격하여, 인접한 게이트 배선(114) 사이에 위치한다. 또한, 상기 공통 배선(116)은 상기 다수의 데이터 배선(130)과 교차하고 있다.
상기 비표시영역(NDR)에는 상기 다수의 데이터 배선(130) 각각으로부터 연장하는 다수의 데이터 링크 배선(136)이 형성되어 있다. 도시되지 않으나, 상기 데이 터 링크 배선(136)의 일단은 데이터 패드로 정의되고, 상기 데이터 패드 상부에는 이와 접촉하는 데이터 패드 전극이 형성되어 있다.
또한, 상기 비표시영역(NDR)에는 상기 데이터 배선(130)으로 신호를 인가하기 위한 데이터 드라이브 IC(138)가 위치하고 있다. 상기 데이터 드라이브 IC(138)는 상기 데이터 링크 배선(136)과 전기적으로 연결되고 있다. 즉, 상기 데이터 드라이브 IC(138)는 데이터 패드 전극(미도시)과 접촉함으로써, 상기 데이터 링크 배선(136)과 전기적으로 연결된다.
또한, 상기 비표시영역(NDR)에는 상기 데이터 링크 배선(136)과 중첩하며 역삼각형 형태를 갖는 제 1 도전 패턴(152)이 형성되어 있다. 이와 달리, 상기 제 1 도전 패턴(152)은 삼각형 형태를 가질 수 있다.
상기 제 1 도전 패턴(152)으로부터 상기 제 2 방향으로 연장된 연결부(154)가 형성되어 있으며, 상기 연결부(154)는 공통배선 콘택홀(144)을 통해 상기 다수의 공통 배선(116) 중 최외각에 위치하는 공통 배선(116)과 접촉함으로써, 상기 제 1 도전 패턴(152)과 상기 공통배선(116)을 전기적으로 연결시킨다.
상기 화소영역(P)에는 상기 게이트 배선(114) 및 상기 데이터 배선(130)과 연결된 박막트랜지스터(Tr)가 형성되어 있다. 즉, 상기 박막트랜지스터(Tr)는 상기 게이트 배선(114)과 연결되어 있는 게이트 전극(112)과, 상기 게이트 전극(112)을 덮는 게이트 절연막(미도시)과, 상기 게이트 절연막 상에 위치하며 상기 게이트 전극(112)에 대응하는 반도체층(미도시)과, 상기 반도체층 상에 위치하며 상기 데이터 배선(130)에 연결된 소스 전극(132)과, 상기 반도체층 상에 위치하며 상기 소스 전극(132)과 이격되어 있는 드레인 전극(134)으로 이루어진다. 상기 반도체층은 순수 비정질 실리콘으로 이루어지는 액티브층과 불순물 비정질 실리콘으로 이루어지는 오믹콘택층을 포함한다.
또한, 상기 화소영역(P)에는 상기 드레인 전극(134)과 드레인 콘택홀(142)을 통해 접촉하는 다수의 화소 전극(150)이 형성되어 있으며, 상기 공통배선(116)과 연결된 다수의 공통 전극(117)이 형성되어 있다. 상기 다수의 화소 전극(150)과 상기 다수의 공통 전극(117)은 서로 교대로 배열된다.
도 3에서 상기 화소 전극(150)과 상기 공통 전극(117)이 직선 형태로 도시되어 있으나, 이와 달리 꺽여진 형태를 가짐으로써 멀티 도메인을 이룰 수 있다. 또한, 상기 공통 전극(117)은 상기 공통 배선(116)에서 연장된 형태로 도시되어 있으나, 이와 달리 상기 화소전극(150)과 동일층에 형성되고 콘택홀을 통해 상기 공통 배선(116)과 연결될 수 있다.
상기 데이터 배선(130) 및 상기 데이터 링크 배선(136)은 상기 데이터 드라이브 IC(138)의 중앙을 기준으로 거리에 따라 제 1 내지 제 4 데이터 배선(130a, 130b, 130c, 130d)과 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)으로 구분된다. 상기 제 1 데이터 배선(130a)은 상기 데이터 드라이브 IC(138)의 중앙과 제 1 거리를 갖고, 상기 제 2 데이터 배선(130b)는 상기 데이터 드라이브 IC(138)의 중앙과 상기 제 1 거리보다 작은 제 2 거리를 갖는다. 상기 제 3 데이터 배선(130c)는 상기 데이터 드라이브 IC(138)의 중앙과 상기 제 2 거리보다 작은 제 3 거리를 갖고, 제 4 데이터 배선(130c)는 상기 데이터 드라이브 IC(138)의 중앙과 상기 제 3 거리보다 작은 제 4 거리를 갖는다. 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)은 제 1 내지 제 4 데이터 배선(130a, 130b, 130c, 130d)에 각각 연결되어 있다.
여기서, 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)은 지그재그 형태('ㄹ' 형태 또는 'S' 형태)를 가지며 각각 그 수를 달리함으로써, 전체적인 배선의 길이를 달리하게 된다. 이와 달리, 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)은 일직선 형태를 가질 수 있다. 또한, 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)은 서로 그 폭을 달리함으로써, 저항이 조절될 수 있다. 즉, 제 1 데이터 링크 배선(136a)이 폭을 가장 크게 하고, 상기 제 4 데이터 링크 배선(136d)의 폭을 가장 작게 함으로써, 거리에 의한 저항 차이를 보완할 수 있다.
전술한 바와 같이, 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)과 각각 중첩하는 제 1 도전 패턴(152)이 형성되어 있으며, 상기 연결부(154)가 상기 공통 배선(116)과 접촉함으로써, 상기 제 1 도전 패턴(152)은 상기 공통 배선(116)과 전기적으로 연결되어 있다. 따라서, 상기 제 1 도전 패턴(152)에는 공통 전압이 인가된다. 상기 제 1 도전 패턴(152)은 역삼각형 형태를 갖는다. 따라서, 상기 제 1 도전 패턴(152)은 상기 제 1 데이터 링크 배선(136a)과 제 1 면적만큼 중첩하며, 상기 제 2 데이터 링크 배선(136b)과 상기 제 1 면적보다 큰 제 2 면적만큼 중첩한다. 또한, 상기 제 1 도전 패턴(152)은 상기 제 3 데이터 링크 배선(136c)과 상기 제 2 면적보다 큰 제 3 면적만큼 중첩하며, 상기 제 4 데이터 링크 배선(136d)과 상기 제 3 면적보다 큰 제 4 면적만큼 중첩한다.
즉, 상기 제 1 도전패턴(152)과 상기 데이터 링크 배선(136)의 중첩하는 면적은 상기 데이터 링크 배선(136)에 연결된 상기 데이터 배선(130)과 상기 데이터 드라이브 IC(138) 사이의 거리에 반비례한다.
위와 같은 구성에 의하면, 상기 제 1 데이터 링크 배선(136a)은 상기 제 1 도전 패턴(152)과 보호층(미도시)을 개재한 상태로 중첩하고 있어, 제 1 캐패시터(Cp1)가 구성된다. 마찬가지로, 상기 제 2 데이터 링크 배선(136b)과 상기 제 1도전 패턴(152)에 의해 제 2 캐패시터(Cp2)가 구성되고, 상기 제 3 데이터 링크 배선(136c)과 상기 제 1 도전패턴(152)에 의해 제 3 캐패시터(Cp3)가 구성되며, 상기 제 4 데이터 링크 배선(136d)과 상기 제 1 도전패턴(152)에 의해 제 4 캐패시터(Cp4)가 구성된다.
이때, 상기 제 1 도전 패턴(152)과 상기 제 1 데이터 링크 배선(136a)의 중첩 면적이 가장 작고, 상기 제 1 도전 패턴(152)과 상기 제 4 데이터 링크 배선(136d)의 중첩 면적이 가장 크게 된다. 즉, 제 1 캐패시터(Cp1)의 용량은 제 2 캐패시터(Cp2)의 용량보다 작고, 제 2 캐패시터(Cp2)의 용량은 제 3 캐패시터(Cp3)의 용량보다 작으며, 제 3 캐패시터(Cp3)의 용량은 제 4 캐패시터(Cp4)의 용량보다 작게 된다.
이러한 캐패시터(Cp1, Cp2, Cp3, Cp4)는 신호를 지연시키는 역할을 하게 되며, 따라서 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)의 신호 지연을 균일하게 할 수 있다. 특히, 비표시영역(NDR)의 면적을 넓히지 않고도 상기 제 1 도전 패턴(152)을 형성함으로써, 내로우 배젤 구조에도 적합한 장점을 갖는다.
도시되지 않으나, 상기 게이트 배선(114)으로부터 상기 비표시영역(NDR)으로 연장되어 게이트 링크 배선이 형성되며, 상기 게이트 링크 배선과 중첩하도록 제 2 도전 패턴이 형성될 수 있다. 상기 제 2 도전 패턴은 상기 제 1 도전 패턴(152)에서와 같은 원리로 상기 게이트 링크 배선에서의 신호 지연 불균일을 해소할 수 있다.
도 4 및 도 5를 참조하여, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 단면 구조를 설명한다.
도 4는 도 3의 절단선 IV-IV에 따른 단면도이고, 도 5는 도 3의 절단선 V-V에 따른 단면도이다.
도 3 내지 도 5를 참조하면, 기판(110) 상에는 제 1 방향을 따라 연장된 게이트 배선(114)과, 상기 게이트 배선(114)으로부터 연장된 게이트 전극(112)과, 상기 제 1 방향을 따라 연장되며 상기 게이트 배선(114)과 이격되어 있는 공통 배선(116)이 위치하고 있다. 또한, 화소영역(P)에는 상기 공통배선(116)으로부터 연장되는 다수의 공통 배선(117)이 위치하고 있으며, 비표시영역(NDR)에는 상기 게이트 배선(114)으로부터 연장된 게이트 링크 배선(미도시)이 위치한다. 상기 게이트 링크 배선의 일단은 게이트 패드로 정의된다.
상기 게이트 배선(114), 상기 게이트 전극(112), 상기 공통 배선(116), 상기 공통 전극(117), 상기 게이트 링크 배선은 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 구리(Cu), 구리합금와 같은 제 1 금속물질로 이루어진다.
상기 게이트 배선(114), 상기 게이트 전극(112), 상기 공통 배선(116), 상기 공통 전극(117), 상기 게이트 링크 배선 상에는 산화실리콘 또는 질화실리콘과 같은 무기절연물질로 이루어지는 게이트 절연막(118)이 위치하고 있다.
상기 게이트 절연막(118) 상에는 상기 게이트 전극(112)에 대응하여 순수 비정질 실리콘으로 이루어지는 액티브층(120a)과 불순물 비정질 실리콘으로 이루어지는 오믹콘택층(120b)이 위치하고 있다. 상기 액티브층(120a)과 상기 오믹콘택층(120b)은 반도체층(120)을 이룬다.
상기 반도체층(120) 상에는 서로 이격하는 소스 전극(132)과 드레인 전극(134)이 형성되어 있다. 또한, 상기 게이트 절연막(118) 상에는 상기 소스 전극(132)과 연결되어 있는 데이터 배선(130)이 위치한다.
상기 게이트 전극(112), 상기 게이트 절연막(118), 상기 반도체층(120), 상기 소스 전극(132) 및 상기 드레인 전극(134)는 박막트랜지스터(Tr)를 이룬다. 즉, 상기 박막트랜지스터(Tr)는 상기 게이트 배선(114) 및 상기 데이터 배선(130)에 연결되어 있다.
또한, 상기 게이트 절연막(118) 상에는, 상기 데이터 배선(130)으로부터 상기 비표시영역(NDR)으로 연장된 데이터 링크 배선(136)이 위치하고 있다. 도시되지 않으나, 상기 데이터 링크 배선(136)의 일단은 데이터 패드로 정의된다.
여기서, 상기 데이터 배선(130) 및 상기 데이터 링크 배선(136)은 상기 데이 터 드라이브 IC(138)의 중앙을 기준으로 거리에 따라 제 1 내지 제 4 데이터 배선(130a, 130b, 130c, 130d)과 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)으로 구분된다.
상기 제 1 데이터 배선(130a)은 상기 데이터 드라이브 IC(138)의 중앙과 제 1 거리를 갖고, 상기 제 2 데이터 배선(130b)는 상기 데이터 드라이브 IC(138)의 중앙과 상기 제 1 거리보다 작은 제 2 거리를 갖는다. 상기 제 3 데이터 배선(130c)는 상기 데이터 드라이브 IC(138)의 중앙과 상기 제 2 거리보다 작은 제 3 거리를 갖고, 제 4 데이터 배선(130c)는 상기 데이터 드라이브 IC(138)의 중앙과 상기 제 3 거리보다 작은 제 4 거리를 갖는다. 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)은 제 1 내지 제 4 데이터 배선(130a, 130b, 130c, 130d)에 각각 연결되어 있다. 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)은 지그재그 형태를 가지며 각각 그 수를 달리함으로써, 전체적인 배선의 길이를 달리하게 된다.
상기 소스 전극(132), 상기 드레인 전극(134), 상기 데이터 배선(130) 및 상기 데이터 링크 배선(136) 상에는 상기 드레인 전극(134)을 노출시키는 드레인 콘택홀(142)과 상기 다수의 공통 배선(116) 중 최외각에 위치하는 공통배선(116)을 노출시키는 공통 콘택홀(144)을 갖는 보호층(140)이 위치한다. 상기 보호층(140)은 산화실리콘 또는 질화실리콘과 같은 무기절연물질로 이루어지거나, 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)과 같은 유기절연물질로 이루어진다. 이때 상기 공통 배선(116)은 게이트 절연막(118) 하부에 위치하기 때문에, 상기 공통 콘 택홀(144)은 상기 보호층(140)과 상기 게이트 절연막(118)을 관통하여 형성된다.
또한, 도시되지 않으나, 상기 게이트 링크 배선(미도시)의 일단에 위치하는 게이트 패드와 상기 데이터 링크 배선(136)의 일단에 위치하는 데이터 패드를 노출시키는 콘택홀이 형성된다.
상기 보호층(140) 상에는, 상기 화소영역(P)에 상기 다수의 공통 전극(117)과 교대로 배열되며 상기 드레인 콘택홀(142)을 통해 상기 드레인 전극(134)과 접촉하는 다수의 화소 전극(150)이 위치한다. 상기 공통전극(117)과 상기 화소전극(150)은 횡전계를 형성하게 된다.
또한, 상기 비표시영역(NDR)에는 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)와 중첩하는 제 1 도전 패턴(152)이 위치하고 있다. 상기 도전 패턴(152)은 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)과의 중첩 면적을 달리하도록, 역삼각형 형태를 갖는다. 상기 제 1 도전 패턴(152)은 이로부터 연장되며 상기 공통 콘택홀(144)을 통해 상기 공통 배선(116)과 접촉하는 연결부(154)에 의해 상기 공통 배선(116)과 전기적으로 연결된다.
상기 화소전극(150)과 상기 제 1 도전 패턴(152)은 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 또는 몰리브덴-티타늄 합금(MoTi) 중 어느 하나로 이루어질 수 있다.
이에 의해, 상기 제 1 데이터 링크 배선(136a)과 상기 제 1 도전 패턴(152) 및 상기 보호층(140)은 제 1 캐패시터(Cp1)를 구성하고, 상기 제 2 데이터 링크 배선(136b)과, 상기 제 1도전 패턴(152) 및 상기 보호층(140)은 제 2 캐패시터(Cp2) 를 구성한다. 또한, 상기 제 3 데이터 링크 배선(136c)과 상기 제 1 도전 패턴(152) 및 상기 보호층(140)은 제 3 캐패시터(Cp3)를 구성하고, 상기 제 4 데이터 링크 배선(136d)과, 상기 제 1도전 패턴(152) 및 상기 보호층(140)은 제 4 캐패시터(Cp4)를 구성한다.
도시되지 않으나, 상기 게이트 링크 배선에 대응하여 제 1 도전 패턴(152)과 동일한 구조로 제 2 도전 패턴이 위치한다.
이때, 상기 제 1 도전 패턴(152)과 상기 제 1 데이터 링크 배선(136a)의 중첩 면적이 가장 작고, 상기 제 1 도전 패턴(152)과 상기 제 4 데이터 링크 배선(136d)의 중첩 면적이 가장 크게 된다. 즉, 제 1 캐패시터(Cp1)의 용량은 제 2 캐패시터(Cp2)의 용량보다 작고, 제 2 캐패시터(Cp2)의 용량은 제 3 캐패시터(Cp3)의 용량보다 작으며, 제 3 캐패시터(Cp3)의 용량은 제 4 캐패시터(Cp4)의 용량보다 작게 된다. 따라서, 상기 데이터 드라이브 IC(138)과의 거리에 의해 발생하는 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)에서의 신호 지연 편차는 개선된다.
도 6a는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 평면도이고, 도 6b는 도 6a에서 하나의 화소영역을 확대한 평면도이다.
도 6a 및 도 6b에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판(200)은 표시영역(DR)과 상기 표시영역 주변의 비표시영역(NDR)이 정의되어 있는 제 1 기판(210)을 포함한다.
상기 제 1 기판(210)에는 다수의 게이트 배선(214)이 제 1 방향을 따라 연장되어 있고, 다수의 데이터 배선(230)이 제 2 방향을 따라 연장되어 있다. 상기 다수의 게이트 배선(214)과 상기 다수의 데이터 배선(230)은 서로 교차함으로써, 상기 표시영역(DR)에 다수의 화소영역(P)을 정의하고 있다.
상기 비표시영역(NDR)에는 상기 제 1 방향을 따라 공통 배선(216)이 형성되어 있다. 도시하지 않았으나 상기 공통 배선(216)은 상기 제 1 기판(210)과 마주하는 제 2 기판에 형성된 판 형태의 공통 전극에 공통 전압을 인가하게 된다.
상기 비표시영역(NDR)에는 상기 다수의 데이터 배선(230) 각각으로부터 연장하는 다수의 데이터 링크 배선(236)이 형성되어 있다. 도시되지 않으나, 상기 데이터 링크 배선(236)의 일단은 데이터 패드로 정의되고, 상기 데이터 패드 상부에는 이와 접촉하는 데이터 패드 전극이 형성되어 있다.
또한, 상기 비표시영역(NDR)에는 상기 데이터 배선(230)으로 신호를 인가하기 위한 데이터 드라이브 IC(238)가 위치하고 있다. 상기 데이터 드라이브 IC(238)는 상기 데이터 링크 배선(236)과 전기적으로 연결되고 있다. 즉, 상기 데이터 드라이브 IC(238)는 데이터 패드 전극(미도시)과 접촉함으로써, 상기 데이터 링크 배선(236)과 전기적으로 연결된다.
또한, 상기 비표시영역(NDR)에는 상기 데이터 링크 배선(236)과 중첩하며 역삼각형 형태를 갖는 제 1 도전 패턴(252)이 형성되어 있다. 이와 달리, 상기 제 1 도전 패턴(252)은 삼각형 형태를 가질 수 있다.
상기 제 1 도전 패턴(252)으로부터 상기 제 2 방향으로 연장된 연결부(254) 가 형성되어 있으며, 상기 연결부(254)는 공통배선 콘택홀(144)을 통해 상기 공통 배선(216)과 접촉함으로써, 상기 제 1 도전 패턴(252)과 상기 공통배선(216)을 전기적으로 연결시킨다.
상기 화소영역(P)에는 상기 게이트 배선(214) 및 상기 데이터 배선(230)과 연결된 박막트랜지스터(Tr)가 형성되어 있다. 즉, 상기 박막트랜지스터(Tr)는 상기 게이트 배선(214)과 연결되어 있는 게이트 전극(212)과, 상기 게이트 전극(212)을 덮는 게이트 절연막(미도시)과, 상기 게이트 절연막 상에 위치하며 상기 게이트 전극(212)에 대응하는 반도체층(미도시)과, 상기 반도체층 상에 위치하며 상기 데이터 배선(230)에 연결된 소스 전극(232)과, 상기 반도체층 상에 위치하며 상기 소스 전극(232)과 이격되어 있는 드레인 전극(234)으로 이루어진다. 상기 반도체층은 순수 비정질 실리콘으로 이루어지는 액티브층과 불순물 비정질 실리콘으로 이루어지는 오믹콘택층을 포함한다.
또한, 상기 화소영역(P)에는 상기 드레인 전극(234)과 드레인 콘택홀(242)을 통해 접촉하는 화소 전극(150)이 형성되어 있다. 상기 화소전극(250)은 상기 화소영역(P) 별로 독립하여 위치하고 판 형태를 갖는다. 상기 화소전극(250)은 ITO, IZO와 같은 투명 도전성 물질로 이루어진다.
상기 화소전극(150)은 상기 제 2 기판(미도시)에 형성되어 있는 공통 전극(미도시)과 수직 전계를 형성하게 되며, 상기 공통전극은 예를 들어 은(Ag)으로 이루어지는 도전 도트(conductive dot)에 의해 상기 제 1 기판(210)의 공통 배선(216)과 연결된다.
상기 데이터 배선(230) 및 상기 데이터 링크 배선(236)은 상기 데이터 드라이브 IC(238)의 중앙을 기준으로 거리에 따라 제 1 내지 제 4 데이터 배선(230a, 230b, 230c, 230d)과 제 1 내지 제 4 데이터 링크 배선(236a, 236b, 236c, 236d)으로 구분된다. 상기 제 1 데이터 배선(230a)은 상기 데이터 드라이브 IC(238)의 중앙과 제 1 거리를 갖고, 상기 제 2 데이터 배선(230b)는 상기 데이터 드라이브 IC(238)의 중앙과 상기 제 1 거리보다 작은 제 2 거리를 갖는다. 상기 제 3 데이터 배선(230c)는 상기 데이터 드라이브 IC(238)의 중앙과 상기 제 2 거리보다 작은 제 3 거리를 갖고, 제 4 데이터 배선(230c)는 상기 데이터 드라이브 IC(238)의 중앙과 상기 제 3 거리보다 작은 제 4 거리를 갖는다. 상기 제 1 내지 제 4 데이터 링크 배선(236a, 236b, 236c, 236d)은 제 1 내지 제 4 데이터 배선(230a, 230b, 230c, 230d)에 각각 연결되어 있다.
여기서, 상기 제 1 내지 제 4 데이터 링크 배선(236a, 236b, 236c, 236d)은 지그재그 형태를 가지며 각각 그 수를 달리함으로써, 전체적인 배선의 길이를 달리하게 된다. 이와 달리, 상기 제 1 내지 제 4 데이터 링크 배선(236a, 236b, 236c, 236d)은 일직선 형태를 가질 수 있다. 또한, 상기 제 1 내지 제 4 데이터 링크 배선(236a, 236b, 236c, 236d)은 서로 그 폭을 달리함으로써, 저항이 조절될 수 있다. 즉, 제 1 데이터 링크 배선(236a)이 폭을 가장 크게 하고, 상기 제 4 데이터 링크 배선(236d)의 폭을 가장 작게 함으로써, 거리에 의한 저항 차이를 보완할 수 있다.
전술한 바와 같이, 상기 제 1 내지 제 4 데이터 링크 배선(236a, 236b, 236c, 236d)과 각각 중첩하는 제 1 도전 패턴(252)이 형성되어 있으며, 상기 연결부(254)가 상기 공통 배선(216)과 접촉함으로써, 상기 제 1 도전 패턴(252)은 상기 공통 배선(216)과 전기적으로 연결되어 있다. 따라서, 상기 제 1 도전 패턴(252)에는 공통 전압이 인가된다. 상기 제 1 도전 패턴(252)은 역삼각형 형태를 갖는다. 상기 제 1 도전 패턴(252)은 상기 화소전극(250)과 동일층에 동일물질로 이루어진다.
따라서, 상기 제 1 도전 패턴(252)은 상기 제 1 데이터 링크 배선(236a)과 제 1 면적만큼 중첩하며, 상기 제 2 데이터 링크 배선(236b)과 상기 제 1 면적보다 큰 제 2 면적만큼 중첩한다. 또한, 상기 제 1 도전 패턴(252)은 상기 제 3 데이터 링크 배선(236c)과 상기 제 2 면적보다 큰 제 3 면적만큼 중첩하며, 상기 제 4 데이터 링크 배선(236d)과 상기 제 3 면적보다 큰 제 4 면적만큼 중첩한다.
즉, 상기 제 1 도전패턴(252)과 상기 데이터 링크 배선(236)의 중첩하는 면적은 상기 데이터 링크 배선(236)에 연결된 상기 데이터 배선(230)과 상기 데이터 드라이브 IC(238) 사이의 거리에 반비례한다.
위와 같은 구성에 의하면, 상기 제 1 데이터 링크 배선(236a)은 상기 제 1 도전 패턴(252)과 보호층(미도시)을 개재한 상태로 중첩하고 있어, 제 1 캐패시터(Cp1)가 구성된다. 마찬가지로, 상기 제 2 데이터 링크 배선(236b)과 상기 제 1도전 패턴(252)에 의해 제 2 캐패시터(Cp2)가 구성되고, 상기 제 3 데이터 링크 배선(236c)과 상기 제 1 도전패턴(252)에 의해 제 3 캐패시터(Cp3)가 구성되며, 상기 제 4 데이터 링크 배선(236d)과 상기 제 1 도전패턴(252)에 의해 제 4 캐패시 터(Cp4)가 구성된다.
이때, 상기 제 1 도전 패턴(252)과 상기 제 1 데이터 링크 배선(236a)의 중첩 면적이 가장 작고, 상기 제 1 도전 패턴(252)과 상기 제 4 데이터 링크 배선(236d)의 중첩 면적이 가장 크게 된다. 즉, 제 1 캐패시터(Cp1)의 용량은 제 2 캐패시터(Cp2)의 용량보다 작고, 제 2 캐패시터(Cp2)의 용량은 제 3 캐패시터(Cp3)의 용량보다 작으며, 제 3 캐패시터(Cp3)의 용량은 제 4 캐패시터(Cp4)의 용량보다 작게 된다.
이러한 캐패시터(Cp1, Cp2, Cp3, Cp4)는 신호를 지연시키는 역할을 하게 되며, 따라서 제 1 내지 제 4 데이터 링크 배선(236a, 236b, 236c, 236d)에서의 신호 지연을 균일하게 할 수 있다. 특히, 비표시영역(NDR)의 면적을 넓히지 않고도 상기 제 1 도전 패턴(252)을 형성함으로써, 내로우 배젤 구조에도 적합한 장점을 갖는다.
도시되지 않으나, 상기 게이트 배선(214)으로부터 상기 비표시영역(NDR)으로 연장되어 게이트 링크 배선이 형성되며, 상기 게이트 링크 배선과 중첩하도록 제 2 도전 패턴이 형성될 수 있다. 상기 제 2 도전 패턴은 상기 제 1 도전 패턴(252)에서와 같은 원리로 상기 게이트 링크 배선에서의 신호 지연 불균일을 해소할 수 있다.
이하, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 제조 공정을 설명한다.
도 7a 내지 도 7d는 도 3의 절단선 IV-IV에 따라 절단한 부분의 제조 공정도이고, 도 8a 내지 도 8d는 도 3의 절단선 V-V에 따라 절단한 부분의 제조 공정도이다.
도 7a 및 도 8a에 도시된 바와 같이, 상기 기판(110) 상에 제 1 금속층(미도시)을 형성하고 마스크 공정에 의해 패터닝함으로써, 제 1 방향을 따라 연장된 게이트 배선(114)과, 상기 게이트 배선(114)으로부터 연장된 게이트 전극(112)과, 상기 제 1 방향을 따라 연장되며 상기 게이트 배선(114)과 이격되어 있는 공통 배선(116)을 형성한다. 또한, 화소영역(P)에는 상기 공통배선(116)으로부터 연장되는 다수의 공통 배선(117)이 형성되며, 비표시영역(NDR)에는 상기 게이트 배선(114)으로부터 연장된 게이트 링크 배선(미도시)이 형성된다. 상기 게이트 링크 배선의 일단은 게이트 패드로 정의된다. 상기 제 1 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 구리(Cu), 구리합금 중 어느 하나로 이루어진다.
다음으로, 상기 상기 게이트 배선(114), 상기 게이트 전극(112), 상기 공통 배선(116), 상기 공통 전극(117), 상기 게이트 링크 배선 상에 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착함으로써, 상기 게이트 절연막(118)을 형성한다.
다음, 도 7b 및 도 8b에 도시된 바와 같이, 상기 게이트 절연막(118) 상에 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)을 연속하여 증착하고 마스크 공정에 의해 패턴닝함으로써, 상기 게이트 전극(112)에 대응하여 상기 액티브층(120a)과 상기 오믹콘택층(120b)을 형성한다. 상기 액티브층(120a)과 상기 오믹콘택층(120b)은 반도체층(120)을 이룬다.
다음, 상기 반도체층(120) 및 상기 게이트 절연막(118) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 구리(Cu), 구리합금 중 어느 하나를 증착하여 제 2 금속층(미도시)을 형성하고 마스크 공정에 의해 패터닝함으로써, 상기 반도체층(120) 상에 서로 이격하는 상기 소스 전극(132)과 상기 드레인 전극(134)을 형성한다. 상기 게이트 전극(112), 상기 게이트 절연막(118), 상기 반도체층(120), 상기 소스 전극(132) 및 상기 드레인 전극(134)는 박막트랜지스터(Tr)를 이룬다.
또한 상기 게이트 절연막(118) 상에는 상기 소스 전극(132)과 연결되어 있는 상기 데이터 배선(130)이 형성되며, 상기 데이터 배선(130)으로부터 상기 비표시영역(NDR)으로 연장된 데이터 링크 배선(136)이 형성된다. 도시되지 않으나, 상기 데이터 링크 배선(136)의 일단은 데이터 패드로 정의된다. 상기 데이터 링크 배선(136)은 상기 데이터 드라이브 IC(도 3의 138)로부터의 거리에 따라 제 1 데이터 링크 배선 (도 3의 136a), 제 2 데이터 링크 배선 (도 3의 136b), 제 3 데이터 링크 배선 (136c) 및 제 4 데이터 링크 배선 (136d)를 포함한다.
다음, 도 7c 및 도 8c에 도시된 바와 같이, 상기 소스 전극(132), 상기 드레인 전극(134), 상기 데이터 배선(130) 및 상기 데이터 링크 배선(136) 상에 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착함으로써 상기 보호층(140)을 형성한다. 상기 보호층(140)은 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)과 같은 유기절연물질로 이루어질 수 있다. 이후, 상기 보호층(140)을 마스크 공정에 의해 패터닝함으로써 상기 드레인 전극(134)을 노출시키는 상기 드레인 콘택 홀(142)을 형성한다.
또한, 상기 보호층(140) 및 상기 보호층(140) 하부의 상기 게이트 절연막(118)을 패터닝함으로써, 상기 공통배선(116)을 노출시키는 상기 공통 콘택홀(144)을 형성한다.
도시하지 않았으나, 상기 보호층(140)이 패터닝되어 상기 데이터 링크 배선(136)의 일단인 상기 데이터 패드를 노출시키는 데이터 콘택홀이 형성되며, 또한 상기 보호층(140)과 상기 게이트 절연막(118)이 패터닝되어 상기 게이트 링크 배선(미도시)의 일단인 상기 게이트 패드를 노출시키는 게이트 콘택홀이 형성된다.
다음, 도 7d 및 도 8d에 도시된 바와 같이, 상기 보호층(140) 상에 ITO, ZIO와 같은 투명 도전성 물질을 증착하여 투명 도전성 물질층(미도시)을 형성한 후 마스크 공정에 의해 패터닝함으로써, 상기 화소영역(P)에 다수의 화소 전극(150)을 형성한다. 상기 화소 전극(150)은 상기 드레인 콘택홀(142)을 통해 상기 드레인 전극(134)과 연결되며, 상기 다수의 공통 전극(117)과 교대로 배열되어 수평 전계를 형성한다.
또한, 상기 비표시영역(NDR)에는 상기 데이터 링크 배선(136)과 중첩하는 제 1 도전 패턴(152)과 상기 제 1 도전 패턴(152)으로부터 연장된 상기 연결부(154)가 형성된다. 상기 연결부(154)는 상기 공통 콘택홀(144)을 통해 상기 공통 배선(116)과 접촉하고, 이에 의해 상기 제 1 도전 패턴(152)은 상기 공통 배선(116)과 전기적으로 연결되어 공통 전압을 인가 받는다.
상기 화소전극(150)과 상기 제 1 도전 패턴(152)은 몰리브덴-티타늄 합 금(MoTi)로 이루어질 수도 있다.
상기 제 1 도전 패턴(152)은 상기 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)과의 중첩 면적을 달리함으로써, 서로 다른 크기의 용량을 갖는 상기 제 1 내지 제 4 캐패시터(Cp1, Cp2, CP3, CP4)를 구성하게 된다.
도시하지 않았으나, 제 1 도전 패턴과 동일한 원리에 의해 서로 다른 크기의 용량을 갖는 캐패시터를 구성하는 제 2 도전 패턴이 상기 보호층(140) 상에 상기 게이트 링크 배선에 대응하여 형성되며, 또한, 상기 게이트 패드 및 데이터 패드와 접촉하는 게이트 패드 전극 및 데이터 패드 전극이 형성된다.
이후, 데이터 드라이브 IC(138) 및 게이트 드라이브 IC(미도시) 각각을 상기 데이터 링크 배선(136) 및 상기 게이트 링크 배선에 연결시킴으로써, 본 발명의 액정표시장치용 어레이 기판을 얻을 수 있다.
본 발명의 액정표시장치용 어레이 기판은 상기한 공정에 의해 제조되며, 제 1 내지 제 4 데이터 링크 배선(136a, 136b, 136c, 136d)의 신호 지연을 균일하게 할 수 있다. 특히, 비표시영역(NDR)의 면적을 넓히지 않고도 상기 제 1 도전 패턴(152)을 형성함으로써, 내로우 배젤 구조에도 적합한 장점을 갖는다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 액정표시장치용 어레이기판의 구조를 개략적으로 도시한 평면도이다.
도 2는 일반적인 액정표시장치용 어레이기판의 구조를 개략적으로 도시한 평면도이다.
도 3a는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 평면도이다.
도 3b는 도 3a에서 하나의 화소영역을 확대한 평면도이다.
도 4는 도 3의 절단선 IV-IV에 따른 단면도이다.
도 5는 도 3의 절단선 V-V에 따른 단면도이다.
도 6a는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 평면도이다.
도 6b는 도 6a에서 하나의 화소영역을 확대한 평면도이다.
도 7a 내지 도 7d는 도 3의 절단선 IV-IV에 따라 절단한 부분의 제조 공정도이다.
도 8a 내지 도 8d는 도 3의 절단선 V-V에 따라 절단한 부분의 제조 공정도이다.

Claims (13)

  1. 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 위치하는 다수의 게이트 배선과;
    상기 다수의 게이트 배선과 평행하게 이격하는 다수의 공통 배선과;
    상기 비표시영역에 위치하는 데이터 드라이브 IC와;
    상기 다수의 게이트 배선과 교차하여 상기 표시영역에 다수의 화소영역을 정의하며, 상기 데이터 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과;
    상기 화소영역에 위치하며, 상기 게이트 배선 및 상기 데이터 배선에 연결된 박막트랜지스터와;
    상기 화소영역에 위치하며, 상기 박막트랜지스터에 연결된 다수의 화소전극과;
    상기 화소영역에 위치하며, 상기 공통 배선에 연결되고, 상기 다수의 화소전극과 교대로 배열되는 다수의 공통 전극과;
    상기 제 1 및 제 2 데이터 배선으로부터 상기 비표시영역으로 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하고, 상기 데이터 드라이브 IC에 연결된 다수의 데이터 링크 배선과;
    상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하여 제 1 및 제 2 캐패시터를 구성하며, 상기 다수의 공통 배선 중 최외각에 위치하는 공통 배선과 전기적 으로 연결되어 있는 제 1 도전 패턴
    을 포함하는 액정표시장치용 어레이 기판.
  2. 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 위치하는 다수의 게이트 배선과;
    상기 비표시영역에 위치하는 공통 배선과;
    상기 비표시영역에 위치하는 데이터 드라이브 IC와;
    상기 다수의 게이트 배선과 교차하여 상기 표시영역에 다수의 화소영역을 정의하며, 상기 데이터 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과;
    상기 화소영역에 위치하며, 상기 게이트 배선 및 상기 데이터 배선에 연결된 박막트랜지스터와;
    상기 화소영역에 위치하며, 상기 박막트랜지스터에 연결된 화소전극과;
    상기 제 1 및 제 2 데이터 배선으로부터 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하고, 상기 데이터 드라이브 IC에 연결된 다수의 데이터 링크 배선과;
    상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하여 제 1 및 제 2 캐패시터를 구성하며, 상기 공통 배선과 전기적으로 연결되어 있는 제 1 도전 패턴을 포함하고,
    상기 제 2 데이터 배선은 상기 데이터 드라이브 IC로부터 상기 제 1 데이터 배선보다 가까운 거리에 위치하고, 상기 제 2 캐패시터의 용량은 상기 제 1 캐패시터의 용량보다 큰 액정표시장치용 어레이 기판.
  3. 제 1항에 있어서,
    상기 제 2 데이터 배선은 상기 데이터 드라이브 IC로부터 상기 제 1 데이터 배선보다 가까운 거리에 위치하고, 상기 제 2 캐패시터의 용량은 상기 제 1 캐패시터의 용량보다 큰 것이 특징인 액정표시장치용 어레이 기판.
  4. 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 위치하는 다수의 게이트 배선과;
    상기 다수의 게이트 배선과 평행하게 이격하는 다수의 공통 배선과;
    상기 비표시영역에 위치하는 데이터 드라이브 IC와;
    상기 다수의 게이트 배선과 교차하여 상기 표시영역에 다수의 화소영역을 정의하며, 상기 데이터 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과;
    상기 화소영역에 위치하며, 상기 게이트 배선 및 상기 데이터 배선에 연결된 박막트랜지스터와;
    상기 화소영역에 위치하며, 상기 박막트랜지스터에 연결된 다수의 화소전극과;
    상기 화소영역에 위치하며, 상기 공통 배선에 연결되고, 상기 다수의 화소전극과 교대로 배열되는 다수의 공통 전극과;
    상기 제 1 및 제 2 데이터 배선으로부터 상기 비표시영역으로 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하고, 상기 데이터 드라이브 IC에 연결된 다수의 데이터 링크 배선과;
    상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하여 제 1 및 제 2 캐패시터를 구성하며, 상기 다수의 공통 배선 중 최외각에 위치하는 공통 배선과 전기적으로 연결되어 있는 제 1 도전 패턴을 포함하고,
    상기 제 1 도전 패턴은 역삼각형 또는 삼각형 형상을 갖는 것이 특징인 액정표시장치용 어레이 기판.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 데이터 링크 배선은 지그재그 형태를 가지며, 상기 제 2 데이터 링크 배선의 지그재그 형태 수는 상기 제 1 데이터 링크 배선의 지그재그 형태 수보다 많은 것이 특징인 액정표시장치용 어레이 기판.
  6. 제 1항 또는 제 2항에 있어서,
    상기 제 1 도전 패턴으로부터 연장된 연결부를 포함하고, 상기 연결부는 상기 공통 배선과 접촉하는 것이 특징인 액정표시장치용 어레이 기판.
  7. 제 1 항에 있어서,
    상기 제 1 기판의 상기 비표시영역에 위치하는 게이트 드라이브 IC를 포함하고,
    상기 게이트 배선은 상기 게이트 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 게이트 배선을 포함하며,
    상기 제 1 및 제 2 게이트 배선으로부터 각각 연장된 제 1 및 제 2 게이트 링크 배선을 포함하고, 상기 게이트 드라이브 IC에 연결된 다수의 게이트 링크 배선과;
    상기 제 1 및 제 2 게이트 링크 배선과 각각 중첩하여 제 3 및 제 4 캐패시터를 구성하며 상기 다수의 공통 배선 중 최외각에 위치하는 공통 배선과 전기적으로 연결되는 제 2 도전 패턴을 포함하는 것이 특징인 액정표시장치용 어레이 기판.
  8. 제 7항에 있어서,
    상기 제 2 게이트 배선은 상기 게이트 드라이브 IC로부터 상기 제 1 게이트 배선보다 가까운 거리에 위치하고, 상기 제 4 캐패시터의 용량은 상기 제 3 캐패시터의 용량보다 큰 것이 특징인 액정표시장치용 어레이 기판.
  9. 다수의 화소영역을 포함하는 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 다수의 게이트 배선과, 상기 다수의 게이트 배선과 평행하게 이격하는 다수의 공통 배선과, 상기 다수의 공통 배선 중 어느 하나로부터 상기 각 화소영역으로 연장되는 다수의 공통 전극을 형성하는 단계와;
    상기 다수의 게이트 배선과 교차하여 상기 다수의 화소영역을 정의하며 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과, 상기 제 1 및 제 2 데이터 배선으로부터 상기 비표시영역으로 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하는 다수의 데이터 링크 배선을 형성하는 단계와;
    상기 화소영역 각각에, 상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터를 형성하는 단계와;
    상기 다수의 데이터 배선과, 상기 다수의 데이터 링크 배선과 상기 박막트랜지스터를 덮는 보호층을 형성하는 단계와;
    상기 보호층 상에, 상기 각 화소영역에서 상기 다수의 공통 전극과 교대로 배열되며 상기 박막트랜지스터에 연결되는 다수의 화소전극과, 상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하며 상기 다수의 공통 배선 중 최외각에 위치하는 공통 배선과 전기적으로 연결되는 도전 패턴을 형성하는 단계와;
    상기 비표시영역에, 상기 다수의 데이터 링크 배선 각각의 일단과 연결되는 데이터 드라이브 IC를 형성하는 단계를 포함하고,
    상기 제 1 및 제 2 데이터 배선은 상기 데이터 드라이브 IC로부터 거리를 달리하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.
  10. 다수의 화소영역을 포함하는 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 다수의 게이트 배선과, 상기 비표시영역에 공통 배선을 형성하는 단계와;
    상기 다수의 게이트 배선과 교차하여 상기 다수의 화소영역을 정의하며 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과, 상기 제 1 및 제 2 데이터 배선으로부터 상기 비표시영역으로 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하는 다수의 데이터 링크 배선을 형성하는 단계와;
    상기 화소영역 각각에, 상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터를 형성하는 단계와;
    상기 다수의 데이터 배선과, 상기 다수의 데이터 링크 배선과 상기 박막트랜지스터를 덮는 보호층을 형성하는 단계와;
    상기 보호층 상에, 상기 각 화소영역에서 상기 박막트랜지스터에 연결되는 화소전극과, 상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하며 상기 공통 배선과 전기적으로 연결되는 도전 패턴을 형성하는 단계와;
    상기 비표시영역에, 상기 다수의 데이터 링크 배선 각각의 일단과 연결되는 데이터 드라이브 IC를 형성하는 단계를 포함하고,
    상기 제 1 및 제 2 데이터 배선은 상기 데이터 드라이브 IC로부터 거리를 달리하고, 상기 제 2 데이터 배선은 상기 데이터 드라이브 IC로부터 상기 제 1 데이터 배선보다 가까운 거리에 위치하고, 상기 제 2 캐패시터의 용량은 상기 제 1 캐패시터의 용량보다 큰 액정표시장치용 어레이 기판의 제조방법.
  11. 표시영역과, 상기 표시영역 주변의 비표시영역이 정의된 제 1 기판 상에, 상기 표시영역에 위치하는 다수의 게이트 배선과;
    상기 비표시영역에 위치하는 공통 배선과;
    상기 비표시영역에 위치하는 데이터 드라이브 IC와;
    상기 다수의 게이트 배선과 교차하여 상기 표시영역에 다수의 화소영역을 정의하며, 상기 데이터 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 데이터 배선을 포함하는 다수의 데이터 배선과;
    상기 화소영역에 위치하며, 상기 게이트 배선 및 상기 데이터 배선에 연결된 박막트랜지스터와;
    상기 화소영역에 위치하며, 상기 박막트랜지스터에 연결된 화소전극과;
    상기 제 1 및 제 2 데이터 배선으로부터 각각 연장된 제 1 및 제 2 데이터 링크 배선을 포함하고, 상기 데이터 드라이브 IC에 연결된 다수의 데이터 링크 배선과;
    상기 제 1 및 제 2 데이터 링크 배선과 각각 중첩하여 제 1 및 제 2 캐패시터를 구성하며, 상기 공통 배선과 전기적으로 연결되어 있는 제 1 도전 패턴을 포함하고,
    상기 제 1 도전 패턴은 역삼각형 또는 삼각형 형상을 갖는 것이 특징인 액정표시장치용 어레이 기판.
  12. 제 2 항에 있어서,
    상기 제 1 기판의 상기 비표시영역에 위치하는 게이트 드라이브 IC를 포함하고,
    상기 게이트 배선은 상기 게이트 드라이브 IC로부터 거리를 달리하는 제 1 및 제 2 게이트 배선을 포함하며,
    상기 제 1 및 제 2 게이트 배선으로부터 각각 연장된 제 1 및 제 2 게이트 링크 배선을 포함하고, 상기 게이트 드라이브 IC에 연결된 다수의 게이트 링크 배선과;
    상기 제 1 및 제 2 게이트 링크 배선과 각각 중첩하여 제 3 및 제 4 캐패시터를 구성하며, 상기 공통 배선과 전기적으로 연결되는 제 2 도전 패턴을 포함하는 것이 특징인 액정표시장치용 어레이 기판.
  13. 제 12항에 있어서,
    상기 제 2 게이트 배선은 상기 게이트 드라이브 IC로부터 상기 제 1 게이트 배선보다 가까운 거리에 위치하고, 상기 제 4 캐패시터의 용량은 상기 제 3 캐패시터의 용량보다 큰 것이 특징인 액정표시장치용 어레이 기판.
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