[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101912843B1 - 인쇄 회로 기판 - Google Patents

인쇄 회로 기판 Download PDF

Info

Publication number
KR101912843B1
KR101912843B1 KR1020110077020A KR20110077020A KR101912843B1 KR 101912843 B1 KR101912843 B1 KR 101912843B1 KR 1020110077020 A KR1020110077020 A KR 1020110077020A KR 20110077020 A KR20110077020 A KR 20110077020A KR 101912843 B1 KR101912843 B1 KR 101912843B1
Authority
KR
South Korea
Prior art keywords
pad
test
circuit board
ground plane
semiconductor chip
Prior art date
Application number
KR1020110077020A
Other languages
English (en)
Other versions
KR20130015169A (ko
Inventor
여동현
김용범
전병길
전봉주
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020110077020A priority Critical patent/KR101912843B1/ko
Priority to US13/323,079 priority patent/US8963150B2/en
Priority to EP12157652.4A priority patent/EP2555006B1/en
Publication of KR20130015169A publication Critical patent/KR20130015169A/ko
Application granted granted Critical
Publication of KR101912843B1 publication Critical patent/KR101912843B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
    • G01R31/70—Testing of connections between components and printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

인쇄 회로 기판을 제공한다. 본 발명의 한 실시예에 따른 인쇄 회로 기판은 접지면을 포함하는 회로 기판, 상기 회로 기판 위에 위치하고, 외부 접속용 패드, 이패드(e-pad)를 포함하는 반도체 패키지, 상기 e-패드 위에 위치하고 상기 외부 접속용 패드와 연결되어 있는 반도체 칩 그리고 상기 반도체 칩의 가장자리 면에 위치하는 테스트 패드를 포함하고, 상기 이패드와 상기 접지면이 부착되어 있고, 상기 테스트 패드와 상기 이패드가 전기적으로 연결되어 있다.

Description

인쇄 회로 기판{PRINTED CIRCUIT BOARD}
본 발명은 인쇄 회로 기판에 관한 것이다.
반도체 장치에서 패키지는 외부 환경으로부터 칩을 보호하고, 습도나 온도를 조절하는 중요한 요소이다. 최근 패키지 기술은 경박단소와 더불어 고밀도/복합화되어 가는 추세에 있다.
패키지는 실장 방법에 따라 삽입형과 표면 실장형 크게 두 가지로 나눌 수 있다.
예를 들면, 액정 표시 장치의 타이밍 컨트롤러의 패키지로 많이 사용되고 있는 것은 표면 실장형 가운데 QFP(Quad Flat Pack) 타입이다. 타이밍 컨트롤러에 사용되는 패키지 대부분은 배면에 노출 패드(Exposed Pad)를 사용하고 있다. 노출 패드는 보통 PCB 상의 그라운드(Ground)와 본딩되어 칩 전체의 안정적인 접지 레벨(Ground Level)을 잡아주고, 배면으로 열이 빠져나가게 한다.
하지만, 노출 패드가 PCB의 접지면과 제대로 본딩되어 있지 않으면 타이밍 컨트롤러의 접지 부족으로 반도체 장치의 정상적인 구동을 보장할 수 없다.
본 발명이 해결하고자 하는 과제는 노출 패드(exposed pad)가 접지면과 제대로 부착되어 있는지 확인할 수 있는 인쇄 회로 기판 구조 및 검사 방법을 제공하는데 있다.
본 발명의 한 실시예에 따른 인쇄 회로 기판은 접지면을 포함하는 회로 기판, 상기 회로 기판 위에 위치하고, 외부 접속용 패드, 이패드(e-pad)를 포함하는 반도체 패키지, 상기 e-패드 위에 위치하고 상기 외부 접속용 패드와 연결되어 있는 반도체 칩 그리고 상기 반도체 칩의 가장자리 면에 위치하는 테스트 패드를 포함하고, 상기 이패드와 상기 접지면이 부착되어 있고, 상기 테스트 패드와 상기 이패드가 전기적으로 연결되어 있다.
상기 테스트 패드는 상기 반도체 칩 내부에 위치하는 저항부와 연결될 수 있다.
상기 저항부는 풀업 저항(Pull up resistor)을 사용할 수 있다.
상기 이패드와 상기 접지면의 오픈시에는 하이(High)로 인식되어 실패 모드(Fail Mode)로 동작하고, 상기 이패드와 상기 접지면의 쇼트시에는 로우(Low)로 인식되어 정상 모드(Normal Mode)로 동작할 수 있다.
상기 테스트 패드와 상기 이패드는 와이어 본딩될 수 있다.
상기 테스트 패드와 연결되고 상기 반도체 패키지 외부로 뻗어 있는 테스트 핀을 더 포함하고, 상기 테스트 핀의 말단은 테스트 포인트를 구성할 수 있다.
상기 테스트 포인트에 측정 장비를 연결하여 상기 이패드와 상기 접지면의 오픈 또는 쇼트 여부를 판별할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 추가적인 핀(Pin) 사용 없이 접지면과 이패드의 접촉 불량 여부를 판단할 수 있다.
도 1은 본 발명의 한 실시예에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 2는 도 1의 "A" 부분을 확대하여 나타낸 개념도이다.
도 3은 본 발명의 다른 실시예에 따른 인쇄 회로 기판을 나타내는 단면도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 한 실시예에 따른 인쇄 회로 기판을 나타내는 단면도이다. 도 2는 도 1의 "A" 부분을 확대하여 나타낸 개념도이다.
도 1을 참고하면, 회로 기판(300) 위에 반도체 패키지(200)가 위치한다.
반도체 패키지(200)의 배면 쪽에 노출 패드(exposed pad) 또는 이패드(EP)가 위치한다. 이패드(EP) 위에 반도체 칩(100)이 위치한다. 반도체 칩(100)은 배선(15)을 통해 외부 접속용 패드(13)와 연결되어 있다
본 발명의 실시예에 따르면, 반도체 칩(100) 상단면의 가장자리 부분에 테스트 패드(TP)가 위치하고, 테스트 패드(TP)는 이패드(EP)와 전기적으로 연결되어 있다. 한 예로 배선(20)을 이용한 와이어 본딩 형태로 테스트 패드(TP)와 이패드(EP)가 연결될 수 있다.
회로 기판(300)은 반도체 패키지(200)의 이패드(EP)에 대응하는 부분에 접지면(GND)을 형성하고 있다. 도 1에서 회로 기판(300)의 접지면(GND)과 이패드(EP)는 이격되어 나타나 있지만, 실제로 본 실시예에서 회로 기판(300)의 접지면(GND)과 이패드(EP)는 접촉하고 있다.
도 2를 참고하면, 테스트 패드(TP)는 저항부(RP)에 연결되어 있다. 저항부(RP)는 반도체 칩(100)의 내부에 위치하는 소자일 수 있으며, 풀업 저항(Pull up resistor)일 수 있다.
이패드(EP)와 접지면(GND)은 솔더링(soldering)될 수 있고, 솔더링 과정에서 접촉 불량이 발생할 수 있다. 이러한 접촉 불량 여부를 확인하기 위해 본 실시예에서는 풀업 저항을 사용할 수 있다.
이패드(EP)와 접지면(GND)의 오픈시에는 하이(High)로 인식되어 본 실시예에 따른 인쇄 회로 기판은 실패 모드(Fail Mode)로 동작하고, 이패드(EP)와 접지면(GND)의 쇼트시에는 로우(Low)로 인식되어 본 실시예에 따른 인쇄 회로 기판은 정상 모드(Normal Mode)로 동작할 수 있다. 따라서, 본 실시예에 따른 인쇄 회로 기판의 출력 결과로 이패드(EP)와 접지면(GND)이 정상적으로 솔더링 되었는지 확인할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 3을 참고하면, 접지면(GND)을 포함하는 회로 기판(300) 위에 반도체 패키지(200)가 위치한다.
반도체 패키지(200)의 배면 쪽에 노출 패드(exposed pad) 또는 이패드(EP)가 위치한다. 이패드(EP) 위에 반도체 칩(100)이 위치하고, 반도체 칩(100)은 배선(15)을 통해 외부 접속용 패드(13)와 연결되어 있다.
본 발명의 실시예에 따르면, 반도체 칩(100) 상단면의 가장자리 부분에 테스트 패드(TP)가 위치하고, 테스트 패드(TP)는 이패드(EP)와 전기적으로 연결되어 있다. 한 예로 배선(20)을 이용한 와이어 본딩 형태로 테스트 패드(TP)와 이패드(EP)가 연결될 수 있다.
도 3에서 회로 기판(300)의 접지면(GND)과 이패드(EP)는 이격되어 나타나 있지만, 실제로 본 실시예에서 회로 기판(300)의 접지면(GND)과 이패드(EP)는 접촉하고 있다.
본 실시예에 따른 테스트 패드(TP)는 반도체 칩(100) 외부로 뻗어 있는 추가적인 테스트 핀(17)이 연결되어 있고, 테스트 핀(17) 말단에는 테스트 포인트(TPP)가 형성되어 있다. 테스트 포인트(TPP)에는 오픈/쇼트 측정 장비가 연결되어 이패드(EP)와 접지면(GND)의 오픈 또는 쇼트 여부를 판별할 수 있다.
반도체 칩은 배선, 외부접속용 단자를 통해 외부 제품과 전기적으로 접속되고, 외부로부터 전원, 신호를 받아 그 동작 결과를 출력한다. 본 발명의 실시예에 따르면, 조립 후에 테스트 패드를 사용한 화면 구동을 통해 회로 기판의 접지면과 반도체 패키지의 노출 패드가 정상적으로 접합하고 있는지 판단하거나, 테스트 패드에 연결된 테스트 핀을 통해 화면 구동 없이 JIG 보드를 이용하여 오픈/쇼트 테스트를 할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
13 외부 접속용 패드 15, 20 배선
100 반도체 칩 200 반도체 패키지
300 회로 기판 EP 노출 패드
GND 접지면

Claims (7)

  1. 접지면을 포함하는 회로 기판,
    상기 회로 기판 위에 위치하고, 외부 접속용 패드, 이패드(e-pad)를 포함하는 반도체 패키지,
    상기 이패드 위에 위치하고 상기 외부 접속용 패드와 연결되어 있는 반도체 칩,
    상기 반도체 칩의 가장자리 면에 위치하는 테스트 패드, 및
    상기 반도체 칩 내부에 위치하는 저항부를 포함하고,
    상기 이패드와 상기 접지면이 부착되어 있고, 상기 테스트 패드와 상기 이패드가 전기적으로 연결되어 있고,
    상기 저항부의 일단은 전원 소스에 연결되고, 상기 저항부의 타단은 상기 테스트 패드에 연결되고, 상기 저항부는 상기 테스트 패드를 통해 상기 이패드에 전기적으로 연결되는 인쇄 회로 기판.
  2. 삭제
  3. 제1항에서,
    상기 저항부는 풀업 저항(Pull up resistor)을 사용하는 인쇄 회로 기판.
  4. 제3항에서,
    상기 이패드와 상기 접지면의 오픈시에는 하이(High)로 인식되어 실패 모드로 동작하고, 상기 이패드와 상기 접지면의 쇼트시에는 로우(Low)로 인식되어 정상 모드로 동작하는 인쇄 회로 기판.
  5. 제4항에서,
    상기 테스트 패드와 상기 이패드는 와이어 본딩되어 있는 인쇄 회로 기판.
  6. 제1항에서,
    상기 테스트 패드와 연결되고 상기 반도체 패키지 외부로 뻗어 있는 테스트 핀(Test Pin)을 더 포함하고,
    상기 테스트 핀의 말단은 테스트 포인트를 구성하는 인쇄 회로 기판.
  7. 제6항에서,
    상기 테스트 포인트에 측정 장비를 연결하여 상기 이패드와 상기 접지면의 오픈 또는 쇼트 여부를 판별하는 인쇄 회로 기판.
KR1020110077020A 2011-08-02 2011-08-02 인쇄 회로 기판 KR101912843B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110077020A KR101912843B1 (ko) 2011-08-02 2011-08-02 인쇄 회로 기판
US13/323,079 US8963150B2 (en) 2011-08-02 2011-12-12 Semiconductor device having a test pad connected to an exposed pad
EP12157652.4A EP2555006B1 (en) 2011-08-02 2012-03-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110077020A KR101912843B1 (ko) 2011-08-02 2011-08-02 인쇄 회로 기판

Publications (2)

Publication Number Publication Date
KR20130015169A KR20130015169A (ko) 2013-02-13
KR101912843B1 true KR101912843B1 (ko) 2018-10-30

Family

ID=45977139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110077020A KR101912843B1 (ko) 2011-08-02 2011-08-02 인쇄 회로 기판

Country Status (3)

Country Link
US (1) US8963150B2 (ko)
EP (1) EP2555006B1 (ko)
KR (1) KR101912843B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734296B2 (en) 2018-12-28 2020-08-04 Micron Technology, Inc. Electrical device with test pads encased within the packaging material
KR102714984B1 (ko) 2019-06-25 2024-10-10 삼성전자주식회사 칩 적층 반도체 패키지 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02205778A (ja) 1989-02-03 1990-08-15 Hitachi Ltd 半導体装置
JPH06222109A (ja) 1993-01-26 1994-08-12 Matsushita Electric Ind Co Ltd 集積回路
JPH06232295A (ja) 1993-02-04 1994-08-19 Matsushita Electric Ind Co Ltd 集積回路
JPH06268105A (ja) 1993-03-15 1994-09-22 Hitachi Ltd 部品パッケージの構造、および、部品パッケージを用いた電子回路の製造方法
JPH09223725A (ja) 1996-02-17 1997-08-26 Ricoh Co Ltd 半導体装置
JPH09330962A (ja) 1996-06-13 1997-12-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11264853A (ja) 1998-03-19 1999-09-28 Advantest Corp コンタクト試験装置及び半導体試験装置
JP2001007275A (ja) 1999-06-25 2001-01-12 Toshiba Corp 半導体装置及びそのテスト方法
KR100331553B1 (ko) * 1999-09-16 2002-04-06 윤종용 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치
US7042068B2 (en) * 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6538313B1 (en) * 2001-11-13 2003-03-25 National Semiconductor Corporation IC package with integral substrate capacitor
US6853202B1 (en) 2002-01-23 2005-02-08 Cypress Semiconductor Corporation Non-stick detection method and mechanism for array molded laminate packages
JP2005057173A (ja) 2003-08-07 2005-03-03 Matsushita Electric Ind Co Ltd 集積回路素子
JP2005209882A (ja) 2004-01-22 2005-08-04 Renesas Technology Corp 半導体パッケージ及び半導体装置
US7501832B2 (en) 2005-02-28 2009-03-10 Ridgetop Group, Inc. Method and circuit for the detection of solder-joint failures in a digital electronic package
JP4343256B1 (ja) 2008-07-10 2009-10-14 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
WO2010126511A1 (en) 2009-04-30 2010-11-04 Hewlett-Packard Development Company, L.P. Die connection monitoring system and method

Also Published As

Publication number Publication date
US20130032800A1 (en) 2013-02-07
EP2555006A2 (en) 2013-02-06
US8963150B2 (en) 2015-02-24
KR20130015169A (ko) 2013-02-13
EP2555006A3 (en) 2014-12-10
EP2555006B1 (en) 2016-07-27

Similar Documents

Publication Publication Date Title
US8884630B2 (en) Active pin connection monitoring system and method
JP4252491B2 (ja) 検査機能付きモジュール及びその検査方法。
TWI483361B (zh) 半導體封裝基板以及半導體封裝結構
US20080158839A1 (en) Printed Wiring Board, Printed Circuit Board, and Method of Inspecting Joint of Printed Circuit Board
JP2013182128A (ja) 表示装置
US8994397B2 (en) Thermal pad shorts test for wire bonded strip testing
JPH05129366A (ja) 集積回路用ｔａｂ実装構造
JP5092054B2 (ja) 実装基板及び故障予測方法
KR102090578B1 (ko) 전자 장치의 기판, 이를 포함하는 전자 장치 및 접속부의 저항 측정 방법
KR101912843B1 (ko) 인쇄 회로 기판
JP4179234B2 (ja) 半導体装置
JP2557583B2 (ja) 半導体装置用チップ寿命テスト装置
US20100327441A1 (en) Semiconductor device, semiconductor package and wiring structure
KR20110088428A (ko) 필름타입 프로브유닛
CN101226227B (zh) 测试载板
JP2005347651A (ja) 配線基板および配線基板のクラック検出方法
JP4872468B2 (ja) 半導体装置
KR101432925B1 (ko) 집적 회로의 부착을 위한 방법 및 장치
JP2000009753A (ja) プローブカード
US7339199B2 (en) Semiconductor package including light emitter and IC
KR100876964B1 (ko) 반도체 패키지 제조용 테스트 보드
US20060091384A1 (en) Substrate testing apparatus with full contact configuration
JP2006071508A (ja) 半導体装置の製造方法
JPH0786467A (ja) バーンインソケット
Adams Zeroing in on component reliability.

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110802

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20120913

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160711

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20110802

Comment text: Patent Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20180115

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20180727

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20181023

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20181023

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20210927

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20220923

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20230925

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee