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KR101912372B1 - Ｅｃｃ 회로를 포함하는 반도체 장치 - Google Patents

Ｅｃｃ 회로를 포함하는 반도체 장치 Download PDF

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KR101912372B1
KR101912372B1 KR1020120070724A KR20120070724A KR101912372B1 KR 101912372 B1 KR101912372 B1 KR 101912372B1 KR 1020120070724 A KR1020120070724 A KR 1020120070724A KR 20120070724 A KR20120070724 A KR 20120070724A KR 101912372 B1 KR101912372 B1 KR 101912372B1
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Abstract

에러 정정 능력을 향상시키는 ECC 회로를 포함하는 반도체 장치를 개시한다.
본 발명의 일 실시예에 의한 반도체 장치는 복수의 뱅크 및 상기 각 뱅크 내 리던던시 영역을 포함하는 메모리 영역 및 상기 메모리 영역의 에러 발생 어드레스를 검출하고 해당 어드레스 정보를 이용하여 상기 리던던시 영역의 리던던시 라인으로 상기 에러 발생 어드레스를 대체함으로써 상기 메모리 영역의 결함을 정정하는 ECC 영역을 포함한다.

Description

ＥＣＣ 회로를 포함하는 반도체 장치{Semiconductor Device For Having ECC circuit}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 ECC 회로를 포함한 반도체 장치에 관한 것이다.
반도체 메모리 장치를 제조한 후에는 테스트를 실시하여 불량 메모리 셀을 선별한다. 반도체 메모리 장치의 수율을 향상시키는 방법 중 하나로써 에러 체크 및 정정(Error Check and Correction: 이하 “ECC” 라 칭함) 기능이 반도체 메모리 장치에 구비된다.
이러한 ECC 회로는 데이터의 결함을 실시간으로 검출 및 정정하는 기능을 하는 회로로써, 통상적으로 메모리의 DQ 데이터 전송 시 DQ에 추가 패리티(parity) 비트를 부가한다. 그리하여 반도체 메모리 장치는 DQ와 함께 부가된 패리티 비트를 미리 협의된 규약대로 전송되는지 체크하여 DQ의 데이터 에러를 검출하는 것이다. 따라서, 이러한 패리티 비트의 수에 따라 검증하고 정정할 수 있는 DQ 비트의 제한이 생길 수 있다. 바꾸어 설명하면, 패리티 비트가 DQ에 대한 정보를 갖게 되기 때문에 패리티 비트의 수의 제한은 DQ의 정보를 제한하게 된다. 예를 들어, 16비트의 DQ에 2비트의 패리티 비트를 추가하는 경우, ECC 알고리즘에 의해 “2비트 검출 및 1 비트 정정”의 경우가 발생될 수 있다. 따라서, 이러한 ECC 회로의 경우, 패리티 비트에 의한 연산의 정정 능력의 한계가 발생될 수 있다.
본 발명의 실시예는 ECC의 보정 한계를 향상시킨 ECC 회로를 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 복수의 뱅크 및 상기 각 뱅크 내 리던던시 영역을 포함하는 메모리 영역 및 상기 메모리 영역의 에러 발생 어드레스를 검출하고 해당 어드레스 정보를 이용하여 상기 리던던시 영역의 리던던시 라인으로 상기 에러 발생 어드레스를 대체함으로써 상기 메모리 영역의 결함을 정정하는 ECC 영역을 포함한다.
다른 관점에서, 본 발명의 다른 실시예에 의한 반도체 장치는, 복수의 뱅크 및 상기 뱅크의 메모리 셀을 구제하기 위한 리던던시 영역을 포함하는 메모리 영역 및 복수의 퓨즈를 포함하고, 상기 메모리 영역의 결함 검출 시, 상기 메모리 영역의 DQ 수(數)에 자유(free)하며 상기 리던던시 영역의 스킴에 따라 저장 방식이 달라지도록 제어되는 에러 발생 어드레스를 저장하고, 상기 에러 발생 어드레스를 상기 리던던시 영역의 리던던시 라인으로 대체하도록 상기 퓨즈를 이용하는 ECC 영역을 포함한다.
본 기술에 의하면 ECC의 보정 능력을 향상시키는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 ECC 회로를 포함한 반도체 장치의 구성도,
도 2는 도 1에 따른 에러 체크 블록의 블록도,및
도 3은 도 1에 따른 퓨즈 블록 및 셀프 리페어 로직 블록의 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 의한 ECC 회로를 포함한 반도체 장치의 구성도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 ECC 회로를 포함한 반도체 장치(1)는 메모리 영역(100) 및 ECC 영역(200)을 포함한다.
메모리 영역(100)은 복수의 뱅크를 포함한다. 각 뱅크들은 로우 디코더(10), 컬럼 디코더(20), 센스 앰프(30), 및 리던던시 영역(40)을 포함한다. 리던던시 영역(40)은 뱅크의 구성에 따라 뱅크의 결함을 로우(row) 어드레스 단위로 결함을 대체하도록 로우 리던던시(row redundancy)로 구성될 수도 있고 뱅크의 결함을 컬럼(column) 어드레스 단위로 대체하도록 컬럼 리던던시(column redundancy)로 구성될 수도 있으며, 여기서는 어느 하나에 제한을 두지 않으나, 설명의 편의상 로우 리던던시로 예시하기로 한다. 그러나, 뱅크의 리던던시를 컬럼 어드레스 단위로 하는 경우를 배제하지 않는 것은 당연하다.
본 발명의 일 실시예에서, ECC 영역(200)의 신호에 응답하여 메모리 영역(100)의 리던던시 영역(40)의 리던던시 라인을 이용하여 메모리의 결함을 구제할 수 있다. 이에 대해서는 ECC 영역(200)을 설명한 후에 보다 구체적으로 설명하도록 한다.
ECC 영역(200)은 클럭(CLK), 리셋 신호(RST) 및 리페어 스타트 신호(RS)에 응답하여 리페어 요구 시점에 패리티 비트를 저장하고 테스트 모드, 예컨대, 퓨즈 어드레스 럽쳐 모드가 셋팅되어 해당 패리티 비트에 대응하는 어드레스를 E-퓨즈(electric fuse)를 이용하여 메모리 영역(100)내 리던던시 영역(40)의 리던던시 라인으로 대체하여 메모리의 결함을 구제할 수 있다. 이러한 ECC 영역(200)은 에러 체크 블록(210), 셀프 리페어 로직 블록(220) 및 퓨즈 블록(230)을 포함한다.
우선, 에러 체크 블록(210)은 메모리 영역(100)의 에러 발생을 검출하고 이에 대응되는 에러 검출 주소 정보(FA)를 셀프 리페어 로직 블록(220)에 제공한다.
셀프 리페어 로직 블록(220)은 리페어 스타트 신호(RS) 및 에러 검출 주소 정보(FA) 에 응답하여 럽쳐(rupture) 어드레스 정보 (RFA) 및 MRS 신호(MRS)를 제공한다. 이 때, 셀프 리페어 로직 블록(220)은 기 설정된 럽쳐 시퀀스(rupture sequence)에 따라 상기의 정보들을 제공하다가 리페어 완료 시점이 되면 리페어 완료 신호(RC)를 제공한다. 이에 따라 반도체 장치(1)의 결함 구제 동작이 완료될 수 있다. 여기서, 리페어 완료 신호(RC)는 MRS 신호(MRS)에 따른 기 설정된 럽쳐 시퀀스(rupture sequence)가 종료되는 타이밍을 인지하는 신호로서 예시할 수 있다. 이에 대한 것은 본 발명의 목적을 달성하기 위한 주요 신호는 아니므로 간단히 설명하기로 한다. 그러나, 통상의 당업자에 한해서는 변경 가능 및 적용 가능한 신호일 수 있다.
퓨즈 블록(230)은 럽쳐(rupture) 어드레스 정보 (RFA) 및 MRS 신호(MRS)에 응답하여 리던던시 영역(40)의 리던던시 라인으로 대체되도록 해당 E 퓨즈(electric fuse)를 럽쳐(rupture)한다.
이와 같이, 본 발명의 일 실시예에서는, 종래의 ECC 블록과 달리, 패리티 비트를 DQ수에 비례하도록 한정하지 않고, 리던던시 영역(40)의 리던던시 스킴 기준으로 패리티 비트 수를 확장시킬 수 있고, 또한 리던던시 라인을 이용하여 검출된 에러를 구제함으로써, 에러의 보상 능력을 향상 시킬 수 있다.
도 2는 도 1에 따른 에러 체크 블록(210)의 블록도이다.
도 2를 참조하면, 에러 체크 블록(210)은 ECC 제어 블록(212) 및 패리티 비트 블록(214)을 포함한다.
ECC 제어 블록(212)은 메모리 영역(100)내 메모리 동작시, 에러의 발생 유무를 감지하다가 에러가 발생되면 에러를 검출한다. 종래의 ECC 제어 블록(212)은 에러를 검출하고 정정하는 기능까지 수행하였지만 본 발명의 일 실시예에 따른 ECC 제어 블록(212)은 에러 발생의 유무를 검출하는 기능을 수행한다.
패리티 비트 블록(214)은 발생된 에러를 체크하여 누적한다. 예컨대, 본 발명의 일 실시예에 따른 패리티 비트 블록(214)은 통상의 불량 비트 누적 회로(Fail Bit Memory;FBM)의 기능을 수행한다. 보다 구체적으로, 본 발명의 일 실시예에 따른 패리티 비트 블록(214)은 전술한 바와 같이, 메모리 영역(도 1의 100 참조)내 리던던시 영역((도1의 40 참조)의 리던던시 구성에 따라 달라질 수 있다. 즉, 리던던시 영역((도1의 40 참조)의 리던던시 구성 스킴(scheme)이 로우 리던던시 일 경우, 패리티 비트 블록(214)의 패리티 비트 구성도 로우 어드레스 단위로 구성된다. 하지만, 리던던시 영역((도1의 40 참조)의 리던던시 구성 스킴이 컬럼 리던던시 일 경우, 패리티 비트 블록(214)의 패리티 비트 구성도 컬럼 어드레스 단위로 구성된다.
이러한 에러 체크 블록(210)은 메모리 영역(도 1의 100 참조)에서 발생된 메모리의 결함을 로우 어드레스 패리티 비트로 누적하다가 누적 페일 비트 수의 소정치에 다다르면 에러 검출 주소 정보(FA)를 제공한다. 여기서, 누적 페일 비트 수의 소정치에 다다른 것을 인지하여 메모리 외부에서 리페어 스타트 신호(RS)를 발생시킬 수 있다. 즉, 에러 체크 블록(210)의 누적 페일 비트 수의 소정치에 이르면, 에러를 정정할 수 있는 일종의 인에이블(enable)신호를 활성화시킬 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 패리티 비트 블록(214)의 패리티 비트 수가 종래와 같이 DQ 비트에 부가하는 1 내지 2 비트의 소정치로 한정두지 않고 로우 어드레스 단위의 비트수로 확장할 수 있으므로 비트 검출 능력 및 정정 능력의 향상을 도모할 수 있다.
첨언하면, 종래에는 DQ 단위로 데이터의 에러 검출 유무를 체크하다보니 DQ 비트에 부가한 1 내지 2 비트의 정정 능력 안에서 에러를 정정하여야 하므로 예컨대, 3 비트의 불량일 경우는 정정이 불가했다. 하지만, 본 발명의 일 실시예에 따르면, 에러 체크 블록(210)의 패리티 비트 블록(214)이 로우 어드레스 단위로 구성될 수 있어, 에러 검출 및 정정 능력을 크게 향상시킬 수 있다.
도 3은 도 1에 따른 퓨즈 블록(230) 및 셀프 리페어 로직 블록(220)의 블록도이다.
본 발명의 일 실시예에 따른 셀프 리페어 로직 블록(220)은 클럭(CLK), 리셋 신호(RST), 리페어 스타트 신호(RS) 및 에러 검출 주소 정보(FA)에 응답하여 럽쳐(rupture) 어드레스 정보(RFA) 및 MRS 신호(MRS)를 제공한다.
셀프 리페어 로직 블록(220)은 MRS 제어 블록(222) 및 퓨즈 어드레스 정보 블록(224)을 포함한다.
MRS 제어 블록(222)은 리페어 스타트 신호(RS)에 응답하여 E 퓨즈를 럽쳐할 시퀀스(sequence)에 진입하도록 제어하는 MRS 신호(MRS)를 제공한다. 여기서 MRS 신호(MRS)로 예시하나, 이는 다양한 어드레스 신호의 조합으로서, 당업자가 이해 가능한 범위 내의 테스트 모드 신호일 수 있다. 즉, 럽처 시퀀스를 제어하는 테스트 모드 신호일 수 있다. 한편, MRS 모드를 해제할 때는 전술된 리셋 신호(RST)를 이용할 수 있다.
퓨즈 어드레스 정보 블록(224)은 에러 검출 주소 정보(FA)에 응답하여 럽쳐(rupture) 어드레스 정보 (RFA)를 제공한다.
이러한 퓨즈 어드레스 정보 블록(224)은 실제 에러가 검출된 로우 어드레스에 응답하여 해당 어드레스를 리던던시 영역(도 1의 40 참조)의 로우 리던던시로 대체하도록 럽쳐할 해당 E- 퓨즈 어드레스를 제공한다.
이에 따라, 셀프 리페어 로직 블록(220)은 리페어 스타트 시점이 되면 에러가 검출된 주소 정보에 따라 럽쳐할 해당 E- 퓨즈 어드레스를 제공하고, 해당 E 퓨즈를 럽쳐할 럽쳐 시퀀스 모드로 진입할 수 있도록 MRS 신호(MRS)를 제공한다.
한편, 퓨즈 블록(230)은 MRS 신호(MRS) 및 럽쳐(rupture) 어드레스 정보 (RFA)에 응답하여 해당 해당 E- 퓨즈 어드레스를 럽쳐한다.
퓨즈 블록(230)은 복수의 E 퓨즈를 포함하고 있으며, 이러한 E 퓨즈들은 전기적으로 퓨징이 가능하다. 이러한 퓨즈 블록(230)은 통상의 E 퓨즈 블록과 동일한 기능을 한다. 다만 본 발명의 일 실시예에 따른 퓨즈 블록(230)의 E 퓨즈들은 복수의 셀들의 결함, 즉 로우 단위의 비트수에 대응되는 수의 퓨즈를 포함하는 것으로 예시한다.
이와 같이, 본 발명의 일 실시예에 따르면, DQ 비트 수에 부가함으로써 보정 한계가 있던 기존의 ECC 회로를 개선하여, 에러 검출부터 메모리 영역(100)의 로우 어드레스 단위 또는 컬럼 어드레스 단위로 검출하도록 하고 에러 검출된 어드레스를 새로운 리던던시 라인으로 대체하도록 함으로써 ECC의 보정 능력을 향상시킬 수 있다. 더 나아가, ECC 서포트(support)가 필요한 고부가가치 메모리 시스템, 예컨대, 서버용 메모리 또는 적층용 메모리의 신뢰성을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 메모리 영역
200 : ECC 영역
210 : 에러 체크 블록
220 : 셀프 리페어 로직 블록
230 : 퓨즈 블록

Claims (10)

  1. 복수의 뱅크 및 상기 각 뱅크 내 리던던시 영역을 포함하는 메모리 영역; 및
    상기 리던던시 영역의 스킴에 대응하여 생성된 패리티 비트에 근거하여 상기 메모리 영역의 에러 발생 어드레스를 검출하고 해당 어드레스 정보를 이용하여 상기 리던던시 영역의 리던던시 라인으로 상기 에러 발생 어드레스를 대체함으로써 상기 메모리 영역의 결함을 정정하는 ECC 영역;
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 ECC 영역은, 상기 리던던시 영역의 구성이 로우(row) 리던던시 스킴일 경우, 상기 ECC 영역은 로우 어드레스 단위로 상기 에러 발생 어드레스를 저장하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 ECC 영역은, 상기 리던던시 영역의 구성이 컬럼(column) 리던던시 스킴일 경우, 상기 ECC 영역은 컬럼 어드레스 단위로 상기 에러 발생 어드레스를 저장하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 ECC 영역은,
    상기 메모리 영역의 에러 발생을 검출하고 이에 대응되는 상기 에러 발생 어드레스를 에러 검출 주소 정보로서 제공하는 에러 체크 블록;
    상기 에러 검출 주소 정보에 응답하여 퓨징될 어드레스 정보인 럽쳐 어드레스 정보를 제공하는 셀프 리페어 로직 블록; 및
    상기 럽쳐 어드레스 정보에 응답하여 해당 퓨즈를 퓨징함으로써, 상기 에러 발생 어드레스를 상기 리던던시 영역의 리던던시 라인으로 대체하는 퓨즈 블록을 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 퓨즈 블록은 복수의 전기 퓨즈를 포함하는 반도체 장치.
  6. 복수의 뱅크 및 상기 뱅크의 메모리 셀을 구제하기 위한 리던던시 영역을 포함하는 메모리 영역; 및
    복수의 퓨즈를 포함하고, 상기 메모리 영역의 결함 검출 시, 상기 메모리 영역의 DQ 수(數)에 자유(free)하며 상기 리던던시 영역의 스킴에 따라 저장 방식이 달라지도록 제어되는 에러 발생 어드레스를 저장하고, 상기 에러 발생 어드레스를 상기 리던던시 영역의 리던던시 라인으로 대체하도록 상기 퓨즈를 이용하는 ECC 영역;
    을 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 ECC 영역은,
    상기 리던던시 영역의 스킴이 로우(row) 리던던시 스킴일 경우, 로우 어드레스 단위로 상기 에러 발생 어드레스를 저장하고,
    상기 리던던시 영역의 구성이 컬럼(column) 리던던시 스킴일 경우, 컬럼 어드레스 단위로 상기 에러 발생 어드레스를 저장하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 ECC 영역은,
    상기 메모리 영역의 에러 발생을 검출하고, 이에 대응되는 상기 에러 발생 어드레스를 저장하다가 소정 타이밍에 에러 검출 주소 정보로서 제공하는 에러 체크 블록;
    상기 에러 검출 주소 정보 및 MRS 신호에 응답하여 럽쳐 시퀀스에 따라 럽쳐 어드레스 정보를 제공하는 셀프 리페어 로직 블록; 및
    상기 럽쳐 어드레스 정보에 응답하여 해당 퓨즈를 퓨징함으로써, 상기 에러 발생 어드레스를 상기 리던던시 영역의 리던던시 라인으로 대체하는 퓨즈 블록을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 에러 체크 블록은,
    상기 메모리 영역의 에러 발생 유무를 감지하는 ECC 제어 블록; 및
    상기 에러 발생 어드레스를 체크하여 누적하는 패리티 비트 블록을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 퓨즈 블록은 복수의 전기 퓨즈를 포함하는 반도체 장치.
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